JP2023172078A - 電子装置およびその製造方法 - Google Patents
電子装置およびその製造方法 Download PDFInfo
- Publication number
- JP2023172078A JP2023172078A JP2022083639A JP2022083639A JP2023172078A JP 2023172078 A JP2023172078 A JP 2023172078A JP 2022083639 A JP2022083639 A JP 2022083639A JP 2022083639 A JP2022083639 A JP 2022083639A JP 2023172078 A JP2023172078 A JP 2023172078A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- conductor layer
- conductor
- insulating layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000004020 conductor Substances 0.000 claims abstract description 160
- 239000000758 substrate Substances 0.000 claims abstract description 65
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052802 copper Inorganic materials 0.000 claims abstract description 32
- 239000010949 copper Substances 0.000 claims abstract description 32
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000010936 titanium Substances 0.000 claims abstract description 20
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 20
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910000881 Cu alloy Inorganic materials 0.000 claims abstract description 17
- 229910001069 Ti alloy Inorganic materials 0.000 claims abstract description 14
- 229910000679 solder Inorganic materials 0.000 claims abstract description 13
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 57
- 238000005530 etching Methods 0.000 claims description 25
- NWONKYPBYAMBJT-UHFFFAOYSA-L zinc sulfate Chemical compound [Zn+2].[O-]S([O-])(=O)=O NWONKYPBYAMBJT-UHFFFAOYSA-L 0.000 claims description 16
- 230000003746 surface roughness Effects 0.000 claims description 10
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 8
- 229920005989 resin Polymers 0.000 claims description 8
- 239000011521 glass Substances 0.000 claims description 7
- 238000009713 electroplating Methods 0.000 claims description 6
- 229910010272 inorganic material Inorganic materials 0.000 claims description 4
- 239000011147 inorganic material Substances 0.000 claims description 4
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 3
- 239000011368 organic material Substances 0.000 claims description 3
- 239000011701 zinc Substances 0.000 claims description 3
- 229910052725 zinc Inorganic materials 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 72
- 230000004048 modification Effects 0.000 description 30
- 238000012986 modification Methods 0.000 description 30
- 230000008569 process Effects 0.000 description 25
- 238000011282 treatment Methods 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 17
- 101150115013 DSP1 gene Proteins 0.000 description 14
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 9
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 9
- 229910004444 SUB1 Inorganic materials 0.000 description 9
- 238000002360 preparation method Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- 102100022769 POC1 centriolar protein homolog B Human genes 0.000 description 6
- 101710125069 POC1 centriolar protein homolog B Proteins 0.000 description 6
- 102100022778 POC1 centriolar protein homolog A Human genes 0.000 description 5
- 101710125073 POC1 centriolar protein homolog A Proteins 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000007788 roughening Methods 0.000 description 5
- 229910004438 SUB2 Inorganic materials 0.000 description 4
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101150018444 sub2 gene Proteins 0.000 description 4
- 101150052726 DSP2 gene Proteins 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000011265 semifinished product Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 101100273114 Human adenovirus B serotype 3 IX gene Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
Abstract
【課題】電子装置の性能を向上させる。【解決手段】電子装置は、基板１０と、基板１０上に形成された配線３１と、配線３１を覆う無機絶縁層１４と、無機絶縁層１４に形成された第１開口部と重なる位置で配線３１に接続され、かつ、無機絶縁層１４から突出するバンプ電極３３と、を有する。配線３１は、チタンまたはチタン合金から成り、基板１０上に形成された第１導体層と、アルミニウムまたはアルミニウム合金から成り、第１導体層上に積層された第２導体層と、の積層膜である。バンプ電極３３は、銅または銅合金から成り、配線３１と接合された導体部３３Ａと、錫を含む半田から成り、導体部３３Ａ上に形成された導体部３３Ｂと、を含む。【選択図】図４
Description
本発明は、電子装置およびその製造方法に関する。
基板上に配列された複数の電極に電子部品が搭載された電子装置がある。例えば、特開２０２１－８５９０４号公報（特許文献１）には、基板上に配列された複数の電極に複数の発光素子が搭載されたＬＥＤ（Light Emitting Diode）表示装置が記載されている。
例えば、ＬＥＤ表示装置のように、平面サイズが大きい電子装置の場合、複数の電子部品を駆動するための電力や信号を伝送するための配線材料として、チタン、アルミニウム、チタンの積層膜（以下、この積層膜のことをＴＡＴ積層膜と記載する場合がある）を用いる場合がある。この配線上に電子部品に接続するためのバンプ電極を形成する場合、例えば銅など、電気抵抗が小さい金属材料から成るバンプ電極を形成することが好ましい。ところが、ＴＡＴから成る配線上に銅のバンプ電極を形成する場合、バンプ電極の形状や製造工程の煩雑さの点で改善の余地があることが判った。
本発明の目的は、電子装置の性能を向上させる技術を提供することにある。
一実施の形態に係る電子装置は、ガラスまたは樹脂から成る第１基板と、前記第１基板上に形成された第１配線と、無機材料から成る無機絶縁層であって、前記第１配線を覆う第１絶縁層と、前記第１絶縁層に形成された第１開口部と重なる位置で前記第１配線に接続され、かつ、前記第１絶縁層から突出するバンプ電極と、を有する。前記第１配線は、チタンまたはチタン合金から成り、前記第１基板上に形成された第１導体層と、アルミニウムまたはアルミニウム合金から成り、前記第１導体層上に積層された第２導体層と、の積層膜である。前記バンプ電極は、銅または銅合金から成り、前記第１配線と接合された第１導体部と、錫を含む半田から成り、前記第１導体部上に形成された第２導体部と、を含む。
他の実施の形態に係る電子装置の製造方法は、（ａ）ガラスまたは樹脂から成る第１基板と、前記第１基板上に形成された第１配線と、無機材料から成る無機絶縁層であって、前記第１配線を覆う第１絶縁層と、を備えた基板構造体を準備する工程、（ｂ）前記第１絶縁層に形成された第１開口部と重なる位置で前記第１配線の露出面に形成されたアルミニウムの酸化膜を除去する工程、（ｃ）前記（ｂ）工程の後、前記第１開口部と重なる位置で前記第１配線に接続され、かつ、前記第１絶縁層から突出するバンプ電極を形成する工程、を含む。前記第１配線は、チタンまたはチタン合金から成り、前記第１基板上に形成された第１導体層と、アルミニウムまたはアルミニウム合金から成り、前記第１導体層上に積層された第２導体層と、の積層膜である。前記（ｃ）工程は、（ｃ１）前記第１配線に通電した状態で、電気メッキ法により銅または銅合金から成る第１導体部を前記第１開口部と重なる位置およびその周囲に選択的に成膜する工程と、（ｃ２）前記（ｃ１）工程の後、前記第１配線に通電した状態で、錫を含む半田から成る第２導体部を前記第１導体部上に選択的に成膜する工程と、を含む。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一または関連する符号を付して、詳細な説明を適宜省略することがある。
以下の実施の形態では、複数の電子部品を搭載するためのバンプ電極アレイが配列された電子装置の例として、複数のマイクロＬＥＤ素子が搭載されたマイクロＬＥＤ表示装置、およびマイクロＬＥＤ素子が搭載される前のバンプ電極アレイ装置を取り上げて説明する。
＜電子装置＞
まず、本実施の形態の電子装置であるマイクロＬＥＤ表示装置の構成例について説明する。図１は、電子装置の一実施形態であるマイクロＬＥＤ表示装置の構成例を示す平面図である。図１では、表示領域ＤＡと周辺領域ＰＦＡとの境界、制御回路５、駆動回路６、および複数の画素ＰＩＸのそれぞれを二点鎖線で示している。図２は、図１に示す画素周辺の回路の構成例を示す回路図である。
まず、本実施の形態の電子装置であるマイクロＬＥＤ表示装置の構成例について説明する。図１は、電子装置の一実施形態であるマイクロＬＥＤ表示装置の構成例を示す平面図である。図１では、表示領域ＤＡと周辺領域ＰＦＡとの境界、制御回路５、駆動回路６、および複数の画素ＰＩＸのそれぞれを二点鎖線で示している。図２は、図１に示す画素周辺の回路の構成例を示す回路図である。
図１に示すように、本実施の形態の表示装置ＤＳＰ１は、表示領域ＤＡと、表示領域ＤＡの周囲を枠状に囲む周辺領域ＰＦＡと、表示領域ＤＡ内に行列上に配列された複数の画素ＰＩＸと、を有している。また、表示装置ＤＳＰ１は、基板１０と、基板１０上に形成された制御回路５と、基板１０上に形成された駆動回路６と、を有している。基板１０はガラスまたは樹脂から成る。基板１０は、面１０ｔおよび面１０ｔの反対側の面１０ｂを備えている。
制御回路５は、表示装置ＤＳＰ１の表示機能の駆動を制御する制御回路である。例えば、制御回路５は、基板１０上に実装されたドライバＩＣ（Integrated Circuit）である。図１に示す例では、制御回路５は、基板１０が備える４辺のうち、一つの短辺に沿って配置されている。また、本実施の形態の例では、制御回路５は、複数の画素ＰＩＸに接続される配線（映像信号配線）ＶＬ（図２参照）を駆動する信号線駆動回路を含んでいる。ただし、制御回路５の位置および構成例は、図１に示す例には限定されず、種々の変形例がある。例えば、図１において、制御回路５として示す位置に、フレキシブル基板などの回路基板が接続され、上記したドライバＩＣは、回路基板上に搭載されている場合がある。また例えば、配線ＶＬを駆動する信号線駆動回路は、制御回路５とは別に形成されている場合がある。
駆動回路６は、複数の画素ＰＩＸのうち、走査信号線ＧＬ（後述する図２参照）を駆動する回路を含む。また、駆動回路６は、複数の画素ＰＩＸのそれぞれに搭載されたＬＥＤ素子に基準電位を供給する回路を含む。駆動回路６は、制御回路５からの制御信号に基づいて、複数の走査信号線ＧＬを駆動する。図１に示す例では、駆動回路６は、基板１０が備える４辺のうち、二つの長辺のそれぞれに沿って配置されている。ただし、駆動回路６の位置および構成例は、図１に示す例には限定されず、種々の変形例がある。例えば、図１において、制御回路５として示す位置に、フレキシブル基板などの回路基板が接続され、上記した駆動回路６が回路基板上に搭載されている場合がある。
次に、図２を用いて画素ＰＩＸの回路構成例について説明する。なお、図２では、４個の画素ＰＩＸを代表的に取り上げて図示しているが、図１に示す複数の画素ＰＩＸのそれぞれが、図２に示す画素ＰＩＸと同様の回路を備えている。以下では、画素ＰＩＸが備えるスイッチ、およびＬＥＤ素子２０を含む回路について、画素回路と呼称する場合がある。画素回路は、制御回路５（図１参照）から供給される映像信号Ｖｓｇに応じてＬＥＤ素子２０の発光状態を制御する電圧信号方式の回路である。
図２に示すように、画素ＰＩＸは、ＬＥＤ素子２０を備えている。ＬＥＤ素子２０は、上記したマイクロ発光ダイオードである。ＬＥＤ素子２０はアノード電極２０ＥＡおよびカソード電極２０ＥＫを有している。ＬＥＤ素子２０のカソード電極２０ＥＫは、基準電位（固定電位）ＰＶＳが供給される配線ＶＳＬに接続されている。ＬＥＤ素子２０のアノード電極２０ＥＡは、配線３１を介してスイッチング素子ＳＷのドレイン電極ＥＤと電気的に接続されている。
画素ＰＩＸは、スイッチング素子ＳＷを備えている。スイッチング素子ＳＷは、制御信号Ｇｓに応答して画素回路と配線ＶＬ との接続状態（オンまたはオフの状態）を制御するトランジスタである。スイッチング素子ＳＷは、例えば薄膜トランジスタである。スイッチング素子ＳＷがオン状態の時、画素回路には、配線ＶＬ から映像信号Ｖｓｇが入力される。
駆動回路６は、図示しないシフトレジスタ回路、出力バッファ回路等を含んでいる。駆動回路６は、制御回路５（図１参照）から伝送される水平走査スタートパルスに基づいてパルスを出力し、制御信号Ｇｓを出力する。
複数の走査信号線ＧＬのそれぞれは、Ｘ方向に延びている。走査信号線ＧＬは、スイッチング素子ＳＷのゲート電極に接続されている。走査信号線ＧＬに制御信号Ｇｓが供給されると、スイッチング素子ＳＷがオン状態となり、ＬＥＤ素子２０に映像信号Ｖｓｇが供給される。
＜ＬＥＤ素子の周辺構造＞
次に、図１に示す複数の画素ＰＩＸのそれぞれに配置されるＬＥＤ素子の周辺構造について説明する。図３は、図１に示す表示装置の複数の画素のそれぞれに配置されるＬＥＤ素子の周辺構造の一例を示す透過拡大平面図である。図３では、図４に示す無機絶縁層１４の図示を省略している。図３では、半導体層、電極、および走査信号線の輪郭を点線で示している。図４は、図３のＡ－Ａ線に沿った拡大断面図である。図５は、図３に示すＬＥＤ素子を取り除いた状態を示す拡大平面図である。図６は、図４に示す配線とバンプ電極との接合界面付近の拡大断面図である。図７、図８、および図９のそれぞれは、図６に対する変形例を示す拡大断面図である。
次に、図１に示す複数の画素ＰＩＸのそれぞれに配置されるＬＥＤ素子の周辺構造について説明する。図３は、図１に示す表示装置の複数の画素のそれぞれに配置されるＬＥＤ素子の周辺構造の一例を示す透過拡大平面図である。図３では、図４に示す無機絶縁層１４の図示を省略している。図３では、半導体層、電極、および走査信号線の輪郭を点線で示している。図４は、図３のＡ－Ａ線に沿った拡大断面図である。図５は、図３に示すＬＥＤ素子を取り除いた状態を示す拡大平面図である。図６は、図４に示す配線とバンプ電極との接合界面付近の拡大断面図である。図７、図８、および図９のそれぞれは、図６に対する変形例を示す拡大断面図である。
図３に示すように、表示装置ＤＳＰ１は、画素ＰＩＸ１を含む複数の画素ＰＩＸ（図４に示す例では画素ＰＩＸ１，ＰＩＸ２，およびＰＩＸ３）を有している。複数の画素ＰＩＸのそれぞれは、スイッチング素子ＳＷと、ＬＥＤ素子（発光素子）２０と、配線３１と、配線３２と、を有している。なお、画素ＰＩＸ１，ＰＩＸ２，およびＰＩＸ３のそれぞれには、例えば赤、緑、および青のうち、いずれか一色の可視光を出射するＬＥＤ素子２０が搭載され、ＬＥＤ素子２０を駆動するスイッチング素子ＳＷが形成されている。画素ＰＩＸ１，ＰＩＸ２，およびＰＩＸ３のＬＥＤ素子から出射される可視光の出力およびタイミングを制御することにより、カラー表示が可能となる。このように互いに異なる色の可視光を出射する複数の画素ＰＩＸを組み合わせる場合、各色用の画素ＰＩＸを副画素と呼び、複数の画素ＰＩＸのセットを画素と呼ぶ場合がある。本実施の形態では、上記副画素に相当する部分が画素ＰＩＸと呼ばれる。
配線３１は、スイッチング素子ＳＷのドレイン電極ＥＤおよびＬＥＤ素子２０のアノード電極２０ＥＡのそれぞれに電気的に接続されている。配線３２は、スイッチング素子ＳＷのソース電極ＥＳに接続されている。図３に示す例では、配線３２は屈曲した構造を備え、一方の端部がスイッチング素子ＳＷのソース電極ＥＳに接続され、他方の端部は、配線ＶＬ に接続されている。走査信号線ＧＬは、スイッチング素子ＳＷのゲート電極ＥＧとして利用される。
表示装置ＤＳＰ１は、Ｙ方向に沿って複数の画素ＰＩＸ（図２参照）に亘って延び、かつ、配線３２と電気的に接続される配線ＶＬ と、Ｙ方向に交差（図３では直交）するＸ方向沿って複数の画素ＰＩＸに亘って延び、かつ、ＬＥＤ素子２０のカソード電極２０ＥＫに電気的に接続された配線ＶＳＬと、を更に有している。配線ＶＬと配線ＶＳＬとは、図３に示す配線交差部ＬＸＰにおいて、絶縁層４１を介して交差している。配線ＶＬと配線ＶＳＬとの間に絶縁層４１が介在しているので、配線ＶＬと配線ＶＳＬとは電気的に分離されている。なお、図３に示すレイアウトは、一例であって、種々の変形例がある。例えば、図３に対する変形例の一つとして、スイッチング素子ＳＷが図示しないゲート電極を有し、ゲート電極が走査信号線ＧＬと接続された構造であってもよい。この変形例では、走査信号線ＧＬが、半導体層５０と重ならない位置に配置される場合がある。
図４に示すように、表示装置ＤＳＰ１は、ガラスまたは樹脂から成る基板１０と、基板１０上に積層された複数の絶縁層とを含む電子装置である。表示装置ＤＳＰ１が有する複数の絶縁層は、基板１０上に積層される無機絶縁層１１、無機絶縁層１２、無機絶縁層１３、および無機絶縁層１４を含む。基板１０は面１０ｆおよび面１０ｆの反対側の面１０ｂを有している。無機絶縁層１１，１２，１３、および１４のそれぞれは、基板１０の面１０ｆ上に積層されている。
スイッチング素子ＳＷは、基板１０上に形成された無機絶縁層１２と、無機絶縁層１２上に形成された半導体層５０と、半導体層５０のドレイン領域に接続されたドレイン電極ＥＤと、半導体層５０のソース領域に接続されたソース電極ＥＳと、半導体層５０を覆う無機絶縁層１３と、を含んでいる。配線３１および配線３２のそれぞれは、図６に示すように、導体層３０Ａと、導体層３０Ｂとの積層膜である。導体層３０Ａは、チタンまたはチタン合金から成り、無機絶縁層１３上に形成されている。導体層３０Ｂは、アルミニウムまたはアルミニウム合金から成り、導体層３０Ａ上に積層されている。
図４に示す例は、ゲート電極ＥＧが半導体層５０と基板１０との間にある、ボトムゲート方式の例である。ボトムゲート方式の場合、無機絶縁層１２のうち、ゲート電極ＥＧと半導体層５０との間にある部分がゲート絶縁層として機能する。また、無機絶縁層１２は、半導体層５０を形成するための下地層としても機能する。なお、ゲート電極ＥＧの位置は図４に示す例には限定されず、例えば変形例として後述するトップゲート方式であってもよい。
無機絶縁層１１，１２，１３，および１４のそれぞれを構成する材料は特に限定されない。例えば、酸化ケイ素（ＳｉＯ２）や窒化ケイ素（ＳｉＮ）などを例示することができる。また、半導体層５０は、例えばケイ素から成るシリコン膜にＰ型またはＮ型の導電型の不純物がドープされた半導体膜である。
ソース電極ＥＳおよびドレイン電極ＥＤのそれぞれは、半導体層５０のソース領域およびドレイン領域のいずれか一方との電気的なコンタクトをとるためのコンタクトプラグである。コンタクトプラグの材料は、例えばタングステンなどを例示できる。なお、図４に対する変形例として、無機絶縁層１３に半導体層５０のソース領域およびドレイン領域を露出させるコンタクトホールが形成され、コンタクトホール内に配線３１の一部分および配線３２の一部分がそれぞれ埋め込まれている場合がある。この場合、配線３１および配線３２のうち、コンタクトホール内に埋め込まれた部分が半導体層５０に接触し、配線３１および配線３２と半導体層５０との接触界面をドレイン電極ＥＤおよびソース電極ＥＳと見做すことができる。
また、図５に示すように、表示装置ＤＳＰ１は、平面視において規則的に配列された複数のバンプ電極３３を備えている。バンプ電極３３は、基板１０（図４参照）上に電子部品を実装するための端子である。本実施の形態の場合、バンプ電極３３は、図４に示すＬＥＤ素子２０を搭載するための端子である。このため、２個のバンプ電極の一方は、ＬＥＤ素子２０のアノード電極２０ＥＡに接続され、他方はＬＥＤ素子２０のカソード電極２０ＥＫに接続されている。このため、本実施の形態の場合、複数のバンプ電極３３は、ＬＥＤ素子２０（図３参照）の実装予定領域に２個隣り合って配列されている。
図６に示すように、バンプ電極３３は、無機絶縁層１４に形成された開口部１４Ｈと重なる位置で配線３１に接続され、かつ、無機絶縁層１４から突出している。また、バンプ電極３３は、銅または銅合金から成り、配線３１の導体層３０Ｂと接続された導体部３３Ａと、錫を含む半田から成り、導体部３３Ａ上に形成された導体部３３Ｂと、を含んでいる。このように、銅または銅合金から成る導体部３３Ａを用いることにより、バンプ電極３３の電気的特性を向上させることができる。
ところで、銅または銅合金から成るバンプ電極３３と、ＴＡＴ積層膜から成る配線とを接合する場合、ＴＡＴ積層膜の最上層のチタンとバンプ電極の銅との接続信頼性が低いことが判った。この対策として、ＴＡＴ積層膜の最上層のチタンの表面を粗面化する方法や、ＴＡＴ積層膜上に、さらにチタン膜および銅膜を順に成膜する方法などについて検討したが、いずれの場合にも、本願発明者が設定する高い接続信頼性は得られなかった。特に、一様に銅膜を成膜した後、レジストマスクを用いたエッチング処理で不要な銅膜を除去する方法でバンプ電極を形成した場合、側面が絶壁状態になる。このため、側面と交差する方向に作用する応力に対してバンプ電極と配線の接合界面が破壊され易い。
そこで、本願発明者は、図４に示すバンプ電極３３に接続される配線３１（および配線ＶＳＬ）の構造を導体層３０Ａおよび導体層３０Ｂとで構成される積層膜とし、アルミニウムまたはアルミニウム合金から成る導体層３０Ｂと銅または銅合金から成る導体部３３Ａとを接合することについて検討した。主としてアルミニウムを含む導体層３０Ｂの表面は、酸化膜が形成され易い。したがって、開口部１４Ｈが形成された後、バンプ電極３３の導体部３３Ａを形成する前に酸化膜を除去する処理を行う。この酸化膜を除去する方法としては、後述するように例えば、エッチング処理、ジンケート処理、あるいはこれらの処理を併用する方法を例示することができる。酸化膜を除去した後で、導体層３０Ｂ上に導体部３３Ｂを形成することにより、銅とアルミニウムの接合界面における接合強度を向上させることができる。また、アルミニウムと銅の接合界面の強度は、銅とチタンの接合界面の強度よりも強い。したがって、本実施の形態の場合、配線３１（または配線ＶＳＬ）とバンプ電極３３との接合強度を向上させることができる。
なお、上記した酸化膜を除去する方法のうち、ジンケート処理は、アルミニウムの酸化膜を亜鉛酸塩膜に置換する処理である。このため、酸化膜を除去する処理としてジンケート処理を行った場合、図７に変形例として示すように、配線３１（または配線ＶＳＬ）のうち、開口部１４Ｈと重なる部分には、亜鉛を含み、導体層３０Ｂ上に積層された導体層３０Ｃがさらに形成されている。
また、上記した酸化膜を除去する方法のうち、エッチング処理は、導体層３０Ｂのうち、開口部１４Ｈから露出する部分をエッチング液（またはエッチングガス）に接触させて導体層３０Ｂの一部を除去する処理である。このため、エッチングレートおよびエッチング処理時間を制御することにより、図８に示すように、導体層３０Ｂのうち、開口部１４Ｈの周囲の無機絶縁層１４に覆われた一部分も除去される。この場合、エッチング処理後にバンプ電極３３の導体部３３Ａを形成すると、図８に示すように導体部３３Ａの一部分が無機絶縁層１４の直下に埋め込まれる。言い換えれば、図８に示す変形例の場合、開口部１４Ｈの周囲には、無機絶縁層１４と配線３１（または配線ＶＳＬ）の導体層３０Ｂとの間にバンプ電極３３の導体部３３Ａの一部が埋め込まれた領域が存在している。
図８に示す構造の場合、導体部３３Ａのうち、無機絶縁層１４の直下に埋め込まれた部分がアンカとして作用する。このため、図４に示す基板１０の面１０ｔに沿った方向に作用する応力がバンプ電極３３に印加された場合でもバンプ電極３３は、配線３１（または配線ＶＳＬ）から剥離し難い。言い換えれば、図８に示す構造の場合、導体部３３Ａのうち、無機絶縁層１４の直下に埋め込まれた部分のアンカ効果により、バンプ電極３３と配線３１（または配線ＶＳＬ）との接続信頼性を向上させることができる。なお、図８は、図６に対する変形例として示しているが、図９に示すように、導体層３０Ｂと導体部３３Ａとの接合界面を粗面化させる技術は、図７に示す変形例と組み合わせて適用することができる。図７に示す変形例と図８に示す変形例とを組み合わせた場合、図８に示す導体層３０Ｂと導体部３３Ａとの間に、図７に示す導体層３０Ｃが形成される。
また、別の変形例として、図９に示すように、バンプ電極３３と配線３１（または配線ＶＳＬ）との接合界面を粗面化することにより、バンプ電極３３と配線３１（または配線ＶＳＬ）との接続信頼性を向上させる方法もある。図９に示す例では、配線３１（または配線ＶＳＬ）の導体層３０Ｂのうち、バンプ電極３３の導体部３３Ａとの接合界面（図９の面３０Ｂｔ１）の表面粗さは、無機絶縁層１４に覆われた部分（図９の面３０Ｂｔ２）の表面粗さよりも粗い。これにより、導体部３３Ａと導体層３０Ｂとの接合強度を向上させることができる。なお、図９は、図６に対する変形例として示しているが、図９に示すように、導体層３０Ｂと導体部３３Ａとの接合界面を粗面化させる技術は、図７に示す変形例や図８に示す変形例と組み合わせて適用することができる。図７に示す変形例と図９に示す変形例とを組み合わせた場合、図７に示す導体層３０Ｃと導体部３３Ａとの接合界面が、図９に示す面３０Ｂｔ１と同様に、面３０Ｂｔ２の表面粗さよりも粗く粗面化された面となっている。また、図８に示す変形例と図９に示す変形例とを組み合わせた場合、図８に示す導体層３０Ｂと導体部３３Ａとの接合界面が、図９に示す面３０Ｂｔ１と同様に、面３０Ｂｔ２の表面粗さよりも粗く粗面化された面となっている。
また、図４では、配線３１がドレイン電極ＥＤを介して半導体層５０に接続されている例を示している。ただし、図１０に変形例として示す表示装置ＤＳＰ２のように、バンプ電極３３に接続される配線３１が他の配線３４に接続されている場合もある。図１０は、図４に対する変形例を示す拡大断面図である。
図１０に示す表示装置ＤＳＰ２の場合、基板１０上に形成された配線３４と、配線３４を覆う有機絶縁層１５と、を更に有している点で図４に示す表示装置ＤＳＰ１と相違する。有機絶縁層１５は、例えばアクリル樹脂など、可視光透過性の有機材料（例えば樹脂材料）から成る。配線３１は、有機絶縁層１５上に形成され、かつ、有機絶縁層１５に形成された開口部１５Ｈにおいて配線３４に接続されている。有機絶縁層１５は、無機絶縁層１４と比較して穴埋め特性が高い。このため、バンプ電極３３に接続された配線３１の下層に有機絶縁層１５を配置することにより、バンプ電極３３を形成するための下地層の平坦性を向上させることができる。
また、配線３４のように、銅または銅合金から成る導体部３３Ａと接触しない導体パターンの場合、ＴＡＴ積層膜を利用することができる。図１０に示す例では、配線３４は、チタンまたはチタン合金から成る導体層３０Ｄと、アルミニウムまたはアルミニウム合金から成り、導体層３０Ｄ上に積層された導体層３０Ｅと、チタンまたはチタン合金から成り、導体層３０Ｅ上に積層された導体層３０Ｆと、の積層膜である。開口部１５Ｈにおいて、配線３４の導体層３０Ｆと配線３１の導体層３０Ａとが接合されている。
＜電子装置の製造方法＞
次に、図３に示す表示装置ＤＳＰ１の製造方法を代表例として、本実施の形態の電子装置の製造方法について説明する。なお、以下では、図４に示す開口部１４Ｈにバンプ電極３３を形成する工程を中心に説明する。図１１は、電子装置の一実施態様である表示装置の製造方法の工程フローの一例を示す説明図である。
次に、図３に示す表示装置ＤＳＰ１の製造方法を代表例として、本実施の形態の電子装置の製造方法について説明する。なお、以下では、図４に示す開口部１４Ｈにバンプ電極３３を形成する工程を中心に説明する。図１１は、電子装置の一実施態様である表示装置の製造方法の工程フローの一例を示す説明図である。
図１１に示すように、本実施の形態の電子装置の製造方法は、基板構造体準備工程と、酸化膜除去工程と、バンプ電極形成工程と、電子部品実装工程と、を有している。なお、電子部品を実装する前の基板構造体を半製品として出荷する場合には、電子部品実装工程は省略することができる。
図１１に示す基板構造体準備工程では、図１２および図１３に示す基板構造体ＳＵＢ１を準備する。図１２は、図１１に示す基板構造体準備工程で準備する基板構造体の拡大平面図である。図１３は、図１２のＢ－Ｂ線に沿った拡大断面図である。図１３に示すように、基板構造体準備工程では、ガラスまたは樹脂から成る基板１０と、基板１０上に形成された配線３１と、配線３１を覆う無機絶縁層１４と、を備えた基板構造体ＳＵＢ１を準備する。図１３に示す例では、基板１０上には、無機絶縁層１１、無機絶縁層１２、無機絶縁層１３、および無機絶縁層１４が積層され、配線３１は。無機絶縁層１３と無機絶縁層１４との間に配置されている。基板構造体ＳＵＢ１の大部分は無機絶縁層１４に覆われている。無機絶縁層１４には、配線３１と重なる位置および配線ＶＳＬと重なる位置に開口部１４Ｈが形成されている。開口部１４Ｈの底部において、配線３１および配線ＶＳＬのそれぞれは、無機絶縁層１４から露出している。
図１２に示すように、平面視において、複数の開口部１４Ｈのそれぞれは、電子部品（図３に示すＬＥＤ素子２０）を搭載する予定領域に、規則的に配置されている。言い換えれば、平面視において、複数の開口部１４Ｈのそれぞれは、図４に示すバンプ電極３３を形成する予定領域に形成されている。図１０を用いて説明した表示装置ＤＳＰ１を製造する場合、図１１に示す基板構造体準備工程では、図１４に示す基板構造体ＳＵＢ２を準備する。図１４は、図１３に対する変形例を示す拡大断面図である。
図１４に示す基板構造体ＳＵＢ２は、以下の点で図１３に示す基板構造体ＳＵＢ１と相違する。すなわち、基板構造体ＳＵＢ２は、図１３に示す基板構造体ＳＵＢ１に示す構造に加えて、基板１０上に形成された配線３４と、配線３４を覆う有機絶縁層１５と、を更に有している点で相違する。また。配線３１は、有機絶縁層１５上に形成され、かつ、有機絶縁層１５に形成された開口部１５Ｈにおいて配線３４に接続されている。配線３４は、チタンまたはチタン合金から成る導体層３０Ｄと、アルミニウムまたはアルミニウム合金から成り、導体層３０Ｄ上に積層された導体層３０Ｅと、チタンまたはチタン合金から成り、導体層３０Ｅ上に積層された導体層３０Ｆと、の積層膜である。開口部１５Ｈにおいて、配線３４の導体層３０Ｆと配線３１の導体層３０Ａとが接合されている。
次に、図１１に示す酸化膜除去工程では、図１３または図１４に示す１４絶縁層に形成された開口部１４Ｈと重なる位置で配線３１（および配線ＶＳＬ）の露出面に形成されたアルミニウムの酸化膜を除去する。図１５および図１６のそれぞれは、図１１に示す酸化膜除去工程において、アルミニウムの酸化膜を除去した状態を示す拡大断面図である。アルミニウムの酸化膜を除去する方法としては、例えば、図１５に例示するエッチング処理、図１６に例示するジンケート処理、あるいは、これらの処理を併用する方法を例示することができる。
図１３または図１４に示す例において、配線３１（および配線ＶＳＬ）のうち、開口部１４Ｈにおいて露出している部分には酸化膜が形成されている。図１５に示す例の場合、配線３１（および配線ＶＳＬ）の露出面にエッチング液またはエッチングガスを接触させることにより、導体層３０Ｂを選択的にエッチングする。エッチング処理において、エッチング材料との接触面から等方的にエッチングが進むエッチング材料を用いた場合、導体層３０Ｂのうち、無機絶縁層１４と導体層３０Ａとの間に挟まれた部分も一部分がエッチングされる。このため、図１５に示すように、開口部１４Ｈの周囲には、無機絶縁層１４と配線３１（または配線ＶＳＬ）の導体層３０Ｂとの間に空間が存在している。これにより、図８を用いて説明したように、導体部３３Ａの一部分が無機絶縁層１４の直下に埋め込まれる。また、エッチング処理において、エッチング時間およびエッチング材料を調整することにより、エッチングされた導体層３０Ｂの露出が粗面化される場合もある。図１５に示す例の場合、酸化膜除去工程の後、配線３１（または配線ＶＳＬ）の導体層３０Ｂのうち、無機絶縁層１４から露出する部分の表面粗さ（図１５の面３０Ｂｔ１）は、無機絶縁層１４に覆われた部分（図９の面３０Ｂｔ２）の表面粗さよりも粗い。この場合、図９を用いて説明したように、導体部３３Ａと導体層３０Ｂとの接合強度を向上させることができる。
図１６に示す例の場合、配線３１（および配線ＶＳＬ）の露出面に形成されたアルミニウムの酸化膜に対してジンケート処理を施すことにより、アルミニウムの酸化膜を亜鉛酸塩膜に置換する。ジンケート処理では、アルミニウムをジンケート液に接触させることで溶解させ、ジンケート液中の亜鉛を還元させることにより導体層３０Ｂの表面に亜鉛酸塩膜を析出させる方法である。この結果、図７を用いて説明したように、配線３１（または配線ＶＳＬ）のうち、開口部１４Ｈと重なる部分には、亜鉛を含み、導体層３０Ｂ上に積層された導体層３０Ｃがさらに形成される。導体層３０Ｃは、導体層３０Ｂと比較して酸化し難いので、銅または銅合金から成るバンプ電極３３（図７参照）の導体部３３Ａ（図７参照）との電気的接続信頼性を向上させることができる。
なお、図１５を用いて説明したエッチング処理を行った後で、図１６を用いて説明したジンケート処理を実施する場合もある。この場合、図１５に示す導体層３０Ｂのうち、無機絶縁層１４から露出している露出面全体に、図１６に示す導体層３０Ｃが形成される。エッチング処理とジンケート処理とを組み合わせる場合、エッチング処理後であり、かつ、図１１に示すバンプ電極形成工程が開始する前にエッチングされた導体層３０Ｂの表面が酸化した場合でも、酸化膜を再び除去することができる。エッチング処理とジンケート処理とを組み合わせる場合に、図１５を用いて説明したエッチングによる粗面化処理を合わせて行うこともできる。導体層３０Ｃは、下地である導体層３０Ｂの表面状態に倣って形成されるので、導体層３０Ｂの表面が図１５に示すように粗面化された面であれば、導体層３０Ｂ上に形成される導体層３０Ｃの表面粗さは、図１５に示す面３０Ｂｔ２の表面粗さよりは粗くなる。
次に、図１１に示すバンプ電極形成工程では、図４または図１０を用いて説明したバンプ電極３３を形成する。以下では、代表例として図４に示すバンプ電極３３を形成する工程について図示して説明するが、図１０に示すバンプ電極３３の形成方法も同様である。図１７は、図１１に示す第１成膜工程を示す拡大断面図である。図１８は、図１１に示す第２成膜工程を示す拡大断面図である。図１７および図１８のそれぞれは、図１３に示す断面に対応している。
まず、第１成膜工程では、図１７に示す導体部３３Ａを成膜する。銅又は銅合金からなる金属膜を成膜する方法として、無機絶縁層１４上に一様に銅膜を成長させた後、レジストマスクを用いて不要な銅膜を除去する方法（以下、検討例のバンプ電極形成方法と記載する）がある。しかし、この場合、上記したように得られたバンプ電極の側面が絶壁状態になり、側面と交差する方向に作用する応力に対してバンプ電極と配線の接合界面が破壊され易い。また、製造方法の観点からは、銅膜を形成する工程の他、レジストマスクを形成する工程、フォトリソグラフィ技術を用いてレジストマスクに選択的に開口部を形成する工程、開口部が形成されたレジストマスクを介して銅膜を選択的にエッチングする工程、およびレジストマスクを除去する工程などが必要である。このように検討例のバンプ電極形成方法の場合、製造工程が複雑になるので製造効率を向上させるという点で改善の余地がある。また、レジストマスクの露光処理を高精度で行うためには、ステッパなどの露光装置が必要であり、基板１０のサイズに対応した大型の露光装置を準備する必要がある。
本実施の場合、配線３１（または配線ＶＳＬ）に通電した状態で、電気メッキ法により銅または銅合金から成る導体部３３Ａを成膜する。詳しくは、配線３１（または配線ＶＳＬ）に通電した状態で、電気メッキ法により銅または銅合金から成る導体部３３Ａを開口部１４Ｈと重なる位置およびその周囲に選択的に成膜する。この場合、配線３１（または配線ＶＳＬ）との接触界面から、選択的に銅膜（または銅合金膜）を成長させることができる。このため、検討例のバンプ電極形成方法と比較して、製造工程を効率化させることができる。また、本実施の形態の場合、配線３１（または配線ＶＳＬ）のうち、無機絶縁層１４から露出している部分に選択的に銅膜を成長させることができる。このため、大型のステッパ等の大規模な露光装置を新たに準備する必要がない。なお、配線３１および配線ＶＳＬには同時に電流を流すことができるので、配線３１上の導体部３３Ａおよび配線ＶＳＬ上の導体部３３Ａは同じタイミングで一括して形成することができる。
第１成膜工程において、電気メッキ法により銅または銅合金からなる導体部３３Ａを成膜すると、開口部１４Ｈ内では開口部１４Ｈの形状に倣って成長する。また、開口部１４Ｈの上部では、開口部１４Ｈの周囲に等方的に成長する。このため、導体部３３Ａは開口部１４Ｈの周囲に広がる。開口部１４Ｈの周囲に広がった導体部３３Ａは無機絶縁層１４と密着するので、開口部１４Ｈの周囲に広がる部分の面積を大きくすることで、導体部３３Ａと無機絶縁層１４との密着面積を増大させることができる。また、本実施の形態のように、導体部３３Ａの一部分が開口部１４Ｈの周囲に等方的に広がった場合、図３に示すように、平面視において、複数のバンプ電極３３のそれぞれは、円形を成す。図１２に示す例の場合、開口部１４Ｈの形状も円形であるが、開口部１４Ｈの形状が仮に四角形であった場合でも、バンプ電極３３の平面形状は円形になる。また、図１７に示すように導体部３３Ａの断面形状は、傘の部分が無機絶縁層１４上に張り出した「きのこ形状」になっている。
次に、図１１に示す第２成膜工程では、第１成膜工程の後、図１８に示すように、配線３１（または配線ＶＳＬ）に通電した状態で、錫を含む半田から成る導体部３３Ｂを導体部３３Ａ上に選択的に成膜する。半田膜を成膜する場合も、第１成膜工程で銅膜を成膜する場合と同様に、電気メッキ法を用いることで、通電された導体部３３Ａの表面上に半田膜が等方的に広がって導体部３３Ｂが成膜される。なお、図１８に示す導体部３３Ｂの形状は、図４に示す導体部３３Ｂの形状とは異なる。これは、図１１に示す電子部品搭載工程において電子部品を搭載する時に実施するリフロー処理によって半田が溶融することで形状が変化するためである。第２成膜工程が完了した直後は、きのこ形状の導体部３３Ａの傘部の全体を覆うドーム形状の導体部３３Ｂが形成される。
なお、導体部３３Ａを形成する工程において、開口部１４Ｈの全体に銅または銅合金が埋め込まれない場合もある。この場合、第２成膜工程において、導体部３３Ｂの一部が開口部１４Ｈ内に埋め込まれる場合がある。また、図１６を用いて説明したように、無機絶縁層１４と導体層３０Ａとの間に空間が形成されている場合、空間内に半田の一部分が埋め込まれる場合がある。
上記したように、電子部品を搭載する前の基板構造体ＳＵＢ１を半製品として出荷する場合がある。この場合、図１１に示す電子部品搭載工程は省略され、図１８に示す基板構造体ＳＵＢ１に対して必要な検査や梱包を行った後、出荷準備に入る。すなわち、図１８の第２成膜工程により、電子装置としての基板構造体ＳＵＢ１が得られる。
次に、図１１に示す電子部品搭載工程では、バンプ電極形成工程の後、図４に示すようにバンプ電極３３と電子部品（図４の例ではＬＥＤ素子２０）とを電気的に接続する。本工程では、リフロー処理により図１８に示す導体部３３Ｂを溶融させて、ＬＥＤ素子２０のアノード電極２０ＥＡまたはカソード電極２０ＥＫに接合する。なお、本工程の前に、ＬＥＤ素子２０のアノード電極２０ＥＡおよびカソード電極２０ＥＫのそれぞれに、予め半田膜が形成されている場合もある。この場合、半田から成る導体部３３Ｂと電極に形成された半田膜とを容易に一体化させることができるので、バンプ電極３３とカソード電極２０ＥＫ（またはアノード電極２０ＥＡ）とを確実に接続することができる。
以上の工程により、図３に示す電子装置としての表示装置ＤＳＰ１が得られる。本工程の後、表示装置ＤＳＰ１に対して必要な検査や梱包を行った後、出荷準備に入る。
以上、実施の形態および代表的な変形例について説明したが、上記した技術は、例示した変形例以外の種々の変形例に適用可能である。例えば、上記した変形例同士を組み合わせてもよい。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
本発明は、表示装置や表示装置が組み込まれた電子機器に利用可能である。
５ 制御回路
６ 駆動回路
１０ 基板
１０ｂ，１０ｆ 面
１１，１２，１３，１４ 無機絶縁層
１４Ｈ，１５Ｈ 開口部
１５ 有機絶縁層
２０ ＬＥＤ素子（発光素子，電子部品）
２０ＥＡ アノード電極
２０ＥＫ カソード電極
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ，３０Ｆ 導体層
３０Ｂｔ１，３０Ｂｔ２ 面
３１，３２，３４，ＶＬ，ＶＳＬ 配線
３３ バンプ電極
３３Ａ，３３Ｂ 導体部
４１ 絶縁層
５０ 半導体層
ＤＡ 表示領域
ＤＳＰ１，ＤＳＰ２ 表示装置
ＥＤ ドレイン電極
ＥＧ ゲート電極
ＥＳ ソース電極
ＧＬ 走査信号線
Ｇｓ 制御信号
ＬＸＰ 配線交差部
ＰＦＡ 周辺領域
ＰＩＸ，ＰＩＸ１，ＰＩＸ２ 画素
ＰＶＳ 基準電位（固定電位）
Ｒ１，Ｒ２，Ｒ３ 領域
ＳＵＢ１，ＳＵＢ２ 基板構造体
ＳＷ スイッチング素子
Ｖｓｇ 映像信号
６ 駆動回路
１０ 基板
１０ｂ，１０ｆ 面
１１，１２，１３，１４ 無機絶縁層
１４Ｈ，１５Ｈ 開口部
１５ 有機絶縁層
２０ ＬＥＤ素子（発光素子，電子部品）
２０ＥＡ アノード電極
２０ＥＫ カソード電極
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ，３０Ｆ 導体層
３０Ｂｔ１，３０Ｂｔ２ 面
３１，３２，３４，ＶＬ，ＶＳＬ 配線
３３ バンプ電極
３３Ａ，３３Ｂ 導体部
４１ 絶縁層
５０ 半導体層
ＤＡ 表示領域
ＤＳＰ１，ＤＳＰ２ 表示装置
ＥＤ ドレイン電極
ＥＧ ゲート電極
ＥＳ ソース電極
ＧＬ 走査信号線
Ｇｓ 制御信号
ＬＸＰ 配線交差部
ＰＦＡ 周辺領域
ＰＩＸ，ＰＩＸ１，ＰＩＸ２ 画素
ＰＶＳ 基準電位（固定電位）
Ｒ１，Ｒ２，Ｒ３ 領域
ＳＵＢ１，ＳＵＢ２ 基板構造体
ＳＷ スイッチング素子
Ｖｓｇ 映像信号
Claims (15)
- ガラスまたは樹脂から成る第１基板と、
前記第１基板上に形成された第１配線と、
無機材料から成る無機絶縁層であって、前記第１配線を覆う第１絶縁層と、
前記第１絶縁層に形成された第１開口部と重なる位置で前記第１配線に接続され、かつ、前記第１絶縁層から突出するバンプ電極と、
を有し、
前記第１配線は、
チタンまたはチタン合金から成り、前記第１基板上に形成された第１導体層と、
アルミニウムまたはアルミニウム合金から成り、前記第１導体層上に積層された第２導体層と、
の積層膜であり、
前記バンプ電極は、
銅または銅合金から成り、前記第１配線と接合された第１導体部と、
錫を含む半田から成り、前記第１導体部上に形成された第２導体部と、
を含む、電子装置。 - 請求項１において、
前記第１配線のうち、前記第１開口部と重なる部分には、亜鉛を含み、前記第２導体層上に積層された第３導体層がさらに形成されている、電子装置。 - 請求項１または２において、
前記第１開口部の周囲には、前記第１絶縁層と前記第１配線の前記第２導体層との間に前記バンプ電極の前記第１導体部の一部が埋め込まれた領域が存在している、電子装置。 - 請求項１において、
前記第１配線の前記第２導体層のうち、前記バンプ電極の前記第１導体部との接合界面の表面粗さは、前記第１絶縁層に覆われた部分の表面粗さよりも粗い、電子装置。 - 請求項１において、
平面視において、前記バンプ電極の平面形状は、円形を成す、電子装置。 - 請求項１において、
前記第１基板上に形成された第２配線と、
有機材料から成る有機絶縁層であって、前記第２配線を覆う第２絶縁層と、
を更に有し、
前記第１配線は、前記第２絶縁層上に形成され、かつ、前記第２絶縁層に形成された第２開口部において前記第２配線に接続されている、電子装置。 - 請求項６において、
前記第２配線は、
チタンまたはチタン合金から成る第４導体層と、
アルミニウムまたはアルミニウム合金から成り、前記第４導体層上に積層された第５導体層と、
チタンまたはチタン合金から成り、前記第５導体層上に積層された第６導体層と、
の積層膜であり、
前記第２開口部において、前記第２配線の前記第６導体層と前記第１配線の前記第１導体層とが接合されている、電子装置。 - （ａ）ガラスまたは樹脂から成る第１基板と、前記第１基板上に形成された第１配線と、無機材料から成る無機絶縁層であって、前記第１配線を覆う第１絶縁層と、を備えた基板構造体を準備する工程、
（ｂ）前記第１絶縁層に形成された第１開口部と重なる位置で前記第１配線の露出面に形成されたアルミニウムの酸化膜を除去する工程、
（ｃ）前記（ｂ）工程の後、前記第１開口部と重なる位置で前記第１配線に接続され、かつ、前記第１絶縁層から突出するバンプ電極を形成する工程、
を含み、
前記第１配線は、
チタンまたはチタン合金から成り、前記第１基板上に形成された第１導体層と、
アルミニウムまたはアルミニウム合金から成り、前記第１導体層上に積層された第２導体層と、
の積層膜であり、
前記（ｃ）工程は、
（ｃ１）前記第１配線に通電した状態で、電気メッキ法により銅または銅合金から成る第１導体部を前記第１開口部と重なる位置およびその周囲に選択的に成膜する工程と、
（ｃ２）前記（ｃ１）工程の後、前記第１配線に通電した状態で、錫を含む半田から成る第２導体部を前記第１導体部上に選択的に成膜する工程と、
を含む、電子装置の製造方法。 - 請求項８において、
前記（ｂ）工程は、前記アルミニウムの酸化膜を亜鉛酸塩膜に置換する工程を含む、電子装置の製造方法。 - 請求項８において、
前記（ｂ）工程は、前記アルミニウムの酸化膜をエッチング剤に接触させて除去する工程を含む、電子装置の製造方法。 - 請求項１０において、
前記（ｂ）工程の後、前記第１開口部の周囲には、前記第１絶縁層と前記第１配線の前記第２導体層との間に空間が存在している、電子装置の製造方法。 - 請求項１０において、
前記（ｂ）工程の後、前記第１配線の前記第２導体層のうち、前記バンプ電極の前記第１導体部との接合界面の表面粗さは、前記第１絶縁層に覆われた部分の表面粗さよりも粗い、電子装置の製造方法。 - 請求項８において、
前記（ａ）工程で準備する基板構造体は、前記第１基板上に形成された第２配線と、
有機材料から成る有機絶縁層であって、前記第２配線を覆う第２絶縁層と、
を更に有し、
前記第１配線は、前記第２絶縁層上に形成され、かつ、前記第２絶縁層に形成された第２開口部において前記第２配線に接続されている、電子装置の製造方法。 - 請求項１３において、
前記第２配線は、
チタンまたはチタン合金から成る第４導体層と、
アルミニウムまたはアルミニウム合金から成り、前記第４導体層上に積層された第５導体層と、
チタンまたはチタン合金から成り、前記第５導体層上に積層された第６導体層と、
の積層膜であり、
前記第２開口部において、前記第２配線の前記第６導体層と前記第１配線の前記第１導体層とが接合されている、電子装置の製造方法。 - 請求項８において、
（ｄ）前記（ｃ）工程の後、前記バンプ電極と電子部品とを電気的に接続する工程、
を更に有する、電子装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022083639A JP2023172078A (ja) | 2022-05-23 | 2022-05-23 | 電子装置およびその製造方法 |
| US18/200,579 US20230420626A1 (en) | 2022-05-23 | 2023-05-23 | Electronic device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022083639A JP2023172078A (ja) | 2022-05-23 | 2022-05-23 | 電子装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023172078A true JP2023172078A (ja) | 2023-12-06 |
Family
ID=89029061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022083639A Pending JP2023172078A (ja) | 2022-05-23 | 2022-05-23 | 電子装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20230420626A1 (ja) |
| JP (1) | JP2023172078A (ja) |
-
2022
- 2022-05-23 JP JP2022083639A patent/JP2023172078A/ja active Pending
-
2023
- 2023-05-23 US US18/200,579 patent/US20230420626A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230420626A1 (en) | 2023-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6898977B2 (ja) | マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス | |
| US11552124B2 (en) | Manufacturing method of display apparatus | |
| KR20200026845A (ko) | 반도체 발광소자를 이용한 디스플레이 장치 | |
| US10497682B2 (en) | Backplane LED integration and functionalization structures | |
| KR20200076581A (ko) | 디스플레이 모듈 및 디스플레이 모듈의 제조 방법 | |
| TWI734157B (zh) | 微型發光二極體顯示面板及其製作方法 | |
| KR20200023316A (ko) | 반도체 발광소자를 이용한 디스플레이 장치 | |
| EP3993050A1 (en) | Display apparatus using semiconductor light emitting device | |
| KR20240040698A (ko) | 표시 장치 및 표시 장치 제조 방법 | |
| JP2022023263A (ja) | 発光装置、発光ディスプレイ、及び画像表示装置 | |
| KR102604659B1 (ko) | 발광 장치 및 이의 제조 방법 | |
| JP2023172078A (ja) | 電子装置およびその製造方法 | |
| CN112567522A (zh) | 使用半导体发光二极管的显示装置及其制造方法 | |
| US20220181381A1 (en) | Light emitting element and display device | |
| KR20230174767A (ko) | 표시 장치 및 표시 장치의 제조방법 | |
| KR20230094862A (ko) | 표시 장치 | |
| JP2022098895A (ja) | 表示装置及びその製造方法 | |
| US20240047617A1 (en) | Display device and light emitting diode chip | |
| JP2022025375A (ja) | 表示装置 | |
| KR102439186B1 (ko) | 반도체 발광 소자를 이용한 디스플레이 장치 | |
| WO2023149105A1 (ja) | 表示装置 | |
| CN216362025U (zh) | 显示面板 | |
| US20230306897A1 (en) | Display apparatus | |
| US20230197891A1 (en) | Led display and production method therefor | |
| US20230087374A1 (en) | Display device using micro led and module-type display device using same |