JP2023162130A - 層状物質用接点層 - Google Patents

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Abstract

【課題】ファンデルワールス物質及び／又は２Ｄ物質などの層状物質及びそのような物質のスタック層への電気接点が改善された電子デバイスを提供する。【解決手段】電子デバイスは、基板１００、基板の上に配置された第１の層状物質の第１の層１０２ａ、基板の上に配置された第２の層状物質の第２の層１０２ｂ、オーバーラップ領域１１０及び接点層１０４を備える。オーバーラップ領域では、第２の層は第１の層の上に配置され、第２の層の底面の部分１１２ｂは、第１の層の上面の部分１１２ａに平行である。接点層は、第１の層及び第２の層の上に配置され、第１の導電性ライン１０８ａ及び第２の導電性ライン１０８ｂを含む複数の導電性ライン並びに電気絶縁素子１１４を備える。第１の導電性ライン及び／又は第２の導電性ラインは、超伝導物質を含む。電気絶縁素子は、導電性ラインの間に配置されて、導電性ラインを互いに電気的に絶縁する。【選択図】図３

Description

本開示は、ファンデルワールス物質及び／又は２Ｄ物質などの層状物質が、導電性ライン、特に超伝導ラインと電気的に接触する、ジョセフソン接合デバイスなどの電子デバイスに関する。
グラフェン、ＭｏＳ２、ｈ－ＢＮなど、層状物質及びそれに由来する２次元（２Ｄ）物質が、物理研究の新しい分野をもたらした。最近の開発は、層状物質及び／又は２Ｄ物質のスタック層から作製されたデバイスに関連する物理学に特化している。対応するデバイスは、ファンデルワールス（ＶｄＷ）ヘテロ構造としても知られている。
典型的な層状物質及び２Ｄ物質であるグラファイト及びグラフェンは、ほとんどが化学的に不活性である。例えば、ＭｅＴｅ２、ＮｂＳｅ２又は（層状又は２Ｄの）高温超伝導体から構成される他の層状物質及びそれらの２Ｄの同等物は、酸素及び水分への環境暴露により損傷を受けやすい。
さらなる損傷は、例えばメタライゼーションステップにおいて、層状物質又は２Ｄ物質に電気的に接触する間に起こり得る。特に、原子層と衝突する高エネルギー原子は、他の欠陥の中でも、フェルミ準位のピニングをもたらす欠陥を生成する傾向がある。また、メタライゼーションのために層状物質又は２Ｄ物質上に堆積される金属物質を含むるつぼからの熱／赤外線放射は、層状物質又は２Ｄ物質を非常に高い温度に加熱することができる。そのような高温では、層状物質又は２Ｄ物質の化学分解が起こり得る。
スケーラブルな手法には、層状物質と電気回路とを統合すること、すなわち、層状物質又は２Ｄ物質を、その物理的特性を低下させることなく電気的に接触させることが必要である。
この目的のために、様々なアプローチが提案されてきた。例としては、接点のインクジェット印刷、並びにｈ－ＢＮ膜にエッチングされた電気ビア接点の転写が挙げられる（Ｅ．Ｊ．Ｔｅｌｆｏｒｄら、「Ｖｉａ Ｍｅｔｈｏｄ ｆｏｒ Ｌｉｔｈｏｇｒａｐｈｙ Ｆｒｅｅ Ｃｏｎｔａｃｔ ａｎｄ Ｐｒｅｓｅｒｖａｔｉｏｎ ｏｆ ２ Ｄ Ｍａｔｅｒｉａｌｓ」、Ｎａｎｏ Ｌｅｔｔ．２０１８、１８、１４１６参照）。後者の手法では、ビア接点を有する膜は、次いで、接点印刷によって転写される。どちらの方法にも特有の欠点があり、インクジェット印刷は通常、数十ミクロンの解像度に制限され、印刷された導体は、ＰＶＤ又はＣＶＤ堆積されたものと比較して低い電気性能を示す。ｈ－ＢＮ内で転写されるビア接点はサイズが制限されており（フレークサイズは通常約数十ミクロンである）、ビア接点と電子ビームリソグラフィ（ＥＢＬ）書込み回路又はステンシルマスク堆積回路との間の非常に正確な位置合わせを必要とする。さらに、堆積は、熱の伝達のために２Ｄ物質をより劣化させる可能性がある。さらに、ｈ－ＢＮへの物質の組み込みは、その絶縁特性を低下させることがある。さらに、貴金属はホスト基板から容易に剥離されるので、このアプローチは典型的に、貴金属に限定される。
国際公開第２０１９／１８３１０５号は、物質統合及びデバイス製造のためのファンデルワールス統合手法を開示している。
韓国公開特許第２００３－００７１３０６号公報は、ジョセフソン接合デバイスの製造方法を開示している。
国際公開第２０１９／１８３１０５号 韓国公開特許第２００３－００７１３０６号公報
Ｅ． Ｊ． Ｔｅｌｆｏｒｄ ｅｔ ａｌ．， "Ｖｉａ Ｍｅｔｈｏｄ ｆｏｒ Ｌｉｔｈｏｇｒａｐｈｙ Ｆｒｅｅ Ｃｏｎｔａｃｔ ａｎｄ Ｐｒｅｓｅｒｖａｔｉｏｎ ｏｆ ２Ｄ Ｍａｔｅｒｉａｌｓ"， Ｎａｎｏ Ｌｅｔｔ． ２０１８， １８， １４１６
上記の技術的問題を考慮して、ファンデルワールス物質及び／又は２Ｄ物質などの層状物質、又はそのような物質のスタック層への電気接点が改善された電子デバイスが必要とされている。
この目的は、請求項１に記載の電子デバイスによって達成される。請求項１４は、電子デバイスを製造する方法を提供する。従属請求項は、好ましい実施形態に関する。
第１の態様によれば、電子デバイスは、基板と、基板の上に配置された第１の層状物質の第１の層と、基板の上に配置された第２の層状物質の第２の層と、オーバーラップ領域と、接点層とを備える。オーバーラップ領域では、第２の層は第１の層の上に配置され、第２の層の底面の部分は、第１の層の上面の部分に平行である。接点層は、第１の層及び第２の層の上に配置される。接点層は、複数の導電性ラインと電気絶縁素子とを備える。複数の導電性ラインは、第１の導電性ラインと第２の導電性ラインとを含む。第１の導電性ライン又は第２の導電性ラインは、超伝導物質を含む。電気絶縁素子は、導電性ラインの間に配置されて、導電性ラインを互いに電気的に絶縁する。電子デバイスは、第１の導電性ラインと第１の層との間の第１の電気接点と、第２の導電性ラインと第２の層との間の第２の電気接点とをさらに備える。
上述の問題の少なくともいくつかを解決するために、接点層は、その中に配置された絶縁層及び電気接点を備える。接点層は、別個の基板上に形成されてもよい。続いて、接点層は、基板から解放され、層状物質上に転写される。
この手法は、電気接点による、ファンデルワールス物質及び／又は２Ｄ物質などの層状物質への損傷を回避する。さらに、この手法は、超伝導物質を含む多種多様な導電性物質（すなわち、その温度がそのそれぞれの臨界温度より低い場合に超伝導性を示すように適合された物質）が、電気接点を提供する導電性ラインに使用されることをフレキシブルに可能にする。これは、特に、ジョセフソン接合デバイスなどの層状ＨＴＳデバイスの状況において、電気接点について、貴金属に限定される既存の技術を超える利点である。そのようなデバイスでは、ＨＴＳの超伝導特性は、導電性ラインへの電気接点を特に望ましいものとし、超伝導特性をも提供する。
例えば、ｎ＝０、１、２、３（ＢＳＣＣＯ）のＢｉ２Ｓｒ２Ｃａｎ－１ＣｕｎＯ２ｎ＋４のような層状高温超伝導体（ＨＴＳ）は、高品質の量子ビットのための有望なシステムを形成する。そのようなＨＴＳでは、ｃ軸トンネリングを実施することができ、これにより、漂遊磁場に対する耐性が向上し、動作温度が高くなる。そのようなＨＴＳの使用は、全体として、それに基づいて予測される量子ビットのコヒーレンス時間の増加をもたらし得る。さらに、そのような層状ＨＴＳ（ＨＴＳ ＶｄＷヘテロ構造）の層のスタックは、スタックに垂直な軸の周りに、互いに対してスタックの層のねじれ（すなわち、それぞれの結晶学的層に平行なそれぞれの格子ベクトル）を伴って配置されることができる。ねじれを伴う配置は、有害な態様のｄ波ペアリングの抑制を改善する。
ＢＳＣＣＯを含むジョセフソン接合の実装に関連する問題は、表面における酸素含有量の変化及び／又はＢＳＣＣＯのパラメータ「ｎ」に関連し得る。例えば、これらの従来の製造技術は、特にメタライゼーションステップ中に、室温を超える高温を適用することができる。本開示による製造方法及び電子デバイスは、変更を回避し、高温超伝導量子ビットを首尾よく実施するのに役立つ。
しかしながら、ＢＳＣＣＯは単に例として見なされるべきである。電気接点中の損傷に対する感受性は、ＢＳＣＣＯに固有のものではなく、より多様な層状物質、例えば遷移金属ダイカルコゲナイドが、同様の問題を引き起こす。本明細書による接点層は、これらの層状物質のいずれかへの電気接点を備える電子デバイスを改善することができる。
本開示の文脈において、上面の部分及び／又は底面の部分に垂直なラインが存在し、そのラインが上面の部分と底面の部分の両方と交差する場合に、上面の部分と底面の部分は、重なり合うと理解され得る。
第１の導電性ラインは、第１の電気接点から離れて電気絶縁素子を貫通して延在してもよい。
第２の導電性ラインは、第２の電気接点から離れて電気絶縁素子を貫通して延在してもよい。
第１の（第２の）導電性ライン及び／又は第１の（第２の）電気接点は、電気絶縁素子の下、例えば電気絶縁素子と第１の（第２の）層との間に延在してもよい。
電子デバイスは、接点層と第１の層及び／又は第２の層との間に第１のギャップを含んでもよい。第１のギャップは、オーバーラップ領域の境界の少なくとも一部分に沿って延在してもよい。
第１のギャップを生成することは、本開示による転写技術と相まって、その結果、電気接点が改善される。
電子デバイスは、例えば第１の層の境界の少なくとも一部分に沿って、接点層と第１の層及び／又は基板との間に第２のギャップを含んでもよい。
電子デバイスは、例えば第２の層の境界の少なくとも一部分に沿って、接点層と第２の層及び／又は基板との間に第３のギャップを含んでもよい。
第２のギャップ及び第３のギャップは、第１の層又は第２の層によって覆われることによって画定される領域の境界全体に沿ってともに延在してもよい。
第１（第２、第３）のギャップは、接点層が、オーバーラップ領域内の接点層と第１の層との間の距離を超える距離だけ、第１の層及び／又は第２の層（第１の層及び／又は基板、第２の層及び／又は基板）から離間している領域を指すことができる。代替的又は追加的に、第１（第２、第３）のギャップは、接点層が、オーバーラップ領域の外側、好ましくはオーバーラップ領域の境界の外側で、接点層と第１（第１、第２）の層との間の距離を超える距離だけ、第１の層及び／又は第２の層（第１の層及び／又は基板、第２の層及び／又は基板）から離間している領域を指すことができる。
各距離は、垂直方向に沿った距離を指してもよい。
超伝導物質は、アルミニウムを含むか、又はアルミニウムから構成されてもよい。
超伝導物質は、Ｎｂ、ＮｂＮ、又はＴｉＮなどの部分的に満たされたｄレベルを有する遷移金属を含むか、又はそれから構成されてもよい。代替的又は追加的に、超伝導物質は、少なくとも４Ｋ又は少なくとも９Ｋの臨界温度を有する超伝導物質を含むか、又はそれから構成されてもよい。
第１の導電性ラインは、超伝導物質を含むか、若しくはそれから構成されてもよく、及び／又は、第２の導電性ラインは、超伝導物質に関して上述されたものに対応する特性を有するさらなる超伝導物質を含むか、若しくはそれから構成されてもよい。さらなる超伝導物質は、超伝導物質の１つと同一又は異なる物質組成を有してもよい。
第１及び／又は第２の層状物質は、元素の周期表の第６主族の元素、特に酸素を含んでもよい。代替的又は追加的に、第１及び／又は第２の層状物質は、酸化物及び／又はカルコゲナイドを含んでもよい。
層状物質を接触させる際の最新技術の問題は、表面における第６主族の元素の含有量に関連し得る。例えば、酸素などの第６主族の元素を含む表面は、特に室温及びより高い温度で、例えば水及び／又は有機溶媒などの溶媒との、化学反応を起こしやすい可能性がある。化学反応は、表面の第６主族の元素の含有量を変化させ、表面の超伝導物質特性を低下させる可能性がある。本開示による電気接点は、この問題を解決し、したがって層状物質を有する電子デバイスを改善することができる。
第１及び／又は第２の層状物質は、遷移金属カルコゲナイド及び／又は遷移金属酸化物、特に酸化銅を含んでもよい。
第１の層状物質は、第２の超伝導物質を含んでもよく、及び／又は第２の層状物質は、第３の超伝導物質を含んでもよい。
第１の層状物質は、第２の超伝導物質から構成されてもよい。
第２の層状物質は、第３の超伝導物質から構成されてもよい。
第１の層状物質は、第２の層状物質の主要な物質組成と同一又は異なる主要な物質組成を含んでもよい。
主要な物質組成は、第１の（第２の）層状物質の少なくとも５０重量％、特に少なくとも６０重量％、特に少なくとも７０重量％、特に少なくとも８０重量％、特に少なくとも９０重量％、特に少なくとも９５重量％又は少なくとも９８重量％を構成する物質に対応し得る。
第２及び／又は第３の超伝導物質は、ｄ波超伝導体を含むか、又はｄ波超伝導体であってもよい。第２及び／又は第３の超伝導物質は、ｄ波超伝導ギャップを含んでもよく、及び／又はｄ波ペアリングに適合されてもよい。ｄ波超伝導体は、ｄ波対称性を有する秩序パラメータを提供することができる。
第２及び／又は第３の超伝導物質は、第ＩＩ種超伝導体を含むか、又は第ＩＩ種超伝導体であってもよい。
第２及び／又は第３の超伝導物質は、少なくとも４Ｋ、特に少なくとも８Ｋ、特に少なくとも１５Ｋ、特に少なくとも３０Ｋ、特に少なくとも５０Ｋ、特に少なくとも７０Ｋ、特に少なくとも７８Ｋの臨界温度を有してもよい。
上記で説明したように、改善された電気接点は、ジョセフソン接合デバイスなどの超伝導体に基づく電子デバイスに特に有用である。
特に、ＨＴＳ量子ビットの実用的に実行可能な実装、及び一般に、量子ビットに適した量子力学的二準位系を提供するＨＴＳ物質間のジョセフソン接合の実用的に実行可能な実装は、最先端技術において、いまだ課題であった。本開示による電気接点は、この問題を解決するのに役立ち、ＨＴＳの損傷のない電気接点を提供する。
オーバーラップ領域は、第１の層状物質と第２の層状物質との間にジョセフソン接合を実現するように適合されてもよい。特に、第２の層の底面の部分及び第１の層の上面の部分は、ジョセフソン接合を実現するように適合されてもよい。
オーバーラップ領域では、第１の層と第２の層は、互いに物理的に直接接触していてもよく、又は互いに５ｎｍ以下だけ離間していてもよい。
第２の超伝導物質及び／又は第３の超伝導物質は、少なくとも２０Ｋ又は少なくとも３０Ｋの臨界温度を有してもよく、及び／又はｎ＝０、１、２、３（ＢＳＣＣＯ）のＢｉ２Ｓｒ２Ｃａｎ－１ＣｕｎＯ２ｎ＋４を含むか、若しくはそれから構成されてもよい。
実施形態によれば、オーバーラップ領域内の第１の（第２の）層状物質の第１の（第２の）層の厚さは、多くとも３００ｎｍ、特に多くとも２００ｎｍ、特に多くとも１００ｎｍ、特に多くとも５０ｎｍ、特に多くとも３０ｎｍ、特に多くとも２０ｎｍ、特に多くとも１０ｎｍ、特に多くとも５ｎｍであってもよい。
電子デバイスは、オーバーラップ領域内の第１の層と第２の層との間、特に第２の層の底面と第１の層の上面との間の所定の距離に対応する距離からなってもよい。
本発明の実施形態によれば、所定の距離は、少なくとも０．２ｎｍ、特に少なくとも０．２５ｎｍ、特に少なくとも０．３ｎｍ、特に少なくとも０．３５ｎｍ、特に少なくとも０．４ｎｍ、特に少なくとも０．４５ｎｍ、特に少なくとも０．５ｎｍであってもよい。
本発明の実施形態によれば、所定の距離は、多くとも１０ｎｍ、特に多くとも８ｎｍ、特に多くとも６ｎｍ、特に多くとも４ｎｍ、特に多くとも３ｎｍ、特に多くとも２ｎｍ、特に多くとも１ｎｍであってもよい。
電子デバイスは、オーバーラップ領域内の第１の層と第２の層との間、特に第２の層の底面と第１の層の上面との間にスペーサを備えてもよい。
スペーサは、オーバーラップ領域内の第１の層と第２の層との間の所定の距離に対応する距離を提供するように適合されてもよい。
スペーサは、ジョセフソン接合のトンネル障壁を調整するように適合された単一粒子バンドギャップ及び／又は厚さを有することができる。実施形態によれば、オーバーラップ領域内のスペーサの厚さは、多くとも０．３ｎｍ、特に多くとも０．２ｎｍ、特に多くとも０．１ｎｍ、特に多くとも０．０５ｎｍ変化する。
スペーサは、第３の層状結晶構造を含んでもよい。
電気絶縁素子は、窒化ケイ素及び／又は少なくとも１つの金属酸化物を含んでもよい。
電気絶縁素子は、窒化シリコン及び／又は少なくとも１つの金属酸化物から構成されてもよい。
電気絶縁素子は、少なくとも１つの無機物質を含むか、又はそれから構成されてもよい。
電気絶縁素子は、少なくとも１つの酸化物、特に、酸化アルミニウムなど、少なくとも１つの金属酸化物を含むか、又はそれから構成されてもよい。
実施形態によれば、第１の（第２の）層状物質は、例えば、その機械的、光学的、又は電子的特性に関して、異方性である。
本開示の文脈において、（第１及び／又は第２の）層状物質は、原子スケールで、すなわち、その原子構造に関して、及び／又はその（一軸又は二軸であり得る）結晶学的構造に関して、異方性及び／又は層状構造を有する物質を指すことができる。
言い換えれば、（第１及び／又は第２の）層状物質は、（第１及び／又は第２の）結晶学的層状物質及び／又は（第１及び／又は第２の）原子的層状物質であってもよい。
（第１及び／又は第２の）層状物質は、原子スケールにおけるその層状構造、又はその層状結晶学的構造に起因して、異方性を示すことができる。（第１及び／又は第２の）層状物質は、例えばその機械的、光学的、又は電子的特性に関して、超原子又は巨視的スケール（０．１μｍ、１μｍ、１０μｍ、１００μｍ、又は１ｍｍ）で異方性を示すことができる。第１及び／又は第２の層状物質は、引張力を加えると、共有結合原子層に沿って開裂するように適合されてもよい。
本開示の文脈において、第１の層状物質及び／又は第２の層状物質は、共有結合原子層を含むそれぞれの物質／１つの物質を指すことができる。共有結合原子層のうちの１つの共有結合原子層は、共有結合原子層の最隣接原子間の最隣接原子間距離、及び、共有結合原子層と、その共有結合原子層に隣接する共有結合原子層との間の層間距離を含むことができる。層間距離は、最隣接原子間距離を超えてもよい。層間距離は、最隣接原子間距離を少なくとも１０％、特に少なくとも２０％、特に少なくとも３０％又は少なくとも４０％超えてもよい。
対応する共有結合原子層が、第１の層状物質及び／又は第２の層状物質の大部分を構成してもよい。大部分とは、少なくとも５０％、特に少なくとも７０％、特に少なくとも８０％、特に少なくとも９０％、特に少なくとも９５％又は少なくとも９８％の質量分率を指し得る。
言い換えれば、本開示の文脈において、第１の層状物質及び／又は第２の層状物質は、共有結合原子層の同じ共有結合原子層の最隣接原子が共有結合によって互いに結合しているそれぞれの物質を指すことができる。共有結合原子層は、特に、異なる（特に、隣接する）共有結合原子層間の共有結合なしに、ファンデルワールス力によって互いに結合することができる。
第１の層状物質の共有結合原子層の第１の部分は、第２の層状物質の共有結合原子層の第２の部分に平行であってもよい。代替的又は追加的に、第１の層状物質の結晶学的層は、第２の層状物質の結晶学的層に平行であってもよい。
特に、第１の（及び／又は第２の）層状物質の共有結合原子層の第１の（及び／又は第２の）部分は、オーバーラップ領域に含まれるか、又はそれと一致してもよい。特に、それぞれの第１の部分は、第１の層の上面に配置されてもよい。代替的又は追加的に、それぞれの第２の部分は、第２の層の底面に配置されてもよい。（１つ又は複数の）結晶学的層は、対応する特徴によって特徴付けられてもよい。
第１の（第２の）層状物質の結晶学的層は、第１の（第２の）層状物質の固有の結晶学的軸に対して垂直であってもよい。
例えば、固有の結晶学的軸は、ｃ軸、一軸結晶の固有の結晶学的軸、及び／又は最長の基本格子ベクトルの方向を反映する軸であってもよい。
第１の（第２の）層状物質の固有の結晶学的軸は、第１の（第２の）層状物質の別個の方向と関連付けられてもよい。
層状物質の対応する配置は、上述されたＨＴＳ ｖｄＷヘテロ構造などのｖｄＷヘテロ構造を確立するのに特に有益である。
第１の導電性ライン及び／又は第２の導電性ラインは、電気絶縁素子の底面と電気絶縁素子の上面との間で電気絶縁素子を貫通して延在してもよい。
少なくとも１つの垂直基準ラインが、電気絶縁素子の上面と底面の両方と交差してもよい。特に、少なくとも１つの垂直基準ラインは、電気絶縁素子の上面及び／又は底面と９０°の角度で交差してもよい。
第１の導電性ライン及び／又は第２の導電性ラインは、少なくとも１つの垂直基準ラインに沿って延在してもよい。
第１の（第２の）導電性ラインは、チタン又はタンタル又は対応する窒化物などの接点接着物質を含んでもよい。
第１の（第２の）導電性ラインは、オーバーラップ領域の温度が、超伝導物質及び／又は第２の超伝導物質及び／又は第３の超伝導物質の臨界温度より低い場合に、超伝導電流輸送を提供するように適合されてもよい。
基板及び／又は接点層の側方延在部は、例えば、オーバーラップ領域及び／又は第１の層及び／又は第２の層のためのカプセル化を提供するために、オーバーラップ領域及び／又は第１の層及び／又は第２の層の側方延在部を完全に覆ってもよい。
接点層の側方延在部は、オーバーラップ領域の側方延在部を完全に覆ってもよい。
代替的又は追加的に、電子デバイスは、オーバーラップ領域及び／又は第１の層及び／又は第２の層のカプセル化を備えてもよく、カプセル化は、基板の少なくとも一部分及び／又は接点層の少なくとも一部分、特に電気絶縁素子を含んでもよい。
電子デバイスは、オーバーラップ領域のカプセル化を含んでもよく、カプセル化は、接点層の少なくとも一部分を含んでもよい。
カプセル化は、オーバーラップ領域及び／又は第１の層及び／又は第２の層を完全に取り囲んでもよい。
カプセル化は、水、湿気、酸素及び／又は空気を通さないカプセル化を指してもよい。
電気絶縁素子は、電気絶縁層、例えば導電性ラインをホストする及び／又は（特に、水平面において）取り囲む電気絶縁層であってもよい。
オーバーラップ領域のカプセル化は、電気絶縁層を備えてもよく、及び／又は電気絶縁層によって提供されてもよい。例えば、電気絶縁層は、カプセル化を提供するために、第１の層及び／又は第２の層及び／又は基板と物理的に直接接触してもよい。
オーバーラップ領域では、第１の層状物質と第２の層状物質の結晶学的配向が異なっていてもよい。
第１の結晶学的配向は、オーバーラップ領域における第１の層状物質の第１の結晶学的層に平行であってもよい。第２の結晶学的配向は、オーバーラップ領域における第２の層状物質の第２の結晶学的層に平行であってもよい。異なる結晶学的配向は、第１の結晶学的配向及び第２の結晶学的配向を指し得る。
第１の（第２の）結晶学的配向は、オーバーラップ領域における第１の（第２の）層状物質の第１の（第２の）結晶学的層に平行な、及び／又はオーバーラップ領域における第１の（第２の）層状物質の共有結合原子層に平行な、格子ベクトル、特に基本格子ベクトルによって定義され得る。
代替的又は追加的に、異なる結晶学的配向は、第２及び／又は第３の超伝導物質の秩序パラメータ、及び／又は秩序パラメータのｄ波対称性を指し得る。
代替的又は追加的に、異なる結晶学的配向は、（第１及び第２の）層状材料のそれぞれの共有結合原子層に平行な（第１及び第２の）層状材料の対応する格子ベクトルの異なる配向、特に第２の層の底面及び第１の層の上面及び／又はオーバーラップ領域を指してもよい。第１の層状物質のそれぞれの共有結合原子層は、オーバーラップ領域において第１の層の上面に平行であってもよい。第２の層状物質のそれぞれの共有結合層は、オーバーラップ領域において第２の層の底面に平行であってもよい。
エラストマーの層が、接点層の上に配置されてもよい。
エラストマーの層は、接点層と物理的に直接接触した状態で接点層の上に配置されてもよい。
エラストマーは、０℃以下、特に－２０℃以下、特に－４０℃以下、特に－６０℃以下、特に－８０℃以下、特に－１００℃以下、特に－１２０℃以下又は－１４０℃以下のガラス転移温度を有し得る。
エラストマーは、ポリジメチルシロキサンなどの弾性ポリマーを含むか、又は弾性ポリマーであってもよい。
電子デバイスは、第１の層が基板の上に配置される接点領域を備えてもよく、第２の層は接点領域内に延在せず、第１の電気接点は、接点領域に配置される。
接点層及び／又は電気絶縁素子の厚さは、１００μｍを超えない、又は５０μｍを超えない、又は２５μｍを超えない、又は１０μｍを超えない、又は１μｍを超えない、又は５００ｎｍを超えないことがある。
代替的又は追加的に、接点層及び／又は電気絶縁素子は、機械的に可撓性であってもよい。
基板は、オーバーラップ領域中に表面を備えてもよく、第１の層及び／又は第２の層は、その表面上に配置されてもよく、第１の層状物質及び／又は第２の層状物質の共有結合層の少なくとも一部分は、基板のその表面に平行であってもよい。
特に、互いに平行な第２の層の底面の部分及び第１の層の上面の部分は、基板の表面に平行であってもよく、及び／又は基板の表面に平行なそれぞれの共有結合層を含んでもよい。
第１の電気接点及び／又は第２の電気接点は、オーム接点又は容量性接点を指してもよい。
言い換えれば、第１の（及び／又は第２の）導電性ラインに含まれる導電性物質が、第１の（及び／又は第２の）電気接点において第１の（及び／又は第２の）層と物理的に直接接触してもよく、又は、スペーサが、第１の（及び／又は第２の）導電性ラインに含まれる導電性物質と第１の（及び／又は第２の）層との間に配置されてもよい。スペーサは、固体、液体、気体、及び／又は真空を含むか、又はそれらから構成されてもよい。
スペーサは、第２の層の底面及び／又は第１の層の上面を化学的に不動態化するように適合されてもよい。例えば、スペーサは、酸素及び／又はカルコゲナイド及び／又は水及び／又は有機溶媒などの反応種に対して不浸透性であってもよい。例えば、スペーサは、上面の部分を完全に覆うように配置されてもよい。
第１の（第２の）電気接点は、特に第１の（第２の）導電性ラインと第１の（第２の）層との間の共有結合なしに、第１の（第２の）導電性ラインと第１の（第２の）層との間にファンデルワールス結合を有してもよい。
第２の態様によれば、電子デバイスを製造する方法は、基板を提供することと、基板の上に第１の層状物質の第１の層を提供することと、第１の層とは別個の接点層を提供することとを含む。接点層は、第１の導電性ラインを含む複数の導電性ラインと、電気絶縁素子とを備える。電気絶縁素子は、導電性ラインの間に配置されて、導電性ラインを互いに電気的に絶縁する。本方法は、第１の層を０℃の第１の温度より低い温度に冷却することと、第１の導電性ラインと第１の層との間に第１の電気接点が形成されるように、接点層を第１の層の上に配置することとをさらに含む。
第１の層状物質及び／又は第２の物質は、それらの／その温度が第１の温度より低いとき、化学的に安定であり得る。言い換えれば、第１の温度は、第１の層状物質及び／又は第２の物質が、それらの／その温度が第１の温度より低いときに化学的に安定であるように選択されてもよい。
本方法は、第１の層状物質及び／又は第２の物質が、それらの／その温度が第１の温度より低いときに化学的に安定であるように、（最大０℃の）第１の温度を選択することを含んでもよい。
本方法は、接点層を第１の層の上に配置することの前に、第２の層状物質の第２の層を基板の上に設けることをさらに含んでもよく、オーバーラップ領域において、第２の層は、第１の層の上に配置され、第２の層の底面の部分は、第１の層の上面の部分に平行に配置される。接点層は、第１層及び第２層とは別に設けられてもよい。複数の導電性ラインは、第２の導電性ラインを含んでもよい。本方法は、接点層を第１の層の上に配置することの前に、第２の層を第１の温度より低い温度に冷却することを含んでもよい。本方法は、接点層を第１の層の上に配置することに加えて、第２の導電性ラインと第２の層との間に第２の電気接点が形成されるように、接点層を第２の層の上に配置することを含んでもよい。
実施形態によれば、方法は、第１の層を第１の温度より低い温度に冷却するプロセスステップ中に、及び／又は接点層を第１の層の上に配置するプロセスステップ中に、オーバーラップ領域内の第１の層状物質及び／又は第２の層状物質に隣接する雰囲気の水の分圧を制御すること、特に水の分圧を０．０１Ｐａ未満、特に０．００１Ｐａ未満、特に０．０００１Ｐａ未満に制御することをさらに含む。
これらのプロセスステップのうちの少なくとも１つのステップ中に、オーバーラップ領域内の第１の層状物質及び／又は第２の層状物質に隣接する雰囲気は、少なくとも１０４Ｐａ、特に少なくとも５×１０４Ｐａ、特に少なくとも９×１０４Ｐａ、特に少なくとも１０５Ｐａの全圧を含んでもよい。例えば、第１の表面及び／又は第２の表面に隣接する大気の全圧は、環境圧力に一致してもよく、及び／又は環境圧力を最大で５％、特に最大で３％、特に最大で１％超えてもよい。
これらのプロセスステップの少なくとも１つの間、オーバーラップ領域内の第１の層状物質及び／又は第２の層状物質に隣接する雰囲気は、０．０１Ｐａ未満、特に０．００１Ｐａ未満、特に０．０００１Ｐａ未満の有機溶媒の分圧を含んでもよい。
第１の温度は、２５０Ｋ、又は２３０Ｋ、又は２１０Ｋ、又は１９０Ｋ、又は１７０Ｋ、又は１５０Ｋ、又は１３０Ｋであってもよい。
接点層を第１の層（及び第２の層）上に配置することは、接点層を第１の層（及び第２の層）上に転写することを指してもよい。
基板、第１の層、第２の層、及び／又は接点層は、電子デバイスの文脈で上述された１つ又はすべての特徴によって特徴付けられてもよい。例えば、第１の導電性ライン及び／又は第２の導電性ラインは、超伝導物質又はそれぞれの超伝導物質を含むか、又は超伝導物質から構成されてもよい。
本方法は、接点層を第１の層（及び第２の層）上に配置しながら、第１の層（及び／又は第２の層）を第１の温度より低い温度に保つことをさらに含んでもよい。
本方法は、接点層を第１の層（及び第２の層）上に配置しながら、転写デバイスを第１の温度より低い温度に保つことをさらに含んでもよい。
本方法は、接点層を第１の層（及び第２の層）上に配置しながら、第１の層（及び／又は第２の層）を第１の温度より低い温度に保つことをさらに含んでもよい。
接点層を第１の層（及び第２の層）から分離して設けることは、基板とは異なる第２の基板上に接点層を製造することを含んでもよい。
基板とは異なる第２の基板上に接点層を製造することは、第２の基板上にエッチストップ層を堆積することを含んでもよい。
基板とは異なる第２の基板上に接点層を製造することは、第２の基板上に犠牲層を堆積することを含んでもよい。
基板とは異なる第２の基板上に接点層を製造することは、第２の基板上に絶縁物質の層を堆積することを含んでもよい。
基板とは異なる第２の基板上に接点層を製造することは、絶縁物質の層内に導電性ラインを形成することを含んでもよい。
絶縁物質の層内に導電性ラインを形成することは、例えば絶縁物質の層をエッチングすることによって絶縁物質の層を構成することを含んでもよい。
絶縁物質の層内に導電性ラインを形成することは、絶縁物質の層の上及び／又は中に導電性物質（特に、超伝導物質）を堆積させることを含んでもよい。
本方法は、特に、転写デバイス及び／又は第２の基板を第１の温度より低い温度に保ちながら、転写デバイスを第２の基板の上に配置された接点層に取り付けることを含んでもよい。
転写デバイスは、転写デバイスの温度が第３の温度より低いとき、強い接着を提供するように適合されてもよい。
第３の温度は、第１の温度以下であってもよい。
本方法は、転写デバイス及び／又は第２の基板及び／又は接点層を第３の温度より低い温度に保ちながら、第２の基板の上及び／又は接点層の上に配置された転写デバイスを第２の基板から除去することを含んでもよい。
本方法は、接点層を第２の基板から分離することを含んでもよい。代替的又は追加的に、本方法は、転写デバイス上に配置された可撓性接点層及び／又は接点層を生成することを含んでもよい。
本方法は、犠牲層及び／又は第２の基板をエッチングして、接点層を第２の基板から分離すること、特に、転写デバイス上に配置された可撓性接点層及び／又は接点層を生成することを含んでもよい。
転写デバイスは、転写デバイスの温度が第２の温度より高いとき、（特に、強い接着よりも弱い）弱い接着を提供するように適合されてもよい。
接点層を第１の層及び第２の層の上に配置することは、（特に第３の温度より低い温度で）その上に配置された接点層を有する転写デバイスを提供することと、接点層を転写デバイスから第１の層（及び第２の層）の上に解放するために、転写デバイスを加熱すること、特に、第２の温度と第１の温度との間の温度に転写デバイスを加熱することとを含むことができる。
第１の温度は、第２の温度よりも高くてもよい。第２の温度は、第３の温度よりも高くてもよい。
転写デバイスは、エラストマー、特に電子デバイスの文脈で上述された１つ又はすべての特徴を有するエラストマーを備えるか、又はそれらから構成されてもよい。
第２の温度は、－１０℃、特に－１５℃、特に－２０℃、特に－２５℃、－３０℃、又は－３５℃、又は－４０℃、又は－４５℃又は－５０℃、又は－５５℃、又は－６０℃であってもよい。
第２の温度は、第１の温度、又は第１の温度プラス１０Ｋ、又は第１の温度プラス２０Ｋ、又は第１の温度プラス３０Ｋ、又は第１の温度プラス４０Ｋ、又は第１の温度プラス５０Ｋ、又は第１の温度プラス６０Ｋ、又は第１の温度プラス７０Ｋに一致してもよい。
第３の温度は、－１５０℃、又は－１４０℃、又は－１３０℃、又は－１２０℃、又は－１１０℃、又は－１００℃、又は－９０℃、又は－８０℃、又は－７０℃、－６０℃、又は－５０℃、又は－４０℃、又は－３０℃であってもよい。
実施形態によれば、基板の上に第１の層状物質の第１の層を設けることは、第１の層状物質を劈開すること、及び／又は第２の層状物質を劈開することを含む。特に、第１及び／又は第２の層状物質を劈開することは、エラストマーを使用することを含んでもよい。
劈開することは、劈開する前のバルク物質に対応する第１の（第２の）表面を生成し得る。言い換えれば、前の表面の汚染又は欠陥を除去することができる。
本開示の技術及びそれに関連する利点が、添付の図面による典型的な実施形態の説明から最もよく明らかになろう。
第１の実施形態による電子デバイスの斜視図である。 第１の実施形態による電子デバイスの断面図である。 別の実施形態による電子デバイスを示す図である。 別の実施形態による電子デバイスを示す図である。 一実施形態による電子デバイスを製造する方法を示す図である。 接点層を設ける方法を示す図である。 接点層を設ける方法の中間ステップを示す図である。 接点層を設ける方法の中間ステップを示す図である。 接点層を設ける方法の中間ステップを示す図である。 接点層を設ける方法の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 接点層を設ける方法の別の中間ステップを示す図である。 電子デバイスを製造する方法の生成物を示す図である。 電子デバイスを製造する方法の別の生成物を示す図である。 電子デバイスを製造する方法の別の生成物を示す図である。 電子デバイスを製造する方法の別の生成物を示す図である。 電子デバイスを製造する方法の別の生成物を示す図である。 基板の上に層状物質の層を設ける方法を示す図である。 基板の上に層状物質の層を設けるための装置を示す図である。 一実施形態による電子デバイスを製造する方法を示す図である。 電子デバイスへの外部配線を製造する方法を示す図である。
図１Ａは、層状物質の２つの層１０２ａ、１０２ｂを有する電子デバイスの斜視図を示し、図１Ｂは、電子デバイスの断面図を示す。
層１０２ａ、１０２ｂは、オーバーラップ領域１１０において重なる。言い換えれば、オーバーラップ領域１１０において、層１０２ａ、１０２ｂはスタックを形成する。層状物質の少なくとも２つの層１０２ａ、１０２ｂのスタックは、本開示の文脈ではｖｄＷヘテロ構造とも呼ばれる。
より具体的には、オーバーラップ領域１１０において、第１の層１０２ａの上面１０６ａの部分１１２ａは、第２の層１０２ｂの下面１０６ｂの部分１１２ｂと対向し、２つの面１０６ａ、１０６ｂは、互いに平行に配置される。
図示の実施形態によれば、層状物質は両方とも層状の高温（銅酸塩）超伝導体、より具体的にはｎ＝２のＢｉ２Ｓｒ２Ｃａｎ－１ＣｕｎＯ２ｎ＋４（ＢＳＣＣＯ）である。したがって、図１Ａ、図１Ｂの例示的な電子デバイスは、ジョセフソン接合デバイスである。ジョセフソン接合デバイスは、好ましくは、ツイストジョセフソン接合デバイスとして形成され、層１０２ａ、１０２ｂの結晶学的配向６２０、６２２は、垂直軸の周りで互いに対して回転している（ねじれている）。しかしながら、代替の実施形態によれば、遷移金属ダイカルコゲナイドなどの他の層状物質を使用して、異なる電子デバイス、例えば光電子デバイスを確立する。
ｖｄＷヘテロ構造を形成する例示的な技術を、図６の文脈において以下に説明する。ｖｄＷヘテロ構造の代替の形成技術は、スタンピング、蒸着、化学蒸着、又はスコッチテープ法を含む。ｖｄＷヘテロ構造の形成において、様々な技術を組み合わせてもよい。
ｖｄＷヘテロ構造１０２ａ、１０２ｂは、基板１００によって支持される。開示される方法は、様々な物質組成及び形状（厚さ）を有するｖｄＷヘテロ構造１０２ａ、１０２ｂ、基板１００を形成することを可能にする。言い換えれば、特定の用途に合わせて調整された物質組成又は形状を有する基板１００が使用される。図示のジョセフソン接合デバイスでは、酸化物又は可撓性有機膜で覆われたシリコンなどの誘電体又は半導体基板１００が使用される。光電子デバイスの場合、透明酸化物又は透明で可撓性の有機膜などの透明基板１００が使用される。
図１Ａ、図１Ｂの電子デバイスは、接点層１０４をさらに備える。接点層１０４は、電気絶縁素子１１４と、電気絶縁素子１１４によって分離され電気的に絶縁された導電性ライン１０８ａ、１０８ｂとを含む。電気接点１０８ａ、１０８ｂが、導電性ライン１０８ａ、１０８ｂと層１０２ａ、１０２ｂとの間に形成される。
図１Ａ、図１Ｂの接点層１０４は、電気絶縁素子１１４として絶縁膜１１４を備える。絶縁膜１１４は、別個の基板上に準備され、構造化され、金属で被膜されて、その下、その中及び／又はその上に導電性ライン１０８ａ、１０８ｂを形成し、接点層１０４を確立した。次いで、接点層が、ｖｄＷヘテロ構造１０２ａ、１０２ｂ上に機械的に転写された。
したがって、絶縁膜１１４及び導電性ライン１０８ａ、１０８ｂに、様々な物質が適用されてもよい。
図示の実施形態によれば、導電性ライン１０８ａ、１０８ｂは、Ａｌ、Ｎｂ、ＮｂＮ、又はＴｉＮなどの超伝導物質から作られる。動作のために、ジョセフソン接合デバイスは、超伝導物質の臨界温度より低い温度に冷却され、導電性ライン１０８ａ、１０８ｂの超伝導物質と、ｖｄＷヘテロ構造１０２ａ、１０２ｂとの両方を超伝導状態にする。この状態では、導電性ライン１０８ａ、１０８ｂは、ｖｄＷヘテロ構造１０２ａ、１０２ｂへの超伝導リードをもたらし、デバイス内のエネルギーの散逸を低減し、デバイスの効率を改善する。
代替的な実施形態では、導電性ライン１０８ａ、１０８ｂは、（例えば、トランジスタなどの論理デバイス、又は光若しくは発光ダイオードなどのダイオードにおける）所定の仕事関数及び／又は接触電位を提供するための金属スタック、又はｖｄＷヘテロ構造１０２ａ、１０２ｂへの接着性を改善するための（例えば、Ｔｉ若しくはＴａ又はそれらの窒化物を含む）接点層を含む。
代替の実施形態によれば、導電性ライン１０８ａ、１０８ｂは、（非超伝導状態に対する）それらの抵抗率、及び／又はそれらの化学的不活性を最適化するために、金などの貴金属を含むか、又はそれらから成る。対応する実施形態では、貴金属は、上述された金属スタックの一部であってもよい。
図示の実施形態によれば、絶縁膜１１４は、ＡｌＯｘ及びＳｉＮの多層構造を有する。この物質組成は、（例えば、大気内の）水、水分、及び酸素に起因する化学分解からのＶｄＷヘテロ構造１０２ａ、１０２ｂの保護を最適化するための、優れたカプセル化及び不動態化特性を提供する。さらに、ＡｌＯｘ及びＳｉＮから作られた絶縁膜１１４は光学的に透明であり、これは、光電子用途に有益である。
代替の実施形態では、絶縁膜１１４は、窒化物若しくはフッ化物、又はＰＴＦＥ若しくはＰＤＭＳなどの有機材料を含むか、又はそれらから構成される。
図２は、図１Ａ、図１Ｂのものと同様の実施形態による電子デバイスを示す。同様の要素は同じ参照番号を有し、再度説明されないことになる。図２の実施形態による電子デバイスは、いくつかの修正を加えて形成される。異なる実施形態によれば、電子デバイスは、これらの修正のいずれか又は任意の組み合わせを加えて形成される。
図２の電子デバイスは、第１の電気接点１１８ａとの接点領域２０２を備える。第１の層１０２ａは接点領域２０２内に側方に延びているが、第２の層１０２ｂは延びておらず、第１の層１０２ａは第２の層１０２ｂから露出したままである。この領域２０２には、第１の接点１１８ａが形成されている。
図２の電子デバイスは、接点層１０４と、第１の層１０２ａ並びに第２の層１０２ｂとの間に第１のギャップ２００を備える。ギャップ２００は、スタック１０２ａ、１０２ｂ上への接点層１０４の転写の結果である。ギャップ２００は、オーバーラップ領域１１０の境界の部分に沿って、より具体的にはオーバーラップ領域１１０と接点領域２０２との境界に沿って延在している。
図２の電子デバイスは、スペーサ１１６を備える。スペーサ１１６は、誘電性物質から形成される。図示の実施形態によれば、スペーサ１１６は、六方晶窒化ホウ素、誘電性（結晶学的及び／又は原子的）層状物質から形成され、その結晶学的層は表面１０６ａ、１０６ｂに平行に配向されている。スペーサ１１６は、表面１０６ａ、１０６ｂの間に、これらの間の（トンネル）電流を調整するように予め選択される、所定の距離２０４を提供する。
図２はまた、オーバーラップ領域１１０における層状物質１０２ａ、１０２ｂの例示的な領域２０６ａ、２０６ｂの拡大図２０６を示す。拡大図２０６は、その中の原子２１０ａ、２１０ｂを解像するような詳細まで、例示的な領域２０６ａ、２０６ｂを示す。層状物質の原子２１０ａ、２１０ｂは、原子２１０ａ、２１０ｂの共有結合原子層２０８ａ、２０８ｂを形成する。共有結合原子層２０８ａ、２０８ｂは、その中の最隣接原子間距離２１０ａ、２１０ｂが、共有結合原子層２０８ａ、２０８ｂと隣接する共有結合原子層２０８ｂ、２０８ａとの間の層間距離２１４ａ、２１４ｂよりも小さいことを特徴とする。層間距離２１４ａ、２１４ｂは、隣接する共有結合原子層２０８ｂ、２０８ａに最も近い共有結合原子層２０８ａ、２０８ｂの原子と、共有結合原子層２０８ａ、２０８ｂに最も近い隣接する共有結合原子層２０８ｂ、２０８ａの原子との間の距離を指す。
共有結合原子層２０８ａ、２０８ｂ内の小さい最隣接原子間距離２１０ａ、２１０ｂは、共有結合原子層２０８ａ、２０８ｂ内の原子２１０ａ、２１０ｂ間の主な共有結合に関連する。
共有結合原子層２０８ａ、２０８ｂ間の大きい層間距離２１４ａ、２１４ｂは、共有結合原子層２０８ａ、２０８ｂ間（又は、ある共有結合原子層２０８ａ、２０８ｂの原子と隣接する共有結合原子層２０８ｂ、２０８ａの原子との間）の主にファンデルワールス結合に関連する。
共有結合は、典型的には（機械的に）ファンデルワールス結合よりもはるかに強く、すなわち、より大きな力に耐えることができる。したがって、層状物質１０２ａ、１０２ｂに（例えば、共有結合原子層２０８ａ、２０８ｂに垂直に）引張力を加えると、層状物質１０２ａ、１０２ｂは、典型的には、共有結合原子層２０８ａ、２０８ｂ間の界面に沿って劈開される（離れる）。界面において、共有結合原子層２０８ａ、２０８ｂは、主にファンデルワールス力によって互いに結合している。このような界面は、ファンデルワールスギャップとも呼ばれる。
層１０２ａ、１０２ｂは、このような劈開によって作られた。したがって、表面１０６ａ、１０６ｂは、層状物質の共有結合原子層２０８ａ、２０８ｂ及びファンデルワールスギャップに平行である。
したがって、ファンデルワールスギャップは、層１０２ａ、１０２ｂの層状物質の平面、すなわち、共有結合原子層２０８ａ、２０８ｂがそれに沿って延在する平面を画定すると考えることができる。代替的に、平面は、それぞれの共有結合原子層２０８ａ、２０８ｂ内の原子の列に平行な方向によって定義されてもよい。
図２はまた、拡大図２０６の層状物質の結晶学的面（結晶学的層）２１６を示す。結晶学的面２１６は、共有結合原子層２０８ａ、２０８ｂの原子の列の方向に平行である。結晶学的面及びその配向は、例えば、回折技術を用いて測定することができる。したがって、結晶学的面及びその配向は、単一の共有結合原子層２０８ａ、２０８ｂ又はその中の原子２１０ａ、２１０ｂによって定義されるのではなく、共有結合原子層２０８ａ、２０８ｂ（又は、それぞれ、その中の原子２１０ａ、２１０ｂ）がそれに沿って延在する平均面によって定義される。
層１０２ａ、１０２ｂのそれぞれの結晶学的面２１６は、少なくともオーバーラップ領域１１０（の一部）において互いに平行である。
図示の実施形態によれば、第１の層１０２ａ及び第２の層１０２ｂは、拡大図２０６に示される同じ層状物質から構成される。代替の実施形態によれば、層１０２ａ、１０２ｂは、様々な層状物質から構成される。そのような実施形態では、共有結合原子層２０８ａ、２０８ｂ内の原子２１０ａ、２１０ｂのタイプ及び配置に関する詳細は、様々な層状物質（層１０２ａ、１０２ｂ及び／又は領域２０６ａ、２０６ｂ）によって異なる。しかしながら、各層状物質について別々に、拡大図２０６、共有結合原子層２０８ａ、２０８ｂ、最隣接原子間距離２１０ａ、２１０ｂ、層間距離２１４ａ、２１４ｂ、ファンデルワールスギャップ、及び結晶学的層２１６が上述されたように定義される。そのような実施形態によれば、共有結合原子層２０８ａ、２０８ｂ（の平面又は方向）、ファンデルワールスギャップ、及び／又は第１の（第２の）層１０２ａ（１０２ｂ）の層状物質の結晶学的面２１６は、上面１０６ａ（底面１０６ｂ）に平行である。
要約すると、したがって、拡大図２０６は、層状物質１０２ａ、１０２ｂに特徴的な、それぞれ原子レベルでの又は結晶（学的）構造の、層状構造を示す。
本開示の層状物質は、原子レベルで対応する層状構造によって特徴付けられ得る。代替的又は追加的に、本開示の層状物質は、例えばそれらの機械的特性に関して、巨視的世界における異方性によって特徴付けられ得る。特に、共有結合原子層２０８ａ、２０８ｂの間の層状物質を劈開すること（機械的に分解すること）は、それぞれの層内の結合を切断するよりも容易に（すなわち、非常に小さな力を加えると）達成される。
本開示の層状物質は、結晶学的層状物質、原子的層状物質、ファンデルワールス物質、又は関連する２Ｄ物質のスタック／結晶と呼ばれることもある（関連する２Ｄ物質は、層状物質の単層から成ってもよい）。
図３は、図１Ａ、図１Ｂ、及び図２のものと同様の実施形態による電子デバイスを示す。同様の要素は同じ参照番号を有し、再度説明されないことになる。図３の実施形態による電子デバイスは、いくつかの修正を加えて形成される。異なる実施形態によれば、電子デバイスは、これらの修正のいずれか又は任意の組み合わせを加えて形成される。
図示された実施形態によれば、第１の層１０２ａ、第２の層１０２ｂ、及びオーバーラップ領域１１０は、基板１００及び接点層１０４を含むカプセル化３１０によって囲まれている。カプセル化３１０は、層１０２ａ、１０２ｂ及びオーバーラップ領域１１０に、水、湿気、酸素及び空気を通さない保護を提供する。
この目的のために、接点層１０４は、その側方延在部３０６が、オーバーラップ領域１１０の側方延在部３０８を完全に覆うように形成される。
図示の実施形態によれば、接点層１０４の側方延在部はまた、第１の層１０２ａの側方延在部を完全に覆う。これにより、第１の層１０２ａ及び／又は接点領域２０２の境界において、接点層１０４と第１の層１０２ａ並びに基板１００との間に第２のギャップ３０２が形成される。
図示の実施形態によれば、接点層１０４の側方延在部はまた、第２の層１０２ｂの側方延在部を完全に覆う。これにより、第２の層１０２ｂの境界において、接点層１０４と第２の層１０２ｂ並びに基板１００との間に第３のギャップ３０４が形成される。
図４は、電子デバイスを製造する方法を示す。
ステップ４００、４０２において、基板１００が設けられ、その上に第１の層１０２ａが設けられる。
この目的のために、ステップ４００において、上述されたように基板が設けられる。
その後、ステップ４０２において、第１の層１０２ａが基板上に配置される。この目的のために、第１の層状物質の予め準備された層１０２ａが、例えば第２の層１０２ｂについて図１３の文脈で詳細に説明されるように、基板１００上に転写される。代替的に、第１の層１０２ａは、気相から、又は化学蒸着若しくは分子線エピタキシなどの真空蒸着技術を使用して、（例えば反応的に）基板上に堆積されてもよい。
図示の実施形態によれば、ステップ４０２において、第１の層状物質の単層１０２ａが基板１００上に配置される。代替的な実施形態によれば、いくつかの層１０２ａ、１０２ｂが、例えばオーバーラップ領域１１０を形成するように、基板１００の上に配置される。層１０２ａ、１０２ｂを設ける方法は、図１３の文脈で以下で説明されることになる。
ステップ４０４において、接点層１０４が、第１の層とは別に設けられる。
接点層１０４は、誘電体層の形態の絶縁素子１１４と、導電性ライン１０８、１０８ａとを備える。
接点層１０４は、任意に、導電性リード４１０ａ、ボンドパッド４１０ｂ、及びアンテナ４１０ｃなどの追加の電気部品を含む。
ステップ４０６、４０８において、接点層１０４は、液体窒素で温度＜－８５℃（第３の温度）まで冷却され４０６、第１の層１０２ａの上に配置される。
この目的のために、接点層１０４は、転写デバイス４１２として機能するＰＤＭＳスタンプ４１２上に配置される。接点層１０４及び転写デバイス４１２は、第３の温度より低い温度に冷却される４０６。第３の温度より低い温度において、ＰＤＭＳスタンプ４１２は、接点層１０４への強い接着性を提供する。
次いで、ＰＤＭＳスタンプ４１２と、その上に配置された接点層１０４とは、基板１００とその上の第１の層１０２ａとの上に配置され、それらと物理的に接触する。これにより、接点層１０４は、第１の層１０２ａの上に配置される４０８。
任意の追加のステップにおいて、ＰＤＭＳスタンプ４１２が、接点層１０４から除去される。この目的のために、ＰＤＭＳスタンプ４１２は、温度＞－３０℃（第２の温度）まで加熱される。これにより、ＰＤＭＳスタンプ４１２の接着性が低減される。したがって、ＰＤＭＳスタンプを除去して、第１の層１０２ａの上に配置された４０８接点層１０４を残すことができる。
第１の層１０２ａへの熱損傷を回避するために、第１の層１０２ａの温度は、ＰＤＭＳスタンプ４１２が基板１００及び／又は第１の層１０２ａと接触しながら、ＰＤＭＳスタンプ４１２の温度を第１の温度より低く保つことによって、０℃（第１の温度）より低く保たれる。
（－８５℃の第３の温度と比較して）高温でのＰＤＭＳスタンプ４１２の接着性の低下は、約－１００℃のガラス転移温度を有するＰＤＭＳの非晶質分子構造に関連する。したがって、第２の温度及び第３の温度は両方ともＰＤＭＳのガラス転移温度（－１５０℃）を上回る。ガラス転移温度を超える温度では、温度が上がるほど、弾性ポリマーの接着性は低下する。言い換えれば、転写デバイス４１２には、ＰＤＭＳの代わりに、代替材料、特に弾性ポリマーを、そのガラス転移温度が第２の温度（及び第３の温度）より低い限り、使用してもよい。
図５は、一実施形態による、第１の層１０２ａとは別に接点層１０４を設けるプロセスステップ４０４の詳細を示す。
最初に、絶縁物質の層１１４が、基板１００から離れた第２の基板５００上に堆積される。
開口部５０８が、絶縁物質の層１１４を通してエッチングされる。
メタライゼーション層５１０が、開口部５０８の上に堆積される。これにより、開口部５０８を介して絶縁物質の層１１４の底面まで達する導電性ラインが形成される。
メタライゼーション層５１０は、任意に、追加の電気部品４１０ａ、４１０ｂ、４１０ｃを形成するためにも使用される。
次に、トレンチ５１４が、絶縁物質の層１１４に形成される。トレンチ１１４は、それぞれ、絶縁物質の層１１４の底面まで達するか、又は絶縁物質の層１１４を貫通する。トレンチ５１４は、アンカーポイント（テザー）として機能する絶縁物質１１４の部分５２０によって横方向に中断される。
次いで、第２の基板５００、及び／又は第２の基板５００と絶縁物質の層１１４との間の任意の犠牲層に達する、（トレンチ５１４よりも）深いトレンチ５１８が形成される。言い換えれば、別個の犠牲層が存在しない場合、第２の基板５００の（上部）犠牲部分が犠牲層として機能する。
次いで、等方性エッチングが実施されて、より深いトレンチ５１８内の側方領域内の絶縁物質の層１１４の下の第２の基板５００の犠牲層及び／又は犠牲部分を除去する。したがって、結果として得られる接点層１０４は、第２の基板５００に対して自立している。
等方性エッチングの前又は後に、ＰＤＭＳスタンプ４１２は、開口部５０８を有する絶縁物質の層１１４に取り付けられる（転写される）（開口部５０８は、この時点でメタライゼーション層５１０で完全に塞がれてもよい）。ＰＤＭＳスタンプ４１２は、第３の温度より低い温度まで冷却され、冷却は、開口部５０８を有する絶縁物質の層１１４上にＰＤＭＳスタンプ４１２を転写する前又は後に実施することができる。
冷却されたＰＤＭＳスタンプ４１２は、冷却されながら第２の基板５００から除去される。第３の温度より低い温度に冷却されたＰＤＭＳは、強い接着性を提供する。したがって、第２の基板５００からＰＤＭＳスタンプ４１２を除去すると、接点層１０４はＰＤＭＳスタンプ４１２に強く付着しているので、接点層１０４が、第２の基板５００からリフトオフされる。
したがって、接点層１０４は、ＰＤＭＳスタンプ４１２上に配置されたままであり、基板５００から分離される。
任意に、接点層１０４は、（ＰＤＭＳスタンプ４１２の反対側の）その底面において、例えば、エッチング、イオンミリングなどのウェット及び／又はドライ洗浄ステップで洗浄される。適用される場合、洗浄ステップは、基板１００の上に接点層１０４を配置する直前に実施されることが好ましい。
図６ａから図１１ｄは、一実施形態による、第１の層１０２ａとは別に接点層１０４を設けるプロセスステップ４０４の詳細を示す。実施形態は、図５の文脈で説明されたものと同様であってもよい。同様の要素は同じ参照番号で示されている。
図６ａは、一実施形態による、（第１の層１０２ａとは別に接点層１０４を提供する４０４ための）堆積ステップ後の中間生成物の断面図を示す。図６ｂは、中間生成物の斜視図を示す。
堆積ステップでは、絶縁物質の層１１４が第２の基板５００の上に堆積される。図示の絶縁物質の層１１４は、原子層堆積（ＡＬＤ）技術及び化学気相堆積（ＣＶＤ）技術を使用して堆積されたＡｌＯｘ／ＳｉＮｘ／ＡｌＯｘのスタックである。しかしながら、特定の電子デバイスの要件に応じて、様々な絶縁物質を層１１４に適用してもよい。対応する絶縁物質は、ＣＶＤ、ＡＬＤ、物理蒸着、及び／又はスパッタ蒸着技術を使用して堆積されてもよい。
任意に、絶縁物質の層１１４を堆積する前に、エッチストップ層５０２及び／又は犠牲層５０４が第２の基板５００上に堆積されてもよい。
図示の実施形態（第１の代替例）によれば、第２の基板５００は、シリコン・オン・インシュレータ（ＳＯＩ）ウェハである。ＳＯＩウェハは、下部シリコン基板と、シリコン基板の上の酸化シリコンの層と、その上のシリコンの最上層とを含む。この文脈において、酸化シリコンの層は、埋込み酸化膜層とも呼ばれる。第２の代替形態によれば、基板は、その上に酸化ケイ素を有するシリコンウェハから成る。代替的な実施形態によれば、上部酸化物を有するシリコンウェハ、ベアシリコンウェハ、又は上部シリコン層をその上に有する酸化物基板（サファイア又はガラスなど）が使用される。
図示の実施形態の第１の代替形態によれば、ＳＯＩウェハのシリコンの最上層は犠牲層５０４として働き、埋込み酸化膜層はエッチストップ層５０２として機能する。
図示の実施形態の第２の代替形態によれば、シリコンウェハ上の酸化シリコン５０４は犠牲層５０４として機能し、シリコンウェハのシリコン５０２はエッチストップ層５０２として機能する。
第１及び第２の代替形態によるものなど、様々な実施形態では、エッチストップ層５０２は、等方性エッチングステップに対して、犠牲層５０４に関する化学的選択性を提供する。
図６ｃ及び図６ｄは、代替実施形態による中間生成物の断面図を示す。図６ｃ及び図６ｄの実施形態は、図６ａ、図６ｂの実施形態と同様である。
しかしながら、図６ｃ及び図６ｄの実施形態によれば、底部電極５０６が、図６ａ、図６ｂの文脈で説明されたように絶縁物質の層１１４を堆積する前に、基板５００（並びにエッジストップ層５０２及び犠牲層５０４）の上に形成される。
図７ａは、一実施形態による、（第１の層１０２ａとは別に接点層１０４を提供する４０４ための）エッチングステップ後の中間生成物の断面図を示す。図７ｂは、中間生成物の斜視図を示す。
エッチングステップでは、絶縁物質の層１１４を貫通してその上面から底面まで延在する開口部５０８がエッチングされる。
図７ｃ及び図７ｄは、代替実施形態による中間生成物の断面図を示す。図７ｃ及び図７ｄの実施形態は、図７ａ、図７ｂの実施形態と同様である。
しかしながら、図７ｃの実施形態によれば、エッチングステップは、開口部５０８を犠牲層５０４内に拡大するように継続される。
図７ｄの実施形態によれば、下部電極５０６は、エッチングステップにおいてエッチストップ層として機能する。
図８ａは、一実施形態による、（第１の層１０２ａとは別に接点層１０４を提供する４０４ための）少なくとも１つのメタライゼーションステップ後の中間生成物の断面図を示す。図８ｂは、中間生成物の斜視図を示す。
メタライゼーションステップでは、導電物質５１０、５１２のうちの少なくとも１つの層が、基板５００の上に、及び少なくとも部分的に開口部５０８内に、堆積される。
導電物質５１０、５１２のうちの少なくとも１つの層はまた、光集積回路又は追加の電気部品４１０ａ、４１０ｂ、４１０ｃなど、電子デバイスの追加の回路５１０を製造するために使用される。
メタライゼーションステップ及び追加の回路５１０の製造は、エッチング、リソグラフィ、リフトオフ、プリント、及び物質堆積などの最新技術からの（例えば、ＣＭＯＳ技術などの半導体技術からの）知られているプロセスステップを使用する。
図示の実施形態によれば、導電物質５１０、５１２の２つの層が堆積される。下側の導電物質５１２は、又は導電物質の両方５１０、５１２を組み合わせたものは、製造されている電子デバイスの導電性ライン１０８、１０８ａ、１０８ｂと見なすことができる。
代替形態によれば、導電物質５１２は、層物質に対する導電性ライン１０８ａ、１０８ｂの接着性を改善する。
代替形態によれば、導電物質５１０、５１２は、導電性ライン１０８ａ、１０８ｂの仕事関数が電子デバイスの要件に適合するように選択される。
代替形態によれば、導電物質５１０、５１２のうちの少なくとも１つは超伝導物質である。任意の第２の導電物質５１０、５１２は、導電性ライン１０８ａ、１０８ｂを超伝導物質の臨界温度より低い温度に冷却すると、超伝導物質への近接効果を介して超伝導になる。
任意に、ＳｉＮｘなどの不動態化物質の層が、後の第２の基板５００からのリフトオフにおけるＰＤＭＳスタンプへの接着を強化するために、導電物質５１０及び／又は追加の回路５１０の上に堆積される。
図８ｃ及び図８ｄは、代替実施形態による中間生成物の断面図を示す。図８ｃ及び図８ｄの実施形態は、図８ａ、図８ｂの実施形態と同様である。
図８ｃの中間生成物は、図８ａ、図８ｂの文脈で説明されたメタライゼーションステップを実施した後の図７ｃの中間生成物に対応する。
図８ｄの中間生成物は、図８ａ、図８ｂの文脈で説明されたメタライゼーションステップを実施した後の図７ｄの中間生成物に対応する。
図９ａは、一実施形態による（第１の層１０２ａとは別に接点層１０４を提供する４０４ための）トレンチ５１４を形成した後の中間生成物の断面図を示す。図９ｂは、中間生成物の斜視図を示す。
トレンチ５１４は、絶縁物質の層１１４、及び場合によりその下の犠牲層５０４の一部をエッチングすることによって、形成される。
トレンチ５１４は、後のプロセスステップにおいて絶縁物質の層１１４を支持するためのアンカーポイント（テザー）５２０として機能する部分によって横方向に中断される。
トレンチ５１４は、（中断部を無視して）回路５１０の空間要件に従って選択された側方延長部を有するダイの領域を画定する。
図９ｃ及び図９ｄは、代替的な実施形態による中間生成物の断面を示す。図９ｃ及び図９ｄの実施形態は、図９ａ、図９ｂの実施形態と同様である。
図９ｃの中間生成物は、図９ａ、図９ｂの文脈で説明されたトレンチ５１４形成を実施した後の図８ｃの中間生成物に対応する。
図９ｄの中間生成物は、図９ａ、図９ｂの文脈で説明されたトレンチ５１４形成を実施した後の図８ｄの中間生成物に対応する。
図１０ａは、一実施形態による（第１の層１０２ａとは別に接点層１０４を提供する４０４ための）（トレンチ５１４に比べて）より深いトレンチ５１８を形成した後の中間生成物の断面図を示す。図１０ｂは、中間生成物の斜視図を示す。
より深いトレンチの形成は任意である。適用される場合、形成は、図９ａ、図９ｂの文脈で説明されたトレンチ１１４の形成に従って実施される。
図１０ｃ及び図１０ｄは、代替的な実施形態による中間生成物の断面を示す。図１０ｃ及び図１０ｄの実施形態は、図１０ａ、図１０ｂの実施形態と同様である。
図１０ｃの中間生成物は、図１０ａ、図１０ｂの文脈で説明されたより深いトレンチ５１８の形成を実施した後の図９ｃの中間生成物に対応する。
図１０ｄの中間生成物は、図１０ａ、図１０ｂの文脈で説明されたより深いトレンチ５１８の形成を実施した後の図９ｄの中間生成物に対応する。
図１１ａは、図１０ａ、図１０ｂの犠牲層５０４の等方性エッチングによって確立された、第１の層１０２ａとは別個の接点層１０４の断面を示す。図１１ｂは、接点層１０４の斜視図である。
等方性エッチングは、ドライエッチング又はウェットエッチングとして行われる。
シリコン犠牲層５０４を有する実施形態によれば、ＫＯＨウェットエッチング又はＸｅＦ２ドライエッチングが適用される。
酸化ケイ素犠牲層５０４を有する実施形態によれば、ＨＦウェットエッチング又はＨＦドライエッチングが適用される。
図１１ｃ及び図１１ｄは、代替的な実施形態による接点層１０４を示す。図１１ｃ及び図１１ｄの実施形態は、図１１ａ、図１１ｂの実施形態と同様である。
図１１ｃの接点層１０４は、図１１ａ、図１１ｂの文脈で説明された等方性エッチングを実施した後の図１０ｃの中間生成物に対応する。
図１１ｄの接点層１０４は、図１１ａ、図１１ｂの文脈で説明された等方性エッチングを実施した後の図１０ｄの中間生成物に対応する。
続いて、図１１ａ、図１１ｂ、図１１ｃ、図１１ｄのいずれかの接点層１０４は、図５の文脈で説明されたように、冷却されたＰＤＭＳスタンプ４１２を用いて第２の基板５００から完全に除去される。
任意に、図１１ａ、図１１ｂ、図１１ｃ、図１１ｄのいずれかの接点層１０４は、（ＰＤＭＳスタンプ４１２とは反対側の）その底面において、例えば、エッチング、イオンミリングなどのウェット及び／又はドライ洗浄ステップで洗浄される。適用される場合、洗浄ステップは、例えば、冷却されたＰＤＭＳスタンプ４１２上の接点層１０４を用いて、基板１００上に接点層１０４を配置する直前に実施されることが好ましい。
図１２ａ、図１２ｂ、図１２ｃ、図１２ｄ、及び図１２ｅは、図４から図１１ｄの文脈で説明された方法を使用して製造された電子デバイスの例を示す。
図１２ｃ及び図１２ｅによる電子デバイスは、それぞれ図６ｃ、図６ｄの文脈で説明されたように、２つの下部電極５０６の後続の堆積によって製造される。その後、絶縁物質の層１１４が下部電極５０６の上に堆積され、方法は、図５の文脈又は図７ａから図１１ｄの文脈で説明されたように進む。
図１３は、第２の層状物質の第２の層１０２ｂを、基板の上に配置された第１の層状物質の第１の層１０２ａの上に設ける方法を示す。本方法は、任意に、図４のプロセスステップ４００、４０２を拡張又は置換するために図４の方法に適用される。さらに、図１３の方法は、図４から図１１ｄの技術と組み合わされて、図１２ｄのもののようなデバイスを製造する。
中間生成物６００によれば、図４の文脈で説明された第１の層１０２ａの基板１００上での提供４００、４０２と同様に、第１の層状物質の第１の層１０２ａが基板１００上に提供される。
中間生成物６００の第１の層１０２ａの層状物質は、結晶学的配向６２０を有する。結晶学的配向６２０は、図２の文脈で説明された結晶学的面２１６に平行な方向、又は図２の文脈で説明された共有結合原子層２０８ａ、２０８ｂに平行な方向に対応する。例えば、結晶学的配向６２０は、結晶学的面２１６に、及び／又は共有結合原子層２０８ａ、２０８ｂ内の原子の列を接続する方向に平行な基本格子ベクトルに対応する。
中間生成物６０２によれば、図５のＰＤＭＳスタンプ４１２の絶縁物質の層１１４への取り付けについて説明されたのと同様に、ＰＤＭＳスタンプ６０４の形態の転写デバイス６０４が、第１の層１０２ａ及び基板１００に取り付けられる（転写される）。
ＰＤＭＳスタンプ６０４は、上述された第３の温度より低い温度に冷却され、冷却は、ＰＤＭＳスタンプ６０４を第１の層１０２ａ及び基板１００上に転写する前又は後に行われてもよい。
中間生成物６０６によれば、冷却されたＰＤＭＳスタンプ６０４は、冷却されながら基板１００から除去される。第３の温度より低い温度に冷却されたＰＤＭＳは、強い接着性を提供する。その結果、ＰＤＭＳスタンプ６０４が基板１００から除去されると、第１の層１０２ａの一部がＰＤＭＳスタンプ６０４に付着する。第１の層１０２ａの別の一部は、基板上に残される。すなわち、第１の層１０２ａが劈開される。
図２の文脈で説明されたように、層状物質の劈開は、典型的には、それぞれ、層状物質の共有結合原子層２０８ａ、２０８ｂ間の界面に沿って、又は層状物質のファンデルワールスギャップに沿って、起こる。その結果、劈開によって新たに設けられた層状物質の層１０２ａ、１０２ｂの表面は、共有結合原子層２０８ａ、２０８ｂ及び／又は層状物質の結晶学的面２１６に平行である。
中間生成物６０８を参照すると、基板１００上に残された第１の層１０２ａの部分は、基板１００上に配置された新しい第１の層１０２ａを形成する。以下では、この新たな第１の層１０２ａのみを第１の層１０２ａと称することになる。
ＰＤＭＳスタンプ６０４に付着した層状物質の部分は、層状物質の第２の層１０２ｂを形成する。図示の実施形態によれば、第２の層１０２ｂは、第１の層１０２ａと同じ物質から構成される。しかしながら、中間生成物６００、６０２、６０６に関連して上述されたプロセスを様々な層状物質に適用することによって、様々な層状物質から構成される第２の層１０２ｂが設けられることができる。それぞれのＰＤＭＳスタンプに接着する様々な層状物質の部分が、次いで、層状物質の第２の層１０２ｂとして使用される。
第２の層１０２ｂが付着したＰＤＭＳスタンプ６０４は、次いで、基板１００及び第１の層１０２ａに対して配向されて位置決めされる。
図示の実施形態によれば、位置決め及び配向は、第２の層１０２ｂに垂直な軸６１２の周りの回転６１０を伴い、第２の層１０２ｂの結晶学的配向６２２を、第１の層１０２ａの結晶学的配向６２０に対して回転させる（ねじる）。
中間生成物６１４を参照すると、第２の層１０２ｂが付着したＰＤＭＳスタンプ６０４は、位置決め及び配向に従って第１の層１０２ａ及び基板１００上に転写される。
特に、ＰＤＭＳスタンプ６０４は、第１の層１０２ａと第２の層１０２ｂとが重なり合って、上述されたオーバーラップ領域１１０を形成するように、基板１００上に転写される。
中間生成物６１６を参照すると、ＰＤＭＳスタンプ６０４は、ＰＤＭＳスタンプ６０４の付着を低減するために、上述された第２の温度を超える温度に加熱される。
次いで、ＰＤＭＳスタンプ６０４が基板１００から除去される。
第２の温度を超える高温でのＰＤＭＳの接着性の減少により、ＰＤＭＳスタンプ６０４は、第１の層１０２ａ及び第２の層１０２ｂを解放する。第１の層１０２ａ及び第２の層１０２ｂは、基板１００上に残される。
これにより、生成物６１８が完成する。
図１４は、図４及び図６の文脈において上述された方法を実施するための一実施形態による装置７００を示す。
図１４に示すように、装置７００は、制御された雰囲気を提供する格納部７０２を備える。これは、典型的には、窒素、アルゴン、又は別の不活性ガス及び／又は希ガスを含む不活性ガス雰囲気などの、不活性ガス雰囲気である。しかしながら、制御された雰囲気はまた、真空を含むこともできる。一実施形態によれば、格納部７０２はグローブボックス７０２である。格納部７０２内で、第１の層１０２ａ及び／又は第２の層１０２ｂを提供するように選択された少なくとも１つの層状物質７０４は、ステージ７０６上に配置され、ステージ７０６が、特に層状物質７０４に対して、並進及び回転の自由度を提供する。この目的のために、少なくとも１つのモータ７０８がステージに結合される。さらに、温度制御システム７１０が、層状物質７０４及び／又はステージ７０６に結合される。特に、温度制御システム７１０は、極低温及び／又は室温より低い温度であり得る層状物質７０４のサンプル温度を提供するための冷却システムを備える。少なくとも１つのモータ７０８及び温度制御システム７１０は、図１４では１つの一体型システム７０８、２１０として示されているが、２つの別個のシステムとして実現されてもよい。層状物質７０４の位置を特定するための光学技術は、顕微鏡７１２によって提供される。顕微鏡７１２には、カメラ７１４が接続されている。装置７００は、少なくとも１つのモータと同様であってもよい少なくとも１つのマニピュレータモータ７１８を有するマニピュレータ７１６と、温度制御システム７１０と同様であってもよいマニピュレータ温度制御システム７２０とをさらに備える。カメラ７１４は、電子制御システム２２４に接続され、電子制御システム２２４は、格納部７０２の外側に配置されてもよい。ＰＤＭＳスタンプ４１２、６０４は、例えばその底面に沿ってマニピュレータ７１６に接続され、マイクロメートル解像度でＰＤＭＳスタンプ４１２、６０４を位置決め及び配向することを可能にする。
電子制御システム７２４は、プロセッサ又はメモリなど、１つ又は複数のコンピュータ構成要素を備える。電子制御システム７２４は、例えばカメラ７１４から、光学技術に関連する画像を取得し、任意に記録するように適合される。電子制御システム７２４は、少なくとも１つのモータ７０８の位置を取得及び／又は記録し、及び／又は少なくとも１つのモータ７０８の設定点位置を設定するようにさらに適合される。電子制御システム７２４は、少なくとも１つのマニピュレータモータ７１８のマニピュレータ位置を取得及び／又は記録し、及び／又は少なくとも１つのマニピュレータモータ７１８の設定点マニピュレータ位置を設定するようにさらに適合される。
さらに、電子制御システム７２４は、温度制御システム７１０から温度を取得し、及び／又は温度制御システム７１０の設定点温度を設定するように適合される。
さらに、電子制御システム７２４は、マニピュレータ温度制御システム７２０からマニピュレータ温度を取得し、及び／又はマニピュレータ温度制御システム７２０のマニピュレータ設定点温度を設定するように適合される。ＰＤＭＳスタンプ４１２、６０４がマニピュレータ７１６に接続されると、その温度は、マニピュレータ温度（制御システム７２０）を介して制御される。
電子制御システムは、特に、カメラ７１４から得られた画像に応じて、それぞれ、少なくとも１つのモータ７０８の設定点位置、温度制御システム７１０の設定点温度、少なくとも１つのマニピュレータモータ７１８の設定点マニピュレータモータ位置、マニピュレータ温度制御システム７２０のマニピュレータ設定点温度を、少なくとも１つのモータ７０８の位置、マニピュレータ温度制御システム７２０のマニピュレータ温度、少なくとも１つのマニピュレータモータ７１８のマニピュレータ位置、及び／又はマニピュレータ温度制御システム７２０からのマニピュレータ温度に、自動的に調整するように適合されてもよい。
図１４によれば、少なくとも１つのモータ７０８、温度制御システム７１０、顕微鏡７１２、カメラ７１４、少なくとも１つのマニピュレータモータ７１８、及びマニピュレータ温度制御システム７２０は、格納部７０２の内部に配置される。しかしながら、これらの構成要素のいずれも、少なくとも部分的に格納部７０２の外側に配置され、最新技術から知られている手段によって、格納部７０２の内側の対応する同等物に結合されてもよい。蒸着装置７２２は、ステージ７０６と同じ格納部７０２内に配置されてもよく、又は制御された雰囲気を介して格納部７０２と別個の格納部との間で転送するための手段を有する、別個の格納部内に配置されてもよい。
図１５は、電子デバイスを製造するためのプロセスステップをまとめたものである。
ステップ４００において、基板が設けられる。
ステップ４０２において、第１の層１０２ａは、基板上に設けられる。
ステップ４０４において、接点層１０４が、第１の層１０２ａとは別に設けられる。
ステップ４０６において、第１の層１０２ａは、第１の温度より低い温度まで冷却される。
ステップ４０８において、接点層は、第１の層１０２ａの上に配置される。
図１６は、電子デバイスへの外部配線８００の続きの構成を示す。このため、外部配線８００は、上述されたボンドパッド４１０ｂに取り付けられている。
図示の実施形態によれば、外部配線８００は、ボンドパッド４１０ｂに直接接合することによって実装される。代替的に、ステンシルマスクなどのマスクを適用しながら、物理蒸着又はＣＶＤにより、外部配線を印刷する、コンタクトニードルを適用する、又は外部配線を確立する。
１００ 基板
１０２ａ（第１の層状物質の）第１の層
１０２ｂ（第２の層状物質の）第２の層
１０４ 接点層
１０６ａ 第１の層の上面
１０６ｂ 第２の層の底面
１０８ａ 第１の導電性ライン
１０８ｂ 第２の導電性ライン
１１０ オーバーラップ領域
１１２ａ 第１の層の上面の部分
１１２ｂ 第２の層の底面の部分
１１４ 電気絶縁素子、絶縁膜
１１８ａ，１１８ｂ 第１、第２の接点
２００ 第１のギャップ
２０２ 接点領域
２０４ 第１の層と第２の層との間の距離
２０６，２０６ａ，２０６ｂ 第１の（第２の）層状物質の領域
２０８ａ，２０８ｂ 共有結合原子層
２１０ａ，２１０ｂ 原子
２１２ａ，２１２ｂ 最隣接原子間距離
２１４ａ，２１４ｂ 層間距離
２１６ 結晶学的層
３０２，３０４ 第２、第３のギャップ
３０６ 接点層の側方延在部
３０８ オーバーラップ領域の側方延在部
３１０ カプセル化
４００ 基板を準備する
４０２ 基板の上に第１の層状物質の第１の層を設ける
４０４ 第１の層とは別個の接点層を設ける
４０６ 第１の層を冷却する
４０８ 第１の層の上に接点層を配置する
４１０ａ，４１０ｂ，４１０ｃ 追加の電気部品
４１０ａ 回路線
４１０ｂ 接点パッド
４１０ｃ（マイクロ波の）アンテナ
４１２ 転写デバイス、ＰＤＭＳスタンプ
１０８ 導電性ライン
５００ 第２の基板
５０２ エッチストップ層
５０４ 犠牲層
５０６ 下部電極層
５０８ 絶縁物質の構造化層
５１０ メタライゼーション層
５１２ 電気接点層
５１４ トレンチ
５１８ 第２のトレンチ
５２０ テザー
６０２ ＰＤＭＳスタンプを、第１の層状物質を有する基板に取り付ける
６０４ ＰＤＭＳスタンプ
６０６ 第１の層状物質を劈開する
６０８ ＰＤＭＳスタンプ上に配置された第２の層状物質を位置合わせ及び位置決めする
６１０ 回転
６１２ 軸
６１４ ＰＤＭＳスタンプ及びその上に配置された第２の層状物質を、第１の層状物質を有する基板に取り付ける
６１６ ＰＤＭＳスタンプを除去する
６１８ 第１の層状物質の第１の層と第２の層状物質の第２の層とを有する基板
６２０，６２２ 第１、第２の層状物質の結晶学的配向
７００ 装置
７０２ 格納部
７０４ 層状物質
７０６ ステージ
７０８ モータ
７１０ 温度制御システム
７１２ 顕微鏡
７１４ カメラ
７１６ マニピュレータ
７１８ マニピュレータモータ
７２０ マニピュレータ温度制御システム
７２２ 蒸着装置
７２４ 電子制御システム
８００ 外部配線

Claims (15)

  1. 基板（１００）と、
    前記基板（１００）の上に配置された第１の層状物質の第１の層（１０２ａ）と、
    前記基板（１００）の上に配置された第２の層状物質の第２の層（１０２ｂ）と、
    オーバーラップ領域（１１０）であって、前記オーバーラップ領域（１１０）において、前記第２の層（１０２ｂ）が、前記第１の層（１０２ａ）の上に配置され、前記第２の層（１０２ｂ）の底面（１０６ｂ）の部分（１１２ｂ）が、前記第１の層（１０２ａ）の上面（１０６ａ）の部分（１１２ａ）に平行である、オーバーラップ領域（１１０）と、
    前記第１の層（１０２ａ）及び前記第２の層（１０２ｂ）の上に配置された接点層（１０４）であって、前記接点層（１０４）が、
    第１の導電性ライン（１０８ａ）及び第２の導電性ライン（１０８ｂ）を含む複数の導電性ラインであって、前記第１の導電性ライン（１０８ａ）及び／又は前記第２の導電性ライン（１０８ｂ）が超伝導物質を含む、複数の導電性ラインと、
    前記導電性ライン（１０８ａ、１０８ｂ）を互いに電気的に絶縁するように、前記導電性ライン（１０８ａ，１０８ｂ）間に配置される、電気絶縁素子（１１４）と
    を備え、
    前記第１の導電性ライン（１０８ａ）と前記第１の層（１０２ａ）との間の第１の電気接点（１１８ａ）と、
    前記第２の導電性ライン（１０８ｂ）と前記第２の層（１０２ｂ）との間の第２の電気接点（１１８ｂ）と
    を備える、電子デバイス（１０、１０’）。
  2. 前記接点層（１０４）と前記第１の層（１０２ａ）及び／又は前記第２の層（１０２ｂ）との間に第１のギャップ（２００）を備え、前記第１のギャップ（２００）が、前記オーバーラップ領域（１１０）の境界の少なくとも一部分に沿って延在する、請求項１に記載の電子デバイス（１０、１０’）。
  3. 前記第１の層状物質が、第２の超伝導物質を含み、及び／又は前記第２の層状物質が、第３の超伝導物質を含む、請求項１に記載の電子デバイス（１０、１０’）。
  4. 前記オーバーラップ領域（１１０）において、前記第１の層（１０２ａ）及び前記第２の層（１０２ｂ）が、互いに物理的に直接接触しているか、又は互いに５ｎｍ以下だけ離間している、請求項１に記載の電子デバイス（１０、１０’）。
  5. 前記電気絶縁素子（１１４）が、窒化ケイ素及び／又は少なくとも１つの金属酸化物を含む、請求項１に記載の電子デバイス（１０、１０’）。
  6. 前記第１の層状物質及び／又は前記第２の層状物質が、複数の共有結合原子層を含み、前記複数の共有結合原子層の共有結合原子層（２０８ａ、２０８ｂ）は、
    前記共有結合原子層（２０８ａ、２０８ｂ）の最隣接原子間の最隣接原子間距離（２１２ａ、２１２ｂ）と、
    前記共有結合原子層（２０８ａ、２０８ｂ）と、当該共有結合原子層に隣接する共有結合原子層（２０８ａ、２０８ａ）との間の層間距離（２１４ａ、２１４ｂ）と
    を備え、
    前記層間距離（２１４ａ、２１４ｂ）が、前記最隣接原子間距離（２１２ａ、２１２ｂ）を超える、請求項１に記載の電子デバイス（１０、１０’）。
  7. 前記第１の層状物質の共有結合原子層（２０８ａ、２０８ｂ）の第１の部分が、前記第２の層状物質の共有結合原子層（２０８ａ、２０８ｂ）の第２の部分に平行であり、及び／又は
    前記第１の層状物質の結晶学的層（２１６）が、前記第２の層状物質の結晶学的層（２１６）に平行である、請求項１に記載の電子デバイス（１０、１０’）。
  8. 前記接点層（１０４）の側方延在部（３０６）が、前記オーバーラップ領域（１１０）の側方延在部（３０８）を完全に覆う、請求項１に記載の電子デバイス（１０、１０’）。
  9. 前記オーバーラップ領域（１１０）のカプセル化（３１０）を備え、前記カプセル化（３１０）が前記接点層（１０４）の少なくとも一部分を備える、請求項１に記載の電子デバイス（１０、１０’）。
  10. 前記第１の層状物質及び前記第２の層状物質の結晶学的配向（６２０、６２２）が、前記オーバーラップ領域（１１０）において異なる、請求項１に記載の電子デバイス（１０、１０’）。
  11. 前記オーバーラップ領域（１１０）における前記第１の層状物質の第１の結晶学的層（２１６）に平行な第１の結晶学的配向（６２０）と、
    前記オーバーラップ領域（１１０）における前記第２の層状物質の第２の結晶学的層（２１６）に平行な第２の結晶学的配向（６２２）と
    を備え、前記異なる結晶学的配向（６２０、６２２）が、前記第１の結晶学的配向（６２０）及び前記第２の結晶学的配向（６２２）を指す、請求項１０に記載の電子デバイス（１０、１０’）。
  12. エラストマー（４１２）の層が前記接点層（１０４）の上に配置されている、請求項１に記載の電子デバイス（１０、１０’）。
  13. 前記第１の層（１０２ａ）が、前記基板（１００）の上に配置された接点領域（２０２）をさらに備え、前記第２の層（１０２ｂ）が、前記接点領域（２０２）内に延在しておらず、前記第１の電気接点が、前記接点領域（２０２）に配置されている、請求項１～１２のいずれか一項に記載の電子デバイス（１０、１０’）。
  14. 電子デバイス（１０、１０’）を製造する方法であって、
    基板（１００）を設けること（４００）と、
    前記基板（１００）の上に第１の層状物質の第１の層（１０２ａ）を設けること（４０２）と、
    前記第１の層（１０２ａ）とは別個の接点層（１０４）を設けること（４０４）と、前記接点層（１０４）が、
    第１の導電性ライン（１０８ａ）を含む複数の導電性ラインと、
    前記複数の導電性ラインを互いに電気的に絶縁するように、前記複数の導電性ライン間に配置された、電気絶縁素子（１１４）と
    を備え、
    前記第１の層（１０２ａ）を０℃の第１の温度より低い温度に冷却すること（４０６）と、
    前記第１の導電性ライン（１０８ａ）と前記第１の層（１０２ａ）との間に、第１の電気接点（１１８ａ）が形成されるように、前記接点層（１０４）を前記第１の層（１０２ａ）の上に配置すること（４０８）と
    を含む、方法。
  15. 前記接点層（１０４）を前記第１の層（１０２ａ）の上に配置しながら、前記第１の層（１０２ａ）を前記第１の温度より低い温度に保つことをさらに含む、請求項１４に記載の方法。
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* Cited by examiner, † Cited by third party
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JP5467469B2 (ja) * 2011-01-04 2014-04-09 山栄化学株式会社 プリント配線基板に表面実装する方法
US11342493B2 (en) * 2019-12-30 2022-05-24 Massachusetts Institute Of Technology High coherence, small footprint superconducting qubit made by stacking up atomically thin crystals
US11411160B2 (en) * 2020-01-21 2022-08-09 International Business Machines Corporation Silicon-based Josephson junction for qubit devices
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