JP2023139763A - メモリシステム、メモリシステムの制御方法、およびホストシステム - Google Patents

Abstract

【課題】ストレージシステムの小型化を図ることができるメモリシステム、メモリシステムの制御方法及びホストシステムを提供する。【解決手段】ストレージシステムにおいて、メモリシステムであるＳＳＤモジュールは、基板と、メモリコントローラ３２と、半導体メモリと、を備える。メモリコントローラは、第３ポート１５２Ｄに入力される信号又は外部から受信されるコマンドが第１条件を満たす場合に、第１ポート１５２Ａを第１信号用のポートとして使用し、且つ、第２ポート１５２Ｃを第２信号用のポートとして使用する。メモリコントローラは、第３ポートに入力される信号又は外部から受信されるコマンドが第２条件を満たす場合に、第１ポートを第２信号用のポートとして使用し、且つ、第２ポートを第１信号用のポートとして使用する。【選択図】図１２

Description

本発明の実施形態は、メモリシステム、メモリシステムの制御方法、およびホストシステムに関する。

ホストシステムと、ホストシステムから受け取る命令に応じて動作を実行するメモリシステムとを備えたストレージシステムが知られている。このようなストレージシステムの一例は、コネクタが実装されたプリント配線基板を備える。この例では、コネクタを介して、ホストシステムとメモリシステムとが接続される。

特許第２５８５６８３号公報 米国特許公開第２０２１／００１５００６号明細書

本発明が解決しようとする課題は、ストレージシステムの小型化を図ることができるメモリシステム、メモリシステムの制御方法、およびホストシステムを提供することである。

実施形態のメモリシステムは、外部のコネクタに接続可能な端子部を有した基板と、前記基板に実装されたメモリコントローラと、前記基板に実装され、前記メモリコントローラと接続された半導体メモリとを備える。前記端子部は、第１端子と、第２端子と、第３端子とを含む。前記メモリコントローラは、前記第１端子と接続された第１ポートと、前記第２端子と接続された第２ポートと、前記第３端子と接続された第３ポートとを有する。前記メモリコントローラは、前記第３ポートに入力される信号、または前記外部から受信されるコマンドが第１条件を満たす場合に、前記第１ポートを第１信号用のポートとして使用し、且つ前記第２ポートを前記第１信号とは異なる第２信号用のポートとして使用する。前記メモリコントローラは、前記第３ポートに入力される前記信号、または前記外部から受信される前記コマンドが前記第１条件とは異なる第２条件を満たす場合に、前記第１ポートを前記第２信号用のポートとして使用し、且つ前記第２ポートを前記第１信号用のポートとして使用する。

第１実施形態のストレージシステムの全体構成を示す斜視図。 第１実施形態のストレージシステムの機能構成の一部を示すブロック図。 第１実施形態のＳＳＤモジュールを示す図。 第１実施形態のストレージシステムの一部を示す断面図。 図４中に示された構成のＦ５－Ｆ５線に沿う断面図。 第１実施形態の４つの端子群の端子配列を示す図。 第１実施形態の回路基板およびコネクタを示す断面図。 第１実施形態の回路基板およびコネクタを示す平面図。 第１実施形態及び比較例の第２端子群の端子配列を説明するための図。 第１実施形態の比較例のＰＥＤＥＴ端子の使用方法を説明するための図。 第１実施形態のＰＥＤＥＴ端子の使用方法を説明するための図。 第１実施形態のストレージシステムの機能構成の他の一部を示すブロック図。 第１実施形態のＳＳＤモジュールの処理を示すフローチャート。 第１実施形態のホスト装置の処理を示すフローチャート。 変形例のストレージシステムの機能構成の一部を示すブロック図。 変形例のストレージシステムの機能構成の他の一部を示すブロック図。 第２実施形態の４つの端子群の端子配列を示す図。 第２実施形態及び比較例の第２端子群の端子配列を説明するための図。 第３実施形態のＰＥＤＥＴ端子の使用方法を説明するための図。 第３実施形態のＳＳＤモジュールを備えるストレージシステムの処理を示すフローチャート。 第４実施形態のＳＳＤモジュールを備えるストレージシステムの処理を示すフローチャート。

以下、実施形態のメモリシステム、メモリシステムの制御方法、およびホストシステムを、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合も含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続も含み得る。すなわち「接続」とは、対象物と直接に接続された場合に限定されず、別の要素を間に介在させて対象物と接続される場合も含み得る。

（第１実施形態）
＜１．ストレージシステムの全体構成＞
図１は、第１実施形態のストレージシステム１の全体構成を示す斜視図である。ストレージシステム１は、例えば、ノート型パーソナルコンピュータのような情報処理装置（または電子機器）である。ただし、ストレージシステム１は、上記例に限定されず、据置型のパーソナルコンピュータや、サーバ装置、モバイル型の情報端末機器、車載装置など各種の情報処理装置が適宜該当する。

ストレージシステム１は、例えば、報知装置１３を有する。報知装置１３は、後述するＳＳＤ（Solid State Drive）モジュール３０（図２参照）の状態を外部（例えばユーザ）に報知する装置である。報知装置１３は、例えば、ストレージシステム１の外部から視認可能なＬＥＤ（Light Emitting Diode）１３ａと、ＬＥＤ１３ａの発光を制御する制御回路とを含む。報知装置１３は、例えば、ＳＳＤモジュール３０が動作中である場合に、ＬＥＤ１３ａを点滅させることで、ＳＳＤモジュール３０が動作中であることを報知する。

図２は、ストレージシステム１の機能構成の一部を示すブロック図である。ストレージシステム１は、例えば、ホスト装置１０と、複数のＳＳＤモジュール３０とを有する。複数のＳＳＤモジュール３０は、第１ＳＳＤモジュール３０Ａと、第２ＳＳＤモジュール３０Ｂとを含む。本実施形態では、第１ＳＳＤモジュール３０Ａと第２ＳＳＤモジュール３０Ｂとを区別しない場合、「ＳＳＤモジュール３０」と称する。

ホスト装置１０は、例えば、ホストコントローラ１１、ホストメモリ１２、報知装置１３、ホストブリッジ１４、電源回路１５、およびコネクタ２０を含む。ホスト装置１０は、「ホストシステム」の一例である。なお、コネクタ２０は、ホスト装置１０の外部の構成として設けられてもよい。

ホストコントローラ１１は、ストレージシステム１に搭載されたハードウェア回路である。ホストコントローラ１１は、ＣＰＵ（Central Processing Unit）のようなハードウェアプロセッサがプログラム（ソフトウェア）を実行することにより実現される。ただし、ホストコントローラ１１の機能の全部または一部は、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）、またはＦＰＧＡ（Field Programmable Gate Array）などのハードウェア（回路部；circuitryを含む）によって実現されてもよいし、ソフトウェアとハードウェアとの協働によって実現されてもよい。

ホストコントローラ１１は、ストレージシステム１の全体を制御する。例えば、ホストコントローラ１１は、ＳＳＤモジュール３０に対するデータの書き込みまたは読み出しを実行する。本実施形態では、ホストコントローラ１１は、ホストブリッジ１４およびコネクタ２０を介して、ＳＳＤモジュール３０とデータ等の送受信を行う。

ホストメモリ１２は、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などにより構成される。ホストメモリ１２は、例えば、ホストコントローラ１１とＳＳＤモジュール３０との間で転送されるデータが一時的に格納されるデータバッファである。

ホストブリッジ１４は、ホストコントローラ１１、ホストメモリ１２、報知装置１３、およびコネクタ２０に接続される。ホストブリッジ１４は、ホストインターフェイス回路（ホストＩ／Ｆ）１４ｆを含む。ホストＩ／Ｆ１４ｆは、ホストコントローラ１１とＳＳＤモジュール３０との間で、データ、コマンド、およびアドレスを送受信するハードウェア回路である。ホストブリッジ１４は、「ブリッジ回路」の一例である。ホストＩ／Ｆ１４ｆは、例えば、ＰＣＩｅ（PCI Express）（登録商標）、またはＳＡＴＡ（Serial Advanced Technology Attachment）などの通信インターフェイス規格に適合している。

電源回路１５は、後述する回路基板１６（図４参照）に設けられ、コネクタ２０に接続されている。電源回路１５は、コネクタ２０を介してＳＳＤモジュール３０に電力を供給する。

コネクタ２０は、ホストブリッジ１４、電源回路１５、およびＳＳＤモジュール３０に接続される。コネクタ２０は、ＳＳＤモジュール３０が着脱可能に取り付けられる構造を有する。コネクタ２０は、ホストブリッジ１４とＳＳＤモジュール３０とを接続するとともに、電源回路１５とＳＳＤモジュール３０とを接続する。コネクタ２０は、ＳＳＤモジュール３０から見た場合、「外部のコネクタ」の一例である。コネクタ２０の詳細については後述する。

ＳＳＤモジュール３０は、ホスト装置１０から受け取るデータを不揮発に記憶する記憶装置である。第１ＳＳＤモジュール３０Ａは、「第１メモリシステム」の一例である。第２ＳＳＤモジュール３０Ｂは、「第２メモリシステム」の一例である。

＜２．ＳＳＤモジュールの構成＞
図３は、ＳＳＤモジュール３０（例えば第１ＳＳＤモジュール３０Ａ）を示す図である。図３中の（ａ）は、ＳＳＤモジュール３０（例えば第１ＳＳＤモジュール３０Ａ）を表面視した図である。図３中の（ｂ）は、ＳＳＤモジュール３０（例えば第１ＳＳＤモジュール３０Ａ）を裏面視した図である。すなわち、図３中の（ｂ）は、図３中の（ａ）で示すＳＳＤモジュール３０を裏返しにして示す図である。第１ＳＳＤモジュール３０Ａは、例えば、第１基板３１Ａ、第１メモリコントローラ３２Ａ、および１つ以上（例えば複数）の第１半導体メモリ３３Ａを有する。

第１基板３１Ａは、ガラスエポキシ樹脂のような絶縁体と、絶縁体の表層および内層に設けられた配線パターンとを有する回路基板またはプリント配線基板である。第１基板３１Ａは、第１面Ｓ１と、第１面Ｓ１とは反対側に位置した第２面Ｓ２とを有する。第１面Ｓ１は表面の一例、第２面Ｓ２は裏面の一例、である。

第１基板３１Ａの一端部は、コネクタ２０に接続可能な端子部３４を有する。端子部３４は、複数の端子３５を含む。複数の端子３５は、第１基板３１Ａの第１面Ｓ１に設けられた複数の端子３５ｍと、第１基板３１Ａの第２面Ｓ２に設けられた複数の端子３５ｎとを含む。端子部３４は、ホストブリッジ１４のホストＩ／Ｆ１４ｆと同じ通信インターフェイス規格に適合している。端子部３４は、例えば、Ｍ．２規格に適合している。

第１メモリコントローラ３２Ａは、ホストブリッジ１４のホストＩ／Ｆ１４ｆに接続可能なインターフェイス回路（ホスト接続Ｉ／Ｆ）３２ｆを有する。ホスト接続Ｉ／Ｆ３２ｆは、第１基板３１Ａの端子部３４およびコネクタ２０を介して、ホストＩ／Ｆ１４ｆ（図２参照）と接続される。ホスト接続Ｉ／Ｆ３２ｆは、ホストＩ／Ｆ１４ｆと同じ通信インターフェイス規格に適合している。

第１メモリコントローラ３２Ａは、第１基板３１Ａに設けられた配線を通じて、複数の第１半導体メモリ３３Ａと接続されている。第１メモリコントローラ３２Ａは、複数の第１半導体メモリ３３Ａを制御する。例えば、第１メモリコントローラ３２Ａは、ホスト装置１０から受け取る命令に基づき、複数の第１半導体メモリ３３Ａに対するデータの書き込み、読み出し、および消去を実行する。第１メモリコントローラ３２Ａは、例えば、第１基板３１Ａの第１面Ｓ１に実装されている。

第１半導体メモリ３３Ａは、データを不揮発に記憶する不揮発性の半導体メモリである。第１半導体メモリ３３Ａは、例えば、ＮＡＮＤ型フラッシュメモリである。ただし、第１半導体メモリ３３Ａは、上記例に限定されず、ＭＲＡＭ（Magnetoresistive Random Access Memory）やその他のタイプの記憶装置でもよい。複数の第１半導体メモリ３３Ａは、例えば、第１基板３１Ａの第１面Ｓ１に実装されている。

第１ＳＳＤモジュール３０Ａは、上述した構成に加えて、第１基板３１Ａに実装された第１揮発性メモリ３７Ａを有してもよい。第１揮発性メモリ３７Ａは、ＤＲＡＭなどにより構成される。第１揮発性メモリ３７Ａは、ホスト装置１０と第１半導体メモリ３３Ａとの間で転送されるデータが一時的に格納されるデータバッファを含む。第１揮発性メモリ３７Ａは、第１メモリコントローラ３２Ａの内部に設けられてもよい。

同様に、第２ＳＳＤモジュール３０Ｂは、第２基板３１Ｂ、第２メモリコントローラ３２Ｂ、および１つ以上（例えば複数）の第２半導体メモリ３３Ｂを有する。本実施形態では、第２ＳＳＤモジュール３０Ｂは、第１ＳＳＤモジュール３０Ａと同じタイプのメモリモジュールである。ここで、同じタイプとは、少なくとも端子部３４の構造および仕様が同じであることを含む。このため、第２ＳＳＤモジュール３０Ｂに関する説明は、第１ＳＳＤモジュール３０Ａに関する上記説明において、「第１ＳＳＤモジュール３０Ａ」を「第２ＳＳＤモジュール３０Ｂ」、「第１基板３１Ａ」を「第２基板３１Ｂ」、「第１面Ｓ１」を「第３面Ｓ３」、「第２面Ｓ２」を「第４面Ｓ４」、「第１メモリコントローラ３２Ａ」を「第２メモリコントローラ３２Ｂ」、「第１半導体メモリ３３Ａ」を「第２半導体メモリ３３Ｂ」、「第１揮発性メモリ３７Ａ」を「第２揮発性メモリ３７Ｂ」とそれぞれ読み替えればよい。

また以下では、第１ＳＳＤモジュール３０Ａと第２ＳＳＤモジュール３０Ｂとを区別しない場合、第１基板３１Ａまたは第２基板３１Ｂを「基板３１」、第１メモリコントローラ３２Ａまたは第２メモリコントローラ３２Ｂを「メモリコントローラ３２」、第１半導体メモリ３３Ａまたは第２半導体メモリ３３Ｂを「半導体メモリ３３」、第１揮発性メモリ３７Ａまたは第２揮発性メモリ３７Ｂを「揮発性メモリ３７」と称する場合がある。

本実施形態では、第１ＳＳＤモジュール３０Ａと第２ＳＳＤモジュール３０Ｂは、部品配置も含め完全に同じタイプのメモリモジュールである。ただし、「同じタイプのメモリモジュール」とは、完全に同じタイプのメモリモジュールに限定されず、同じ規格に適合したメモリモジュールであればよい。例えば、第１ＳＳＤモジュール３０Ａと第２ＳＳＤモジュール３０Ｂとは、搭載される半導体メモリの数や容量が異なってもよい。

＜３．ＳＳＤモジュールの実装姿勢＞
図４は、ストレージシステム１の一部を示す断面図である。ここで、Ｘ方向、Ｙ方向、およびＺ方向について定義する。Ｘ方向およびＹ方向は、後述する回路基板１６の表面に沿う方向である。Ｘ方向は、コネクタ２０からＳＳＤモジュール３０に向かう方向であり、ＳＳＤモジュール３０の長さ方向である。Ｙ方向は、Ｘ方向とは交差する方向（例えば直交する方向）であり、ＳＳＤモジュール３０の幅方向である。Ｚ方向は、Ｘ方向およびＹ方向とは交差する方向（例えばそれぞれに直交する方向）である。Ｚ方向は、回路基板１６からコネクタ２０に向かう方向であり、回路基板１６の厚さ方向である。Ｙ方向は、「第１方向」の一例である。Ｚ方向は、「第２方向」の一例である。以下では、説明の便宜上、コネクタ２０に接続されたＳＳＤモジュール３０から見て、回路基板１６から離れる方向を「上」、回路基板１６に近付く方向を「下」と定義する。ただしこれら定義は、重力方向を規定するものではない。

本実施形態では、第１ＳＳＤモジュール３０Ａは、第１基板３１Ａの第１面Ｓ１を上方に向け、第２面Ｓ２を下方に向けた姿勢で、コネクタ２０に差し込まれる。一方で、第２ＳＳＤモジュール３０Ｂは、第１ＳＳＤモジュール３０Ａに対して反転した姿勢（上下を逆に回転させた姿勢）で、コネクタ２０に差し込まれる。すなわち、第２ＳＳＤモジュール３０Ｂは、第２基板３１Ｂの第３面Ｓ３を下方に向け、第４面Ｓ４を上方に向けた姿勢で、コネクタ２０に差し込まれる。言い換えると、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂは、それぞれメモリコントローラ３２および半導体メモリ３３が搭載されていない第２面Ｓ２と第４面Ｓ４とを向かい合わせにしてコネクタ２０に取り付けられている。

＜４．ストレージシステムが有するその他の構成＞
図４に示すように、ストレージシステム１は、上述したホストコントローラ１１、ホストブリッジ１４、コネクタ２０、第１ＳＳＤモジュール３０Ａ、および第２ＳＳＤモジュール３０Ｂに加え、回路基板１６、放熱用部材４０、第１熱伝導部材４１Ａ、および第２熱伝導部材４１Ｂを有する。

回路基板１６は、例えば、ストレージシステム１のマザーボードである。回路基板１６は、ガラスエポキシ樹脂のような絶縁体と、絶縁体の内層および外層に設けられた配線パターンとを有する。配線パターンは、ホストブリッジ１４とコネクタ２０とを電気的に接続する複数の配線と、電源回路１５とコネクタ２０とを電気的に接続する複数の配線とを含む。

放熱用部材４０は、Ｚ方向で、第１ＳＳＤモジュール３０Ａと第２ＳＳＤモジュール３０Ｂとの間に位置する。放熱用部材４０は、複数のフィンを有したヒートシンクでもよいし、ヒートシンクに接続されたヒートパイプでもよいし、冷却水供給装置から冷却水が供給される水冷式の放熱装置でもよい。

第１熱伝導部材４１Ａは、第１ＳＳＤモジュール３０Ａの第１基板３１Ａと放熱用部材４０との間に設けられ、第１ＳＳＤモジュール３０Ａの第１基板３１Ａの第２面Ｓ２と放熱用部材４０とに接している。第２熱伝導部材４１Ｂは、第２ＳＳＤモジュール３０Ｂの第２基板３１Ｂと放熱用部材４０との間に設けられ、第２ＳＳＤモジュール３０Ｂの第２基板３１Ｂの第４面Ｓ４と放熱用部材４０とに接している。

＜５．コネクタ＞
＜５．１ 端子群の配置および端子配列＞
次に、コネクタ２０について詳しく説明する。コネクタ２０は、多段（例えば２段）差しのコネクタである。コネクタ２０は、例えば、コネクタケース２１と、第１スロット２２Ａと、第２スロット２２Ｂとを有する。コネクタケース２１は、絶縁性の樹脂部材などで形成されている。コネクタケース２１は、コネクタ２０の外郭を形成するとともに、図５を用いて後述する４つの端子群ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に含まれる複数の端子５１，５２，５３，５４を支持している。

第１スロット２２Ａおよび第２スロット２２Ｂは、コネクタケース２１に設けられた差込口である。第１スロット２２Ａおよび第２スロット２２Ｂの各々は、Ｘ方向に開口するとともに、Ｙ方向に延びている。第１スロット２２Ａおよび第２スロット２２Ｂの各々は、例えば、Ｍ．２規格に適合したスロットである。第１スロット２２Ａおよび第２スロット２２Ｂは、Ｚ方向で異なる高さに設けられ、Ｚ方向で互いに離れている。本実施形態では、第２スロット２２Ｂは、Ｚ方向において、第１スロット２２Ａと、回路基板１６との間に位置する。第１スロット２２Ａには、第１ＳＳＤモジュール３０Ａの端子部３４が着脱可能に差し込まれる。第２スロット２２Ｂには、第２ＳＳＤモジュール３０Ｂの端子部３４が着脱可能に差し込まれる。

図５は、図４中に示されたＦ５－Ｆ５線に沿う断面図である。第１スロット２２Ａは、第１端子群ＴＧ１と、第３端子群ＴＧ３とを有する。第１端子群ＴＧ１は、第１スロット２２Ａに挿入される第１ＳＳＤモジュール３０Ａの第１基板３１Ａの第２面Ｓ２側に位置する。第１端子群ＴＧ１は、Ｙ方向に並ぶ複数の端子５１を有する。複数の端子５１は、第１ＳＳＤモジュール３０Ａの端子部３４に対して第２面Ｓ２側から接し、端子部３４に含まれる複数の端子３５ｎと接続される。

第３端子群ＴＧ３は、第１スロット２２Ａに挿入される第１ＳＳＤモジュール３０Ａの第１基板３１Ａの第１面Ｓ１側に位置する。言い換えると、第１ＳＳＤモジュール３０Ａの第１基板３１Ａは、第１端子群ＴＧ１と第３端子群ＴＧ３との間に差し込まれる。第３端子群ＴＧ３は、Ｙ方向に並ぶ複数の端子５３を有する。複数の端子５３は、第１ＳＳＤモジュール３０Ａの端子部３４に対して第１面Ｓ１側から接し、端子部３４に含まれる複数の端子３５ｍと接続される。

第２スロット２２Ｂは、第２端子群ＴＧ２と、第４端子群ＴＧ４とを有する。第２端子群ＴＧ２は、第２スロット２２Ｂに挿入される第２ＳＳＤモジュール３０Ｂの第２基板３１Ｂの第４面Ｓ４側に位置する。第２端子群ＴＧ２は、Ｙ方向に並ぶ複数の端子５２を有する。複数の端子５２は、第２ＳＳＤモジュール３０Ｂの端子部３４に対して第４面Ｓ４側から接し、端子部３４に含まれる複数の端子３５ｎと接続される。

第４端子群ＴＧ４は、第２スロット２２Ｂに挿入される第２ＳＳＤモジュール３０Ｂの第２基板３１Ｂの第３面Ｓ３側に位置する。言い換えると、第２ＳＳＤモジュール３０Ｂの第２基板３１Ｂは、第２端子群ＴＧ２と第４端子群ＴＧ４との間に差し込まれる。第４端子群ＴＧ４は、Ｙ方向に並ぶ複数の端子５４を有する。複数の端子５４は、第２ＳＳＤモジュール３０Ｂの端子部３４に対して第３面Ｓ３側から接し、端子部３４に含まれる複数の端子３５ｍと接続される。

本実施形態では、第２スロット２２Ｂは、第１スロット２２Ａに対して、上下が逆になるように反転（回転）された端子配列（または信号配列）を有する。「反転（回転）」とは、例えば、第１ＳＳＤモジュール３０Ａが第１スロット２２Ａに差し込まれる方向と平行な仮想的な軸線Ａを中心とする回転対称であることを意味する。「端子配列」とは、複数の端子に対して割り当てられる複数の配線の機能（電源やグラウンド、各種信号）の配列（すなわち並び順）を意味する。そして、第１端子群ＴＧ１と第２端子群ＴＧ２には、同じ信号が割り当てられている。さらに、第３端子群ＴＧ３と第４端子群ＴＧ４には、同じ信号が割り当てられている。

詳しく述べると、第１端子群ＴＧ１のＹ方向の端子配列の順と、第２端子群ＴＧ２のＹ方向の端子配列の順とは後述する一部の端子を除いて逆となるように、第１端子群ＴＧ１に含まれる複数の端子５１および第２端子群ＴＧ２に含まれる複数の端子５２が回路基板１６の複数の配線（例えば図８に示す配線１００、１１０、１２０）に接続されている。

図５に示す例では、第１端子群ＴＧ１の複数の端子５１には、図５中の右側から端子番号（ピン番号）がＰ２、Ｐ４、Ｐ６、…、ＰＭ（Ｍは任意の偶数）のように割り当てられている。一方で、第２端子群ＴＧ２の複数の端子５２には、図５中の左側から端子番号（ピン番号）がＰ２、Ｐ４、Ｐ６、…ＰＭのように割り当てられている。そして、第１端子群ＴＧ１と第２端子群ＴＧ２において、同じ端子番号（同じピン番号）の端子には、同じ機能（例えば同じ信号）の配線が割り当てられている。ただし本実施形態では、例外的に、第２端子群ＴＧ２に含まれるいくつかの端子５２に割り当てられる機能（例えば信号）が互いに入れ替えられている。この内容については、詳しく後述する。

また本実施形態では、第３端子群ＴＧ３のＹ方向の端子配列の順と、第４端子群ＴＧ４のＹ方向の端子配列の順とは逆となるように、第３端子群ＴＧ３に含まれる複数の端子５３および第４端子群ＴＧ４に含まれる複数の端子５４が回路基板１６の複数の配線（例えば図８に示す配線１００、１１０、１２０）に接続されている。

図５に示す例では、第３端子群ＴＧ３の複数の端子５３には、図５中の右側から端子番号（ピン番号）がＰ１、Ｐ３、Ｐ５、…、ＰＮ（Ｎは任意の奇数）のように割り当てられている。一方で、第４端子群ＴＧ４の複数の端子５４には、図５中の左側から端子番号（ピン番号）がＰ１、Ｐ３、Ｐ５、…、ＰＮのように割り当てられている。そして、第３端子群ＴＧ３と第４端子群ＴＧ４において、同じ端子番号（同じピン番号）の端子には、同じ機能（例えば同じ信号）の配線が割り当てられている。

図６は、４つの端子群ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の端子配列を示す図である。ここで、４つの端子群ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は、それぞれＹ方向において、第１端部Ｅ１と、第１端部Ｅ１とは反対側に位置した第２端部Ｅ２とを有する。「端部」とは、例えば、第１端子群ＴＧ１において、Ｙ方向における端から１つ（または２つ）の端子５１が存在する領域を意味する。この定義は、第２から第４の端子群ＴＧ２，ＴＧ３，ＴＧ４についても同様である。

［第１端子群］
第１端子群ＴＧ１の複数の端子５１は、例えば、複数の電源端子６１Ａ、アラート信号端子６２Ａ，バスデータ端子６３Ａ、バスクロック端子６４Ａ、第１ＰＬＰ（Power Loss Protection）信号端子６５Ａ、第２ＰＬＰ信号端子６６Ａ、および状態信号端子６７Ａを含む。

電源端子６１Ａは、第１ＳＳＤモジュール３０Ａに電源を供給する端子である。電源端子６１Ａは、少なくとも第１端子群ＴＧ１の第１端部Ｅ１と第２端部Ｅ２とに設けられている。

アラート信号端子６２Ａは、第１ＳＳＤモジュール３０Ａが予め設定された所定状態になった場合に、警告または所定の通知を示すアラート信号が転送される端子である。

バスデータ端子６３Ａは、第１ＳＳＤモジュール３０Ａと第２ＳＳＤモジュール３０Ｂとのうち一方を特定可能なアドレス情報を伴う信号が転送される端子である。「アドレス情報」とは、信号の送信先を示すアドレス情報でもよく、信号の送信元を示すアドレス情報でもよい。例えば、バスデータ端子６３Ａには、第１ＳＳＤモジュール３０Ａまたは第２ＳＳＤモジュール３０Ｂを宛先とする送信先のアドレス情報を伴う特定コマンドが転送される。特定コマンドは、ＳＳＤモジュール３０に対するデータの書き込みまたは読み出しの要求とは異なるコマンドであり、例えば、ＳＳＤモジュール３０の温度情報を要求するコマンドである。また、バスデータ端子６３Ａには、上記特定コマンドに対するレスポンスとして、送信元のＳＳＤモジュール３０のデータ信号（例えば、ＳＳＤモジュール３０の温度情報を示す信号）が転送される。上記データ信号は、受領したコマンドに対する応答のデータを示す信号である。

バスクロック端子６４Ａは、バスデータ端子６３Ａに転送されるデータ信号の取り込みに用いられるクロック信号が転送される端子である。バスデータ端子６３Ａおよびバスクロック端子６４Ａは、例えばＰＣＩｅ規格またはＳＡＴＡ規格におけるＳＭＢｕｓ（System Management Bus）として用いられる端子である。

第１ＰＬＰ信号端子６５Ａは、第１ＳＳＤモジュール３０Ａに対する電源供給が遮断される場合に、ホストコントローラ１１から第１ＳＳＤモジュール３０Ａに出力される所定の信号（以下「第１ＰＬＰ信号」と称する）が転送される端子である。第１ＰＬＰ信号は、ホスト装置１０から第１ＳＳＤモジュール３０Ａへの電源供給が遮断される場合に状態が変化する信号である。例えば、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａに対する電源供給が遮断される場合に、第１ＰＬＰ信号として、第１電圧（例えばＨｉｇｈレベルの電圧）に維持されていた電圧を第１電圧とは電圧レベルが異なる第２電圧（例えばＬｏｗレベルの電圧）に変化させる。第１ＳＳＤモジュール３０Ａは、第２電圧の第１ＰＬＰ信号を検出した場合に、例えば第１揮発性メモリ３７Ａに一時的に格納されているデータを第１半導体メモリ３３Ａに書き込むデータ退避処理を行う。

第２ＰＬＰ信号端子６６Ａは、第１ＳＳＤモジュール３０Ａのデータ退避処理が正常に終了した場合、第１ＳＳＤモジュール３０Ａからホストコントローラ１１に出力される所定の信号（以下では「第２ＰＬＰ信号」）が転送される端子である。第２ＰＬＰ信号は、第１ＳＳＤモジュール３０Ａのデータ退避処理が正常に終了した場合に状態が変化する信号である。例えば、第１ＳＳＤモジュール３０Ａは、データ退避処理を開始する場合に、第１電圧（例えばＨｉｇｈレベルの電圧）に維持されていた電圧を第１電圧とは電圧レベルが異なる第２電圧（例えばＬｏｗレベルの電圧）に変化させる。そして、第１ＳＳＤモジュール３０Ａは、データ退避処理が正常に終了した場合に、第２ＰＬＰ信号として、第２電圧に維持していた電圧を第１電圧に戻す。これにより、ホストコントローラ１１は、データ退避処理が正常に終了したことを検出する。ホストコントローラ１１は、データ退避処理が正常に終了したことを検出した場合、第１ＳＳＤモジュール３０Ａへの電源供給を遮断する。

状態信号端子６７Ａは、第１ＳＳＤモジュール３０Ａが動作中（例えば、データの書き込み、読み出し、または消去の動作中）である場合に、第１ＳＳＤモジュール３０Ａから出力される、第１ＳＳＤモジュール３０Ａが動作中であることを示す状態信号が転送される端子である。例えば、状態信号は、第１ＳＳＤモジュール３０Ａの動作が停止中の場合に、第１ＳＳＤモジュール３０Ａによって第１電圧（例えばＨｉｇｈレベルの電圧）に維持される。一方で、状態信号は、第１ＳＳＤモジュール３０Ａが動作中である場合に、第１ＳＳＤモジュール３０Ａによって第１電圧とは電圧レベルが異なる第２電圧（例えばＬｏｗレベルの電圧）に維持される。ホストコントローラ１１は、状態信号端子６７Ａの電圧レベルが第２電圧に維持される場合、報知装置１３のＬＥＤ１３ａを点灯させることで、ＳＳＤモジュール３０が動作中であることを外部に報知する。

［第２端子群］
第２端子群ＴＧ２は、第１端子群ＴＧ１と同様に、例えば、複数の電源端子６１Ｂ、アラート信号端子６２Ｂ、バスデータ端子６３Ｂ、バスクロック端子６４Ｂ、第１ＰＬＰ信号端子６５Ｂ、第２ＰＬＰ信号端子６６Ｂ、および状態信号端子６７Ｂを含む。

電源端子６１Ｂは、第２ＳＳＤモジュール３０Ｂに電源を供給する端子である。電源端子６１Ｂは、少なくとも第２端子群ＴＧ２の第１端部Ｅ１と第２端部Ｅ２とに設けられている。

アラート信号端子６２Ｂは、第２ＳＳＤモジュール３０Ｂが予め設定された所定状態になった場合に、警告または所定の通知を示すアラート信号が転送される端子である。本実施形態では、アラート信号端子６２Ｂで転送されるアラート信号と、アラート信号端子６２Ａで転送されるアラート信号は、同じ仕様の信号である。アラート信号は、「所定の状態を通知する信号」の一例である。

バスデータ端子６３Ｂは、第１ＳＳＤモジュール３０Ａと第２ＳＳＤモジュール３０Ｂとのうち一方を特定可能なアドレス情報を伴う信号が転送される端子である。例えば、バスデータ端子６３Ｂには、第１ＳＳＤモジュール３０Ａまたは第２ＳＳＤモジュール３０Ｂを宛先とする送信先のアドレス情報を伴う特定コマンドが転送される。また、バスデータ端子６３Ｂには、上記特定コマンドに対するレスポンスとして、送信元のＳＳＤモジュール３０のアドレス情報を伴うデータ信号が転送される。以下では、バスデータ端子６３Ａまたはバスデータ端子６３Ｂを流れる信号を「バスデータ信号」と称する場合がある。

バスクロック端子６４Ｂは、バスデータ端子６３Ｂで転送されるデータ信号の取り込みに用いられるクロック信号が転送される端子である。バスデータ端子６３Ｂおよびバスクロック端子６４Ｂは、例えばＰＣＩｅ規格またはＳＡＴＡ規格におけるＳＭＢｕｓとして用いられる端子である。本実施形態では、バスクロック端子６４Ｂで転送されるクロック信号と、バスクロック端子６４Ａで転送されるクロック信号は、同じ仕様の信号である。

ここで本実施形態では、第１端子群ＴＧ１に含まれるアラート信号端子６２Ａ、バスデータ端子６３Ａ、およびバスクロック端子６４ＡのＹ方向の並び順（図６中の１点鎖線Ｒ１参照）と、第２端子群ＴＧ２に含まれるアラート信号端子６２Ｂ、バスデータ端子６３Ｂ、およびバスクロック端子６４ＢのＹ方向の並び順（図６中の１点鎖線Ｒ２参照）は、同じに設定されている。

コネクタ２０の端子として、アラート信号端子６２Ａは「第１端子」の一例であり、バスクロック端子６４Ａは「第２端子」の一例であり、アラート信号端子６２Ｂは「第３端子」の一例であり、バスクロック端子６４Ｂは「第４端子」の一例である。アラート信号端子６２Ａで転送されるアラート信号およびアラート信号端子６２Ｂで転送されるアラート信号の各々は、「第１信号」の一例である。バスクロック端子６４Ａで転送されるクロック信号およびバスクロック端子６４Ｂで転送されるクロック信号の各々は、「第２信号」の一例である。バスデータ端子６３Ａで転送されるバスデータ信号およびバスデータ端子６３Ｂで転送されるバスデータ信号の各々は、「第３信号」の一例である。

第１ＰＬＰ信号端子６５Ｂは、第２ＳＳＤモジュール３０Ｂに対する電源供給が遮断される場合に、ホストコントローラ１１から第２ＳＳＤモジュール３０Ｂに出力される第１ＰＬＰ信号が転送される端子である。本実施形態では、第１ＰＬＰ信号端子６５Ｂで転送される第１ＰＬＰ信号と、第１ＰＬＰ信号端子６５Ａで転送される第１ＰＬＰ信号は、同じ仕様の信号である。第１ＰＬＰ信号は、「所定の状態を通知する信号」の別の一例である。

第２ＰＬＰ信号端子６６Ｂは、第２ＳＳＤモジュール３０Ｂのデータ退避処理が正常に終了した場合、第２ＳＳＤモジュール３０Ｂからホストコントローラ１１に出力される第２ＰＬＰ信号が転送される端子である。本実施形態では、第２ＰＬＰ信号端子６６Ｂで転送される第２ＰＬＰ信号と、第２ＰＬＰ信号端子６６Ａで転送される第２ＰＬＰ信号は、同じ仕様の信号である。第２ＰＬＰ信号は、「所定の状態を通知する信号」の別の一例である。

状態信号端子６７Ｂは、第２ＳＳＤモジュール３０Ｂが動作中（例えば、データの書き込み、読み出し、または消去の動作中）である場合に、第２ＳＳＤモジュール３０Ｂから出力される、第２ＳＳＤモジュール３０Ｂが動作中であることを示す状態信号が転送される端子である。本実施形態では、状態信号端子６７Ｂからホストコントローラ１１に出力される状態信号と、状態信号端子６７Ａからホストコントローラ１１に出力される状態信号は、同じ仕様の信号である。

［第３端子群］
第３端子群ＴＧ３は、複数のグラウンド端子７１Ａと、ＰＥＤＥＴ端子７２Ａと、第１から第４の送信端子８１Ａ～８４Ａと、第１から第４の受信端子８５Ａ～８８Ａとを含む。

グラウンド端子７１Ａは、第１ＳＳＤモジュール３０Ａの第１基板３１Ａのグラウンドに接続される端子である。グラウンド端子７１Ａは、少なくとも第３端子群ＴＧ３の第１端部Ｅ１と第２端部Ｅ２とに設けられている。

ＰＥＤＥＴ端子７２Ａは、ホストコントローラ１１が、第１スロット２２Ａに接続されたＳＳＤモジュール３０の規格を判定するために用いられる識別用端子である。本実施形態では、ＰＥＤＥＴ端子７２Ａは、第１スロット２２Ａに挿入された第１ＳＳＤモジュール３０Ａが、当該第１ＳＳＤモジュール３０Ａの表裏の姿勢を判定するために用いられる識別用端子でもある。「表裏の姿勢を判定」とは、コネクタ２０に対するＳＳＤモジュール３０の姿勢が、図４に示す第１ＳＳＤモジュール３０Ａのように表向きの姿勢であるか、または図４に示す第２ＳＳＤモジュール３０Ｂのように裏向きの姿勢であるか、を判定することを意味する。ＰＥＤＥＴ端子７２Ａは、「第５端子」の一例である。ＰＥＤＥＴ端子７２Ａについては、詳しく後述する。

第１から第４の送信端子８１Ａ～８４Ａは、第１ＳＳＤモジュール３０Ａに書き込まれるライトデータがホスト装置１０から第１ＳＳＤモジュール３０Ａに向けて転送される端子である。第１から第４の受信端子８５Ａ～８８Ａは、第１ＳＳＤモジュール３０Ａから読み出されたリードデータが第１ＳＳＤモジュール３０Ａからホスト装置１０に向けて転送される端子である。第１から第４の送信端子８１Ａ～８４Ａおよび第１から第４の受信端子８５Ａ～８８Ａは、例えば、ＰＣｌｅ規格のレーンに対応する端子である。

［第４端子群］
第４端子群ＴＧ４は、第３端子群ＴＧ３と同様に、複数のグラウンド端子７１Ｂと、ＰＥＤＥＴ端子７２Ｂと、第１から第４の送信端子８１Ｂ～８４Ｂと、第１から第４の受信端子８５Ｂ～８８Ｂとを含む。

グラウンド端子７１Ｂは、第２ＳＳＤモジュール３０Ｂの第２基板３１Ｂのグラウンドに接続される端子である。グラウンド端子７１Ｂは、少なくとも第４端子群ＴＧ４の第１端部Ｅ１と第２端部Ｅ２とに設けられている。

ＰＥＤＥＴ端子７２Ｂは、第２スロット２２Ｂに挿入された第２ＳＳＤモジュール３０Ｂが、当該第２ＳＳＤモジュール３０Ｂの表裏の姿勢を判定するために用いられる識別用端子でもある。ＰＥＤＥＴ端子７２Ｂは、前述の仮想的な軸線Ａを中心とする、第２端子群ＴＧ２のＰＥＤＥＴ端子７２Ａに対する回転対称の位置に配置されている。ＰＥＤＥＴ端子７２Ｂは、「第６端子」の一例である。ＰＥＤＥＴ端子７２Ｂについては、詳しく後述する。

第１から第４の送信端子８１Ｂ～８４Ｂは、第２ＳＳＤモジュール３０Ｂに書き込まれるライトデータがホスト装置１０から第２ＳＳＤモジュール３０Ｂに向けて転送される端子である。第１から第４の受信端子８５Ｂ～８８Ｂは、第２ＳＳＤモジュール３０Ｂから読み出されたリードデータが第２ＳＳＤモジュール３０Ｂからホスト装置１０に向けて転送される端子である。第１から第４の送信端子８１Ｂ～８４Ｂおよび第１から第４の受信端子８５Ｂ～８８Ｂは、例えば、ＰＣｌｅ規格のレーンに対応する端子である。

＜５．２ 端子群と回路基板との接続関係＞
図７は、回路基板１６およびコネクタ２０を示す断面図である。コネクタ２０は、第１から第４の端子群ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に含まれる複数の端子５１，５２，５３，５４をそれぞれ回路基板１６に接続する複数の導電部９０を有する。導電部９０は、例えば、対応する各端子５１，５２，５３，５４と一体に形成されている。導電部９０は、端子５１，５２，５３，５４から回路基板１６に向けてコネクタケース２１の内部を延びている。

本実施形態では、複数の導電部９０は、第１端子群ＴＧ１に含まれる第１特定端子５１Ｓと第２端子群ＴＧ２に含まれる第２特定端子５２Ｓとに対応する導電部９１を有する。導電部９１は、第１特定端子５１Ｓに接続された導電部９１ａと、第２特定端子５２Ｓに接続された導電部９１ｂとを含むとともに、回路基板１６に接続されている。言い換えると、導電部９１は、第１特定端子５１Ｓと第２特定端子５２Ｓに対して共通に設けられた導電部である。回路基板１６には、第１特定端子５１Ｓおよび第２特定端子５２Ｓに対応する共通の配線１００が設けられている。そして、導電部９１は、共通の配線１００を介してホストブリッジ１４または電源回路１５に接続されている。

本実施形態では、上記接続関係を持つ第１特定端子５１Ｓと第２特定端子５２Ｓの組の例として、第１端子群ＴＧ１の電源端子６１Ａと第２端子群ＴＧ２の電源端子６１Ｂの組、第１端子群ＴＧ１のアラート信号端子６２Ａと第２端子群ＴＧ２のアラート信号端子６２Ｂの組、第１端子群ＴＧ１のバスデータ端子６３Ａと第２端子群ＴＧ２のバスデータ端子６３Ｂの組、第１端子群ＴＧ１のバスクロック端子６４Ａと第２端子群ＴＧ２のバスクロック端子６４Ｂの組、第１端子群ＴＧ１の第１ＰＬＰ信号端子６５Ａと第２端子群ＴＧ２の第１ＰＬＰ信号端子６５Ｂの組、第１端子群ＴＧ１の第２ＰＬＰ信号端子６６Ａと第２端子群ＴＧ２の第２ＰＬＰ信号端子６６Ｂの組、および、第１端子群ＴＧ１の状態信号端子６７Ａと第２端子群ＴＧ２の状態信号端子６７Ｂの組がある。

また上述した複数の導電部９０は、第３端子群ＴＧ３に含まれる第３特定端子５３Ｓに接続された第３導電部９３と、第４端子群ＴＧ４に含まれる第４特定端子５４Ｓに接続された第４導電部９４とを含む。本実施形態では、第３導電部９３と、第４導電部９４は、互いに絶縁されて、回路基板１６に対して別々に接続されている。回路基板１６には、第３特定端子５３Ｓに対する個別の配線１１０、及び第４特定端子５４Ｓに対する個別の配線１２０が設けられている。そして、第３導電部９３は、個別の配線１１０を介して、ホストブリッジ１４に接続されている。第４導電部９４は、個別の配線１２０を介して、ホストブリッジ１４に接続されている。

本実施形態では、上記接続関係を持つ第３特定端子５３Ｓと第４特定端子５４Ｓの組の例として、第３端子群ＴＧ３の第１送信端子８１Ａと第４端子群ＴＧ４の第１送信端子８１Ｂの組がある。この場合、第３端子群ＴＧ３の第１送信端子８１Ａに接続された第３導電部９３と、第４端子群ＴＧ４の第１送信端子８１Ｂに接続された第４導電部９４とは、回路基板１６に対して別々に接続されている。そして、第３導電部９３および第４導電部９４は、それぞれ個別の配線１１０，１２０を介して互いに独立してホストブリッジ１４に接続されている。第３端子群ＴＧ３の第２から第４の送信端子８２Ａ～８４Ａおよび第１から第４の受信端子８５Ａ～８８Ａと、第４端子群ＴＧ４の第２から第４の送信端子８２Ｂ～８４Ｂおよび第１から第４の受信端子８５Ｂ～８８Ｂとについても同様である。また、第３特定端子５３Ｓと第４特定端子５４Ｓの組の別の例としては、第３端子群ＴＧ３のＰＥＤＥＴ端子７２Ａと第４端子群ＴＧ４のＰＥＤＥＴ端子７２Ｂの組がある。

図８は、回路基板１６およびコネクタ２０を示す平面図である。本実施形態では、上述した配線１００は、電力線１０１Ａ、電力線１０１Ｂ、信号線１０２、信号線１０３、信号線１０４、信号線１０５、信号線１０６、および信号線１０７を含む。

第１端子群ＴＧ１の第１端部Ｅ１の電源端子６１Ａと第２端子群ＴＧ２の第２端部Ｅ２の電源端子６１Ｂとに接続された導電部９１は、電力線１０１Ａを介して電源回路１５に接続されている。第１端子群ＴＧ１の第２端部Ｅ２の電源端子６１Ａと第２端子群ＴＧ２の第１端部Ｅ１の電源端子６１Ｂとに接続された導電部９１は、電力線１０１Ｂを介して電源回路１５に接続されている。

アラート信号端子６２Ａとアラート信号端子６２Ｂとに接続された導電部９１は、信号線１０２を介してホストブリッジ１４に接続されている。バスデータ端子６３Ａとバスデータ端子６３Ｂとに接続された導電部９１は、信号線１０３を介してホストブリッジ１４に接続されている。バスクロック端子６４Ａとバスクロック端子６４Ｂとに接続された導電部９１は、信号線１０４を介してホストブリッジ１４に接続されている。

第１ＰＬＰ信号端子６５Ａと第１ＰＬＰ信号端子６５Ｂとに接続された導電部９１は、信号線１０５を介してホストブリッジ１４に接続されている。第２ＰＬＰ信号端子６６Ａと第２ＰＬＰ信号端子６６Ｂとに接続された導電部９１は、信号線１０６を介してホストブリッジ１４に接続されている。状態信号端子６７Ａと状態信号端子６７Ｂとに接続された導電部９１は、信号線１０７を介してホストブリッジ１４に接続されている。

一方で、第３端子群ＴＧ３の送信端子８１Ａ～８４Ａ、第３端子群ＴＧ３の受信端子８５Ａ～８８Ａ、第４端子群ＴＧ４の送信端子８１Ｂ～８４Ｂ、および第４端子群ＴＧ４の受信端子８５Ｂ～８８Ｂは、コネクタ２０の内部を互いに絶縁された状態で回路基板１６まで引き出され、それぞれ回路基板１６に設けられた配線（レーン）１１１～１１４，１１５～１１８，１２１～１２４，１２５～１２８と１対１で接続されている。配線１１１～１１８，１２１～１２８は、ホストブリッジ１４に接続されている。また、ＰＥＤＥＴ端子７２Ａは、回路基板１６に設けられた配線１１９を介して、ホストブリッジ１４に接続されている。ＰＥＤＥＴ端子７２Ｂは、回路基板１６に設けられた配線１２９を介して、ホストブリッジ１４に接続されている。

＜５．３ 第２端子群の端子配列＞
図９は、第２端子群ＴＧ２の端子配列を説明するための図である。図９中の（ａ）は、比較例として、第１端子群ＴＧ１の端子配列と第２端子群ＴＧ２の端子配列とが完全な回転対称の関係で配置された例である。この構成では、アラート信号端子６２Ａとアラート信号端子６２Ｂとを接続する導電部９１と、バスデータ端子６３Ａとバスデータ端子６３Ｂとを接続する導電部９１と、バスクロック端子６４Ａとバスクロック端子６４Ｂとを接続する導電部９１とが互いに交差する関係にある。このため、例えば、第２端子群ＴＧ２を迂回するように一部の導電部９１を配線する必要があり、上記３つの導電部９１の全てを短く形成することが難しい。

そこで本実施形態では、図９中の（ｂ）に示すように、第２端子群ＴＧ２の端子配列は、第１端子群ＴＧ１の端子配列の回転対称である端子配列に対して、バスクロック端子６４Ｂとアラート信号端子６２Ｂとの配置が入れ替えられている。この構成によれば、アラート信号端子６２Ａとアラート信号端子６２Ｂとを接続する導電部９１と、バスデータ端子６３Ａとバスデータ端子６３Ｂとを接続する導電部９１と、バスクロック端子６４Ａとバスクロック端子６４Ｂとを接続する導電部９１とが互いに交差する関係にない。このため、図９中の（ａ）に示す比較例の構成と比べて、上記３つの導電部９１を短くすることができる。

＜６．ＳＳＤモジュールの姿勢の検出と信号の入れ替え＞
本実施形態では、上述したように、第１端子群ＴＧ１の端子配列と比較して、第２端子群ＴＧ２のバスクロック端子６４Ｂとアラート信号端子６２Ｂとの配置が入れ替えられている。このため、第２スロット２２Ｂに差し込まれたＳＳＤモジュール３０は、当該ＳＳＤモジュール３０が裏向きの姿勢でコネクタ２０に接続されたことを検出し、本実施形態のバスクロック端子６４Ｂおよびアラート信号端子６２Ｂの配置に対応するように、ＳＳＤモジュール３０の内部で一部の信号を入れ替える必要がある。以下、この内容について詳しく説明する。

＜６．１ ＳＳＤモジュールの姿勢の検出＞
図１０は、比較例のＰＥＤＥＴ端子７２の使用方法を説明するための図である。図１０に示す使用方法では、ホスト装置１０は、ＰＥＤＥＴ端子７２とホストコントローラ１１とを接続する信号線１３１を有する。信号線１３１には、プルアップ抵抗１３２を経由して、ホスト装置１０の電源１３３から電圧が印加されている。

図１０中の（ａ）は、第１規格（例えばＰＣＩｅ規格）のＳＳＤモジュール３０がコネクタ２０に接続された状態を示す。ＳＳＤモジュール３０の端子３５は、ＰＥＤＥＴ端子７２に接続される端子３５Ｄを含む。第１規格のＳＳＤモジュール３０では、端子３５Ｄがオープン状態にされている。このため、第１規格のＳＳＤモジュール３０がコネクタ２０に接続される場合、ホストコントローラ１１には、ＰＥＤＥＴ端子７２から第１電圧（例えばＨｉｇｈレベルの電圧）の信号が入力される。

一方で、図１０中の（ｂ）は、第１規格とは異なる第２規格（例えばＳＡＴＡ規格）のＳＳＤモジュール３０がコネクタ２０に接続された状態を示す。第２規格のＳＳＤモジュール３０では、端子３５ＤがＳＳＤモジュール３０のグラウンドに接続されている。このため、第２規格のＳＳＤモジュール３０がコネクタ２０に接続される場合、ホストコントローラ１１には、ＰＥＤＥＴ端子７２から第２電圧（例えばＬｏｗレベルの電圧）の信号が入力される。このため、ホストコントローラ１１は、ＰＥＤＥＴ端子７２から入力される信号に基づき、コネクタ２０に接続されたＳＳＤモジュール３０が、第１規格のＳＳＤモジュール３０であるか、第２規格のＳＳＤモジュール３０であるかを判定可能である。

図１１は、本実施形態のＰＥＤＥＴ端子７２ＡおよびＰＥＤＥＴ端子７２Ｂの使用方法を説明するための図である。なお本実施形態では、ホストコントローラ１１は、コネクタ２０に接続されたＳＳＤモジュール３０が第１規格（例えばＰＣＩｅ規格）のＳＳＤモジュール３０であるか否かを判定し、第１規格のＳＳＤモジュール３０でないと判定した場合はエラー状態を報知する例について説明する。

本実施形態では、ホスト装置１０は、第１スロット２２Ａに関して、ＰＥＤＥＴ端子７２Ａとホストコントローラ１１とを接続する信号線１４１を有する。信号線１４１には、プルアップ抵抗１４２を経由して、ホスト装置１０内の電源１４３から電圧が印加される。一方で、ホスト装置１０は、第２スロット２２Ｂに関して、ＰＥＤＥＴ端子７２Ｂとホスト装置１０内のグラウンドとを接続する信号線１４４を有する。第１スロット２２Ａまたは第２スロット２２Ｂに接続されるＳＳＤモジュール３０は、ＰＥＤＥＴ端子７２ＡまたはＰＥＤＥＴ端子７２Ｂに接続される端子３５Ｄと、ＳＳＤモジュール３０のメモリコントローラ３２とを接続する信号線１５１を有する。

ＳＳＤモジュール３０が第１スロット２２Ａに接続される場合、ホストコントローラ１１にはＰＥＤＥＴ端子７２Ａから第１電圧（例えばＨｉｇｈレベルの電圧）の信号が入力される。ホストコントローラ１１は、ＰＥＤＥＤ端子７２Ａから第１電圧の信号が入力される場合、第１スロット２２Ａに接続されたＳＳＤモジュール３０が第１規格のＳＳＤモジュール３０であると判定する。一方で、ホストコントローラ１１は、ＰＥＤＥＤ端子７２Ａから第２電圧（例えばＬｏｗレベルの電圧）の信号が入力される場合、第１スロット２２Ａに接続されたＳＳＤモジュール３０が第１規格のＳＳＤモジュール３０ではないと判定する。

本実施形態では、ＳＳＤモジュール３０が第１スロット２２Ａに接続される場合、ＳＳＤモジュール３０のメモリコントローラ３２には、ＰＥＤＥＤ端子７２Ａに接続される端子３５Ｄから第１電圧の信号が入力される。メモリコントローラ３２は、端子３５Ｄから第１電圧の信号が入力される場合、ＳＳＤモジュール３０が表向きの姿勢（例えば第１基板３１Ａの第１面Ｓ１を上方に向けた姿勢）であると判定する。

一方で、ＳＳＤモジュール３０が第２スロット２２Ｂに接続される場合、ＳＳＤモジュール３０のメモリコントローラ３２には、ＰＥＤＥＤ端子７２Ｂに接続される端子３５Ｄから第２電圧の信号が入力される。メモリコントローラ３２は、端子３５Ｄから第２電圧の信号が入力される場合、ＳＳＤモジュール３０が裏向きの姿勢（例えば第２基板３１Ｂの第３面Ｓ３を下方に向けた姿勢）であると判定する。ＰＥＤＥＴ端子７２ＡまたはＰＥＤＥＴ端子７２Ｂと接続される端子３５Ｄは、ＳＳＤモジュール３０における「第３端子」の一例である。第１電圧の信号は、「第１レベルの信号」の一例である。第２電圧の信号は、「第２レベルの信号」の一例である。端子３５Ｄから入力される信号が第１電圧の信号であることは、「第１条件を満たす」ことの一例である。端子３５Ｄから入力される信号が第２電圧の信号であることは、「第２条件を満たす」ことの一例である。

＜６．２ ＳＳＤモジュールの信号の入れ替え＞
図１２は、ストレージシステム１の機能構成の一部を示すブロック図である。本実施形態では、ＳＳＤモジュール３０の複数の端子３５は、上述した端子３５Ｄに加え、端子３５Ａ、端子３５Ｂ、および端子３５Ｃを含む。端子３５Ａは、ＳＳＤモジュール３０が第２スロット２２Ｂに挿入される場合、第２スロット２２Ｂのアラート信号端子６２Ｂに接続される端子である。端子３５Ｂは、第２ＳＳＤモジュール３０Ｂが第２スロット２２Ｂに挿入される場合、第２スロット２２Ｂのバスデータ端子６３Ｂに接続される端子である。端子３５Ｃは、ＳＳＤモジュール３０が第２スロット２２Ｂに挿入される場合、第２スロット２２Ｂのバスクロック端子６４Ｂに接続される端子である。本実施形態では、ＳＳＤモジュール３０の端子３５として、端子３５Ａが「第１端子」の一例であり、端子３５Ｂが「第４端子」の一例であり、端子３５Ｃが「第２端子」の一例である。

メモリコントローラ３２は、ポート１５２Ａ、ポート１５２Ｂ、ポート１５２Ｃ、およびポート１５２Ｄを有する。ポート１５２Ａは、基板３１の信号線１５１Ａを介して端子３５Ａに接続されている。ポート１５２Ｂは、基板３１の信号線１５１Ｂを介して端子３５Ｂに接続されている。ポート１５２Ｃは、基板３１の信号線１５１Ｃを介して端子３５Ｃに接続されている。ポート１５２Ｄは、基板３１の信号線１５１Ｄを介して端子３５Ｄに接続されている。本実施形態では、ポート１５２Ａが「第１ポート」の一例であり、ポート１５２Ｂが「第４ポート」の一例であり、ポート１５２Ｃが「第２ポート」の一例であり、ポート１５２Ｄが「第３ポート」の一例である。

本実施形態では、メモリコントローラ３２は、例えば、判定部１６１と、ポート管理部１６２とを有する。判定部１６１は、コネクタ２０に接続されたＳＳＤモジュール３０の姿勢に関する判定を行う。例えば、判定部１６１は、コネクタ２０に対してＳＳＤモジュール３０が表向きの姿勢で接続されたか、裏向きの姿勢で接続されたかを区別するための判定を行う。別の観点で述べると、判定部１６１は、ＳＳＤモジュール３０がコネクタ２０の第１スロット２２Ａに接続されたか、第２スロット２２Ｂに接続されたかを区別するための判定を行う。本実施形態では、判定部１６１は、上述したＳＳＤモジュール３０の姿勢に関する判定として、ＰＥＤＥＴ端子７２Ａに接続される端子３５Ｄから入力される信号（以下「ＰＥＤＥＴ信号」と称する場合がある）が、第１電圧の信号であるか否かを判定する。

ポート管理部１６２は、メモリコントローラ３２のポート１５２Ａ，１５２Ｂ，１５２Ｃと、これらポート１５２Ａ，１５２Ｂ，１５２Ｃに割り当てられる機能（信号）との対応関係を管理する。例えば、ポート管理部１６２は、ポート１５２Ａ，１５２Ｂ，１５２Ｃに転送される信号と、ポート１５２Ａ，１５２Ｂ，１５２Ｃに割り当てられる機能（信号）とが対応するように、必要に応じてポート１５２Ａ，１５２Ｂ，１５２Ｃに割り当てられる機能（信号）を入れ替える。

判定部１６１およびポート管理部１６２は、メモリコントローラ３２に含まれるＣＰＵのようなハードウェアプロセッサによりプログラム（例えばファームウェア）実行されることで実現されるソフトウェア機能部である。ただし、判定部１６１およびポート管理部１６２の各々の全部または一部は、ＡＳＩＣ、ＰＬＤ、またはＦＰＧＡなどのハードウェア（回路部；circuitryを含む）によって実現されてもよいし、ソフトウェアとハードウェアとの協働によって実現されてもよい。

図１３は、信号の入れ替えに関するＳＳＤモジュール３０の処理を示すフローチャートである。判定部１６１は、ＳＳＤモジュール３０がコネクタ２０に接続された場合、ＰＥＤＥＴ端子７２Ａに接続された端子５３Ｄから入力されるＰＥＤＥＴ信号が、第１電圧の信号であるか否かを判定する（Ｓ１０１）。

判定部１６１によりＰＥＤＥＴ信号が第１電圧の信号であると判定された場合（Ｓ１０１：ＹＥＳ）、ポート管理部１６２は、メモリコントローラ３２のポート１５２Ａ，１５２Ｂ，１５２Ｃと、これらポート１５２Ａ，１５２Ｂ，１５２Ｃに割り当てられる機能（信号）との対応関係を基準設定から変更しない。メモリコントローラ３２は、基準設定に基づき、各種の信号を送受信する（Ｓ１０２）。この場合、ポート管理部１６２は、ポート１５２Ａをアラート信号用のポートとして使用し、ポート１５２Ａからアラート信号を出力させる。また、ポート管理部１６２は、ポート１５２Ｂをバスデータ信号用のポートとして使用し、ポート１５２Ｂを介して特定コマンドまたはデータ信号を送受信する。また、ポート管理部１６２は、ポート１５２Ｃをクロック信号用のポートとして使用し、ポート１５２Ｃにクロック信号を入力させる。

一方で、判定部１６１によりＰＥＤＥＴ信号が第１電圧の信号でないと判定された場合（Ｓ１０１：ＮＯ）、ポート管理部１６２は、メモリコントローラ３２のポート１５２Ａ，１５２Ｂ，１５２Ｃと、これらポート１５２Ａ，１５２Ｂ，１５２Ｃに割り当てられる機能（信号）との対応関係を基準設定から変更する。メモリコントローラ３２は、変更された設定に基づき、各種の信号を送受信する（Ｓ１０３）。この場合、ポート管理部１６２は、ポート１５２Ａをクロック信号用のポートとして使用し、ポート１５２Ａにクロック信号を入力させる。また、ポート管理部１６２は、ポート１５２Ｂをバスデータ信号用のポートとして使用し、ポート１５２Ｂを介して特定コマンドまたはデータ信号を送受信する。また、ポート管理部１６２は、ポート１５２Ｃをアラート信号用のポートとして使用し、ポート１５２Ｃからアラート信号を出力させる。

＜６．３ ＳＳＤモジュールの規格の判定に関するホスト装置の処理＞
本実施形態では、ホストコントローラ１１は、第２スロット２２ＢのＰＥＤＥＴ端子７２Ｂから入力される信号を受け取ることができない。そのため、ホストコントローラ１１は、第１スロット２２ＡのＰＥＤＥＴ端子７２Ａから入力される信号（ＰＥＤＥＴ信号）に基づき、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂの規格に関する判定を行う。

図１４は、ＳＳＤモジュール３０の規格の判定に関するホスト装置１０の処理を示すフローチャートである。本実施形態のホスト装置１０は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂとして同じ規格のＳＳＤモジュール３０が使用されることを前提に、以下の判定を行う。

ホストコントローラ１１は、第１スロット２２ＡのＰＥＤＥＴ端子７２Ａから入力されるＰＥＤＥＴ信号が第１電圧の信号であるか否かを判定する（Ｓ２０１）。第１スロット２２ＡのＰＥＤＥＴ端子７２Ａから入力されるＰＥＤＥＴ信号が第１電圧の信号である場合（Ｓ２０１：ＹＥＳ）、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂが第１規格（例えばＰＣＩｅ規格）のＳＳＤモジュール３０であると判定する。この場合、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂが適切なＳＳＤモジュール３０であるとして各種の信号を送受信する（Ｓ２０２）。

一方で、第１スロット２２ＡのＰＥＤＥＴ端子７２Ａから入力されるＰＥＤＥＴ信号が第１電圧の信号でない場合（Ｓ２０１：ＮＯ）、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂが第１規格のＳＳＤモジュールでないと判定する。この場合、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂが適切なＳＳＤモジュール３０でないとして、表示装置などにエラーを報知させる（Ｓ２０３）。

＜７．利点＞
本実施形態では、コネクタ２０において、同じ信号が転送される第１スロット２２Ａの第１端子群ＴＧ１と第２スロット２２Ｂの第２端子群ＴＧ２とがＺ方向で隣り合わせに配置される。このような構成によれば、第１端子群ＴＧ１に含まれる一部の端子と、第２端子群ＴＧ２に含まれる一部の端子に関して、コネクタ２０と回路基板１６の接続構造の簡略化や回路基板１６に設けられる配線の一部の共通化を図ることができる。これにより、ストレージシステム１の小型化を図ることができる。

さらに本実施形態では、ＳＳＤモジュール３０のメモリコントローラ３２は、ポート１５２Ａと、ポート１５２Ｃと、ポート１５２Ｄとを有する。メモリコントローラ３２は、ポート１５２Ｄに入力される信号が第１条件を満たす場合に、ポート１５２Ａを第１信号用のポートとして使用し、ポート１５２Ｃを第２信号用のポートとして使用する。メモリコントローラ３２は、ポート１５２Ｄに入力される信号が第２条件を満たす場合に、ポート１５２Ａを第２信号用のポートとして使用し、ポート１５２Ｃを第１信号用のポートとして使用する。このような構成によれば、コネクタ２０において、第１スロット２２Ａの第１端子群ＴＧ１と第２スロット２２Ｂの第２端子群ＴＧ２とをＺ方向で隣り合わせに配置した場合に、第１端子群ＴＧ１に含まれる一部の端子と、第２端子群ＴＧ２に含まれる一部の端子とを接続する導電部９１の配線長を短くすることができる。これにより、ストレージシステム１のさらなる小型化を図ることができる。

＜８．変形例＞
次に、第１実施形態の変形例について説明する。なお本変形例において以下に説明する以外の構成は、第１実施形態の構成と同じである。

図１５および図１６は、第１実施形態の変形例のストレージシステム１Ｓの機能構成の一部を示すブロック図である。本変形例では、ＳＳＤモジュール３０Ｓのメモリコントローラ３２Ｓは、判定部１６１と、切替部１７１と、内部ノード１８１Ａと、内部ノード１８１Ｂとを含む。

切替部１７１は、例えば、第１スイッチ素子１７１Ａと、第２スイッチ素子１７１Ｂとを含む。第１スイッチ素子１７１Ａおよび第２スイッチ素子１７１Ｂの各々は、メモリコントローラ３２Ｓの内部に設けられたハードウェアである。第１スイッチ素子１７１Ａおよび第２スイッチ素子１７１Ｂの各々は、例えばマルチプレクサやトランジスタである。第１スイッチ素子１７１Ａおよび第２スイッチ素子１７１Ｂの各々は、判定部１６１からの制御信号に基づき、各スイッチ素子の接続関係を切り替える。内部ノード１８１Ａは、アラート信号用のノードである。内部ノード１８１Ｂは、クロック信号用のノードである。

図１５は、ＳＳＤモジュール３０が第１スロット２２Ａに差し込まれた場合を示す。この場合、第１スイッチ素子１７１Ａは、判定部１６１からの制御信号に基づき、ポート１５２Ａと内部ノード１８１Ａとを接続する。また、第２スイッチ素子１７１Ｂは、判定部１６１からの制御信号に基づき、ポート１５２Ｃと内部ノード１８１Ｂとを接続する。これにより、ポート１５２Ａがアラート信号用のポートとして使用され、ポート１５２Ｃがクロック信号用のポートとして使用される。

図１６は、ＳＳＤモジュール３０が第２スロット２２Ｂに差し込まれた場合を示す。この場合、第１スイッチ素子１７１Ａは、判定部１６１からの制御信号に基づき、ポート１５２Ａと内部ノード１８１Ｂとを接続する。また、第２スイッチ素子１７１Ｂは、判定部１６１からの制御信号に基づき、ポート１５２Ｃと内部ノード１８１Ａとを接続する。これにより、ポート１５２Ａがクロック信号用のポートとして使用され、ポート１５２Ｃがアラート信号用のポートとして使用される。

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態では、第２端子群ＴＧ２のアラート信号端子６２Ｂとバスクロック端子６４Ｂとに代えて、第２端子群ＴＧ２の第１ＰＬＰ信号端子６５Ｂと第２ＰＬＰ信号端子６６Ｂとが入れ替えられた点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。

図１７は、第２実施形態のコネクタ２０Ｔの４つの端子群ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の端子配列を示す図である。本実施形態では、第１端子群ＴＧ１に含まれる第１ＰＬＰ信号端子６５Ａ、状態信号端子６７Ａ、および第２ＰＬＰ信号端子６６ＡのＹ方向の並び順（図１７中の１点鎖線Ｒ１１，Ｒ１２参照）と、第２端子群ＴＧ２に含まれる第１ＰＬＰ信号端子６５Ｂ、状態信号端子６７Ｂ、および第２ＰＬＰ信号端子６６ＢのＹ方向の並び順（図１７中の１点鎖線Ｒ２１，Ｒ２２参照）は、同じに設定されている。

本実施形態では、コネクタ２０Ｔの端子として、第１ＰＬＰ信号端子６５Ｂは「第１端子」の一例であり、第２ＰＬＰ信号端子６６Ｂは「第２端子」の一例であり、状態信号端子６７Ｂは「第４端子」の一例であり、ＰＥＤＥＴ端子７２Ａは「第３端子」の一例である。第１ＰＬＰ信号端子６５Ａで転送される第１ＰＬＰ信号および第１ＰＬＰ信号端子６５Ｂで転送される第１ＰＬＰ信号の各々は、「第１信号」の一例である。第２ＰＬＰ信号端子６６Ａで転送される第２ＰＬＰ信号および第２ＰＬＰ信号端子６６Ｂで転送される第２ＰＬＰ信号の各々は、「第２信号」の一例である。状態信号端子６７Ａで転送される状態通知信号および状態信号端子６７Ｂで転送される状態通知信号の各々は、「第３信号」の一例である。

図１８は、第２端子群ＴＧ２の端子配列を説明するための図である。図１８中の（ａ）は、比較例として、第１端子群ＴＧ１の端子配列と第２端子群ＴＧ２の端子配列とが完全な回転対称の関係で配置された例である。この構成では、第１ＰＬＰ信号端子６５Ａと第１ＰＬＰ信号端子６５Ｂとを接続する導電部９１と、状態信号端子６７Ａと状態信号端子６７Ｂとを接続する導電部９１と、第２ＰＬＰ信号端子６６Ａと第２ＰＬＰ信号端子６６Ｂとを接続する導電部９１とが互いに交差する関係にある。このため、例えば、第２端子群ＴＧ２を迂回するように一部の導電部９１を配線する必要があり、上記３つの導電部９１の全てを短く形成することが難しい。

そこで本実施形態では、図１７中の（ｂ）に示すように、第２端子群ＴＧ２の端子配列は、第１端子群ＴＧ１の端子配列の回転対称である端子配列に対して、第１ＰＬＰ信号端子６５Ｂと第２ＰＬＰ信号端子６６Ｂとの配置が入れ替えられている。この構成によれば、第１ＰＬＰ信号端子６５Ａと第１ＰＬＰ信号端子６５Ｂとを接続する導電部９１と、状態信号端子６７Ａと状態信号端子６７Ｂとを接続する導電部９１と、第２ＰＬＰ信号端子６６Ａと第２ＰＬＰ信号端子６６Ｂとを接続する導電部９１とが互いに交差する関係にない。このため、図１８中の（ａ）に示す比較例の構成と比べて、上記３つの導電部９１を短くすることができる。

本実施形態に関するその他の説明は、第１実施形態の説明と同様である。すなわち本実施形態では、メモリコントローラ３２は、第１実施形態と同様に、メモリコントローラ３２のポートに割り当てられる機能（信号）を入れ替えることで、第１ＰＬＰ信号端子６５Ｂと第２ＰＬＰ信号端子６６Ｂとが入れ替えられたコネクタ２０Ｔに接続可能になる。このような構成でも、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、ホスト装置１０が２種類の規格（例えばＰＣＩｅ規格およびＳＡＴＡ規格）に対応可能である点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。

図１９は、第３実施形態のストレージデバイス１ＵのＰＥＤＥＴ端子７２Ａの使用方法を説明するための図である。本実施形態では、第２規格（例えばＳＡＴＡ規格）のＳＳＤモジュール３０は、信号線１９１と、スイッチ素子１９２と、制御線１９３とを含む。信号線１９１は、ＰＥＤＥＴ端子７２Ａに接続される端子３５Ｄと、メモリコントローラ３２とを接続する。スイッチ素子１９２は、信号線１９１をグラウンドに接続可能である。スイッチ素子１９２は、制御線１９３を介してメモリコントローラ３２に接続されている。スイッチ素子１９２は、メモリコントローラ３２から制御線１９３を介して入力される制御信号に基づき、開閉動作する。スイッチ素子１９２は、例えばトランジスタで構成されればよい。

本実施形態では、第２規格のＳＳＤモジュール３０のメモリコントローラ３２は、予め設定された所定期間において、スイッチ素子１９２をＯＮ状態にすることで、信号線１９１をグラウンドに接続させる。そして、ホストコントローラ１１は、上記所定期間において、ＰＥＤＥＴ端子７２Ａから入力される信号が第１電圧（例えばＨｉｇｈレベル）の信号であるか、第２電圧（例えばＬｏｗレベル）の信号であるかを判定する。なお「所定期間」としては、例えば、ＳＳＤモジュール３０の電源投入直後の一定期間が設定されてもよいし、電源投入とは異なるタイミングでの一定期間が設定されてもよい。

図２０は、第３実施形態のＳＳＤモジュール３０を備えるストレージシステム１の処理を示すフローチャートである。ここでは、第２規格のＳＳＤモジュール３０がコネクタ２０に接続される場合を例に説明する。

第２規格のＳＳＤモジュール３０のメモリコントローラ３２は、予め設定された所定期間において、スイッチ素子１９２をＯＮ状態にすることで、信号線１９１をグラウンドに接続させる（Ｓ３０１）。これにより、ホストコントローラ１１には、ＰＥＤＥＴ端子７２Ａから第２電圧の信号が入力される。

ホストコントローラ１１は、上記所定期間において、ＰＥＤＥＴ端子７２Ａから入力される信号が第１電圧の信号であるか第２電圧の信号であるかを判定する（Ｓ３０２）。上記所定期間にＰＥＤＥＴ端子７２Ａから第２電圧の信号が入力される場合（Ｓ３０２：第２電圧）、ホストコントローラ１１は、コネクタ２０に接続されたＳＳＤモジュール３０（例えば第１スロット２２Ａに接続された第１ＳＳＤモジュール３０Ａ）が第２規格（例えばＳＡＴＡ規格）のＳＳＤモジュール３０であると判定する（Ｓ３０３）。この場合、ホストコントローラ１１は、第２規格に準拠した信号をＳＳＤモジュール３０との間で送受信する（Ｓ３０４）。なお本実施形態においても、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂとして同じ規格のＳＳＤモジュール３０が使用されることを前提とし、第１スロット２２Ａに接続された第１ＳＳＤモジュール３０Ａが第２規格のＳＳＤモジュール３０であると判定する場合、第２スロット２２Ｂに接続された第２ＳＳＤモジュール３０Ｂについても第２規格のＳＳＤモジュール３０であると判定する。

一方で本実施形態においても、第１規格（例えばＰＣＩｅ規格）のＳＳＤモジュール３０（すなわち、図１０中の（ａ）又は図１１を参照して説明したＳＳＤモジュール３０）がコネクタ２０に接続された場合は、ホストコントローラ１１には、上記所定期間において、ＰＥＤＥＴ端子７２Ａから第１電圧（例えばＨｉｇｈレベル）の信号が入力される。上記所定期間にＰＥＤＥＴ端子７２Ａから第１電圧の信号が入力される場合（Ｓ３０２：第１電圧）、ホストコントローラ１１は、コネクタ２０に接続されたＳＳＤモジュール３０が第１規格（例えばＰＣＩｅ規格）のＳＳＤモジュール３０であると判定する（Ｓ３０５）。この場合、ホストコントローラ１１は、第１規格に準拠した信号をＳＳＤモジュール３０との間で送受信する（Ｓ３０６）。上述したように、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂとして同じ規格のＳＳＤモジュール３０が使用されることを前提とし、第１スロット２２Ａに接続された第１ＳＳＤモジュール３０Ａが第１規格のＳＳＤモジュール３０であると判定する場合、第２スロット２２Ｂに接続された第２ＳＳＤモジュール３０Ｂについても第１規格のＳＳＤモジュール３０であると判定する。

このような構成によれば、複数の規格（例えばＰＣＩｅ規格およびＳＡＴＡ規格）に対応するストレージシステム１Ｕを提供することができる。

（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、ＰＥＤＥＴ端子７２Ａからの信号に代えて、ホスト装置１０から受信するコマンドに基づいてＳＳＤモジュール３０の実装姿勢が検出される点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。

図２１は、第４実施形態のＳＳＤモジュール３０を備えるストレージシステム１の処理を示すフローチャートである。本実施形態では、ＰＥＤＥＴ端子７２Ａは、図１０に示す比較例のＰＥＤＥＴ端子７２と同様の態様で使用される。すなわち本実施形態では、ＰＥＤＥＴ信号は、メモリコントローラ３２には入力されない。本実施形態のホスト装置１０は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂとして同じ規格のＳＳＤモジュール３０が使用されることを前提に、以下の判定を行う。

ホストコントローラ１１は、第１スロット２２ＡのＰＥＤＥＴ端子７２Ａからホストコントローラ１１に入力されるＰＥＤＥＴ信号に基づき、第１スロット２２Ａに接続されたＳＳＤモジュール３０が第１規格（例えばＰＣＩｅ規格）のＳＳＤモジュール３０であるか、第２規格（例えばＳＡＴＡ規格）のＳＳＤモジュール３０であるか、を判定する（Ｓ３０１）。すなわち、ホストコントローラ１１は、第１スロット２２Ａに接続されたＳＳＤモジュール３０（第１ＳＳＤモジュール３０Ａ）に関するＰＥＤＥＴ信号が、第１電圧（例えばＨｉｇｈレベル）であるか否かを判定する。

ホストコントローラ１１は、第１スロット２２ＡのＰＥＤＥＴ端子７２Ａから入力されるＰＥＤＥＴ信号が第１電圧（例えばＨｉｇｈレベル）の信号である場合（Ｓ４０１：ＹＥＳ）、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂが第１規格（例えばＰＣＩｅ規格）のＳＳＤモジュール３０であると判定する（Ｓ４０２）。この場合、ホストコントローラ１１は、第２スロット２２Ｂに接続されたＳＳＤモジュール３０に対して、メモリコントローラ３２のポート１５２Ａ，１５２Ｃと信号との対応関係を入れ替えさせるためのコマンドを送信する（Ｓ４０３）。このコマンドは、例えば、ＳＭＢｕｓに含まれるバスデータ端子６３Ａを利用した信号ではなく、第１から第４の送信端子８１Ａ～８４Ａのうち１つ以上を利用したＰＣＩｅまたはＳＡＴＡの高速信号を用いて送信される。

第２スロット２２Ｂに接続されたＳＳＤモジュール３０のメモリコントローラ３２は、ホストコントローラ１１から受信するコマンドに基づき、ポート１５２Ａ，１５２Ｃと信号の対応関係を入れ替える。その後、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂが第１規格のＳＳＤモジュール３０であるとして各種の信号を送受信する（Ｓ４０４）。

一方で、ホストコントローラ１１は、第１スロット２２ＡのＰＥＤＥＴ端子７２Ａから入力されるＰＥＤＥＴ信号が第２電圧（例えばＬｏｗレベル）の信号である場合（Ｓ４０１：ＮＯ）、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂが第２規格（例えばＳＡＴＡ格）のＳＳＤモジュール３０であると判定する（Ｓ４０５）。この場合、ホストコントローラ１１は、第２スロット２２Ｂに接続されたＳＳＤモジュール３０に対して、メモリコントローラ３２のポート１５２Ａ，１５２Ｃと信号との対応関係を入れ替えさせるためのコマンドを送信する（Ｓ４０６）。

第２スロット２２Ｂに接続されたＳＳＤモジュール３０のメモリコントローラ３２は、ホストコントローラ１１から受信するコマンドに基づき、ポート１５２Ａ，１５２Ｃと信号の対応関係を入れ替える。その後、ホストコントローラ１１は、第１ＳＳＤモジュール３０Ａおよび第２ＳＳＤモジュール３０Ｂが第２規格のＳＳＤモジュール３０であるとして各種の信号を送受信する（Ｓ４０７）。

このような構成によっても、第１実施形態と同様に、ストレージシステム１の小型化を図ることができる。

以上、いくつかの実施形態および変形例について説明したが、実施形態および変形例は、上記例に限定されない。例えば、２つ以上の実施形態または変形例は、互いに組み合わされて実現可能である。例えば、第１実施形態と第３実施形態とが組み合わされることで、アラート信号端子６２Ｂとバスクロック端子６４Ｂとが入れ替えられるとともに、第１ＰＬＰ信号端子６５Ｂと第２ＰＬＰ信号端子６６Ｂとが入れ替えられてもよい。

以上説明した少なくともひとつの実施形態によれば、メモリシステムのメモリコントローラは、第１ポートと、第２ポートと、第３ポートとを有する。メモリコントローラは、第３ポートに入力される信号、または外部から受信されるコマンドが第１条件を満たす場合に、第１ポートを第１信号用のポートとして使用し、且つ第２ポートを第２信号用のポートとして使用する。メモリコントローラは、第３ポートに入力される信号、または外部から受信されるコマンドが第２条件を満たす場合に、第１ポートを第２信号用のポートとして使用し、且つ第２ポートを第１信号用のポートとして使用する。このような構成によれば、ストレージシステムの小型化を図ることができる。

＜付記＞
以下、いくつかのメモリシステム、メモリシステムの制御方法、およびホストシステムを付記する。

［１］外部のコネクタに接続可能な端子部を有した基板と、
前記基板に実装されたメモリコントローラと、
前記基板に実装され、前記メモリコントローラと接続された半導体メモリと、
を備え、
前記端子部は、第１端子と、第２端子と、第３端子とを含み、
前記メモリコントローラは、
前記第１端子と接続された第１ポートと、前記第２端子と接続された第２ポートと、前記第３端子と接続された第３ポートとを有し、
前記第３ポートに入力される信号、または前記外部から受信されるコマンドが第１条件を満たす場合に、前記第１ポートを第１信号用のポートとして使用し、且つ前記第２ポートを第２信号用のポートとして使用し、
前記第３ポートに入力される前記信号、または前記外部から受信される前記コマンドが前記第１条件とは異なる第２条件を満たす場合に、前記第１ポートを前記第２信号用のポートとして使用し、且つ前記第２ポートを前記第１信号用のポートとして使用する、
メモリシステム。

［２］、［１］に記載のメモリシステムにおいて、
前記端子部は、前記第１端子と前記第２端子との間に配置された第４端子を有し、
前記メモリコントローラは、前記第４端子に接続された第４ポートを有し、前記第１所定条件が満たされる場合と、前記第２条件が満たされる場合との両方で、前記第４ポートを前記第１信号および前記第２信号とは異なる第３信号用のポートとして使用する。

［３］、［１］または［２］に記載のメモリシステムにおいて、
前記第１信号は、クロック信号、または所定の状態を通知する信号である。

［４］、［１］または［２］に記載のメモリシステムにおいて、
前記第１信号は、前記メモリシステムへの電源供給が遮断される場合に状態が変化する信号、または前記メモリシステムのデータ退避処理が正常に終了した場合に状態が変化する信号である、

［５］、［１］から［４］のうちいずれか１つに記載のメモリシステムにおいて、
前記第１端子、前記第２端子、および前記第３端子は、ＰＣＩｅ規格に準拠した端子である。

［６］メモリシステムの制御方法であって、
前記メモリシステムは、第１ポートと、第２ポートと、第３ポートとを含むメモリコントローラを有し、
前記制御方法は、
前記第３ポートに入力される信号、または外部から受信されるコマンドが第１条件を満たす場合に、前記第１ポートを第１信号用のポートとして使用し、且つ前記第２ポートを前記第１信号とは異なる第２信号用のポートとして使用し、
前記第３ポートに入力される前記信号、または前記外部から受信される前記コマンドが前記第１条件とは異なる第２条件を満たす場合に、前記第１ポートを前記第２信号用のポートとして使用し、且つ前記第２ポートを前記第１信号用のポートとして使用する、
ことを含む、メモリシステムの制御方法。

［７］第１方向に複数の端子が並ぶ第１端子群を有した第１スロットと、前記第１方向とは交差する第２方向で前記第１スロットから離れ、前記第１方向に複数の端子が並ぶ第２端子群を有した第２スロットとを含むコネクタと、
複数の配線を有し、前記コネクタが実装される基板と、
を備え、
前記第１端子群の前記第１方向の端子配列の順と前記第２端子群の前記第１方向の端子配列の順とが一部を除いて逆となるように、前記第１端子群に含まれる前記複数の端子および前記第２端子群に含まれる前記複数の端子が前記複数の配線に接続されており、
前記第１端子群は、第１信号用の第１端子と、前記第１信号とは異なる第２信号用の第２端子とを含み、
前記第２端子群は、前記第１信号用の第３端子と、前記第２信号用の第４端子とを含み、
前記第１方向における前記第１端子と前記第２端子との並び順と、前記第１方向における前記第３端子と前記第４端子との並び順が同じである、
ホストシステム。

［８］、［７］に記載のホストシステムにおいて、
前記第１端子と前記第３端子は、前記基板において共通の第１信号線に接続されており、
前記第２端子と前記第４端子は、前記基板において共通の第２信号線に接続されている。

［９］、［７］または［８］に記載のホストシステムにおいて、
前記第１スロットは、第５端子を含み、
前記第２スロットは、前記第１スロットに対する第１メモリシステムの差し込み方向と平行な軸線を中心とする、前記第５端子に対する回転対称の位置に第６端子を有し、
前記コネクタは、前記第５端子から第１レベルの信号を出力し、且つ前記第６端子から前記第１レベルとは異なる第２レベルの信号を出力可能である。

［１０］、［９］に記載のホストシステムにおいて、
前記第１スロットに差し込まれる前記第１メモリシステムおよび前記第２スロットに差し込まれる第２メモリシステムを制御可能なホストコントローラを備え、
前記ホストコントローラは、前記第５端子から前記ホストコントローラに入力される信号に基づき、前記第１スロットに差し込まれる前記第１メモリシステムの規格を判定する。

［１１］、［１０］に記載のホストシステムにおいて、
前記ホストコントローラは、前記第５端子から前記ホストコントローラに入力される信号に基づき、前記第２スロットに差し込まれる前記第２メモリシステムの規格をさらに判定する。

［１２］、［７］または［８］に記載のホストシステムにおいて、
ホストコントローラをさらに備え、
前記ホストコントローラは、前記第２スロットに差し込まれるメモリシステムに対して、前記メモリシステムに含まれるメモリコントローラの第１ポートの機能と第２ポートの機能とを入れ替えさせるためのコマンドを送信する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ストレージシステム、１０…ホスト装置（ホストシステム）、２０…コネクタ、２２Ａ…第１スロット、２２Ｂ…第２スロット、ＴＧ１…第１端子群、ＴＧ２…第２端子群、ＴＧ３…第３端子群、ＴＧ４…第４端子群、３０…ＳＳＤモジュール（メモリシステム）、３０Ａ…第１ＳＳＤモジュール（第１メモリシステム）、３０Ｂ…第２ＳＳＤモジュール（第２メモリシステム）、３１…基板、３２…メモリコントローラ、３３…半導体メモリ、３４…端子部、１５２Ａ…ポート（第１ポート）、１５２Ｂ…ポート（第４ポート）、１５２Ｃ…ポート（第２ポート）、１５２Ｄ…ポート（第３ポート）。

Claims (6)

1. 外部のコネクタに接続可能な端子部を有した基板と、
   前記基板に実装されたメモリコントローラと、
   前記基板に実装され、前記メモリコントローラと接続された半導体メモリと、
   を備え、
   前記端子部は、第１端子と、第２端子と、第３端子とを含み、
   前記メモリコントローラは、
   前記第１端子と接続された第１ポートと、前記第２端子と接続された第２ポートと、前記第３端子と接続された第３ポートとを有し、
   前記第３ポートに入力される信号、または前記外部から受信されるコマンドが第１条件を満たす場合に、前記第１ポートを第１信号用のポートとして使用し、且つ前記第２ポートを前記第１信号とは異なる第２信号用のポートとして使用し、
   前記第３ポートに入力される前記信号、または前記外部から受信される前記コマンドが前記第１条件とは異なる第２条件を満たす場合に、前記第１ポートを前記第２信号用のポートとして使用し、且つ前記第２ポートを前記第１信号用のポートとして使用する、
   メモリシステム。
2. 前記端子部は、前記第１端子と前記第２端子との間に配置された第４端子を有し、
   前記メモリコントローラは、前記第４端子に接続された第４ポートを有し、前記第１条件が満たされる場合と、前記第２条件が満たされる場合との両方で、前記第４ポートを前記第１信号および前記第２信号とは異なる第３信号用のポートとして使用する、
   請求項１に記載のメモリシステム。
3. 前記第１信号は、クロック信号、または所定の状態を通知する信号である、
   請求項１または請求項２に記載のメモリシステム。
4. 前記第１信号は、前記メモリシステムへの電源供給が遮断される場合に状態が変化する信号、または前記メモリシステムのデータ退避処理が正常に終了した場合に状態が変化する信号である、
   請求項１または請求項２に記載のメモリシステム。
5. メモリシステムの制御方法であって、
   前記メモリシステムは、第１ポートと、第２ポートと、第３ポートとを含むメモリコントローラを有し、
   前記制御方法は、
   前記第３ポートに入力される信号、または外部から受信されるコマンドが第１条件を満たす場合に、前記第１ポートを第１信号用のポートとして使用し、且つ前記第２ポートを前記第１信号とは異なる第２信号用のポートとして使用し、
   前記第３ポートに入力される前記信号、または前記外部から受信される前記コマンドが前記第１条件とは異なる第２条件を満たす場合に、前記第１ポートを前記第２信号用のポートとして使用し、且つ前記第２ポートを前記第１信号用のポートとして使用する、
   ことを含む、メモリシステムの制御方法。
6. 第１方向に複数の端子が並ぶ第１端子群を有した第１スロットと、前記第１方向とは交差する第２方向で前記第１スロットから離れ、前記第１方向に複数の端子が並ぶ第２端子群を有した第２スロットとを含むコネクタと、
   複数の配線を有し、前記コネクタが実装される基板と、
   を備え、
   前記第１端子群の前記第１方向の端子配列の順と前記第２端子群の前記第１方向の端子配列の順とが一部を除いて逆となるように、前記第１端子群に含まれる前記複数の端子および前記第２端子群に含まれる前記複数の端子が前記複数の配線に接続されており、
   前記第１端子群は、第１信号用の第１端子と、前記第１信号とは異なる第２信号用の第２端子とを含み、
   前記第２端子群は、前記第１信号用の第３端子と、前記第２信号用の第４端子とを含み、
   前記第１方向における前記第１端子と前記第２端子との並び順と、前記第１方向における前記第３端子と前記第４端子との並び順が同じである、
   ホストシステム。

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