JP2023100015A - クロック信号生成回路、ｄｃ／ｄｃコンバータ、ｐｗｍ信号生成装置及び車両 - Google Patents

Abstract

【課題】放射ノイズの低減を図る。
【解決手段】クロック信号生成回路は、三角波信号（Ｓ１１１）を生成するよう構成された三角波生成回路（１１１）と、擬似乱数信号（Ｓ１１２）を生成するよう構成された擬似乱数生成回路（１１２）と、単位時間当たりにおける擬似乱数信号の変化量に制限を加える制限処理を実行し、制限処理を経た擬似乱数信号をリミッタ信号（Ｓ１１３）として生成するよう構成されたリミッタ回路（１１３）と、三角波信号及びリミッタ信号を線形演算することで周波数制御信号（Ｓ１１４）を生成するよう構成された線形演算回路（１１４）と、周波数制御信号に応じた周波数を有するクロック信号（Ｓ１２２）を生成するよう構成されたオシレータ（１２０）と、を備える。
【選択図】図１

Description

本開示は、クロック信号生成回路、ＤＣ／ＤＣコンバータ、ＰＷＭ信号生成装置及び車両に関する。

クロック信号を生成するクロック信号生成回路が様々な装置に組み込まれる。例えば、クロック信号の周波数をスイッチング周波数として用いて直流－直流変換を行うＤＣ／ＤＣコンバータがある。多くのクロック信号は周波数が固定された矩形波状の信号である。但し、クロック信号の周波数が固定される場合、当該周波数における放射ノイズが大きくなる。

放射ノイズの影響を抑制する技術としてスペクトラム拡散技術がある。スペクトラム拡散技術によりノイズが広い帯域に拡散され、実質的なノイズの影響を抑制することが可能である。

特開２００４－１５３６３７号公報

しかしながら、クロック信号に関わる現状のスペクトラム拡散技術には改善の余地がある。

本開示は、放射ノイズの低減に寄与するクロック信号生成回路、ＤＣ／ＤＣコンバータ、ＰＷＭ信号生成装置及び車両を提供することを目的とする。

本開示に係るクロック信号生成回路は、三角波信号を生成するよう構成された三角波生成回路と、擬似乱数信号を生成するよう構成された擬似乱数生成回路と、単位時間当たりにおける前記擬似乱数信号の変化量に制限を加える制限処理を実行し、前記制限処理を経た前記擬似乱数信号をリミッタ信号として生成するよう構成されたリミッタ回路と、前記三角波信号及び前記リミッタ信号を線形演算することで周波数制御信号を生成するよう構成された線形演算回路と、前記周波数制御信号に応じた周波数を有するクロック信号を生成するよう構成されたオシレータと、を備える。

本開示に係る他のクロック信号生成回路は、三角波信号を生成するよう構成された三角波生成回路と、擬似乱数信号を生成するよう構成された擬似乱数生成回路と、前記三角波信号及び前記擬似乱数信号を線形演算することで線形演算結果信号を生成するよう構成された線形演算回路と、単位時間当たりにおける前記線形演算結果信号の変化量に制限を加える制限処理を実行し、前記制限処理を経た前記線形演算結果信号を周波数制御信号として生成するよう構成されたリミッタ回路と、前記周波数制御信号に応じた周波数を有するクロック信号を生成するよう構成されたオシレータと、を備える。

本開示によれば、放射ノイズの低減に寄与するクロック信号生成回路、ＤＣ／ＤＣコンバータ、ＰＷＭ信号生成装置及び車両を提供することが可能となる。

図１は、本開示の第１実施形態に係るＤＣ／ＤＣコンバータの構成図である。 図２は、本開示の第１実施形態に係る三角波信号の波形図である。 図３は、本開示の第１実施形態に係る擬似乱数信号の波形図である。 図４は、本開示の第１実施形態に係るリミッタ回路の動作説明図である。 図５は、本開示の第１実施形態に係るリミッタ回路の動作説明図である。 図６は、本開示の第１実施形態に係るリミッタ回路の動作説明図である。 図７は、本開示の第１実施形態に係る周波数制御信号の波形図である。 図８は、本開示の第１実施形態に係り、放射ノイズのパワースペクトルを示す図である。 図９は、本開示の第２実施形態に係るＤＣ／ＤＣコンバータの構成図である。 図１０は、本開示の第２実施形態に係るリミッタ回路の動作説明図である。 図１１は、本開示の第２実施形態に係るリミッタ回路の動作説明図である。 図１２は、本開示の第２実施形態に係るリミッタ回路の動作説明図である。 図１３は、本開示の第３実施形態に係る線形帰還レジスタの構成図である。 図１４は、本開示の第４実施形態に係るＤＣ／ＤＣコンバータの構成図である。 図１５は、本開示の第４実施形態に係る半導体装置の外観斜視図である。 図１６は、本開示の第５実施形態に係るＰＷＭ信号生成装置の構成図である。 図１７は、本開示の第６実施形態に係り、車両に半導体装置が設置される様子を示す図である。 図１８は、第１参考例に係るＤＣ／ＤＣコンバータの構成図である。 図１９は、第２参考例に係るＤＣ／ＤＣコンバータの構成図である。 図２０は、第１参考例に係り、放射ノイズのパワースペクトルを示す図である。 図２１は、第２参考例に係り、放射ノイズのパワースペクトルを示す図である。 図２２は、第３参考例に係るＤＣ／ＤＣコンバータの構成図である。 図２３は、第４参考例に係り、生成されるクロック信号の周波数が変調領域内の一部領域に偏在する理由を説明するための図である。

＜＜参考例＞＞
図１８に第１参考例に係るＤＣ／ＤＣコンバータ１１００の構成を示す。ＤＣ／ＤＣコンバータ１１１０はオシレータ１１１０及び電力変換回路１１２０を備える。尚、第１参考例を含む各参考例では、ＤＣ／ＤＣコンバータの構成要素にオシレータが含まれると考えているが、ＤＣ／ＤＣコンバータに対してオシレータが接続されていると考えることもでき、この場合には、電力変換回路そのものがＤＣ／ＤＣコンバータに相当すると解することができる。

コンバータ１１００では、オシレータ１１１０から出力される周波数固定の矩形波状の信号１１１２がクロック信号として電力変換回路１１２０に供給される。電力変換回路１１２０は、クロック信号の周波数をスイッチング周波数として用いて入力電圧Ｖｉｎをスイッチングし、これによって出力電圧Ｖｏｕｔを生成する。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは互いに異なる直流電圧である。図１８の構成ではクロック信号の周波数に大きなノイズが発生し、当該ノイズはＥＭＩ（Electro Magnetic Interference）の特性劣化の要因となる。

図１９に第２参考例に係るＤＣ／ＤＣコンバータ１２００の構成を示す。コンバータ１２００は、ＳＳＣＧ制御回路１２１０、オシレータ１２２０及び電力変換回路１２３０を備える。電力変換回路１２３０は図１８の電力変換回路１１２０と同様の回路である。制御回路１２１０に設けられた三角波生成回路１２１１から三角波信号１２１２が出力される。三角波信号１２１２はデジタルの三角波状の信号である。オシレータ１２２０は三角波信号１２１２に応じた周波数を持つクロック信号１２２２を電力変換回路１２３０に供給する。オシレータ１２２０には三角波信号１２１２を受けるＤＡＣ（デジタル－アナログ変換器）が設けられており、ＤＡＣの出力に基づきクロック信号１２２２の周波数が決定される。クロック信号１２２２の周波数が三角波信号１２１２に基づき変調されることで、第２参考例では、スイッチング周波数における放射ノイズが第１参考例と比べて低減される。但し、第２参考例では、三角波の周波数と三角波の高調波の周波数にて新たなノイズが発生し、これがＥＭＩの特性劣化の新たな要因となる。

図２０にＤＣ／ＤＣコンバータ１１００にて発生する放射ノイズのパワースペクトルＳＰＣ１を示し、図２１にＤＣ／ＤＣコンバータ１２００にて発生する放射ノイズのパワースペクトルＳＰＣ２を示す。ここでは、第１参考例においてスイッチング周波数が約４．５ＭＨｚ（メガヘルツ）で固定されており、且つ、第２参考例においてクロック信号の中心周波数が約４．５ＭＨｚに設定されているものとする。また、三角波の周波数は約１ｋＨｚ（キロヘルツ）に設定されているものとする。

図２０及び図２１には、特定のパワーを示す破線２１００が、便宜上、示されている。図２１に示される破線２２１０は、スペクトルＳＰＣ２における三角波の周波数成分のパワーに対応する。破線２２２０は、スペクトルＳＰＣ２における三角波の第１次高調波成分のパワーに対応する。破線２２１０及び２２２０については後にも参照される。第１参考例との比較において第２参考例では、クロック信号の中心周波数近辺のノイズが低減されていることが分かる。一方で、第２参考例では、三角波の周波数と三角波の高調波の周波数にて新たなノイズ（図２１の破線楕円部２１１０及び２１２０に対応）が発生していることが分かる。

図２２に第３参考例に係るＤＣ／ＤＣコンバータ１３００の構成を示す。コンバータ１３００は、ＳＳＣＧ制御回路１３１０、オシレータ１３２０及び電力変換回路１３３０を備える。電力変換回路１３３０は図１８の電力変換回路１１２０と同様の回路である。制御回路１３１０に設けられた擬似乱数生成回路１３１１から、デジタルの擬似乱数を示す擬似乱数信号１３１２が出力される。オシレータ１３２０は擬似乱数信号１３１２に応じた周波数を持つクロック信号１３２２を電力変換回路１３３０に供給する。オシレータ１３２０には擬似乱数信号１３１２を受けるＤＡＣが設けられており、ＤＡＣの出力に基づきクロック信号１３２２の周波数が決定される。故に、クロック信号１３２２の周波数が擬似乱数信号１３１２に基づき変調される。このため、第２参考例との比較において、第３参考例では、三角波の周波数及び三角波の高調波の周波数でのノイズを低減させることができる。

但し、第３参考例では、擬似乱数がとり得る数値範囲において、ＤＡＣへの入力値がランダムに変化する。このため、ＤＡＣへの入力値が瞬間的に大きく変動することがあり、結果、クロック信号１３２２の周波数が瞬間的に大きく変動することがある。クロック信号の周波数における急激な変動はノイズ増加の要因となる。

ＤＡＣへの入力値の１回当たりの変化量に制限を加えることで、ノイズの要因を抑制することができる。しかしながら、上記制限を適用すると、生成されるクロック信号の周波数が変調領域内の一部領域に偏在することが懸念される。第３参考例（図２２）に上記制限を適用したものを第４参考例と称し、第４参考例に注目して上記偏在を説明する。

図２３において折れ線１４１０は、第４参考例におけるＤＡＣへの入力値の時系列変化を表す。クロック信号はＤＡＣへの入力値に応じた周波数を持つため、折れ線１４１０は第４参考例におけるクロック信号の周波数の時系列変化を表すものとも言える。

擬似乱数がとり得る数値範囲はクロック信号の周波数の変調領域に対応する。本来、ＤＡＣへの入力値は、擬似乱数がとり得る数値範囲内でランダムに変化する。しかし、ＤＡＣへの入力値の１回当たりの変化量に制限が加えられると、ＤＡＣへの入力値が上記数値範囲の一部に偏在しやすくなる。これは、クロック信号の周波数が変調領域内の一部領域に偏在しやすくなることに相当する。

具体的な例として、擬似乱数が１以上２５５以下の数値範囲内の値を持ち、擬似乱数の値が１から２５５に増大するにつれて、クロック信号の周波数が第１周波数から第２周波数に増加する場合を考える。この場合において、ＤＡＣへの入力値の１回当たりの変化量が１０以下に制限されたとき、初期のＤＡＣへの入力値が１２８であったならば、次回のＤＡＣへの入力値は“１２８±１０”の範囲内に収まる。以後も、ＤＡＣへの入力値が±１０で変動することになる。擬似乱数の発生状況によっては、ＤＡＣへの入力値が１近辺又は２５５近辺になることもあるが、確率的に、ＤＡＣへの入力値は初期値（１２８）近辺に偏在しやすい。このような偏在が生じると、クロック信号の周波数の拡散度合いが低くなり、結果、ＥＭＩ性能が高まりにくい。

＜＜参考例との対比における提案技術＞＞
これらを考慮し、出願人は、三角波による変調と擬似乱数による変調とを組み合わせた上で、変調量に制限を加える手法を開発した。

以下、当該手法に関わる本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“Ｓ１１１”によって参照される三角波信号は（図１参照）、三角波信号Ｓ１１１と表記されることもあるし、信号Ｓ１１１と略記されることもあり得るが、それらは全て同じものを指す。

本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジ（或いはライジングエッジ）と称し、ハイレベルからローレベルへの切り替わりをダウンエッジ（或いはフォーリングエッジ）と称する。

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。

以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。

＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１は第１実施形態に係るＤＣ／ＤＣコンバータ（直流／直流変換装置）１００の構成ブロック図である。ＤＣ／ＤＣコンバータ１００は、ＳＳＣＧ（Spread Spectrum Clock Generator）用の制御回路である制御回路１１０と、オシレータ１２０と、電力変換回路１３０と、を備える。制御回路１１０及びオシレータ１２０により、周波数拡散が成されたクロック信号を生成するクロック信号生成回路が形成される。ここでは、クロック信号生成回路と電力変換回路１３０とでＤＣ／ＤＣコンバータが形成されると考えるが、電力変換回路１３０そのものがＤＣ／ＤＣコンバータであって、ＤＣ／ＤＣコンバータに対してクロック信号生成回路（１１０、１２０）が接続されると考えても良い。

制御回路１１０は、三角波生成回路１１１と、擬似乱数生成回路１１２と、リミッタ回路１１３と、線形演算回路１１４と、を備える。

三角波生成回路１１１は三角波信号Ｓ１１１を生成及び出力する。三角波信号Ｓ１１１は三角波を示すデジタル信号であり、故に三角波信号Ｓ１１１の値はデジタル値である。図２に三角波信号Ｓ１１１の波形を示す。三角波信号Ｓ１１１の値における最小値、最大値を、夫々、ＬＬ１、ＨＨ１にて表す。最大値ＨＨ１は最小値ＬＬ１よりも大きい。三角波生成回路１１１は、以下の三角波生成単位動作を所定の周期Ｐ_ＴＲＩにて繰り返し実行する。

三角波生成単位動作において、三角波生成回路１１１は、三角波信号Ｓ１１１の値を所定の最小値ＬＬ１と一致させた状態を起点に、三角波信号Ｓ１１１の値を最小値ＬＬ１から所定の最大値ＨＨ１まで所定の増加率で線形的に単調増加させる。三角波生成単位動作において、三角波信号Ｓ１１１の値が最大値ＨＨ１に達すると、三角波生成回路１１１は、三角波信号Ｓ１１１の値を最大値ＨＨ１から最小値ＬＬ１まで所定の減少率で線形的に単調減少させる。以後、上述の三角波生成単位動作が繰り返される。１回の三角波生成単位動作は周期Ｐ_ＴＲＩ分の時間をかけて行われるので、三角波信号Ｓ１１１の周波数は（１／Ｐ_ＴＲＩ）で表される。

擬似乱数生成回路１１２は擬似乱数信号Ｓ１１２を生成及び出力する。擬似乱数信号Ｓ１１２は擬似乱数を示すデジタル信号であり、故に擬似乱数信号Ｓ１１２の値はデジタル値である。線形帰還シフトレジスタにより擬似乱数生成回路１１２を構成できる。図３に擬似乱数信号Ｓ１１２の波形例を示す。擬似乱数生成回路１１２は所定の周期Ｐ_ＰＲで擬似乱数信号Ｓ１１２の値を更新する。周期Ｐ_ＰＲは上述の周期Ｐ_ＴＲＩよりも十分に短い。三角波信号Ｓ１１１の値の更新周期は周期Ｐ_ＰＲと同じであっても良いし、周期Ｐ_ＰＲのｍ倍又は（１／ｍ）倍であっても良い。ここで、ｍは２以上の整数である。

周期Ｐ_ＰＲの長さ分の時間を、以下、単位時間Ｐ_ＰＲと称することもある。そうすると、擬似乱数生成回路１１２は単位時間Ｐ_ＰＲを周期に（即ち単位時間Ｐ_ＰＲが経過するごとに）擬似乱数信号Ｓ１１２の値を更新して出力する、と言える。擬似乱数信号Ｓ１１２の値における最小値、最大値を、夫々、ＬＬ２、ＨＨ２にて表す。最大値ＨＨ２は最小値ＬＬ２よりも大きい。擬似乱数生成回路１１２は、最小値ＬＬ２から最大値ＨＨ２までの範囲内の値を持つ擬似乱数を発生させ、発生させた擬似乱数の値を持つ擬似乱数信号Ｓ１１２を生成及び出力する。

リミッタ回路１１３に対し、擬似乱数生成回路１１２から出力された擬似乱数信号Ｓ１１２が入力される。リミッタ回路１１３は、入力された擬似乱数信号Ｓ１１２に対して制限処理を実行し、制限処理を経た擬似乱数信号Ｓ１１２をリミッタ信号Ｓ１１３として生成及び出力する。擬似乱数信号Ｓ１１２と同様、リミッタ信号Ｓ１１３もデジタル信号である。リミッタ回路１１３は擬似乱数信号Ｓ１１２の値が更新されるたびに（従って単位時間Ｐ_ＰＲを周期に）リミッタ信号Ｓ１１３の値を更新して出力する。

リミッタ回路１１３による制限処理は、単位時間Ｐ_ＰＲ当たりにおける擬似乱数信号Ｓ１１２の変化量に制限を加える処理である。擬似乱数生成回路１１２から出力される擬似乱数信号Ｓ１１２の単位時間Ｐ_ＰＲ当たりの変化量は、最大で（ＨＨ２－ＬＬ２）である。リミッタ回路１１３による制限処理では、単位時間Ｐ_ＰＲ当たりにおける擬似乱数信号Ｓ１１２の変化量の大きさを所定の制限値ＬＩＭ以下に制限し、当該制限が成された後の擬似乱数信号Ｓ１１２をリミッタ信号Ｓ１１３として出力する。ここで、“０＜ＬＩＭ＜ＨＨ２－ＬＬ２”が成立する。

制限処理について説明を加える。擬似乱数生成回路１１２から出力される第ｎ番目の擬似乱数信号Ｓ１１２の値を“Ｓ１１２［ｎ］”にて表し、リミッタ回路１１３から出力される第ｎ番目のリミッタ信号Ｓ１１３の値を“Ｓ１１３［ｎ］”にて表す（図４参照）。ｎは任意の自然数である。リミッタ回路１１３は、値Ｓ１１２［ｎ］に基づいて値Ｓ１１３［ｎ］を生成する。第ｎ番目の信号Ｓ１１２及びＳ１１３の値について“Ｓ１１２［ｎ］＝Ｓ１１３［ｎ］”が成立するケースＣＳ１を想定して、値Ｓ１１２［ｎ＋１］と値Ｓ１１３［ｎ＋１］の関係を説明する。

図４に示す如く、ケースＣＳ１において第１不等式“｜Ｓ１１２［ｎ＋１］－Ｓ１１２［ｎ］｜≦ＬＩＭ”が成立する場合には、“Ｓ１１３［ｎ＋１］＝Ｓ１１２［ｎ＋１］”とされる。第１不等式の成立時には、単位時間Ｐ_ＰＲ当たりにおける擬似乱数信号Ｓ１１２の変化量の大きさが制限値ＬＩＭ以下であるため、特に制限が加えられない。尚、ケースＣＳ１において、第１不等式は不等式“｜Ｓ１１２［ｎ＋１］－Ｓ１１３［ｎ］｜≦ＬＩＭ”と等価である。

図５に示す如く、ケースＣＳ１において第２不等式“（Ｓ１１２［ｎ＋１］－Ｓ１１２［ｎ］）＞ＬＩＭ”が成立する場合には、“Ｓ１１３［ｎ＋１］＝Ｓ１１３［ｎ］＋ＬＩＭ”とされる。図６に示す如く、ケースＣＳ１において第３不等式“（Ｓ１１２［ｎ］－Ｓ１１２［ｎ＋１］）＞ＬＩＭ”が成立する場合には、“Ｓ１１３［ｎ＋１］＝Ｓ１１３［ｎ］－ＬＩＭ”とされる。第２又は第３不等式の成立時には、単位時間Ｐ_ＰＲ当たりにおける擬似乱数信号Ｓ１１２の変化量の大きさが制限値ＬＩＭを超えるため、制限が加えられる。尚、ケースＣＳ１において、第２不等式は不等式“（Ｓ１１２［ｎ＋１］－Ｓ１１３［ｎ］）＞ＬＩＭ”と等価であり、第３不等式は不等式“（Ｓ１１３［ｎ］－Ｓ１１２［ｎ＋１］）＞ＬＩＭ”と等価である。

リミッタ回路１１３による制限処理は、回路１１２にて信号Ｓ１１２が生成される段階で信号Ｓ１１２の変化量に制限を加えるものではなく、回路１１２から出力された後の信号Ｓ１１２の変化量に対して制限を加えるものである。従って、単位時間Ｐ_ＰＲ当たりの信号Ｓ１１２の変化量は制限値ＬＩＭを超えることがある一方で、単位時間Ｐ_ＰＲ当たりの信号Ｓ１１３の変化量は制限値ＬＩＭ以下となる。このため、リミッタ回路１１３は、擬似乱数生成回路１１２の出力に基づく信号（即ち擬似乱数生成回路１１２から出力される擬似乱数信号Ｓ１１２に基づく信号）であって、且つ、単位時間Ｐ_ＰＲ当たりにおける変化量が制限値ＬＩＭ以下に制限された信号をリミッタ信号Ｓ１１３として生成する、と言える。尚、単位時間Ｐ_ＰＲ当たりにおける変化量とは、単位時間Ｐ_ＰＲ当たりにおける変化の大きさ（絶対値）に相当する。

図１を再度参照する。線形演算回路１１４に対し、三角波生成回路１１１から出力された三角波信号Ｓ１１１及びリミッタ回路１１３から出力されたリミッタ信号Ｓ１１３が入力される。線形演算回路１１４は、三角波信号Ｓ１１１及びリミッタ信号Ｓ１１３を線形演算することで周波数制御信号Ｓ１１４を生成する。生成された周波数制御信号Ｓ１１４はオシレータ１２０に出力される。線形演算回路１１４は単位時間Ｐ_ＰＲを周期に周波数制御信号Ｓ１１４の値を更新して出力する。

ここでは、線形演算回路１１４による線形演算は加算であるとする。そうすると、線形演算において、線形演算回路１１４は、三角波信号Ｓ１１１及びリミッタ信号Ｓ１１３の内、一方に対して他方を加算し、加算結果を周波数制御信号Ｓ１１４として生成及び出力する。周波数制御信号Ｓ１１４はデジタル信号であり、任意のタイミングにおいて、周波数制御信号Ｓ１１４の値は、三角波信号Ｓ１１１の値とリミッタ信号Ｓ１１３の値との和で表される。但し、当該和が、周波数制御信号Ｓ１１４で表現可能な数値範囲の最大値を超える場合（所謂オーバーフローが生じる場合）、周波数制御信号Ｓ１１４の値は当該最大値とされる。

図７に周波数制御信号Ｓ１１４の例を示す。三角波信号Ｓ１１１及び擬似乱数信号Ｓ１１２の各特性を有しつつ、１回当たりの変化量（単位時間Ｔ_ＰＲ当たりの変化量）に制限のかかった信号が周波数制御信号Ｓ１１４として生成されることになる。

オシレータ１２０は、ＤＡＣ１２１及びＶＣＯ１２２を備え、周波数制御信号Ｓ１１４に応じた周波数を有するクロック信号（後述のクロック信号Ｓ１２２）を生成及び出力する。

ＤＡＣ１２１はデジタル－アナログ変換器である。ＤＡＣ１２１に対し、線形演算回路１１４から出力される周波数制御信号Ｓ１１４が入力される。ＤＡＣ１２１は、入力されたデジタル信号をアナログ信号に変換するＤＡ変換処理（デジタル／アナログ変換処理）を行う。故に、ＤＡＣ１２１は、ＤＡ変換処理によりデジタルの周波数制御信号Ｓ１１４をアナログの周波数制御信号Ｓ１２１に変換して出力する。周波数制御信号Ｓ１２１は電圧信号であり、周波数制御信号Ｓ１１４の値に応じたアナログ電圧値を有する。ＤＡＣ１２１におけるＤＡ変換処理の実行周期は周期Ｐ_ＰＲと同じであって良い。

ＶＣＯ１２２に対し、ＤＡＣ１２１から出力される周波数制御信号Ｓ１２１が入力される。ＶＣＯ１２２は電圧制御発振器（Voltage Controlled Oscillator）である。ＶＣＯ１２２は、周波数制御信号Ｓ１２１を周波数ｆ１２２に変換し、周波数ｆ１２２を有するクロック信号Ｓ１２２を生成及び出力する。クロック信号Ｓ１２２はハイレベル及びローレベルの信号レベルを交互にとる信号である。周波数ｆ１２２は、周波数制御信号Ｓ１２１の電圧値の増大につれて増大し、周波数制御信号Ｓ１２１の電圧値の減少につれて減少する。クロック信号Ｓ１２２の中心周波数を基準に周波数制御信号Ｓ１２１の電圧値に応じて周波数ｆ１２２が変調（拡散）されることになる。尚、周波数制御信号Ｓ１２１の電圧値の単位変化量に対する周波数ｆ１２２の変化量は、周波数ｆ１２２の変化範囲の全体において一定であって良い。

電力変換回路１３０は、図示されない電圧源から入力電圧Ｖ_ＩＮを受け、入力電圧Ｖ_ＩＮを直流／直流変換することで出力電圧Ｖ_ＯＵＴを生成及び出力する。入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴは互いに異なる電圧値を有する直流電圧である。電力変換回路１３０に対してクロック信号Ｓ１２２が入力される。ＤＣ／ＤＣコンバータ１００はスイッチングレギュレータであり、電力変換回路１３０はクロック信号Ｓ１２２の周波数をスイッチング周波数として用いて入力電圧Ｖ_ＩＮをスイッチングすることにより出力電圧Ｖ_ＯＵＴを得る。

図８にＤＣ／ＤＣコンバータ１００にて発生する放射ノイズのパワースペクトルＳＰＣ３を示す。ここでは、上述の各参考例と同様に、クロック信号の中心周波数が約４．５ＭＨｚに設定されているものとする。また、三角波信号Ｓ１１１の周波数は約１ｋＨｚ（キロヘルツ）に設定されているものとする。図８に示される破線２２１０及び２２２０は、図２１に示されるそれらと同じものであって、図８と図２１との対比に供される。

図８と図２１との対比から理解されるよう、放射ノイズのパワースペクトルにおける三角波の周波数成分及び三角波の高調波成分のパワーが、上述の第４参考例より本実施形態の構成にて低減されていることが分かる。また、スイッチング周波数近辺におけるパワーも各参考例より低減されていることが分かる。このように、本実施形態によれば、クロック信号の周波数を良好に拡散することができ、以って放射ノイズの低減が図られる。この際、三角波による変調に起因する放射ノイズを抑制でき、且つ、擬似乱数の値が急激に変化することで生じ得る放射ノイズも抑制できる。

［実施例ＥＸ１＿１］
第１実施形態に属する実施例ＥＸ１＿１を説明する。線形演算回路１１４による線形演算は減算であっても良い。この場合、線形演算において、線形演算回路１１４は、三角波信号Ｓ１１１及びリミッタ信号Ｓ１１３の内、一方から他方を減算し、減算結果を周波数制御信号Ｓ１１４として生成及び出力する。基本的には、三角波信号Ｓ１１１からリミッタ信号Ｓ１１３を減算すれば良い。以下では線形演算が減算である場合、三角波信号Ｓ１１１からリミッタ信号Ｓ１１３が減算されるものとする（後述の実施例ＥＸ１＿２でも同様）。任意のタイミングにおいて、周波数制御信号Ｓ１１４の値は、三角波信号Ｓ１１１及びリミッタ信号Ｓ１１３間の差であり、当該差は、三角波信号Ｓ１１１の値からリミッタ信号Ｓ１１３の値を減算して得られる値である。但し、当該差が、周波数制御信号Ｓ１１４で表現可能な数値範囲の最小値を下回る場合（所謂アンダーフローが生じる場合）、周波数制御信号Ｓ１１４の値は当該最小値とされる。

［実施例ＥＸ１＿２］
第１実施形態に属する実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿２では、信号Ｓ１１１～Ｓ１１４に関する具体例を挙げる。

実施例ＥＸ１＿２において、三角波信号Ｓ１１１は８ビットのデジタル信号であり、擬似乱数信号Ｓ１１２は４ビットのデジタル信号である。故に、１０進数表記で、三角波信号Ｓ１１１は０以上２５５以下の整数値を持ち、擬似乱数信号Ｓ１１２は１０進数表記で０以上１５以下の整数値を持つ。即ち、（ＬＬ１，ＨＨ１）＝（０，２５５）且つ（ＬＬ２，ＨＨ２）＝（０，１５）である（図２及び図３）。但し、三角波信号Ｓ１１１及び擬似乱数信号Ｓ１１２の各ビット数は任意に変形可能である。“ＬＬ２＝１”であっても良い。

リミッタ回路１１３における制限値ＬＩＭは“０＜ＬＩＭ＜ＨＨ２－ＬＬ２”を満たし、一例として“ＬＩＭ＝８”である。“ＬＩＭ＝８”の場合、単位時間Ｐ_ＰＲ当たりのリミッタ信号Ｓ１１３の変化量、即ち、リミッタ信号Ｓ１１３の値における一回当たりの変化量は、８以下に制限されることになる。

実施例ＥＸ１＿２において、周波数制御信号Ｓ１１４は８ビットのデジタル信号である。故に、１０進数表記で、周波数制御信号Ｓ１１４は０以上２５５以下の整数値を持つ。つまり、周波数制御信号Ｓ１１４で表現可能な数値範囲は０以上２５５以下の範囲である。

線形演算回路１１４における線形演算が加算である場合、線形演算回路１１４は、三角波信号Ｓ１１１及びリミッタ信号Ｓ１１３の内、一方に対して他方を加算し、加算結果を周波数制御信号Ｓ１１４として生成及び出力する。三角波信号Ｓ１１１の値とリミッタ信号Ｓ１１３の値との和が、周波数制御信号Ｓ１１４で表現可能な数値範囲の最大値（ここでは２５５）を超える場合、周波数制御信号Ｓ１１４の値は当該最大値とされる。

線形演算回路１１４における線形演算が減算である場合、線形演算回路１１４は、三角波信号Ｓ１１１及びリミッタ信号Ｓ１１３の内、一方から他方を減算し、減算結果を周波数制御信号Ｓ１１４として生成及び出力する。三角波信号Ｓ１１１及びリミッタ信号Ｓ１１３間の差（詳細には三角波信号Ｓ１１１の値からリミッタ信号Ｓ１１３の値を減算して得られる値）が、周波数制御信号Ｓ１１４で表現可能な数値範囲の最小値（ここでは０）を下回る場合、周波数制御信号Ｓ１１４の値は当該最小値とされる。

尚、周波数制御信号Ｓ１１４のビット数は任意に変形可能であり、周波数制御信号Ｓ１１４のビット数を三角波信号Ｓ１１１のビット数よりも大きくしても良い。

＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。図９は第２実施形態に係るＤＣ／ＤＣコンバータ（直流／直流変換装置）２００の構成ブロック図である。ＤＣ／ＤＣコンバータ２００は、ＳＳＣＧ（Spread Spectrum Clock Generator）用の制御回路である制御回路２１０と、オシレータ２２０と、電力変換回路２３０と、を備える。制御回路２１０及びオシレータ２２０により、周波数拡散が成されたクロック信号を生成するクロック信号生成回路が形成される。ここでは、クロック信号生成回路と電力変換回路２３０とでＤＣ／ＤＣコンバータが形成されると考えるが、電力変換回路２３０そのものがＤＣ／ＤＣコンバータであって、ＤＣ／ＤＣコンバータに対してクロック信号生成回路（２１０、２２０）が接続されると考えても良い。

制御回路２１０は、三角波生成回路２１１と、擬似乱数生成回路２１２と、線形演算回路２１３と、リミッタ回路２１４と、を備える。

三角波生成回路２１１は三角波信号を生成及び出力する。三角波生成回路２１１は第１実施形態に示した三角波生成回路１１１（図１参照）と同じものである。但し、三角波生成回路２１１にて生成され且つ三角波生成回路２１１から出力される三角波信号を三角波信号Ｓ２１１と称する。三角波信号Ｓ２１１は第１実施形態に示した三角波信号Ｓ１１１と同じ特性を持つ信号であり、故に、所定の周期Ｐ_ＴＲＩにて最小値ＬＬ１及び最大値ＨＨ１間で変動する（図２参照）。

擬似乱数生成回路２１２は擬似乱数信号を生成及び出力する。擬似乱数生成回路２１２は第１実施形態に示した擬似乱数生成回路１１２（図１参照）と同じものである。但し、擬似乱数生成回路２１２にて生成され且つ擬似乱数生成回路２１２から出力される擬似乱数信号を擬似乱数信号Ｓ２１２と称する。擬似乱数信号Ｓ２１２は第１実施形態に示した擬似乱数信号Ｓ１１２と同じ特性を持つ信号であり、故に、擬似乱数信号Ｓ２１２の値における最小値、最大値は、夫々、ＬＬ２、ＨＨ２である（図３参照）。擬似乱数生成回路２１２は単位時間Ｐ_ＰＲを周期に（即ち単位時間Ｐ_ＰＲが経過するごとに）擬似乱数信号Ｓ２１２の値を更新して出力する。

線形演算回路２１３に対し、三角波生成回路２１１から出力された三角波信号Ｓ２１１及び擬似乱数生成回路２１２から出力された擬似乱数信号Ｓ２１２が入力される。線形演算回路２１３は、三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２を線形演算することで線形演算結果信号Ｓ２１３を生成する。生成された線形演算結果信号Ｓ２１３はリミッタ回路２１４に出力される。線形演算回路２１３は、擬似乱数信号Ｓ２１２の値が更新されるたびに線形演算結果信号Ｓ２１３の値を更新する。即ち、線形演算回路２１３は、単位時間Ｐ_ＰＲを周期に線形演算結果信号Ｓ２１３の値を更新して出力する。

ここでは、線形演算回路２１３による線形演算は加算であるとする。そうすると、線形演算において、線形演算回路２１３は、三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２の内、一方に対して他方を加算し、加算結果を線形演算結果信号Ｓ２１３として生成及び出力する。線形演算結果信号Ｓ２１３はデジタル信号であり、任意のタイミングにおいて、線形演算結果信号Ｓ２１３の値は、三角波信号Ｓ２１１の値と擬似乱数信号Ｓ２１２の値との和で表される。但し、当該和が、線形演算結果信号Ｓ２１３で表現可能な数値範囲の最大値を超える場合（所謂オーバーフローが生じる場合）、線形演算結果信号Ｓ２１３の値は当該最大値とされる。

リミッタ回路２１４に対し、線形演算回路２１３から出力された線形演算結果信号Ｓ２１３が入力される。リミッタ回路２１４は、入力された線形演算結果信号Ｓ２１３に対して制限処理を実行し、制限処理を経た線形演算結果信号Ｓ２１３を信号Ｓ２１４として生成及び出力する。信号Ｓ２１４は周波数制御信号である。但し、第１実施形態に倣って、信号Ｓ２１４をリミッタ信号と称することもできる。線形演算結果信号Ｓ２１３と同様、周波数制御信号Ｓ２１４もデジタル信号である。リミッタ回路２１４は、線形演算結果信号Ｓ２１３の値が更新されるたびに周波数制御信号Ｓ２１４の値を更新する。即ち、リミッタ回路２１４は、単位時間Ｐ_ＰＲを周期に周波数制御信号Ｓ２１４の値を更新して出力する。

リミッタ回路２１４による制限処理は、単位時間Ｐ_ＰＲ当たりにおける線形演算結果信号Ｓ２１３の変化量に制限を加える処理である。線形演算結果信号Ｓ２１３の単位時間Ｐ_ＰＲ当たりの変化量は、信号Ｓ２１１の値が不変であると仮定したならば、最大で（ＨＨ２－ＬＬ２）である。リミッタ回路２１４による制限処理では、単位時間Ｐ_ＰＲ当たりにおける線形演算結果信号Ｓ２１３の変化量の大きさを所定の制限値ＬＩＭ以下に制限し、当該制限が成された後の線形演算結果信号Ｓ２１３を周波数制御信号Ｓ２１４として出力する。ここで、“０＜ＬＩＭ＜ＨＨ２－ＬＬ２”が成立する。

制限処理について説明を加える。線形演算回路２１３から出力される第ｎ番目の線形演算結果信号Ｓ２１３の値を“Ｓ２１３［ｎ］”にて表し、リミッタ回路２１４から出力される第ｎ番目の周波数制御信号Ｓ２１４の値を“Ｓ２１４［ｎ］”にて表す（図１０参照）。ｎは任意の自然数である。リミッタ回路２１４は、値Ｓ２１３［ｎ］に基づいて値Ｓ２１４［ｎ］を生成する。第ｎ番目の信号Ｓ２１３及びＳ２１４の値について“Ｓ２１３［ｎ］＝Ｓ２１４［ｎ］”が成立するケースＣＳ２を想定して、値Ｓ２１３［ｎ＋１］と値Ｓ２１４［ｎ＋１］の関係を説明する。

図１０に示す如く、ケースＣＳ２において第４不等式“｜Ｓ２１３［ｎ＋１］－Ｓ２１３［ｎ］｜≦ＬＩＭ”が成立する場合には、“Ｓ２１４［ｎ＋１］＝Ｓ２１３［ｎ＋１］”とされる。第４不等式の成立時には、単位時間Ｐ_ＰＲ当たりにおける線形演算結果信号Ｓ２１３の変化量の大きさが制限値ＬＩＭ以下であるため、特に制限が加えられない。尚、ケースＣＳ２において、第４不等式は不等式“｜Ｓ２１３［ｎ＋１］－Ｓ２１４［ｎ］｜≦ＬＩＭ”と等価である。

図１１に示す如く、ケースＣＳ２において第５不等式“（Ｓ２１３［ｎ＋１］－Ｓ２１３［ｎ］）＞ＬＩＭ”が成立する場合には、“Ｓ２１４［ｎ＋１］＝Ｓ２１４［ｎ］＋ＬＩＭ”とされる。図１２に示す如く、ケースＣＳ２において第６不等式“（Ｓ２１３［ｎ］－Ｓ２１３［ｎ＋１］）＞ＬＩＭ”が成立する場合には、“Ｓ２１４［ｎ＋１］＝Ｓ２１４［ｎ］－ＬＩＭ”とされる。第５又は第６不等式の成立時には、単位時間Ｐ_ＰＲ当たりにおける線形演算結果信号Ｓ２１３の変化量の大きさが制限値ＬＩＭを超えるため、制限が加えられる。尚、ケースＣＳ２において、第５不等式は不等式“（Ｓ２１３［ｎ＋１］－Ｓ２１４［ｎ］）＞ＬＩＭ”と等価であり、第６不等式は不等式“（Ｓ２１４［ｎ］－Ｓ２１３［ｎ＋１］）＞ＬＩＭ”と等価である。

リミッタ回路２１４による制限処理は、回路２１３にて信号Ｓ２１３が生成される段階で信号Ｓ２１３の変化量に制限を加えるものではなく、回路２１３から出力された後の信号Ｓ２１３の変化量に対して制限を加えるものである。従って、単位時間Ｐ_ＰＲ当たりの信号Ｓ２１３の変化量は制限値ＬＩＭを超えることがある一方で、単位時間Ｐ_ＰＲ当たりの信号Ｓ２１４の変化量は制限値ＬＩＭ以下となる。このため、リミッタ回路２１４は、線形演算回路２１３の出力に基づく信号（即ち線形演算回路２１３から出力される線形演算結果信号Ｓ２１３に基づく信号）であって、且つ、単位時間Ｐ_ＰＲ当たりにおける変化量が制限値ＬＩＭ以下に制限された信号を周波数制御信号Ｓ２１４として生成する、と言える。尚、単位時間Ｐ_ＰＲ当たりにおける変化量とは、単位時間Ｐ_ＰＲ当たりにおける変化の大きさ（絶対値）に相当する。

周波数制御信号Ｓ２１４は、図７に示す周波数制御信号Ｓ１１４と同様の信号となる。三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２の各特性を有しつつ、１回当たりの変化量（単位時間Ｔ_ＰＲ当たりの変化量）に制限のかかった信号が周波数制御信号Ｓ２１４として生成されることになる。

オシレータ２２０は、ＤＡＣ２２１及びＶＣＯ２２２を備え、周波数制御信号Ｓ２１４に応じた周波数を有するクロック信号（後述のクロック信号Ｓ２２２）を生成及び出力する。ＤＡＣ２２１及びＶＣＯ２２２は、第１実施形態に示したＤＡＣ１２１及びＶＣＯ１２２（図１参照）と同じものであって良いが、周波数制御信号Ｓ２１４との関係でＤＡＣ２２１及びＶＣＯ２２２の動作及び構成を説明する。

ＤＡＣ２２１はデジタル－アナログ変換器である。ＤＡＣ２２１に対し、線形演算回路２１４から出力される周波数制御信号Ｓ２１４が入力される。ＤＡＣ２２１は、入力されたデジタル信号をアナログ信号に変換するＤＡ変換処理（デジタル／アナログ変換処理）を行う。故に、ＤＡＣ２２１は、ＤＡ変換処理によりデジタルの周波数制御信号Ｓ２１４をアナログの周波数制御信号Ｓ２２１に変換して出力する。周波数制御信号Ｓ２２１は電圧信号であり、周波数制御信号Ｓ２１４の値に応じたアナログ電圧値を有する。ＤＡＣ２２１におけるＤＡ変換処理の実行周期は周期Ｐ_ＰＲと同じであって良い。

ＶＣＯ２２２に対し、ＤＡＣ２２１から出力される周波数制御信号Ｓ２２１が入力される。ＶＣＯ２２２は電圧制御発振器（Voltage Controlled Oscillator）である。ＶＣＯ２２２は、周波数制御信号Ｓ２２１を周波数ｆ２２２に変換し、周波数ｆ２２２を有するクロック信号Ｓ２２２を生成及び出力する。クロック信号Ｓ２２２はハイレベル及びローレベルの信号レベルを交互にとる信号である。周波数ｆ２２２は、周波数制御信号Ｓ２２１の電圧値の増大につれて増大し、周波数制御信号Ｓ２２１の電圧値の減少につれて減少する。クロック信号Ｓ２２２の中心周波数を基準に周波数制御信号Ｓ２２１の電圧値に応じて周波数ｆ２２２が変調（拡散）されることになる。尚、周波数制御信号Ｓ２２１の電圧値の単位変化量に対する周波数ｆ２２２の変化量は、周波数ｆ２２２の変化範囲の全体において一定であって良い。

電力変換回路２３０は、図示されない電圧源から入力電圧Ｖ_ＩＮを受け、入力電圧Ｖ_ＩＮを直流／直流変換することで出力電圧Ｖ_ＯＵＴを生成及び出力する。入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴは互いに異なる電圧値を有する直流電圧である。電力変換回路２３０に対してクロック信号Ｓ２２２が入力される。ＤＣ／ＤＣコンバータ２００はスイッチングレギュレータであり、電力変換回路２３０はクロック信号Ｓ２２２の周波数をスイッチング周波数として用いて入力電圧Ｖ_ＩＮをスイッチングすることにより出力電圧Ｖ_ＯＵＴを得る。

第２実施形態に係る構成によっても第１実施形態と同様の作用及び効果が得られる。

［実施例ＥＸ２＿１］
第２実施形態に属する実施例ＥＸ２＿１を説明する。線形演算回路２１３による線形演算は減算であっても良い。この場合、線形演算において、線形演算回路２１３は、三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２の内、一方から他方を減算し、減算結果を線形演算結果信号Ｓ２１３として生成及び出力する。基本的には、三角波信号Ｓ２１１から擬似乱数信号Ｓ２１２を減算すれば良い。以下では線形演算が減算である場合、三角波信号Ｓ２１１から擬似乱数信号Ｓ２１２が減算されるものとする（後述の実施例ＥＸ２＿２でも同様）。任意のタイミングにおいて、線形演算結果信号Ｓ２１３の値は、三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２間の差であり、当該差は、三角波信号Ｓ２１１の値から擬似乱数信号Ｓ２１２の値を減算して得られる値である。但し、当該差が、線形演算結果信号Ｓ２１３で表現可能な数値範囲の最小値を下回る場合（所謂アンダーフローが生じる場合）、線形演算結果信号Ｓ２１３の値は当該最小値とされる。

［実施例ＥＸ２＿２］
第２実施形態に属する実施例ＥＸ２＿２を説明する。実施例ＥＸ２＿２では、信号Ｓ２１１～Ｓ２１４に関する具体例を挙げる。

実施例ＥＸ２＿２において、三角波信号Ｓ２１１は８ビットのデジタル信号であり、擬似乱数信号Ｓ２１２は４ビットのデジタル信号である。故に、１０進数表記で、三角波信号Ｓ２１１は０以上２５５以下の整数値を持ち、擬似乱数信号Ｓ２１２は１０進数表記で０以上１５以下の整数値を持つ。即ち、（ＬＬ１，ＨＨ１）＝（０，２５５）且つ（ＬＬ２，ＨＨ２）＝（０，１５）である。但し、三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２の各ビット数は任意に変形可能である。“ＬＬ２＝１”であっても良い。

実施例ＥＸ２＿２において、線形演算結果信号Ｓ２１３及び周波数制御信号Ｓ２１４は夫々に８ビットのデジタル信号である。故に、信号Ｓ２１３及びＳ２１４の夫々は、１０進数表記で０以上２５５以下の整数値を持つ。つまり、信号Ｓ２１３で表現可能な数値範囲及び信号Ｓ２１４で表現可能な数値範囲は夫々に０以上２５５以下の範囲である。

線形演算回路２１３における線形演算が加算である場合、線形演算回路２１３は、三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２の内、一方に対して他方を加算し、加算結果を線形演算結果信号Ｓ２１３として生成及び出力する。三角波信号Ｓ２１１の値と擬似乱数信号Ｓ２１２の値との和が、線形演算結果信号Ｓ２１３で表現可能な数値範囲の最大値（ここでは２５５）を超える場合、線形演算結果信号Ｓ２１３の値は当該最大値とされる。

線形演算回路２１３における線形演算が減算である場合、線形演算回路２１３は、三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２の内、一方から他方を減算し、減算結果を線形演算結果信号Ｓ２１３として生成及び出力する。三角波信号Ｓ２１１及び擬似乱数信号Ｓ２１２間の差（詳細には三角波信号Ｓ２１１の値から擬似乱数信号Ｓ２１２の値を減算して得られる値）が、線形演算結果信号Ｓ２１３で表現可能な数値範囲の最小値（ここでは０）を下回る場合、線形演算結果信号Ｓ２１３の値は当該最小値とされる。

リミッタ回路２１４における制限値ＬＩＭは“０＜ＬＩＭ＜ＨＨ２－ＬＬ２”を満たし、一例として“ＬＩＭ＝８”である。“ＬＩＭ＝８”の場合、単位時間Ｐ_ＰＲ当たりの周波数制御信号Ｓ２１４の変化量、即ち、周波数制御信号Ｓ２１４の値における一回当たりの変化量は、８以下に制限されることになる。

尚、線形演算結果信号Ｓ２１３のビット数は任意に変形可能であり、線形演算結果信号Ｓ２１３のビット数を三角波信号Ｓ２１１のビット数よりも大きくしても良い。周波数制御信号Ｓ２１４についても同様である。

＜＜第３実施形態＞＞
本開示の第３実施形態を説明する。任意の線形帰還レジスタを用いて擬似乱数生成回路１１２及び２１２を形成することができる。図１３に、擬似乱数生成回路１１２又は２１２の例として擬似乱数生成回路３００を示す。擬似乱数生成回路３００は、Ｄ型フリップフロップ（以下、ＤＦＦと称する）３１０［１］～３１０［８］と、排他的論理和回路（以下、ＸＯＲと称する）３２１～３２３と、初期値設定部３３０と、を備えた線形帰還レジスタである。

ＤＦＦは、夫々に、Ｄ入力端子、Ｑ出力端子、クロック入力端子及びリセット入力端子を有する。ＤＦＦは、クロック入力端子へ入力される同期クロック信号のアップエッジ（又はダウンエッジ）に同期してＤ入力端子に供給される信号の値を保持する。ＤＦＦは保持した値を示す信号をＱ出力端子から出力する。ＤＦＦ３１０［１］～３１０［８］に対して共通の同期クロック信号（不図示）が供給される。ＤＦＦ３１０［ｉ］のＱ出力端子から出力される信号を記号“Ｘ［ｉ］”にて表す。信号Ｘ［ｉ］は、“０”又は“１”の値をとる。ｉは任意の自然数を表す。

“１≦ｉ≦７”を満たす整数ｉについて、ＤＦＦ３１０［ｉ］の出力信号Ｘ［ｉ］はＤＦＦ３１０［ｉ＋１］のＤ入力端子へ入力される。ＸＯＲ３２１は、ＤＦＦ３１０［４］の出力信号Ｘ［４］とＤＦＦ３１０［５］の出力信号Ｘ［５］との排他論理和を示す信号を出力する。ＸＯＲ３２２は、ＸＯＲ３２１の出力信号とＤＦＦ３１０［６］の出力信号Ｘ［６］との排他論理和を示す信号を出力する。ＸＯＲ３２３は、ＸＯＲ３２２の出力信号とＤＦＦ３１０［８］の出力信号Ｘ［８］との排他論理和を示す信号を出力する。ＸＯＲ３２３の出力信号は、ＤＦＦ３１０［１］のＤ入力端子へ入力される。

信号Ｘ［１］～Ｘ［８］により８ビットのデジタル信号が形成される。複数ビット分のデジタル信号において、信号Ｘ［ｉ＋１］が信号Ｘ［ｉ］よりも上位側のビットの値を示す。故に、上記８ビットのデジタル信号において、信号Ｘ［１］が最下位ビットの値を示し、信号Ｘ［８］が最上位ビットの値を示す。初期値設定部３３０は、上記８ビットのデジタル信号の初期値（ここでは１０進数表記で“１”）を設定する。擬似乱数生成回路３００への所定の開始トリガの入力を契機に、上記８ビットのデジタル信号に対して初期値が設定され、以後、上記８ビットのデジタル信号の値が同期クロック信号の周期で更新されてゆく。尚、擬似乱数生成回路３００における帰還多項式は、“Ｘ^８＋Ｘ^６＋Ｘ^５＋Ｘ^４＋１”で表される。

上記８ビットのデジタル信号から抽出される任意のビット数分のデジタル信号を、擬似乱数信号Ｓ１１２又はＳ２１２（図１又は図９参照）として用いることができる。例えば、上述の実施例ＥＸ１＿２の如く擬似乱数信号Ｓ１１２を４ビットのデジタル信号とする場合、信号Ｘ［１］～Ｘ［４］から成るデジタル信号を擬似乱数信号Ｓ１１２として良い。同様に例えば、上述の実施例ＥＸ２＿２の如く擬似乱数信号Ｓ２１２を４ビットのデジタル信号とする場合、信号Ｘ［１］～Ｘ［４］から成るデジタル信号を擬似乱数信号Ｓ２１２として良い。

＜＜第４実施形態＞＞
本開示の第４実施形態を説明する。第４実施形態では第１又は第２実施形態に係るクロック信号生成回路を利用したＤＣ／ＤＣコンバータの構成例を説明する。

図１４は第４実施形態に係るＤＣ／ＤＣコンバータ４００の構成図である。ＤＣ／ＤＣコンバータ４００は、入力電圧Ｖ_ＩＮを電力変換することにより入力電圧Ｖ_ＩＮよりも低い出力電圧Ｖ_ＯＵＴを生成する降圧型ＤＣ／ＤＣコンバータとして構成されている。入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴは正の直流電圧である。ＤＣ／ＤＣコンバータ４００には、入力電圧Ｖ_ＩＮが加わる入力端子ＩＮ、出力電圧Ｖ_ＯＵＴが加わる出力端子ＯＵＴ、グランド電位を有するグランド端子ＧＮＤ、及び、後述のスイッチ電圧Ｖ_ＳＷが加わるスイッチ端子ＳＷが設けられる。グランド端子ＧＮＤ及びスイッチ端子ＳＷは入力端子ＩＮよりも低電位側に設けられる。

ＤＣ／ＤＣコンバータ４００は、クロック信号生成回路４１０、スイッチング制御回路４２０、出力段回路４３０、整流平滑回路４４０及び帰還電圧生成回路４５０を備える。

クロック信号生成回路４１０はクロック信号ＣＬＫをスイッチング制御回路４２０に供給する。クロック信号生成回路４１０は第１実施形態における制御回路１１０及びオシレータ１２０（図１参照）を備えていて良く、この場合、オシレータ１２０からのクロック信号Ｓ１２２がクロック信号ＣＬＫとなる。或いは、クロック信号生成回路４１０は第２実施形態における制御回路２１０及びオシレータ２２０（図９参照）を備えていて良く、この場合、オシレータ２２０からのクロック信号Ｓ２２２がクロック信号ＣＬＫとなる。回路４２０、４３０、４４０及び４５０により上述の電力変換回路１３０又は２３０（図１又は図９参照）に相当する電力変換回路が構成される。ＤＣ／ＤＣコンバータ４００において、電力変換回路は、入力電圧Ｖ_ＩＮをクロック信号ＣＬＫに応じたスイッチング周波数にてスイッチングすることを通じて出力電圧Ｖ_ＯＵＴを生成する。

ＤＣ／ＤＣコンバータ４００を半導体装置を用いて構成することができる。図１５に半導体装置４８０の外観の例を示す。半導体装置４８０は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置４８０の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置４８０が形成される。上記半導体集積回路に、回路４１０、４２０及び４３０を含めておくことができる。回路４４０及び４５０は半導体装置４８０の外部に設けられていて良い。但し、回路４５０は半導体装置４８０内に設けられ得る。

出力段回路４３０はハイサイドトランジスタ４３１及びローサイドトランジスタ４３２の直列回路から成るハーフブリッジ回路を備える。整流平滑回路４４０はインダクタ４４１及び出力コンデンサ４４２を備える。

ＤＣ／ＤＣコンバータ４００は、トランジスタ４３１及び４３２を用いて同期整流方式にて直流／直流変換を行う。トランジスタ４３１及び４３２はＮチャネル型のＭＯＳＦＥＴとして構成されている。尚、トランジスタ４３１をＰチャネル型のＭＯＳＦＥＴとして構成する変形も可能である。また、トランジスタ４３２をダイオードに置きかえることもでき、この場合、ＤＣ／ＤＣコンバータ４００は非同期整流方式にて直流／直流変換を行うことになる。

トランジスタ４３１のドレインは入力端子ＩＮに接続され、従って入力電圧Ｖ_ＩＮの入力を受ける。トランジスタ４３１のソースとトランジスタ４３２のドレインはスイッチ端子ＳＷにて共通接続される。トランジスタ４３２のソースはグランド端子ＧＮＤに接続される（即ちグランドに接続される）。スイッチ端子ＳＷに加わる電圧をスイッチ電圧と称し、記号“Ｖ_ＳＷ”にて表す。スイッチ端子ＳＷはインダクタ４４１の一端に接続され、インダクタ４４１の他端は出力端子ＯＵＴに接続され、出力端子ＯＵＴに出力電圧Ｖ_ＯＵＴが生じる。出力端子ＯＵＴとグランドとの間に出力コンデンサ４４２が接続される。

図１４において、“ＬＤ”は、出力端子ＯＵＴとグランドとの間に接続される負荷を表す。負荷ＬＤは出力電圧Ｖ_ＯＵＴに基づき駆動する任意の負荷である。インダクタ４４１に流れる電流をインダクタ電流と称し、記号“Ｉ_Ｌ”にて表す。

帰還電圧生成回路４５０は、出力端子ＯＵＴ及びグランド間に配置された複数の抵抗の直列回路を用いて出力電圧Ｖ_ＯＵＴの分圧を生成し、生成した分圧を帰還電圧Ｖ_ＦＢとしてスイッチング制御回路４２０に供給する。但し、出力電圧Ｖ_ＯＵＴそのものを帰還電圧Ｖ_ＦＢとして用いることも可能であり、この場合、ＤＣ／ＤＣコンバータ４００から帰還電圧生成回路４５０は削除される。

スイッチング制御回路４２０により、出力段回路４３０の状態は、出力ハイ状態、出力ロー状態及び両オフ状態の何れかに制御及び設定される。出力ハイ状態では、トランジスタ４３１がオン状態であり且つトランジスタ４３２がオフ状態である。出力ロー状態では、トランジスタ４３１がオフ状態であり且つトランジスタ４３２がオン状態である。両オフ状態では、トランジスタ４３１及び４３２が共にオフ状態である。トランジスタ４３１及び４３２が共にオン状態とされることは無い。

スイッチング制御回路４２０は、出力電圧Ｖ_ＯＵＴの情報（即ち帰還電圧Ｖ_ＦＢ）と、インダクタ電流Ｉ_Ｌの情報とに基づき、トランジスタ４３１及び４３２を交互にオン、オフとする（即ち、出力段回路４３０の状態を出力ハイ状態及び出力ロー状態間で切り替える）スイッチング制御を行うことで、出力電圧Ｖ_ＯＵＴを所定の目標電圧Ｖ_ＴＧにて安定化させる。即ち、スイッチング制御回路４２０は所謂カレントモード制御方式にてトランジスタ４３１及び４３２を駆動することが可能となっている。例えば、トランジスタ４３１のオン期間においてトランジスタ４３１に流れる電流を、インダクタ電流Ｉ_Ｌの情報として用いることができる。尚、スイッチング制御回路４２０によるスイッチング制御において、トランジスタ４３１及び４３２を交互にオン、オフとするとは、出力ロー状態及び出力ハイ状態間の遷移の間に、デッドタイム等を考慮した両オフ状態が介在することを含む概念である。

上記スイッチング制御により、実質的に入力電圧Ｖ_ＩＮのレベルとグランドのレベルとでレベルが変動する矩形波状の電圧がスイッチ電圧Ｖ_ＳＷとして現れる。当該スイッチ電圧Ｖ_ＳＷが整流平滑回路４４０にて整流及び平滑化されることで直流の出力電圧Ｖ_ＯＵＴが得られる。

スイッチング制御回路４２０は、クロック信号生成回路４１０から出力されるクロック信号ＣＬＫに基づいてトランジスタ４３１及び４３２のスイッチング周波数を決定する。具体的には、スイッチング制御回路４２０は、クロック信号ＣＬＫのアップエッジに同期して出力段回路４３０の状態を出力ロー状態から出力ハイ状態に切り替え、その後、他の信号（不図示）に基づいて出力段回路４３０の状態を出力ハイ状態から出力ロー状態に切り替える単位動作を行う。この単位動作がスイッチング制御にて繰り返される。スイッチング制御回路４２０は、上記他の信号を、出力電圧Ｖ_ＯＵＴの情報（即ち帰還電圧Ｖ_ＦＢ）とインダクタ電流Ｉ_Ｌの情報とに基づいて生成する。即ち、クロック信号ＣＬＫに基づいてトランジスタ４３１及び４３２のスイッチング周波数を制御し、上記他の信号に基づいて出力デューティを制御する。出力デューティとは、出力段回路４３０が出力ハイ状態となる期間と出力段回路４３０が出力ロー状態となる期間との和に対する、出力段回路４３０が出力ハイ状態となる期間の比を表す。故に、スイッチング制御回路４２０のスイッチング制御はＰＷＭ制御（パルス幅変調制御）に相当する。

尚、ここでは、出力電圧Ｖ_ＯＵＴの情報（即ち帰還電圧Ｖ_ＦＢ）とインダクタ電流Ｉ_Ｌの情報とに基づき、カレントモード制御方式で出力段回路４３０の状態を制御することを説明した。しかしながら、インダクタ電流Ｉ_Ｌの情報を参照することなく、出力電圧Ｖ_ＯＵＴの情報（即ち帰還電圧Ｖ_ＦＢ）に基づいて出力段回路４３０の状態を制御する方式がスイッチング制御回路４２０にて採用されても良い。

また、降圧型ＤＣ／ＤＣコンバータとして構成されたＤＣ／ＤＣコンバータ４００を例に挙げたが、ＤＣ／ＤＣコンバータ４００を、昇圧型ＤＣ／ＤＣコンバータ又は昇降圧型ＤＣ／ＤＣコンバータとして構成することも可能である。

＜＜第５実施形態＞＞
本開示の第５実施形態を説明する。第１又は第２実施形態にて示したクロック信号生成回路は、ＤＣ／ＤＣコンバータに限らず、クロック信号を必要とする任意の装置に適用できる。

例えば、図１６に示すＰＷＭ信号生成装置５００を構成することができる。ＰＷＭはパルス幅変調（pulse width modulation）の略称である。ＰＷＭ信号生成装置５００は、クロック信号生成回路５１０及びＰＷＭ回路５２０を備える。

クロック信号生成回路５１０はクロック信号ＣＬＫをＰＷＭ回路５２０に供給する。クロック信号生成回路５１０は第１実施形態における制御回路１１０及びオシレータ１２０（図１参照）を備えていて良く、この場合、オシレータ１２０からのクロック信号Ｓ１２２がクロック信号ＣＬＫとなる。或いは、クロック信号生成回路５１０は第２実施形態における制御回路２１０及びオシレータ２２０（図９参照）を備えていて良く、この場合、オシレータ２２０からのクロック信号Ｓ２２２がクロック信号ＣＬＫとなる。

ＰＷＭ回路５２０はクロック信号ＣＬＫに基づきＰＷＭ信号を生成及び出力する。ＰＷＭ信号はクロック信号ＣＬＫの１周期を単位にパルス幅が変調された信号である。詳細には、ＰＷＭ信号は、ハイレベル及びローレベルの信号レベルを交互にとる、所定周波数を有する矩形波信号である。ＰＷＭ信号の各周期において、ＰＷＭ信号の信号レベルがハイレベルとなる期間がパルス幅である。ＰＷＭ回路５２０は、ＰＷＭ信号のパルス幅を、クロック信号ＣＬＫの１周期分の長さを単位に調整できる。即ち、ＰＷＭ信号のパルス幅はクロック信号ＣＬＫのｐ周期分の長さに設定され（ｐは自然数）、ＰＷＭ回路５２０はｐの値を任意に設定することでＰＷＭ信号のパルス幅を調整できる。

ＰＷＭ信号生成装置５００を有する任意の装置において、ＰＷＭ信号を様々な用途で利用できる。一例として、入力電圧から出力電圧を生成する電源装置にＰＷＭ信号生成装置５００に組み込み、ＰＷＭ信号のパルス幅に応じて出力電圧を調整するといった利用方法がある。

＜＜第６実施形態＞＞
本開示の第６実施形態を説明する。図１７に示す如く、第１又は第２実施形態にて示したクロック信号生成回路を有する半導体装置６１０を、自動車等の車両６００に搭載しても良い。図１５の半導体装置４８０は図１７の半導体装置６１０の例である。車両６００は、半導体装置６１０に加えて、車両６００を走行させるための動力を発生させるエンジン（不図示）、及び、二次電池から成るバッテリ（不図示）などを備える。エンジンは内燃機関又はモータを含む。上記バッテリの出力電圧に基づき半導体装置６１０が駆動する。半導体装置６１０は、車両６００に搭載されたＥＣＵ（Electronic Control Unit）に組み込まれてるものであっても良い。半導体装置６１０が組み込まれたＥＣＵは、例えば、車両６００の走行を制御する装置であっても良いし、車両６００に設置された任意の電装部品（オーディオ装置、空調機など）を制御する装置であっても良い。車両６００に設置された任意の電装部品に半導体装置６１０が組み込まれても良い。

＜＜補足事項＞＞
上述の事項に対する補足事項等を説明する。尚、本明細書における日本語表記において“擬似”と“疑似”は同義であり、それらを互いに置換可能である。

任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

本開示の一側面に係るクロック信号生成回路（図１参照）は、三角波信号（Ｓ１１１）を生成するよう構成された三角波生成回路（１１１）と、擬似乱数信号（Ｓ１１２）を生成するよう構成された擬似乱数生成回路（１１２）と、単位時間当たりにおける擬似乱数信号の変化量に制限を加える制限処理を実行し、制限処理を経た擬似乱数信号をリミッタ信号（Ｓ１１３）として生成するよう構成されたリミッタ回路（１１３）と、三角波信号及びリミッタ信号を線形演算することで周波数制御信号（Ｓ１１４）を生成するよう構成された線形演算回路（１１４）と、周波数制御信号に応じた周波数を有するクロック信号（Ｓ１２２）を生成するよう構成されたオシレータ（１２０）と、を備える構成（第１の構成）である。

第１の構成によれば、クロック信号の周波数を良好に拡散することができ、以って放射ノイズの低減が図られる。この際、擬似乱数を利用することで三角波に起因する放射ノイズを抑制できる。更に、制限処理により、擬似乱数の値が急激に変化することで生じ得る放射ノイズも抑制できる。

上記第１の構成に係るクロック信号生成回路において、前記擬似乱数生成回路は、前記単位時間を周期に前記擬似乱数信号の値を更新して出力し、前記リミッタ回路は、前記擬似乱数生成回路の出力に基づく信号であって、且つ、前記単位時間当たりにおける変化量が所定値以下に制限された信号を前記リミッタ信号として生成する構成（第２の構成）であっても良い。

上記第１又は第２の構成に係るクロック信号生成回路において、前記線形演算回路は、前記線形演算において、前記三角波信号及び前記リミッタ信号の内、一方に対し他方を加算する、又は、一方から他方を減算する構成（第３の構成）であっても良い。

本開示の他の一側面に係るクロック信号生成回路（図９参照）は、三角波信号（Ｓ２１１）を生成するよう構成された三角波生成回路（２１１）と、擬似乱数信号（Ｓ２１２）を生成するよう構成された擬似乱数生成回路（２１２）と、前記三角波信号及び前記擬似乱数信号を線形演算することで線形演算結果信号（Ｓ２１３）を生成するよう構成された線形演算回路（２１３）と、単位時間当たりにおける前記線形演算結果信号の変化量に制限を加える制限処理を実行し、前記制限処理を経た前記線形演算結果信号を周波数制御信号（Ｓ２１４）として生成するよう構成されたリミッタ回路（２１４）と、前記周波数制御信号に応じた周波数を有するクロック信号（Ｓ２２２）を生成するよう構成されたオシレータ（２２０）と、を備える構成（第４の構成）である。

第４の構成によれば、クロック信号の周波数を良好に拡散することができ、以って放射ノイズの低減が図られる。この際、擬似乱数を利用することで三角波に起因する放射ノイズを抑制できる。更に、制限処理により、擬似乱数の値が急激に変化することで生じ得る放射ノイズも抑制できる。

上記第４の構成に係るクロック信号生成回路において、前記擬似乱数生成回路は、前記単位時間を周期に前記擬似乱数信号の値を更新して出力し、前記線形演算回路は、前記単位時間を周期に前記線形演算結果信号の値を更新して出力し、前記リミッタ回路は、前記線形演算回路の出力に基づく信号であって、且つ、前記単位時間当たりにおける変化量が所定値以下に制限された信号を前記周波数制御信号として生成する構成（第５の構成）であっても良い。

上記第４又は第５の構成に係るクロック信号生成回路において、前記線形演算回路は、前記線形演算において、前記三角波信号及び前記擬似乱数信号の内、一方に対し他方を加算する、又は、一方から他方を減算する構成（第６の構成）であっても良い。

本開示に係るＤＣ／ＤＣコンバータ（１００、２００）は、上記第１～第６の構成の何れかに記載のクロック信号生成回路（１１０及び１２０、２１０及び２２０）と、第１直流電圧を前記クロック信号に応じたスイッチング周波数にてスイッチングすることを通じて第２直流電圧を生成するよう構成された電力変換回路（１３０、２３０）と、を備える構成（第７の構成）である。

本開示に係るＰＷＭ信号生成装置（５００）は、上記第１～第６の構成の何れかに記載のクロック信号生成回路（５１０）と、前記クロック信号に基づきパルス幅変調信号を生成するよう構成されたパルス幅変調回路（５２０）と、を備える構成（第８の構成）である。

本開示に係る車両（６００）は、上記第１～第６の構成の何れかに記載のクロック信号生成回路を有する半導体装置（６１０）を搭載した構成（第９の構成）である。

１００、２００ ＤＣ／ＤＣコンバータ
１１０、２１０ 制御回路
１１１、２１１ 三角波生成回路
１１２、２１２ 擬似乱数生成回路
１１３、２１４ リミッタ回路
１１４、２１３ 線形演算回路
１２０、２２０ オシレータ
１２１、２２１ ＤＡＣ
１２２、２２２ ＶＣＯ
１３０、２３０ 電力変換回路
３００ 線形帰還シフトレジスタ
４００ ＤＣ／ＤＣコンバータ
４１０ クロック信号生成回路
４２０ スイッチング制御回路
４３０ 出力段回路
４４０ 整流平滑回路
４５０ 帰還電圧生成回路
５００ ＰＷＭ信号生成装置
５１０ クロック信号生成回路
５２０ ＰＷＭ回路
６００ 車両
６１０ 半導体装置

Claims (9)

1. 三角波信号を生成するよう構成された三角波生成回路と、
   擬似乱数信号を生成するよう構成された擬似乱数生成回路と、
   単位時間当たりにおける前記擬似乱数信号の変化量に制限を加える制限処理を実行し、前記制限処理を経た前記擬似乱数信号をリミッタ信号として生成するよう構成されたリミッタ回路と、
   前記三角波信号及び前記リミッタ信号を線形演算することで周波数制御信号を生成するよう構成された線形演算回路と、
   前記周波数制御信号に応じた周波数を有するクロック信号を生成するよう構成されたオシレータと、を備える
   、クロック信号生成回路。
2. 前記擬似乱数生成回路は、前記単位時間を周期に前記擬似乱数信号の値を更新して出力し、
   前記リミッタ回路は、前記擬似乱数生成回路の出力に基づく信号であって、且つ、前記単位時間当たりにおける変化量が所定値以下に制限された信号を前記リミッタ信号として生成する
   、請求項１に記載のクロック信号生成回路。
3. 前記線形演算回路は、前記線形演算において、前記三角波信号及び前記リミッタ信号の内、一方に対し他方を加算する、又は、一方から他方を減算する
   、請求項１又は２に記載のクロック信号生成回路。
4. 三角波信号を生成するよう構成された三角波生成回路と、
   擬似乱数信号を生成するよう構成された擬似乱数生成回路と、
   前記三角波信号及び前記擬似乱数信号を線形演算することで線形演算結果信号を生成するよう構成された線形演算回路と、
   単位時間当たりにおける前記線形演算結果信号の変化量に制限を加える制限処理を実行し、前記制限処理を経た前記線形演算結果信号を周波数制御信号として生成するよう構成されたリミッタ回路と、
   前記周波数制御信号に応じた周波数を有するクロック信号を生成するよう構成されたオシレータと、を備える
   、クロック信号生成回路。
5. 前記擬似乱数生成回路は、前記単位時間を周期に前記擬似乱数信号の値を更新して出力し、
   前記線形演算回路は、前記単位時間を周期に前記線形演算結果信号の値を更新して出力し、
   前記リミッタ回路は、前記線形演算回路の出力に基づく信号であって、且つ、前記単位時間当たりにおける変化量が所定値以下に制限された信号を前記周波数制御信号として生成する
   、請求項４に記載のクロック信号生成回路。
6. 前記線形演算回路は、前記線形演算において、前記三角波信号及び前記擬似乱数信号の内、一方に対し他方を加算する、又は、一方から他方を減算する
   、請求項４又は５に記載のクロック信号生成回路。
7. 請求項１～６の何れかに記載のクロック信号生成回路と、
   第１直流電圧を前記クロック信号に応じたスイッチング周波数にてスイッチングすることを通じて第２直流電圧を生成するよう構成された電力変換回路と、を備える
   、ＤＣ／ＤＣコンバータ。
8. 請求項１～６の何れかに記載のクロック信号生成回路と、
   前記クロック信号に基づきパルス幅変調信号を生成するよう構成されたパルス幅変調回路と、を備える
   、ＰＷＭ信号生成装置。
9. 請求項１～６の何れかに記載のクロック信号生成回路を有する半導体装置を搭載した
   、車両。

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