JP2023098007A - 撮像装置、電子機器 - Google Patents

Abstract

【課題】白点や暗電流の発生をより抑制する。【解決手段】第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、光電変換領域の光入射面側に、第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域とを備える。光電変換領域がアレイ状に配置されている画素アレイ部と、画素アレイ部からの信号を処理する処理部が配置されている画素周辺部とをさらに備え、画素周辺部には、第１の層を含まない層領域が設けられている。本技術は、例えば、イメージセンサなどの撮像装置に適用できる。【選択図】図３

Description

本技術は撮像装置、電子機器に関し、例えば、白点が発生することによる画質の劣化を抑制することができるようにした撮像装置、電子機器に関する。

従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの撮像素子が使用されている（例えば、特許文献１参照）。

特許文献２では、イメージセンサにおいて電荷のピニングが弱体化すること、白点が生じること、暗電流が発生することを防ぐ構造についての提案がなされている。

特開2021-15957号公報 特開2018-148116号公報

ピニングの弱体化を防ぎ、白点や暗電流が発生するようなことをさらに抑制することが望まれている。

本技術は、このような状況に鑑みてなされたものであり、白点や暗電流が発生するようなことを抑制することができるようにするものである。

本技術の一側面の撮像装置は、第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域とを備える撮像装置である。

本技術の一側面の電子機器は、第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域とを備える撮像装置と、前記撮像装置からの信号を処理する処理部とを備える電子機器である。

本技術の一側面の撮像装置においては、第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域とが備えられる。

本技術の一側面の電子機器は、前記撮像装置を備える構成とされている。

なお、撮像装置および電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。

本開示に係る撮像装置の概略構成を示す図である。 画素と画素周辺部について説明するための図である。 第１の実施の形態における画素の断面構成例を示す図である。 画素の第１の製造工程について説明するための図である。 画素の第１の製造工程について説明するための図である。 画素の第１の製造工程について説明するための図である。 画素の第２の製造工程について説明するための図である。 画素の第２の製造工程について説明するための図である。 画素の第２の製造工程について説明するための図である。 第２の実施の形態における画素の断面構成例を示す図である。 第３の実施の形態における画素の断面構成例を示す図である。 第４の実施の形態における画素の断面構成例を示す図である。 第５の実施の形態における画素の断面構成例を示す図である。 第５の実施の形態における画素の他の断面構成例を示す図である。 第６の実施の形態における画素の断面構成例を示す図である。 第７の実施の形態における画素の断面構成例を示す図である。 第８の実施の形態における画素の断面構成例を示す図である。 電子機器の構成について説明するための図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。

＜撮像装置の概略構成例＞
図１は、本開示に係る撮像装置の概略構成を示している。

図１の撮像装置１は、半導体として例えばシリコン（Ｓｉ）を用いた半導体基板１２に、画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。

画素２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの４つのMOSトランジスタで構成される。

画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン（浮遊拡散領域）、および共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。

制御回路８は、入力クロックと、動作モードなどを指令するデータを受取、撮像装置１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。

垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線１０を選択し、選択された画素駆動配線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換領域において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。

カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling：相関２重サンプリング）およびAD変換等の信号処理を行う。

水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。

出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。

以上のように構成される撮像装置１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。

撮像装置１は、画素トランジスタが形成される半導体基板１２の表面側と反対側の裏面側から光が入射される裏面照射型のMOS型撮像装置である。

図２は、撮像装置１の平面構成例を示す図である。図２のＡは、非積層型の撮像装置１の概略構成例を示している。撮像装置１は、図２のＡに示すように、１枚の半導体基板１２を有する。この半導体基板１２には、画素アレイ部３と、画素２の駆動、その他の各種の制御を行う制御回路２１と、信号処理するためのロジック回路２２とが搭載されている。

制御回路２１とロジック回路２２は、半導体基板１２上に、画素アレイ部３の周りに設けられている。以下、適宜、画素アレイ部３の周りに設けられている制御回路２１とロジック回路２２をまとめて画素周辺部２０と記載する。

図２のＢに示した積層型の撮像装置１は、半導体基板１２－１と半導体基板１２－２の２枚の半導体基板が積層され、電気的に接続されて、１つの半導体チップとして構成されている。

図２のＢでは、半導体基板１２－１には、画素アレイ部３と制御回路２１が搭載され、半導体基板１２－２には、信号処理を行う信号処理回路を含むロジック回路２２が搭載されている。この構成の場合、画素アレイ部３の周囲には、制御回路２１が配置されているため、制御回路２１が画素周辺部２０を構成する。

＜第１の実施の形態＞
図３は、第１の実施の形態に係る画素２ａの断面構成例を示す図である。図３には、画素アレイ部３にアレイ状に配置されている画素２ａと画素周辺部２０の構成を示す。図中左側は画素アレイ部３の画素２ａを示し、図中右側は画素周辺部２０を示す。

撮像装置１は、半導体基板１２と、その表面側に形成された多層配線層と支持基板（いずれも不図示）とを備える。半導体基板１２は、例えばシリコン（Ｓｉ）で構成されている。半導体基板１２では、例えば、Ｐ型の不純物（第１の不純物）を含むＰ型半導体領域４１に、Ｎ型の不純物（第２の不純物）のＮ型半導体領域４２が画素２ａ毎に形成されることにより、フォトダイオードＰＤ(光電変換領域)が画素単位に形成されている。半導体基板１２の表裏両面に設けられているＰ型半導体領域４１は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。

なお、Ｐ型として説明する領域をＮ型とし、Ｎ型として説明する領域をＰ型とした構成とすることもでき、そのような構成とした場合、以下の説明においてＰ型をＮ型と読み替え、Ｎ型をＰ型と読み替えることで実施することができる。

図３に示すように、撮像装置１は、フォトダイオードＰＤを構成するＮ型半導体領域４２が画素２ａごとに形成された半導体基板１２に、反射防止膜６１と透明絶縁膜４６が積層されて構成される。図示はしていないが、透明絶縁膜４６上にカラーフィルタ層やオンチップレンズが積層される構成とすることもできる。

電荷蓄積領域となるＮ型半導体領域４２の上側のＰ型半導体領域４１の界面（受光面側界面）は、微細な凹凸構造を形成した凹凸領域４８により、入射光の反射を防止する反射防止膜６１が形成されている。

反射防止膜６１は、例えば、固定電荷膜および酸化膜が積層された積層構造とされ、例えば、ALD（Atomic Layer Deposition）法による高誘電率（High-k）の絶縁薄膜を用いることができる。具体的には、酸化ハフニウム（ＨｆＯ2）や、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、ＳＴＯ（Strontium Titan Oxide）などを用いることができる。図３の例では、反射防止膜６１は、酸化アルミニウム膜６２、酸化タンタル膜６３、および酸化シリコン膜６４が積層された構成とされている。

反射防止膜６１とＰ型半導体領域４１との間には、Ｐ＋型半導体領域７１が成膜されている。Ｐ＋型半導体領域７１は、Ｐ型半導体領域４１よりもＰ型の不純物濃度が高い領域である。Ｐ＋型半導体領域７１は、反射防止膜６１を構成する酸化アルミニウム膜６２の図中下側に形成された薄い層であり、Ｐ型の不純物濃度が急峻で高濃度な半導体層である。Ｐ＋型半導体領域７１は、反射防止膜６１に沿って形成されているため、反射防止膜６１と同じく、微細な凹凸構造で形成されている。

このように、フォトダイオードＰＤの光入射面側に、反射防止膜６１とＰ＋型半導体領域７１を含む層が設けられている。反射防止膜６１は、図３に示した例では３層構造とされているが、２層、または１層でも良いし、３層よりも多い層であっても良い。フォトダイオードＰＤの光入射面側に形成されている層は、少なくとも、Ｐ＋型半導体領域７１と反射防止膜６１を構成する少なくとも１層を含む構成とされている。

Ｐ＋型半導体領域７１を設けることで、光入射面側であり、反射防止膜６１が形成されている側のピニングを強化することができ、白点や暗電流の発生を抑制することができる。

反射防止膜６１に積層するように画素２ａの間に遮光膜４９が形成される。透明絶縁膜４６は、Ｐ型半導体領域４１の裏面側（光入射面側）全面に形成されている。遮光膜４９を含む透明絶縁膜４６の上側に、カラーフィルタ層が形成されているようにしても良い。例えば、Red（赤）、Green（緑）、またはBlue（青）のカラーフィルタ層が画素毎に形成されている構成としても良い。

半導体基板１２に画素２ａ同士の間を分離する画素間分離部５４（画素間分離部５４を構成するトレンチ）は、半導体基板１２を貫通した構成としても良いし、非貫通の構成であっても良い。

凹凸領域４８に形成されている凹部（以下、凹凸領域４８に形成されている複数の凹部のうちの１つの凹部を表す場合、凹部４８と記載する）は、断面視において図３に示すように三角形状で形成されている。凹部４８の深さは、Ｎ型半導体領域４２に達しない位置までであり、Ｐ型半導体領域４１内に形成されている。

凹部４８は、反射防止膜６１と透明絶縁膜４６の界面であり、遮光膜４９が形成されている面を基準とした場合に、深さ方向に窪みを有する形状であるため、凹部との記載を行う。基準となる面により、例えば、Ｎ型半導体領域４２の上面を基準となる面とした場合、凹凸領域４８には、凸形状に形成されている凸部２４８が形成されていると言い換えることもできる。ここでは、遮光膜４９が形成されている面を基準の面とし、基準の面から深さ方向に凹形状で形成されているとして凹部との記載を行う。

凹部４８を設けることで、画素２ａに入射してきた光の光路長を稼ぐことができる。画素２ａに入射してきた光は凹部４８の側面にあたり、反射し、対向した位置にある凹部４８の側面にあたり、反射し、といった反射を繰り返しながら、Ｎ型半導体領域４２（フォトダイオード）に入射される。反射が繰り返されることで、光路長が長くなるため、例えば、近赤外光のような波長が長い光であっても効率良く吸収することができる構成とすることができる。

図３に示した画素周辺部２０について説明を加える。画素周辺部２０にも、反射防止膜６１は形成されているが、凹凸形状ではなく、直線形状で形成されている。画素周辺部２０には、Ｐ＋型半導体領域７１に該当する領域は形成されていない。

画素周辺部２０にもＰ＋型半導体領域７１を設けた構成とした場合、画素周辺部２０に設けられている回路特性を悪化させる可能性がある。画素周辺部２０の領域には、Ｐ＋型半導体領域７１を設けない構成とすることで、画素周辺部２０に形成されている回路特性を悪化させるようなこと防ぐことができる。

画素２ａの凹凸領域４８にＰ＋型半導体領域７１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。

＜画素の第１の製造工程について＞
図３に示した画素２ａの第１の製造工程に関して、図４乃至６を参照して説明する。

工程Ｓ１１において、半導体基板１２のＰ型半導体領域４１内に、Ｎ型半導体領域４２が形成され、画素間分離部５４となる領域のトレンチ内に酸化膜１０１が充填された半導体基板１２が用意される。

工程Ｓ１２において、半導体基板１２が薄肉化される。薄肉化の際に、選択比の違いにより、酸化膜１０１の部分はリセスされる。

工程Ｓ１３において、凹凸領域４８が形成される。凹凸領域４８は、例えばハードマスクが形成され、凹部として形成したい部分を開口するドライエッチングによる加工がハードマスクに対して行われ、アルカリウェット加工が行われることで、凹部となる部分が形成される。このとき、凹凸領域４８は、画素アレイ部３の領域に形成され、画素周辺部２０には形成されないような加工が行われる。

工程Ｓ１４において、画素間分離部５４となるトレンチ内に充填されていた酸化膜１０１が除去される。このとき、トレンチの側壁には、トレンチの保護膜として酸化膜１０１の一部が残される。

工程Ｓ１５（図５）において、半導体基板１２上に、ＳｉＯ２膜８１が成膜される。画素間分離部５４となるトレンチ内にもＳｉＯ２膜８１は充填される。

工程Ｓ１６において、画素周辺部２０に成膜されているＳｉＯ２膜８１上に、レジスト１０３が成膜される。レジスト１０３の成膜後、レジスト１０３が成膜された領域以外の領域にあるＳｉＯ２膜８１が除去される。

すなわち、画素アレイ部３に成膜されていたＳｉＯ２膜８１が除去される。画素間分離部５４となるトレンチ内のＳｉＯ２膜８１と、一部残されていた酸化膜１０１も除去される。ＳｉＯ２膜８１が除去された後、レジスト１０３は除去される。

工程Ｓ１７において、Ｐ＋型半導体領域７１が成膜される。酸化膜上（ＳｉＯ２膜８１上）には、選択的に成長しない条件で、Ｐ＋型半導体領域７１が形成されることで、凹凸領域４８上には形成され、ＳｉＯ２膜８１上には形成されないように加工することができる。Ｐ＋型半導体領域７１は、画素間分離部５４となるトレンチ内の側壁にも形成される。

工程Ｓ１８（図６）において、酸化アルミニウム膜６２が成膜される。酸化アルミニウム膜６２は、凹凸領域４８に形成されたＰ＋型半導体領域７１上、画素周辺部２０のＳｉＯ２膜８１上、および画素間分離部５４となるトレンチの側壁に成膜される。

工程Ｓ１９において、酸化アルミニウム膜６２上に、酸化タンタル膜６３が成膜される。酸化タンタル膜６３上に、酸化シリコン膜６４が成膜される。このようにして、反射防止膜６１が形成される。

酸化シリコン膜６４は、画素間分離部５４となるトレンチ内にも充填される。画素間分離部５４上に、遮光膜４９が形成されたあと、透明絶縁膜４６が成膜されることで、図３に示した構造を有する画素２ａと画素周辺部２０を含む撮像装置１が製造される。

＜画素の第２の製造工程について＞
図３に示した画素２ａの第２の製造工程に関して、図７乃至９を参照して説明する。

工程Ｓ３１において、半導体基板１２のＰ型半導体領域４１内に、Ｎ型半導体領域４２が形成され、画素間分離部５４となる領域に酸化膜１０１が充填された半導体基板１２が用意される。工程Ｓ３２において、半導体基板１２が薄肉化される。工程Ｓ３３において、凹凸領域４８が形成される。工程Ｓ３１乃至Ｓ３３は、工程Ｓ１１乃至Ｓ１３（図４）と同様に行われる。

工程Ｓ３４において、半導体基板１２上に、ＳｉＯ２膜８１が成膜される。画素間分離部５４には酸化膜１０１が充填されている状態で、ＳｉＯ２膜８１が成膜されるため、酸化膜１０１上にも、ＳｉＯ２膜８１が成膜される。

工程Ｓ３５（図８）において、画素周辺部２０に成膜されているＳｉＯ２膜８１上にレジスト１０３が成膜される。レジスト１０３が成膜された領域以外の領域、すなわち画素アレイ部３の領域に成膜されているＳｉＯ２膜８１は、除去される。ＳｉＯ２膜８１が除去された後、レジスト１０３も除去される。

工程Ｓ３６において、Ｐ＋型半導体領域７１が成膜される。酸化膜１０１上には、選択的に成長しない条件で、Ｐ＋型半導体領域７１を形成することで、凹凸領域４８上には形成され、酸化膜１０１上には形成されないようにすることができる。

Ｐ＋型半導体領域７１は、ＳｉＯ２膜８１上にも成膜されないため、画素周辺部２０にはＰ＋型半導体領域７１は成膜されないようにすることができる。画素間分離部５４には酸化膜１０１が充填されているため、画素間分離部５４のトレンチ内の側壁のうち、酸化膜１０１がない側壁（薄肉化時のリセスにより酸化膜１０１が除去された部分）にＰ＋型半導体領域７１が成膜される。

工程Ｓ３７において、画素間分離部５４となる領域（トレンチ）内に充填されていた酸化膜１０１が除去される。第２の製造工程によると、トレンチの側壁の一部のみにＰ＋型半導体領域７１が形成される。

工程Ｓ３８（図９）において、酸化アルミニウム膜６２が成膜される。酸化アルミニウム膜６２は、凹凸領域４８に形成されたＰ＋型半導体領域７１上、画素周辺部２０のＳｉＯ２膜８１上、画素間分離部５４となるトレンチの側壁に成膜される。

酸化アルミニウム膜６２上に、酸化タンタル膜６３が成膜される。さらに酸化タンタル膜６３上に、酸化シリコン膜６４が成膜される。このようにして、反射防止膜６１が形成される。酸化シリコン膜６４は、画素間分離部５４となるトレンチ内にも充填される。

工程Ｓ３９において、画素間分離部５４上に、遮光膜４９が形成される。遮光膜４９が形成されたあと、透明絶縁膜４６が成膜されることで、図３に示した構造を有する画素２ａと画素周辺部２０を含む撮像装置１が製造される。

ただし、第２の製造工程にて製造される画素２ａは、図９の工程Ｓ３９のところに示したように、画素間分離部５４の側壁のうちの一部にＰ＋型半導体領域７１が形成されている構成となる。

このような構成であっても、画素２ａの凹凸領域４８にＰ＋型半導体領域７１が設けられていることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。また画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とされているため、回路特性が悪化するようなことを防ぐことができる。

＜第２の実施の形態＞
図１０は、第２の実施の形態に係る画素２ｂの断面構成例を示す図である。図１０に示した画素２ｂのうち、第１の実施の形態における画素２ａと同一の部分には同一の符号を付し、その説明は適宜省略する。図１０乃至図１２には、第２の製造工程で製造された画素２を図示する。

図１０に示した第２の実施の形態における画素２ｂは、光電変換領域を構成するＮ型半導体領域２０１が、凹凸領域４８のところまで形成されている点が、図３に示した第１の実施の形態における画素２ａと異なり、他の部分は同一である。

再度図３を参照するに、第１の実施の形態における画素２ａは、Ｎ型半導体領域４２が、Ｐ型半導体領域４１に囲まれた構成とされ、凹凸領域４８は、Ｐ型半導体領域４１に形成されている。

図１０に示した第２の実施の形態における画素２ｂは、Ｎ型半導体領域４２の凹凸領域４８がある側は、Ｐ型半導体領域４１がなく、図中左側、右側、および下側の３辺がＰ型半導体領域４１に囲まれている構成とされている。また凹凸領域４８は、Ｎ型半導体領域４２に形成されている。

画素２ｂは、反射防止膜６１とＮ型半導体領域４２との間にＰ＋型半導体領域７１を備える。画素２ｂにおいても、画素周辺部２０には、Ｐ＋型半導体領域７１は形成されていない。

画素２ｂの凹凸領域４８にＰ＋型半導体領域７１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。

第２の実施の形態における画素２ｂは、上述した第１の製造工程または第２の製造工程を適用することで製造することができる。第１の製造工程を適用した場合、工程Ｓ１１（図４）において、第２の製造工程を適用した場合、工程Ｓ３１（図７）において、半導体基板１２内に形成されているＮ型半導体領域２０１が、凹凸領域４８となる領域まで形成されている半導体基板１２が用意される工程が異なり、後の工程は同様に行われることで製造することができる。

＜第３の実施の形態＞
図１１は、第３の実施の形態に係る画素２ｃの断面構成例を示す図である。図１１に示した画素２ｃのうち、第１の実施の形態における画素２ａと同一の部分には同一の符号を付し、その説明は適宜省略する。

図１１に示した第３の実施の形態における画素２ｃは、反射防止膜６１の形状が凹凸形状の凹凸領域４８に形成されているのではなく、平坦な形状の平坦領域２２１に形成されている点が、図３に示した第１の実施の形態における画素２ａと異なり、他の部分は同様である。

再度図３を参照するに、第１の実施の形態における画素２ａは、反射防止膜６１が凹凸領域４８に凹凸形状で形成されている。図１１に示した第３の実施の形態における画素２ｃは、反射防止膜６１が、平坦領域２２１に、平坦な形状（直線形状）で形成されている。

画素２ｃは、反射防止膜６１とＰ型半導体領域４１との間にＰ＋型半導体領域７１を備える。画素２ｃにおいても、画素周辺部２０には、Ｐ＋型半導体領域７１は形成されていない。

画素２ｃの反射防止膜６１とＰ型半導体領域４１との間にＰ＋型半導体領域７１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。

第３の実施の形態における画素２ｃは、上述した第１の製造工程または第２の製造工程を適用することで製造することができる。第１の製造工程を適用した場合、工程Ｓ１３（図４）において、第２の製造工程を適用した場合、工程Ｓ３３（図７）において、凹凸領域４８を形成する工程を省略する点が異なり、他の工程は同様に行われることで製造することができる。

＜第４の実施の形態＞
図１２は、第４の実施の形態に係る画素２ｄの断面構成例を示す図である。図１２に示した画素２ｄのうち、図１１に示した第３の実施の形態における画素２ｃと同一の部分には同一の符号を付し、その説明は適宜省略する。

図１２に示した第４の実施の形態における画素２ｄは、光電変換領域を構成するＮ型半導体領域２０１が、平坦領域２２１のところまで形成されている点が、図１１に示した第３の実施の形態における画素２ｃと異なり、他の部分は同一である。

再度図１１を参照するに、第３の実施の形態における画素２ｃは、Ｎ型半導体領域４２が、Ｐ型半導体領域４１に囲まれた構成とされ、平坦領域２２１に形成されている反射防止膜６１は、Ｐ型半導体領域４１に形成されている。

図１２に示した第４の実施の形態における画素２ｄは、Ｎ型半導体領域４２の平坦領域２２１がある側は、Ｐ型半導体領域４１がなく、図中左側、右側、および下側の３辺がＰ型半導体領域４１に囲まれている構成とされている。また平坦領域２２１に形成されている反射防止膜６１は、Ｎ型半導体領域２０１に形成されている。

画素２ｄは、反射防止膜６１とＮ型半導体領域４２との間にＰ＋型半導体領域７１を備える。画素２ｄにおいても、画素周辺部２０には、Ｐ＋型半導体領域７１は形成されていない。

画素２ｄの反射防止膜６１とＰ型半導体領域４１との間にＰ＋型半導体領域７１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。

第４の実施の形態における画素２ｄは、上述した第１の製造工程または第２の製造工程を適用することで製造することができる。第１の製造工程を適用した場合、工程Ｓ１１（図４）において、第２の製造工程を適用した場合、工程Ｓ３１（図７）において、半導体基板１２内に形成されているＮ型半導体領域２０１が、平坦領域２２１となる領域まで形成されている半導体基板１２が用意される。また第１の製造工程を適用した場合、工程Ｓ１３（図４）において、第２の製造工程を適用した場合、工程Ｓ３３（図７）において、凹凸領域４８を形成する工程が省略され、他の工程は同様に行われることで製造することができる。

＜第５の実施の形態＞
図１３は、第５の実施の形態に係る画素２ｅの断面構成例を示す図である。図１３には、画素アレイ部３にアレイ状に配置されている画素２ｅと画素周辺部２０の構成を示す。図中左側は画素アレイ部３の画素２ｅを示し、図中右側は画素周辺部２０を示す。

半導体基板２４０は、例えばシリコン（Ｓｉ）で構成されている。半導体基板２４０では、例えば、Ｐ型半導体領域２４１に、Ｎ型半導体領域２４２が画素２ｅ毎に形成されることにより、フォトダイオードＰＤ(光電変換領域)が画素単位に形成されている。半導体基板２４０の表裏両面に設けられているＰ型半導体領域２４１は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。

図１３に示すように、撮像装置１は、フォトダイオードＰＤを構成するＮ型半導体領域２４２が画素２ｅごとに形成された半導体基板２４０に、Ｐ＋型半導体領域２５１、酸化シリコン膜２５２、および透明絶縁膜２５３が積層されて構成される。

電荷蓄積領域となるＮ型半導体領域２４２の上側のＰ型半導体領域２４１の界面（受光面側界面）は、微細な凹凸構造を形成した酸化シリコン膜２５２が形成され、入射光の反射を防止する反射防止膜として機能する。

酸化シリコン膜２５２とＰ型半導体領域２４１との間には、Ｐ＋型半導体領域２５１が成膜されている。Ｐ＋型半導体領域２５１は、Ｐ型半導体領域２４１よりもＰ型の不純物濃度が高い領域である。Ｐ＋型半導体領域２５１は、酸化シリコン膜２５２の図中下側に形成された薄い層であり、Ｐ型の不純物濃度が急峻で高濃度な半導体層である。Ｐ＋型半導体領域２５１は、微細な凹凸形状の凹凸領域２４８に形成されている酸化シリコン膜２５２に沿って形成されているため、酸化シリコン膜２５２と同じく、微細な凹凸構造で形成されている。

Ｐ＋型半導体領域２５１を設けることで、光入射面側であり、酸化シリコン膜２５２が形成されている側のピニングを強化することができ、白点や暗電流の発生を抑制することができる。

酸化シリコン膜２５２に積層するように画素２ｅの間に遮光膜２４９が形成される。透明絶縁膜２５３は、Ｐ型半導体領域２４１の裏面側（光入射面側）全面に形成されている。遮光膜２４９を含む透明絶縁膜２５３の上側に、カラーフィルタ層が形成されているようにしても良い。例えば、Red（赤）、Green（緑）、またはBlue（青）のカラーフィルタ層が画素毎に形成されている構成としても良い。カラーフィルタ層上にオンチップレンズを積層した構成としても良い。

図１３に示した画素２ｅは、半導体基板２４０に画素２ｅ同士の間を分離する画素間分離部２４５が形成されている画素間分離部２４５（画素間分離部２４５を構成するトレンチ）は、半導体基板２４０を貫通した構成としても良いし、非貫通の構成であっても良い。

図１３に示した画素２ｅは、反射防止膜として酸化シリコン膜２５２を有する。上述した図３に示した第１の実施の形態における画素２ａは、反射防止膜６１として、酸化アルミニウム膜６２、酸化タンタル膜６３、および酸化シリコン膜６４が積層された構成を有する。

酸化アルミニウム膜６２は、ＵＶ（紫外線）光によりダメージを受ける可能性があり、ピニング膜としての機能が低下してしまう可能性がある。酸化タンタル膜６３は、ＵＶ光の波長領域では光を吸収してしまう可能性があり、フォトダイオードＰＤに届く光が少なくなってしまう可能性がある。このようなことから、撮像装置１を、ＵＶ光を扱うセンサなどに適用した場合、デバイス特性、例えば暗電流が悪化してしまう可能性がある。

図１３に示した画素２ｅは、酸化アルミニウム膜６２を有さないため、ＵＶ光によりダメージを低減させることができる。画素２ｅは、酸化タンタル膜６３を有さないため、ＵＶ光の波長領域の光であっても、減衰してしまうようなことを抑制し、フォトダイオードＰＤに光を届けることができる。また、画素２ｅは、Ｐ＋型半導体領域２５１を有するため、ピニングの機能が低下するようなことを防ぐことができる。このようなことから、画素２ｅにおいては、デバイス特性が悪化するようなことを抑制することができる。

画素２ｅは、ＵＶ光を扱うＵＶセンサに適用することができる。

図１３に示した画素周辺部２０について説明を加える。画素周辺部２０にも、酸化シリコン膜２５２が形成されているが、凹凸形状ではなく、直線形状で形成されている。画素周辺部２０には、Ｐ＋型半導体領域２５１に該当する領域は形成されていない。画素周辺部２０のところにもＰ＋型半導体領域２５１を形成した構成とした場合、画素周辺部２０に形成されている回路特性を悪化させる可能性がある。画素周辺部２０のところには、Ｐ＋型半導体領域２５１を形成しない構成とすることで、画素周辺部２０に形成されている回路特性を悪化させるようなこと防ぐことができる。

＜第５の実施の形態における画素の製造について＞
図１３に示した画素２ｅの製造工程に関して説明を加える。画素２ｅは、図４乃至図６を参照して説明した第１の製造工程、または図７乃至図９を参照して説明した第２の製造工程を適用して製造することができる。

画素２ｅを、第１の製造工程を適用して製造する場合、工程Ｓ１７（図５）でＰ＋型半導体領域２５１（図５ではＰ＋型半導体領域７１）を形成した後、工程Ｓ１８，Ｓ１９（図６）に該当する処理として、酸化シリコン膜２５２を成膜し、遮光膜２４９を形成し、透明絶縁膜２５３を成膜することで製造することができる。

画素２ｅを、第２の製造工程を適用して製造する場合、工程Ｓ３７（図８）でＰ＋型半導体領域２５１（図８ではＰ＋型半導体領域７１）を形成した後、工程Ｓ３８，Ｓ３９（図９）に該当する処理として、酸化シリコン膜２５２を成膜し、遮光膜２４９を形成し、透明絶縁膜２５３を成膜することで製造することができる。

第２の製造工程を適用して画素２ｅを製造した場合、図１４に示すように、Ｐ＋型半導体領域２５１は、画素間分離部２４５の側壁の一部、図１４では上側にのみ成膜された構成となる。

図１４に示した画素２ｅのような構成であっても、画素２ｅの凹凸領域２４８にＰ＋型半導体領域２５１が設けられていることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。また画素周辺部２０にはＰ＋型半導体領域２５１を設けない構成とされているため、回路特性が悪化するようなことを防ぐことができる。

＜第６の実施の形態＞
図１５は、第６の実施の形態に係る画素２ｆの断面構成例を示す図である。図１５に示した画素２ｆのうち、第５の実施の形態における画素２ｅ（図１３）と同一の部分には同一の符号を付し、その説明は適宜省略する。

図１５に示した第６の実施の形態における画素２ｆは、光電変換領域を構成するＮ型半導体領域３０１が、凹凸領域２４８のところまで形成されている点が、図１３に示した第５の実施の形態における画素２ｅと異なり、他の部分は同一である。

再度図１３を参照するに、第５の実施の形態における画素２ｅは、Ｎ型半導体領域２４２が、Ｐ型半導体領域２４１に囲まれた構成とされ、凹凸領域２４８が、Ｐ型半導体領域２４１に形成されている。

図１５に示した第６の実施の形態における画素２ｆは、Ｎ型半導体領域２４２の凹凸領域２４８がある側は、Ｐ型半導体領域２４１がなく、図中左側、右側、および下側の３辺がＰ型半導体領域２４１に囲まれている構成とされている。また凹凸領域２４８は、Ｎ型半導体領域２４２に形成されている。

画素２ｆは、酸化シリコン膜２５２とＮ型半導体領域３０１との間にＰ＋型半導体領域２５１を備える。画素２ｆにおいても、画素周辺部２０には、Ｐ＋型半導体領域２５１は形成されていない。

画素２ｆの凹凸領域２４８にＰ＋型半導体領域２５１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域２５１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。

＜第７の実施の形態＞
図１６は、第７の実施の形態に係る画素２ｇの断面構成例を示す図である。図１６に示した画素２ｇのうち、第５の実施の形態における画素２ｅ（図１３）と同一の部分には同一の符号を付し、その説明は適宜省略する。

図１６に示した第７の実施の形態における画素２ｇは、酸化シリコン膜２５２が凹凸形状ではなく、平坦な形状の平坦領域３２１に形成されている点が、図１３に示した第５の実施の形態における画素２ｅと異なり、他の部分は同一である。

再度図１３を参照するに、第５の実施の形態における画素２ｅは、酸化シリコン膜２５２は凹凸領域２４８に凹凸形状で形成されている。図１６に示した第７の実施の形態における画素２ｇは、酸化シリコン膜２５２が、平坦領域３２１に平坦な形状（直線形状）で形成されている。

画素２ｇは、酸化シリコン膜２５２とＰ型半導体領域２４１との間にＰ＋型半導体領域２５１を備える。画素２ｇにおいても、画素周辺部２０には、Ｐ＋型半導体領域２５１は形成されていない。

画素２ｇの酸化シリコン膜２５２とＰ型半導体領域２４１との間にＰ＋型半導体領域２５１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域２５１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。

＜第８の実施の形態＞
図１７は、第８の実施の形態に係る画素２ｈの断面構成例を示す図である。図１７に示した画素２ｈのうち、図１６に示した第７の実施の形態における画素２ｇと同一の部分には同一の符号を付し、その説明は適宜省略する。

図１７に示した第８の実施の形態における画素２ｈは、光電変換領域を構成するＮ型半導体領域３０１が、平坦領域３２１のところまで形成されている点が、図１６に示した第７の実施の形態における画素２ｇと異なり、他の部分は同一である。

再度図１６を参照するに、第７の実施の形態における画素２ｇは、Ｎ型半導体領域２４２が、Ｐ型半導体領域２４１に囲まれた構成とされ、平坦領域３２１は、Ｐ型半導体領域２４１に形成されている。

図１７に示した第８の実施の形態における画素２ｈは、Ｎ型半導体領域３０１の平坦領域３２１がある側は、Ｐ型半導体領域２４１がなく、図中左側、右側、および下側の３辺がＰ型半導体領域２４１に囲まれている構成とされている。また平坦領域３２１に形成されている酸化シリコン膜２５２は、Ｎ型半導体領域２４２に形成されている。

画素２ｈは、酸化シリコン膜２５２とＮ型半導体領域４２との間にＰ＋型半導体領域２５１を備える。画素２ｈにおいても、画素周辺部２０には、Ｐ＋型半導体領域２５１は形成されていない。

画素２ｈの酸化シリコン膜２５２とＰ型半導体領域２４１との間にＰ＋型半導体領域２５１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域２５１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。

＜電子機器への適用例＞
本技術は、撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機など、画像取込部（光電変換部）に撮像素子を用いる電子機器全般に対して適用可能である。撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図１８は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

図１８の撮像素子１０００は、レンズ群などからなる光学部１００１、図１の撮像装置１の構成が採用される撮像素子（撮像デバイス）１００２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路１００３を備える。撮像素子１０００は、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８も備える。DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７および電源部１００８は、バスライン１００９を介して相互に接続されている。

光学部１００１は、被写体からの入射光（像光）を取り込んで撮像素子１００２の撮像面上に結像する。撮像素子１００２は、光学部１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１００２として、図１の撮像装置１を用いることができる。

表示部１００５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、撮像素子１００２で撮像された動画または静止画を表示する。記録部１００６は、撮像素子１００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。

操作部１００７は、ユーザによる操作の下に、撮像素子１０００が持つ様々な機能について操作指令を発する。電源部１００８は、DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６および操作部１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２０は、撮像部１２０３１の設置位置の例を示す図である。

図２０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。
（１）
第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、
前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域と
を備える撮像装置。
（２）
前記光電変換領域がアレイ状に配置されている画素アレイ部と、
前記画素アレイ部からの信号を処理する処理部が配置されている画素周辺部と
をさらに備え、
前記画素周辺部には、前記第１の層を含まない層領域が設けられている
前記（１）に記載の撮像装置。
（３）
前記層領域は、凹凸を有する形状である
前記（１）または（２）に記載の撮像装置。
（４）
前記層領域は、平坦な形状である
前記（１）または（２）に記載の撮像装置。
（５）
前記第２の層は、酸化シリコンを材料とする層である
前記（１）乃至（４）のいずれかに記載の撮像装置。
（６）
前記層領域は、酸化シリコン、酸化アルミニウム、酸化タンタルをそれぞれ材料とする層を含む
前記（１）乃至（４）のいずれかに記載の撮像装置。
（７）
前記層領域は、前記第１の半導体領域に形成されている
前記（１）乃至（６）のいずれかに記載の撮像装置。
（８）
前記層領域は、前記第２の半導体領域に形成されている
前記（１）乃至（６）のいずれかに記載の撮像装置。
（９）
前記第１の不純物は、Ｎ型の不純物であり、前記第２の不純物は、Ｐ型の不純物であるか、または前記第１の不純物は、Ｐ型の不純物であり、前記第２の不純物は、Ｎ型の不純物である
前記（１）乃至（８）のいずれかに記載の撮像装置。
（１０）
第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、
前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域と
を備える撮像装置と、
前記撮像装置からの信号を処理する処理部と
を備える電子機器。

１ 撮像装置， ２ 画素， ３ 画素アレイ部， ４ 垂直駆動回路， ５ カラム信号処理回路， ６ 水平駆動回路， ７ 出力回路， ８ 制御回路， ９ 垂直信号線， １０ 画素駆動配線， １１ 水平信号線， １２ 半導体基板， １３ 入出力端子， ２０ 画素周辺部， ２１ 制御回路， ２２ ロジック回路， ４１ Ｐ型半導体領域， ４２ Ｎ型半導体領域， ４６ 透明絶縁膜， ４８ 凹凸領域， ４９ 遮光膜， ５４ 画素間分離部， ６１ 反射防止膜， ６２ 酸化アルミニウム膜， ６３ 酸化タンタル膜， ６４ 酸化シリコン膜， ７１ 型半導体領域， ８１ ＳｉＯ２膜， １０１ 酸化膜， １０３ レジスト， ２０１ Ｎ型半導体領域， ２２１ 平坦領域， ２４０ 半導体基板， ２４１ Ｐ型半導体領域， ２４２ Ｎ型半導体領域， ２４５ 画素間分離部， ２４８ 凹凸領域， ２４９ 遮光膜， ２５１ 型半導体領域， ２５２ 酸化シリコン膜， ２５３ 透明絶縁膜， ３０１ Ｎ型半導体領域， ３２１ 平坦領域

Claims (10)

1. 第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、
   前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域と
   を備える撮像装置。
2. 前記光電変換領域がアレイ状に配置されている画素アレイ部と、
   前記画素アレイ部からの信号を処理する処理部が配置されている画素周辺部と
   をさらに備え、
   前記画素周辺部には、前記第１の層を含まない層領域が設けられている
   請求項１に記載の撮像装置。
3. 前記層領域は、凹凸を有する形状である
   請求項１に記載の撮像装置。
4. 前記層領域は、平坦な形状である
   請求項１に記載の撮像装置。
5. 前記第２の層は、酸化シリコンを材料とする層である
   請求項１に記載の撮像装置。
6. 前記層領域は、酸化シリコン、酸化アルミニウム、酸化タンタルをそれぞれ材料とする層を含む
   請求項１に記載の撮像装置。
7. 前記層領域は、前記第１の半導体領域に形成されている
   請求項１に記載の撮像装置。
8. 前記層領域は、前記第２の半導体領域に形成されている
   請求項１に記載の撮像装置。
9. 前記第１の不純物は、Ｎ型の不純物であり、前記第２の不純物は、Ｐ型の不純物であるか、または前記第１の不純物は、Ｐ型の不純物であり、前記第２の不純物は、Ｎ型の不純物である
   請求項１に記載の撮像装置。
10. 第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、
    前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域と
    を備える撮像装置と、
    前記撮像装置からの信号を処理する処理部と
    を備える電子機器。

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