JP2023087329A

JP2023087329A - wiring board

Info

Publication number: JP2023087329A
Application number: JP2021201645A
Authority: JP
Inventors: 大輝林; Daiki Hayashi; 悟川合; Satoru Kawai
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2021-12-13
Filing date: 2021-12-13
Publication date: 2023-06-23

Abstract

To improve the electrical properties of a wiring board.SOLUTION: A wiring board 1 according to an embodiment includes a first insulating layer 11, a conductor pad 21p formed on the first insulating layer 11, a second insulating layer 12 covering the conductor pad 21p and the first insulating layer 11, and a bump 100 formed on the conductor pad 21p and protruding upward from the second insulating layer 12 through the second insulating layer 12. The bump 100 includes a base layer 101 bonded to the conductor pad 21p, and a base surface layer 102 formed on the base layer 101, and the top surface of the base surface layer 102 has irregularities, and the surface area of the top surface of the base surface layer 102 is 1.5 times or more and less than 3.0 times the projected area of the base surface layer 102 on a plane perpendicular to the thickness direction of the wiring board 1.SELECTED DRAWING: Figure 1

Description

本発明はバンプを備える配線基板に関する。 The present invention relates to a wiring board having bumps.

特許文献１には、メタルポストを備えた基板が開示されている。ソルダーレジストの開口から露出する接続パッド上に、メタルポストが形成されている。メタルポストの上面に例えばニッケル層である表面処理層が形成され、メタルポスト及び表面処理層は、ソルダーバンプに覆われている。 Patent Literature 1 discloses a substrate provided with metal posts. A metal post is formed on the connection pad exposed through the opening of the solder resist. A surface treatment layer such as a nickel layer is formed on the upper surface of the metal post, and the metal post and the surface treatment layer are covered with solder bumps.

特開２０１０－１２９９９６号公報JP 2010-129996 A

特許文献１に開示されている基板においては、メタルポストと表面処理層とソルダーバンプとによって構成される構造の、表面処理層とソルダーバンプとの界面における電気抵抗が、搬送される電気信号に対して適切でない場合があると考えられる。メタルポストを介した電気信号の搬送にとって望ましくない場合があると考えられる。 In the substrate disclosed in Patent Document 1, the electrical resistance at the interface between the surface treatment layer and the solder bumps in the structure composed of the metal posts, the surface treatment layer, and the solder bumps is different from the electric signal to be conveyed. It is considered that there are cases where it is not appropriate for It is believed that it may not be desirable for the transport of electrical signals through metal posts.

本発明の配線基板は、第１絶縁層と、前記第１絶縁層上に形成された導体パッドと、前記導体パッド及び前記第１絶縁層を被覆する第２絶縁層と、前記導体パッド上に形成され前記第２絶縁層を貫通して前記第２絶縁層の上側に突出するバンプと、を備えている。前記バンプは、前記導体パッドに接合するベース層と、前記ベース層上に形成されるベース表面層と、を有し、前記ベース表面層の上面は凹凸を有しており、前記ベース表面層の上面の表面積は、前記配線基板の厚さ方向に直交する平面に前記ベース表面層が投影された面積に対して、１．５倍以上、且つ、３．０倍未満である。 A wiring board of the present invention comprises a first insulating layer, a conductor pad formed on the first insulating layer, a second insulating layer covering the conductor pad and the first insulating layer, and a conductor on the conductor pad. a bump formed to penetrate the second insulating layer and protrude above the second insulating layer. The bump has a base layer bonded to the conductor pad, and a base surface layer formed on the base layer. The surface area of the upper surface is 1.5 times or more and less than 3.0 times the area of the base surface layer projected onto a plane orthogonal to the thickness direction of the wiring board.

本発明の実施形態によれば、例えばはんだ等の接続部材と接合されるバンプの上面における電気抵抗は比較的小さく抑制され得る。従って、電気信号が、バンプを介して良好に搬送され得る。 According to the embodiments of the present invention, the electrical resistance on the upper surface of the bump that is joined with the connecting member such as solder can be suppressed to a relatively low level. Therefore, electrical signals can be well carried through the bumps.

本発明の一実施形態の配線基板の一例を示す断面図である。1 is a cross-sectional view showing an example of a wiring board according to one embodiment of the present invention; FIG. 図１の断面図における部分拡大図である。FIG. 2 is a partially enlarged view of the cross-sectional view of FIG. 1; 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG. 図１に示される配線基板の製造方法の一例を示す図である。1. It is a figure which shows an example of the manufacturing method of the wiring board shown by FIG.

次に、図面を参照しながら本発明の一実施形態である配線基板について説明する。なお、以下、参照される図面においては、各構成要素の大きさの正確な比率を示すことは意図されておらず、本発明の特徴が理解され易いように描かれている。図１には、本実施形態の配線基板の一例である配線基板１の断面が部分的に示されている。配線基板１は、交互に積層される絶縁層及び導体層で形成されており、図１にはその一部の絶縁層１０、１１、１２及び導体層２０、２１が示されている。 Next, a wiring board that is an embodiment of the present invention will be described with reference to the drawings. It should be noted that the drawings referred to hereinafter are not intended to show the exact proportions of the sizes of the constituent elements, but are drawn so that the features of the present invention can be easily understood. FIG. 1 partially shows a cross section of a wiring board 1 that is an example of the wiring board of the present embodiment. The wiring board 1 is formed of insulating layers and conductor layers that are alternately laminated, and FIG.

図示される配線基板１の面Ｆは、配線基板１の厚さ方向に対して直交する方向に延在する２つの面のうちの一方の面である。一方の面Ｆは、半導体素子などの外部の電子部品が搭載される部品搭載面として形成されている。配線基板１の、部品搭載面Ｆと反対側の面（図示せず）は、電子機器のマザーボードや、積層構造を有する半導体装置のパッケージ基板などとの接続に用いられる接続面として形成され得る。図１に示される、配線基板１の部品搭載面Ｆは、絶縁層１２、及び、絶縁層１２の開口１２ａ内を充填するとともに絶縁層１２から突出する形状を有するバンプ１００の表面から構成されている。 The illustrated surface F of the wiring board 1 is one of two surfaces extending in a direction orthogonal to the thickness direction of the wiring board 1 . One surface F is formed as a component mounting surface on which external electronic components such as semiconductor elements are mounted. A surface (not shown) of the wiring board 1 opposite to the component mounting surface F can be formed as a connection surface used for connection with a mother board of an electronic device, a package substrate of a semiconductor device having a laminated structure, or the like. The component mounting surface F of the wiring board 1 shown in FIG. there is

図１では、配線基板１が有する複数の絶縁層のうち、部品搭載面Ｆに近い側の、絶縁層１２、絶縁層１２の直下の絶縁層１１、及び絶縁層１１の下側の２層の絶縁層１０が図示されている。また、配線基板１が有する複数の導体層のうち、部品搭載面Ｆに近い側の、３層の導体層２１、２０が図示されている。なお、配線基板１を構成する絶縁層のうち、部品搭載面Ｆを構成する絶縁層１２は第２絶縁層１２とも称され、第２絶縁層１２の直下の絶縁層１１は第１絶縁層１１とも称される。また、配線基板１を構成する導体層の内、部品搭載面Ｆに最も近い導体層２１は第１導体層２１とも称される。 In FIG. 1, among the plurality of insulating layers that the wiring board 1 has, two layers of the insulating layer 12 on the side closer to the component mounting surface F, the insulating layer 11 immediately below the insulating layer 12, and the lower side of the insulating layer 11 are shown. An insulating layer 10 is shown. Also, among the plurality of conductor layers of the wiring board 1, three conductor layers 21 and 20 on the side closer to the component mounting surface F are illustrated. Among the insulating layers forming the wiring board 1, the insulating layer 12 forming the component mounting surface F is also referred to as the second insulating layer 12, and the insulating layer 11 immediately below the second insulating layer 12 is the first insulating layer 11. Also called Among the conductor layers constituting the wiring board 1 , the conductor layer 21 closest to the component mounting surface F is also called the first conductor layer 21 .

実施形態の配線基板は、１又は２層以上の絶縁層、及び、１又は２層以上の導体層を有しており、その数は特に限定されない。実施形態の配線基板は、少なくとも第１絶縁層１１、第１導体層２１、第２絶縁層１２、及びバンプ１００を有していればよい。 The wiring board of the embodiment has one or more insulating layers and one or more conductor layers, and the number is not particularly limited. The wiring board of the embodiment should have at least the first insulating layer 11 , the first conductor layer 21 , the second insulating layer 12 and the bumps 100 .

導体層２０、２１は絶縁層１０、１１に接して形成されており、任意の導体パターンを有し得る。導体層２０、２１は、絶縁層１０、１１に形成されているビア導体１３を介して絶縁層１０、１１の反対側の導体層２０、２１と電気的に接続され得る。各ビア導体１３は部品搭載面Ｆから反対側に向かって縮径するテーパー形状を有しているが、ビア導体１３の形状はこれに限定されない。ビア導体１３の形状は、部品搭載面Ｆに向かって縮径する形状であってもよく、また、絶縁層１０、１１の厚さ方向において同径で導体層２０、２１に対して略直交する円柱形状に形成されてもよい。なお、便宜上、「縮径」、「円柱」という文言が用いられているが、ビア導体１３の開口形状は必ずしも円形に限定されない。「縮径」は、単に、ビア導体１３の水平断面における外周上の最長の２点間の距離が小さくなることを意味している。 The conductor layers 20, 21 are formed in contact with the insulating layers 10, 11 and may have arbitrary conductor patterns. Conductive layers 20 and 21 can be electrically connected to conductive layers 20 and 21 on opposite sides of insulating layers 10 and 11 via via conductors 13 formed in insulating layers 10 and 11 . Each via conductor 13 has a tapered shape that decreases in diameter from the component mounting surface F toward the opposite side, but the shape of the via conductor 13 is not limited to this. The shape of the via conductor 13 may be a shape that decreases in diameter toward the component mounting surface F, and has the same diameter in the thickness direction of the insulating layers 10 and 11 and is substantially orthogonal to the conductor layers 20 and 21 . It may be formed in a cylindrical shape. For the sake of convenience, the terms "reduced diameter" and "cylinder" are used, but the shape of the opening of via conductor 13 is not necessarily limited to a circle. "Diameter reduction" simply means that the distance between the longest two points on the outer circumference of the via conductor 13 in the horizontal cross section is reduced.

なお、本明細書における説明では、配線基板１を構成する各要素において、部品搭載面Ｆに近い側が「上側」、「外側」、又は単に「上」、「外」と称され、部品搭載面Ｆから遠い側は「下側」、「内側」、又は単に「下」、「内」とも称される。従って、配線基板１の構成要素における、部品搭載面Ｆ側を向く面は「上面」とも称され、部品搭載面Ｆと反対側を向く面は「下面」とも称される。 In the description of this specification, the side of each element constituting the wiring board 1 that is closer to the component mounting surface F is referred to as "upper", "outer", or simply "upper" or "outer". The side farther from F is also called "lower", "inner", or simply "lower", "inner". Therefore, the surface facing the component mounting surface F of the components of the wiring board 1 is also called "upper surface", and the surface facing away from the component mounting surface F is also called "lower surface".

第１導体層２１は、導体パッド２１ｐを含むパターンに形成されている。導体パッド２１ｐは、導体パッド２１ｐの上面に接して形成されるバンプ１００を介して、半導体素子などの外部の電子部品が有する接続用のパッドと電気的に接続され得る。バンプ１００は、導体パッド２１ｐの上面に直接接合するベース層１０１と、ベース層１０１の上面に接して形成されるベース表面層１０２を有している。図示の例では、ベース表面層１０２の上面には、さらに、トップ層１０３が形成されている。バンプ１００は、少なくともベース層１０１とベース表面層１０２との２層を含み、トップ層１０３を含む３層構造を有し得る。 The first conductor layer 21 is formed in a pattern including conductor pads 21p. Conductive pad 21p can be electrically connected to a connection pad of an external electronic component such as a semiconductor element via bump 100 formed in contact with the upper surface of conductive pad 21p. The bump 100 has a base layer 101 directly bonded to the top surface of the conductor pad 21p and a base surface layer 102 formed in contact with the top surface of the base layer 101 . In the illustrated example, a top layer 103 is further formed on the upper surface of the base surface layer 102 . The bump 100 includes at least two layers, a base layer 101 and a base surface layer 102 , and may have a three-layer structure including a top layer 103 .

配線基板１を構成する絶縁層１０、１１、１２は、エポキシ樹脂等の任意の絶縁性樹脂を用いて形成され得る。特に、絶縁層１０、１１には、ポリイミド樹脂、ＢＴ樹脂（ビスマレイミド－トリアジン樹脂）、ポリフェニレンエーテル樹脂、フェノール樹脂等が用いられ得る。また、絶縁層１２は、例えば、感光性のポリイミド樹脂やエポキシ樹脂等を用いて形成され得る。絶縁層１０、１１、１２はシリカなどの無機フィラーを含んでいてもよい。図示される例の配線基板１においては、絶縁層１０、１１、１２は芯材を含んでいないが、必要に応じてガラス繊維やアラミド繊維などの芯材を含んでもよい。芯材を含むことで配線基板１の強度が向上し得る。絶縁層１０、１１、１２は、それぞれ異なる材料で構成されてもよく、同じ材料で形成されてもよい。また、第２絶縁層１２は、例えば、ソルダーレジスト層であり得る。 The insulating layers 10, 11, 12 forming the wiring board 1 can be formed using any insulating resin such as epoxy resin. In particular, the insulating layers 10 and 11 may be made of polyimide resin, BT resin (bismaleimide-triazine resin), polyphenylene ether resin, phenol resin, or the like. Moreover, the insulating layer 12 can be formed using, for example, a photosensitive polyimide resin, an epoxy resin, or the like. The insulating layers 10, 11, 12 may contain an inorganic filler such as silica. In the illustrated wiring board 1, the insulating layers 10, 11, 12 do not contain a core material, but may contain a core material such as glass fiber or aramid fiber, if necessary. By including the core material, the strength of the wiring board 1 can be improved. The insulating layers 10, 11, 12 may be made of different materials, or may be made of the same material. Also, the second insulating layer 12 may be, for example, a solder resist layer.

導体層２０、２１は、銅やニッケルなど、適切な導電性を有する任意の材料を用いて形成され得る。導体層２０、２１は、電解めっき膜（例えば、電解銅めっき膜）、もしくは無電解めっき膜（例えば、無電解銅めっき膜）、又はこれらの組み合わせによって形成され得る。導体層２０、２１は、好ましくは、図示のように、無電解めっき膜２０ｎ及び電解めっき膜２０ｅの２層構造で形成されている。しかし、配線基板１を構成する各導体層２０、２１の構成は、図１に例示される多層構造に限定されない。金属箔（例えば、銅箔）層、無電解めっき膜層、及び電解めっき膜層の３層構造で構成されてもよい。また、無電解めっき膜層、又は電解めっき膜層の単層の構造とされてもよい。 The conductor layers 20, 21 may be formed using any suitable electrically conductive material, such as copper or nickel. The conductor layers 20 and 21 may be formed by an electrolytic plating film (eg, electrolytic copper plating film), an electroless plating film (eg, electroless copper plating film), or a combination thereof. The conductor layers 20 and 21 are preferably formed with a two-layer structure of an electroless plated film 20n and an electrolytic plated film 20e as shown. However, the configuration of each of the conductor layers 20 and 21 forming the wiring board 1 is not limited to the multilayer structure illustrated in FIG. It may be composed of a three-layer structure of a metal foil (for example, copper foil) layer, an electroless plated film layer, and an electrolytic plated film layer. Alternatively, a single-layer structure of an electroless plated film layer or an electrolytic plated film layer may be employed.

ビア導体１３は、図１に示されるように、導体層２０、２１を構成している無電解めっき膜２０ｎ及び電解めっき膜２０ｅと一体的に形成され得る。図示の例では、ビア導体１３は絶縁層１０、１１に穿孔される導通用孔１３ａ内を充填するいわゆるフィルドビアであり、導通用孔１３ａ内の底面及び側面を被覆する無電解めっき膜２０ｎと電解めっき膜２０ｅとで構成されている。 Via conductor 13 can be formed integrally with electroless plated film 20n and electrolytic plated film 20e that constitute conductor layers 20 and 21, as shown in FIG. In the illustrated example, via conductors 13 are so-called filled vias that fill conduction holes 13a formed in insulating layers 10 and 11, and electroless plated films 20n that cover the bottom and side surfaces of conduction holes 13a and electrolytic It is composed of a plated film 20e.

バンプ１００を構成するベース層１０１は、第２絶縁層１２に穿孔される開口１２ａを充填する導体によって構成される。ベース層１０１は、例えば、銅を用いる無電解めっきにより形成される無電解めっき膜層１０１ｎ、及び、銅を用いる電解めっきにより形成される電解めっき膜層１０１ｅにより構成され得る。 The base layer 101 forming the bump 100 is made of a conductor that fills the opening 12a formed in the second insulating layer 12 . The base layer 101 can be composed of, for example, an electroless plated film layer 101n formed by electroless plating using copper and an electrolytic plated film layer 101e formed by electrolytic plating using copper.

バンプ１００を構成する、ベース層１０１の上面に形成されるベース表面層１０２は、例えば、ニッケルを用いる電解めっき処理により形成され得る。ベース表面層の１０２の上面は、詳しくは図２を参照して詳述されるように、凹凸が形成されている。従って、ベース表面層１０２の上側に接合され得る構成要素（図示の例では、トップ層１０３）との界面（接合面）が、凹凸が形成されない場合と比べて大きく確保され得る。 The base surface layer 102 formed on the upper surface of the base layer 101, which constitutes the bump 100, can be formed by electroplating using nickel, for example. The top surface of the base surface layer 102 is textured, as will be described in detail with reference to FIG. Therefore, a larger interface (bonding surface) with a component that can be bonded to the upper side of the base surface layer 102 (the top layer 103 in the illustrated example) can be ensured compared to the case where unevenness is not formed.

図示される例では、ベース表面層１０２の上側には、ベース表面層１０２の上面に接してトップ層１０３が形成されている。トップ層１０３は、例えば、錫を主成分とする金属を含み得る。トップ層１０３は、配線基板１に搭載され得る外部の電子部品が有する接続パッドと直接接合し得る接続部材（例えば、はんだ）であり得る。 In the illustrated example, a top layer 103 is formed on the upper side of the base surface layer 102 in contact with the upper surface of the base surface layer 102 . The top layer 103 may include, for example, a tin-based metal. The top layer 103 may be a connection member (for example, solder) that can be directly bonded to a connection pad of an external electronic component that can be mounted on the wiring board 1 .

続いて、図２を参照して、バンプ１００の構成が詳述される。図２は、図１において一点鎖線で囲われる、第１絶縁層１１、第１導体層２１、第２絶縁層１２、及び、バンプ１００を含む領域IIの拡大図である。図示されるように、本実施形態の配線基板１が有するバンプ１００は、ベース表面層１０２の上面に凹凸を有している。ベース表面層１０２上面の凹凸は、例えば、ベース表面層１０２を構成する導体材料の結晶粒の形状が、ベース表面層１０２上面に反映されたものであり、従って、その凹凸の程度は結晶粒の寸法に依存し得る。 Next, referring to FIG. 2, the configuration of bump 100 will be described in detail. FIG. 2 is an enlarged view of a region II including the first insulating layer 11, the first conductor layer 21, the second insulating layer 12, and the bump 100 surrounded by the dashed line in FIG. As illustrated, the bumps 100 of the wiring substrate 1 of this embodiment have irregularities on the upper surface of the base surface layer 102 . The unevenness of the top surface of the base surface layer 102 is, for example, the shape of the crystal grains of the conductive material forming the base surface layer 102 reflected on the top surface of the base surface layer 102. Therefore, the degree of unevenness depends on the crystal grains. It can be dimension dependent.

ベース表面層１０２の上面が凹凸を有していることにより、ベース表面層１０２の上面の表面積は比較的大きい。ベース表面層１０２の上面の表面積は、ベース表面層１０２を配線基板１の厚さ方向に直交する面（部品搭載面Ｆが延在する面）に投影した場合の投影面積に対して、所定の割合を有し得る。具体的には、ベース表面層１０２の上面の表面積は、前述の投影面積に対して、１．５倍以上、且つ、３．０倍以下の面積を有する。 Since the top surface of the base surface layer 102 has unevenness, the surface area of the top surface of the base surface layer 102 is relatively large. The surface area of the upper surface of the base surface layer 102 is a predetermined value with respect to the projected area when the base surface layer 102 is projected onto a plane perpendicular to the thickness direction of the wiring board 1 (a plane on which the component mounting surface F extends). can have a proportion. Specifically, the surface area of the upper surface of the base surface layer 102 has an area that is 1.5 times or more and 3.0 times or less the aforementioned projected area.

ベース表面層１０２の上面の表面積が凹凸により比較的大きくされていることで、バンプ１００における電気信号の伝送特性が向上する場合がある。ベース表面層１０２と、配線基板１と外部の電子部品の接続パッドとの間に介在し得る接続部材（図示の例では、トップ層１０３）との界面における電気的特性が向上し得る。具体的には、ベース表面層１０２上面近傍における電気抵抗が比較的小さく抑制され得る。これにより、配線基板１と外部の電子部品との間に比較的電気抵抗の低い伝送路が得られる場合がある。 Since the surface area of the upper surface of the base surface layer 102 is relatively large due to the unevenness, the electrical signal transmission characteristics of the bump 100 may be improved. The electrical characteristics at the interface between the base surface layer 102 and the connection member (the top layer 103 in the illustrated example) that can be interposed between the wiring board 1 and the connection pads of the external electronic component can be improved. Specifically, the electrical resistance in the vicinity of the upper surface of the base surface layer 102 can be suppressed to a relatively small value. As a result, a transmission path with relatively low electrical resistance may be obtained between the wiring board 1 and the external electronic component.

また、ベース表面層１０２の上面に凹凸が形成されていることで、ベース表面層１０２と、配線基板１と外部の電子部品の接続パッドとの間に介在し得る接続部材との接合強度が向上し得る。バンプ１００を介した、配線基板１と電子部品との接続構造において、特に、ベース表面層１０２と接続部材（例えば、トップ層１０３）との接合面における剥離などの不良の発生が抑制され得る。従って、配線基板１の使用における、外部の電子部品との接続信頼性が向上する場合があると考えられる。 In addition, since the upper surface of the base surface layer 102 is formed with unevenness, the bonding strength between the base surface layer 102 and connection members that may be interposed between the wiring substrate 1 and connection pads of external electronic components is improved. can. In the connection structure between the wiring board 1 and the electronic component via the bumps 100, it is possible to suppress the occurrence of defects such as peeling, particularly at the joint surface between the base surface layer 102 and the connection member (for example, the top layer 103). Therefore, it is considered that the reliability of connection with external electronic components may be improved when the wiring board 1 is used.

ベース表面層１０２上面の凹凸の程度は、ベース表面層１０２を構成する導体材料の結晶粒径に依存し得る。上述されたように、ベース表面層１０２の上面の表面積が、ベース表面層１０２を配線基板１の厚さ方向に直交する面に投影した場合の投影面積に対して、１．５倍以上、且つ、３．０倍以下の面積を有するように、ベース表面層１０２を構成する導体材料の平均結晶粒径は所定の値を有し得る。具体的には、ベース表面層１０２を構成する導体材料の平均結晶粒径は、０．５μｍ以上、且つ、２．５μｍ以下、とされ得る。なお、ここで「平均結晶粒径」とは、ベース表面層１０２の上面に露出する結晶粒の形状に基づいた凹凸における、複数の、任意の隣り合う凹部の最深部間の距離の平均値として算出される値を意味している。 The degree of unevenness on the top surface of the base surface layer 102 can depend on the crystal grain size of the conductive material forming the base surface layer 102 . As described above, the surface area of the upper surface of the base surface layer 102 is at least 1.5 times the projected area when the base surface layer 102 is projected onto a plane orthogonal to the thickness direction of the wiring board 1, and , 3.0 times or less. Specifically, the average crystal grain size of the conductive material forming the base surface layer 102 can be 0.5 μm or more and 2.5 μm or less. Here, the "average crystal grain size" is defined as the average value of the distance between the deepest portions of arbitrary adjacent recesses in the unevenness based on the shape of the crystal grains exposed on the upper surface of the base surface layer 102. It means a calculated value.

ベース表面層１０２の表面積を、ベース表面層１０２を配線基板１の厚さ方向に直交する面に投影した場合の投影面積に対して上述の割合を有するものとするため、配線基板１の製造工程では、ベース表面層１０２の形成において光沢剤は用いられなくても良い。従って、ベース表面層１０２内には、少なくとも、光沢剤（例えば、サッカリン、ベンゼンスルホン酸アミド、など）の残留物としての硫黄は含まれていない場合がある。なお、光沢剤由来の硫黄を含んでいないベース表面層１０２には、硫酸ニッケル由来の硫黄元素が含まれ得る。 In order to make the surface area of the base surface layer 102 have the ratio described above with respect to the projected area when the base surface layer 102 is projected onto the plane orthogonal to the thickness direction of the wiring board 1, the manufacturing process of the wiring board 1 is performed. Then, the brightener may not be used in forming the base surface layer 102 . Thus, at least sulfur as a residue of brighteners (eg, saccharin, benzenesulfonic acid amide, etc.) may not be included in the base surface layer 102 . Note that the base surface layer 102 that does not contain sulfur derived from the brightener may contain elemental sulfur derived from nickel sulfate.

また、ベース表面層１０２が電解めっきによって形成される場合、無電解めっきの工程で必要とされ得る、めっき析出用の還元剤及び触媒は使用されない。従って、電解めっきによって形成される場合、ベース表面層１０２には、少なくとも、無電解めっき用の還元剤に由来して残留し得るリン又はホウ素（例えば、ニッケル－リン化合物、又はニッケル－ホウ素化合物として共析し得る）は含まれず、また、触媒に由来する残留物としてのパラジウムは含まれない。 Also, when the base surface layer 102 is formed by electroplating, reducing agents and catalysts for plating deposition, which may be required in the electroless plating process, are not used. Therefore, when formed by electrolytic plating, the base surface layer 102 contains at least phosphorus or boron (for example, as a nickel-phosphorus compound or a nickel-boron compound) that may remain from a reducing agent for electroless plating. (which can be co-deposited), and palladium as a residue derived from the catalyst is not included.

バンプ１００の寸法について、例えば、第２絶縁層１２の上面からベース層１０１の上面までの距離（厚さ）Ｔは、３μｍ以上、且つ、２０μｍ以下とされ得る。また、ベース層１０１の上面からベース表面層１０２の上面における最も上側の部分までの距離（厚さ）ｔは２μｍ以上、且つ、７μｍ以下とされ得る。 Regarding the dimensions of the bump 100, for example, the distance (thickness) T from the upper surface of the second insulating layer 12 to the upper surface of the base layer 101 can be 3 μm or more and 20 μm or less. Also, the distance (thickness) t from the upper surface of the base layer 101 to the uppermost portion of the upper surface of the base surface layer 102 can be 2 μm or more and 7 μm or less.

以下に、図１に示される配線基板１を製造する方法が、図３Ａ～３Ｌを参照しながら説明される。図３Ａ～３Ｌにおいては、図１と同様に、配線基板の全体は図示されず、バンプ１００が形成される部品搭載面Ｆ側の部分的な断面のみが図示される。なお、以下の説明においては、配線基板１の説明と同様に、配線基板１を構成する各要素において、配線基板１の部品搭載面Ｆが形成される側を「上側」、「外側」、又は単に「上」「外」とも称し、部品搭載面Ｆが形成される側に向く面を「上面」と称し、その反対側向く面を「下面」とも称する。 Below, a method of manufacturing the wiring board 1 shown in FIG. 1 will be described with reference to FIGS. 3A-3L. Similar to FIG. 1, FIGS. 3A to 3L do not show the entire wiring board, but show only a partial cross section of the component mounting surface F on which the bumps 100 are formed. In the following description, in the same manner as in the description of the wiring board 1, for each element constituting the wiring board 1, the side on which the component mounting surface F of the wiring board 1 is formed will be referred to as "upper", "outer", or They are simply referred to as "upper" and "outer", the surface facing the side on which the component mounting surface F is formed is referred to as "upper surface", and the surface facing the opposite side is also referred to as "lower surface".

先ず、図３Ａに示されるように、例えば、複数の絶縁層及び導体層が積層される、ビルドアップ方式による一般的な配線基板の製造方法により、絶縁層１０、導体層２０、及び第１絶縁層１１の積層までが完了した積層体１ｐが準備される。 First, as shown in FIG. 3A, for example, an insulating layer 10, a conductive layer 20, and a first insulating layer are formed by a general method of manufacturing a wiring board by a build-up method in which a plurality of insulating layers and conductor layers are laminated. A laminated body 1p in which the lamination of the layers 11 is completed is prepared.

次いで、図３Ｂに示されるように、配線基板１ｐの第１絶縁層１１のビア導体の形成されるべき箇所に対応する位置に、例えば炭酸ガスレーザー、又はＹＡＧレーザーなどのレーザー光の照射によって、絶縁層１１を貫通する導通用孔１３ａが形成される。導通用孔１３ａの内側及び絶縁層１１の表面の全体に亘って、無電解めっきによって、例えば無電解銅めっき膜層である無電解めっき膜２０ｎが形成される。無電解めっき膜２０ｎ上には、電解めっき用のめっきレジスト２２が形成される。めっきレジスト２２は、例えば、感光性のポリヒドロキシエーテル樹脂、エポキシ樹脂、フェノール樹脂、又はポリイミド樹脂などを含む樹脂層の形成と、適切な開口パターンを有するマスクを用いた露光及び現像とによって形成される。めっきレジスト２２には、製造される配線基板１の最外の導体層が有するべき導体パターンに応じて、開口２２ａが形成される。 Next, as shown in FIG. 3B, laser light such as a carbon dioxide laser or a YAG laser is applied to positions corresponding to the positions where via conductors of the first insulating layer 11 of the wiring board 1p are to be formed. A conduction hole 13a is formed through the insulating layer 11 . An electroless plated film 20n, which is, for example, an electroless copper plated film layer, is formed by electroless plating over the inside of the conduction hole 13a and the entire surface of the insulating layer 11. As shown in FIG. A plating resist 22 for electrolytic plating is formed on the electroless plated film 20n. The plating resist 22 is formed by forming a resin layer containing, for example, photosensitive polyhydroxy ether resin, epoxy resin, phenol resin, or polyimide resin, and exposing and developing using a mask having an appropriate opening pattern. be. An opening 22a is formed in the plating resist 22 according to the conductor pattern that the outermost conductor layer of the wiring board 1 to be manufactured should have.

次いで、無電解めっき膜２０ｎをシード層として用いた電解めっきにより、絶縁層１１の導通用孔１３ａの内部、及び、めっきレジスト２２の開口２２ａの内部が電解めっき膜２０ｅで充填され、ビア導体１３、及び、ビア導体１３の直上の導体パッド２１ｐが一体的に形成される。さらに、めっきレジスト２２の除去により、無電解めっき膜２０ｎが露出し、図３Ｃに示される状態となる。 Next, by electrolytic plating using the electroless plated film 20n as a seed layer, the inside of the conduction hole 13a of the insulating layer 11 and the inside of the opening 22a of the plating resist 22 are filled with the electrolytic plated film 20e, and the via conductors 13 are filled. , and the conductor pads 21p directly above the via conductors 13 are integrally formed. Furthermore, by removing the plating resist 22, the electroless plated film 20n is exposed, resulting in the state shown in FIG. 3C.

続いて、図３Ｄに示されるように、露出する無電解めっき膜２０ｎがエッチングにより除去され、第１絶縁層１１が露出する。導体パッド２１ｐ（第１導体層２１）の形成が完了する。 Subsequently, as shown in FIG. 3D, the exposed electroless plated film 20n is removed by etching, and the first insulating layer 11 is exposed. Formation of the conductor pads 21p (the first conductor layer 21) is completed.

次いで、図３Ｅに示されるように、露出した絶縁層１１及び導体パッド２１ｐ上に絶縁層１２が形成される。絶縁層１２は、例えば、感光性のエポキシ樹脂又はポリイミド樹脂などを含む絶縁性の樹脂で形成され得る。 An insulating layer 12 is then formed on the exposed insulating layer 11 and the contact pads 21p, as shown in FIG. 3E. The insulating layer 12 may be formed of an insulating resin including, for example, photosensitive epoxy resin or polyimide resin.

次に、図３Ｆに示されるように、絶縁層１２に開口１２ａが形成される。開口１２ａは、配線基板１のバンプ１００が形成されるべき箇所（図１参照）に対応する位置に形成される。例えば、レーザー光の照射により、絶縁層１２のバンプ１００が形成されるべき位置に、絶縁層１２を貫通して導体パッド２１ｐの表面を露出させる開口１２ａが形成される。開口１２ａの形成には、フォトリソグラフィが用いられてもよい。図示の例では、開口１２ａが絶縁層１２の上側から導体パッド２１ｐに向かって縮径する形状に形成されているが、開口１２ａはこの形状に限定されない。開口１２ａは、絶縁層１２の厚さ方向において同径の略円柱状にも形成され得る。 Next, an opening 12a is formed in the insulating layer 12, as shown in FIG. 3F. The openings 12a are formed at positions corresponding to the locations of the wiring board 1 where the bumps 100 are to be formed (see FIG. 1). For example, laser light irradiation forms an opening 12a that penetrates the insulating layer 12 and exposes the surface of the conductor pad 21p at a position of the insulating layer 12 where the bump 100 is to be formed. Photolithography may be used to form the opening 12a. In the illustrated example, the opening 12a is formed in a shape that decreases in diameter from the upper side of the insulating layer 12 toward the conductor pad 21p, but the opening 12a is not limited to this shape. The opening 12a can also be formed in a substantially cylindrical shape with the same diameter in the thickness direction of the insulating layer 12 .

続いて、図３Ｇに示されるように、絶縁層１２の開口１２ａから露出する導体パッド２１ｐ及び、絶縁層１２の上面の全域に、例えば銅を用いる無電解めっきにより、無電解めっき膜層１０１ｎが形成される。さらに、バンプ１００が形成されるべき箇所に対応した開口１００ｒａを有する、めっきレジスト１００ｒが無電解めっき膜層１０１ｎ上に形成される。無電解めっき膜層１０１ｎの上面を被覆するめっきレジスト１００ｒは、上述されためっきレジスト２２（図３Ｂ参照）と同様に、例えば、感光性のポリヒドロキシエーテル樹脂、エポキシ樹脂、フェノール樹脂、又はポリイミド樹脂などを含む樹脂層の形成と、適切な開口パターンを有するマスクを用いた露光及び現像とによって形成され得る。 Subsequently, as shown in FIG. 3G, an electroless plated film layer 101n is formed by electroless plating using, for example, copper on the conductor pads 21p exposed from the openings 12a of the insulating layer 12 and the entire upper surface of the insulating layer 12. It is formed. Further, a plating resist 100r having openings 100ra corresponding to locations where bumps 100 are to be formed is formed on electroless plated film layer 101n. The plating resist 100r covering the upper surface of the electroless plating film layer 101n is, for example, a photosensitive polyhydroxy ether resin, epoxy resin, phenol resin, or polyimide resin, similar to the plating resist 22 (see FIG. 3B) described above. etc., and exposure and development using a mask having an appropriate opening pattern.

次いで、図３Ｈに示されるように、無電解めっき膜層１０１ｎをシード層とする銅を使用した電解めっき処理により、電解めっき膜層１０１ｅが形成される。電解めっき膜層１０１ｅが形成されることで、無電解めっき膜層１０１ｎ及び電解めっき膜層１０１ｅの２層構造を有するベース層１０１が形成される。ベース層１０１の形成においては、無電解めっき膜層１０１ｅをシード層とする電解めっきの条件（温度、電流密度、めっき時間など）が適切に調整されることにより電解めっき膜層１０１ｅの厚さが調整され得る。ベース層１０１は、絶縁層１２の上面から、ベース層１０１の上面（電解めっき膜層１０１ｅの上面）までの距離Ｔが、３μｍ以上、且つ、２０μｍ以下となるように形成される。 Next, as shown in FIG. 3H, an electrolytic plated film layer 101e is formed by electrolytic plating using copper using the electroless plated film layer 101n as a seed layer. By forming the electrolytic plated film layer 101e, the base layer 101 having a two-layer structure of the electroless plated film layer 101n and the electrolytic plated film layer 101e is formed. In forming the base layer 101, the electroplating conditions (temperature, current density, plating time, etc.) for electroplating using the electroless plated film layer 101e as a seed layer are appropriately adjusted to increase the thickness of the electroplated film layer 101e. can be adjusted. The base layer 101 is formed such that the distance T from the upper surface of the insulating layer 12 to the upper surface of the base layer 101 (the upper surface of the electrolytic plated film layer 101e) is 3 μm or more and 20 μm or less.

次いで、図３Ｉに示されるように、ベース層１０１を構成する電解めっき膜１０１ｅの上面にベース表面層１０２が、例えば、ニッケルを用いた電解めっき処理により形成される。ベース表面層１０２の形成においては、ベース表面層１０２を構成する導体（例えばニッケル）の結晶粒子径の粗大化が、めっき温度、及び、電流密度の制御などによって抑制され得る。ベース表面層１０２を構成する結晶粒子は、その平均粒子径が０．５μｍ以上、且つ、２．５μｍ以下、となるように形成され得る。 Next, as shown in FIG. 3I, a base surface layer 102 is formed on the upper surface of the electrolytic plated film 101e that constitutes the base layer 101, for example, by electrolytic plating using nickel. In forming the base surface layer 102, the coarsening of the crystal grain size of the conductor (for example, nickel) forming the base surface layer 102 can be suppressed by controlling the plating temperature and current density. The crystal grains forming the base surface layer 102 can be formed to have an average grain size of 0.5 μm or more and 2.5 μm or less.

図３Ｉにおいて一点鎖線で囲われる領域Ｊの拡大図である図３Ｊを参照すると、形成されるベース表面層１０２の上面には凹凸が形成される。この凹凸は、ベース表面層１０２を構成する導体の結晶粒子の寸法及び形状が反映されたものである。この凹凸に因って、形成されるベース表面層１０２の上面の表面積は、ベース表面層１０２を配線基板１の厚さ方向に直交する面に投影した場合の投影面積に対して、１．５倍以上、且つ、３．０倍以下の面積を有する。 Referring to FIG. 3J, which is an enlarged view of a region J surrounded by a dashed line in FIG. 3I, unevenness is formed on the upper surface of the base surface layer 102 to be formed. The unevenness reflects the size and shape of the crystal grains of the conductor forming the base surface layer 102 . The surface area of the upper surface of the base surface layer 102 formed due to the unevenness is 1.5 times the projected area of the base surface layer 102 projected onto a plane orthogonal to the thickness direction of the wiring substrate 1. It has an area of 3.0 times or more and 3.0 times or more.

ベース表面層１０２が電解めっき処理により形成される場合には、電解めっき膜層１０１ｅの上面及びめっきレジスト１００ｒの開口１００ｒａの内面へのめっき析出用の触媒の塗布は実施されない。従って、形成されるベース表面層１０２には、めっき析出用の触媒（例えばパラジウム）は含まれない。また、電解めっきでは、還元剤としてのリン化合物又はホウ素化合物は使用されず、従って、形成されるベース表面層１０２には、還元剤に由来する残留物としてのリン又はホウ素は含まれない。 When the base surface layer 102 is formed by electroplating, the catalyst for plating deposition is not applied to the upper surface of the electroplated film layer 101e and the inner surface of the opening 100ra of the plating resist 100r. Therefore, the formed base surface layer 102 does not contain a catalyst (eg, palladium) for plating deposition. Electroplating also does not use phosphorus or boron compounds as reducing agents, and thus the formed base surface layer 102 does not contain residual phosphorus or boron from the reducing agents.

また、ベース表面層１０２は、光沢剤（例えば、サッカリン、ベンゼンスルホン酸アミド、など）を使用しない無光沢のめっきにより形成され得る。従って、この場合、形成されるベース表面層１０２には、光沢剤に由来する残留物（例えば硫黄）は含まれない。ベース表面層１０２を構成する導体の結晶粒の粒界や、ベース表面層の上面に光沢剤に由来する物質が残留していないことで、ベース表面層１０２上面の表面積をその投影面積に対して望ましい割合とする凹凸が良好に形成される場合がある。なお、形成されるベース表面層１０２は、例えば、厚さ（ベース層１０１の上面からベース表面層１０２の最も離れた部分までの距離）ｔが、２μｍ以上、且つ、７μｍ以下となるように形成され得る。 Alternatively, the base surface layer 102 may be formed by matte plating without brightening agents (eg, saccharin, benzenesulfonic acid amide, etc.). Thus, in this case, the formed base surface layer 102 does not contain residues (eg, sulfur) from the brightener. The surface area of the upper surface of the base surface layer 102 is reduced to the projected area because no substance derived from the brightening agent remains on the grain boundaries of the conductor crystal grains constituting the base surface layer 102 or on the upper surface of the base surface layer. Concavity and convexity with a desired ratio may be formed satisfactorily. The base surface layer 102 is formed so that the thickness (the distance from the upper surface of the base layer 101 to the farthest part of the base surface layer 102) t is 2 μm or more and 7 μm or less, for example. can be

次いで、図３Ｋに示されるように、ベース表面層１０２の上面にトップ層１０３が形成され得る。トップ層１０３は、例えば錫を含む金属からなるはんだであり、電解めっき処理により形成され得る。この時点でトップ層１０３の厚さは、５μｍ以上、且つ、４５μｍ以下に形成されるのが好ましい。 A top layer 103 may then be formed on top of the base surface layer 102, as shown in FIG. 3K. The top layer 103 is, for example, solder made of a metal containing tin, and can be formed by electroplating. At this point, the thickness of the top layer 103 is preferably 5 μm or more and 45 μm or less.

次いで、めっきレジスト１００ｒが剥離、除去され、バンプ１００の側面の一部が露出すると同時に、無電解めっき膜層１０１ｎが露出する。めっきレジスト１００ｒの除去により露出する無電解めっき膜層１０１ｎがエッチングにより除去される。次いで、リフロー処理が行われ、トップ層１０３が半球状に成形される。リフロー処理により、各層の界面（特に、ベース表面層１０２とトップ層１０３との界面）に合金層（図示せず）が形成され、接合が完了する。以上の工程でバンプ１００の形成が完了し、図３Ｌに示される状態の配線基板１の製造が完了する。 Next, the plating resist 100r is peeled off and removed, exposing a part of the side surface of the bump 100 and simultaneously exposing the electroless plated film layer 101n. The electroless plated film layer 101n exposed by removing the plating resist 100r is removed by etching. Then, a reflow process is performed to shape the top layer 103 into a hemispherical shape. By reflow treatment, an alloy layer (not shown) is formed at the interface of each layer (in particular, the interface between the base surface layer 102 and the top layer 103) to complete the bonding. The formation of the bumps 100 is completed through the above steps, and the manufacturing of the wiring board 1 in the state shown in FIG. 3L is completed.

実施形態の配線基板は、各図面に例示される構造や、本明細書において例示された構造や材料を備えるものに限定されない。例えば、第１導体層２１には、導体パッド２１ｐの他にも異なる導体パターンが含まれ得る。バンプ１００はベース層１０１及びベース表面層１０２から構成され、トップ層１０３を有さずともよい。この場合、配線基板１と電子部品の接続において、ベース表面層１０２の上側には電子部品側のパッドに設けられる接続部材が接合され得る。また、実施形態の配線基板の製造方法は、各図面を参照して説明された方法に限定されず、その条件や順序などは適宜変更され得る。現に製造される配線基板の構造に応じて、一部の工程が省略されてもよく、別の工程が追加されてもよい。 The wiring board of the embodiment is not limited to the structure illustrated in each drawing, or the structure and materials illustrated in this specification. For example, the first conductor layer 21 may include different conductor patterns in addition to the conductor pads 21p. The bump 100 is composed of a base layer 101 and a base surface layer 102 and may not have a top layer 103 . In this case, in connection between the wiring board 1 and the electronic component, a connection member provided on the pad of the electronic component can be bonded to the upper side of the base surface layer 102 . Moreover, the method for manufacturing a wiring board according to the embodiment is not limited to the method described with reference to each drawing, and the conditions and order may be changed as appropriate. Some steps may be omitted or other steps may be added depending on the structure of the wiring board to be actually manufactured.

１配線基板
１０絶縁層
１１絶縁層（第１絶縁層）
１２絶縁層（第２絶縁層）
２０導体層
２０ｎ無電解めっき膜
１０１ｎ無電解めっき膜層
２０ｅ電解めっき膜
１０１ｅ電解めっき膜層
２１導体層（第１導体層）
２１ｐ導体パッド
１３ビア導体
１００バンプ
１０１ベース層
１０２ベース表面層
１０３トップ層
Ｆ部品搭載面 REFERENCE SIGNS LIST 1 wiring board 10 insulating layer 11 insulating layer (first insulating layer)
12 insulating layer (second insulating layer)
20 conductor layer 20n electroless plated film 101n electroless plated film layer 20e electrolytic plated film 101e electrolytic plated film layer 21 conductor layer (first conductor layer)
21p conductor pad 13 via conductor 100 bump 101 base layer 102 base surface layer 103 top layer F component mounting surface

Claims

a first insulation layer, a conductor pad formed on the first insulation layer, a second insulation layer covering the conductor pad and the first insulation layer, and the second insulation layer formed on the conductor pad a bump projecting upward from the second insulating layer through the
the bump has a base layer bonded to the contact pad and a base surface layer formed on the base layer;
The upper surface of the base surface layer has unevenness,
The surface area of the upper surface of the base surface layer is 1.5 times or more and less than 3.0 times the area of the base surface layer projected onto a plane perpendicular to the thickness direction of the wiring board. .

2. The wiring board according to claim 1, wherein said bump further comprises a top layer formed in contact with an upper surface of said base surface layer.

2. The wiring board according to claim 1, wherein the average crystal grain size of the crystal grains forming said base surface layer is 0.5 .mu.m or more and 2.5 .mu.m or less.

2. The wiring substrate of claim 1, wherein the base surface layer is free of residues from reducing agents and catalysts for electroless plating deposition.

2. The wiring substrate of claim 1, wherein said base layer comprises copper and said base surface layer comprises nickel.

3. The wiring substrate of claim 2, wherein said base layer comprises copper, said base surface layer comprises nickel, and said top layer comprises tin.

2. The wiring board according to claim 1, wherein the thickness of the portion of the base layer on the second insulating layer is 3 μm or more and 20 μm or less, the thickness of the base surface layer is 2 μm or more, and 7 μm or less.