JP2023084957A - 電力変換装置 - Google Patents

Abstract

【課題】フライングキャパシタの電圧を高精度に安定させる。【解決手段】インバータ回路（１０）は、直流電源（２）から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成する。マルチレベル出力部（１１－１４）は、４つのフライングキャパシタ回路（１１－１４）を含み、各フライングキャパシタ回路（１１－１４）は３レベルの電位を出力可能である。極性切替部（１５ａ、１５ｂ）は、マルチレベル出力部（１１－１４）の２点間に流れる電流の向きを制御する。制御回路（３０）は、各時点において制御対象となるマルチレベル出力部（１１－１４）に含まれる８つのスイッチング素子（Ｑ１－Ｑ４、Ｑ１３－Ｑ１６ ｏｒ Ｑ５－Ｑ１２）を、それぞれ個別に制御可能な４つの駆動信号と、当該４つの駆動信号と相補関係にある４つの駆動信号を含む８つの駆動信号で制御する。【選択図】図１

Description

本開示は、直流電力を交流電力に変換する電力変換装置に関する。

太陽電池、定置型蓄電池、車載蓄電池などの電力を制御するパワーコンディショナで使用されるインバータは、高効率（低損失）な電力変換と小型設計が望まれる。それを実現するインバータの一つとして、フライングキャパシタを用いたマルチレベルインバータが提案されている（例えば、特許文献１、２参照）。当該マルチレベルインバータでは、フライングキャパシタに充電する電流量と、フライングキャパシタから放電する電流量を一致させることで、フライングキャパシタの電圧を一定に保っている。

国際公開第１９／０６９６５４号 特開２０１４－０５０１３５号公報

しかしながら、マルチレベルインバータ（ゲート駆動回路を含む）に使用されるスイッチング素子（パワーデバイス）のスイッチングタイミングのばらつき、プロセスのばらつき、系統電圧の瞬時変動等により、フライングキャパシタの充放電電流が一致しなくなる場合がある。その場合、フライングキャパシタが過充電又は過放電され、マルチレベル動作が停止してしまうことがある。

本開示はこうした状況に鑑みなされたものであり、その目的は、フライングキャパシタの電圧を高精度に安定させることができる電力変換装置を提供することにある。

上記課題を解決するために、本開示のある態様の電力変換装置は、直流電源から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成するインバータ回路と、前記インバータ回路に含まれる複数のスイッチング素子を制御する制御回路と、を備える。前記インバータ回路は、２つ又は４つのフライングキャパシタ回路を含み、各フライングキャパシタ回路が３レベルの電位を出力可能なマルチレベル出力部と、前記マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部と、を含む。前記フライングキャパシタ回路は、直列接続された４つのスイッチング素子と、２番目と３番目の２つのスイッチング素子に並列に接続された一つのフライングキャパシタと、を含む。前記制御回路は、各時点において制御対象となる前記マルチレベル出力部に含まれる８つのスイッチング素子を、それぞれ個別に制御可能な４つの駆動信号と、当該４つの駆動信号と相補関係にある４つの駆動信号を含む８つの駆動信号で制御する。

本開示によれば、フライングキャパシタの電圧を高精度に安定させることができる。

実施の形態１に係る電力変換装置の構成を説明するための図である。 実施の形態１に係る電力変換装置のマルチレベルインバータに含まれる第１スイッチング素子－第２４スイッチング素子の第１のスイッチングパターンをまとめた図である。 実施の形態１に係る電力変換装置のマルチレベルインバータに含まれる第１スイッチング素子－第２４スイッチング素子の第２のスイッチングパターンをまとめた図である。 図４（ａ）－（ｄ）は、第１及び第２のスイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。 図５（ａ）－（ｄ）は、第１及び第２のスイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。 実施の形態２に係る電力変換装置の構成を説明するための図である。 実施の形態２に係る電力変換装置のマルチレベルインバータに含まれる第１スイッチング素子－第２４スイッチング素子の第１のスイッチングパターンをまとめた図である。 実施の形態２に係る電力変換装置のマルチレベルインバータに含まれる第１スイッチング素子－第２４スイッチング素子の第２のスイッチングパターンをまとめた図である。 実施の形態３に係る電力変換装置の構成を説明するための図である。 実施の形態３に係る電力変換装置のマルチレベルインバータに含まれる第１スイッチング素子－第１２スイッチング素子の第１のスイッチングパターンをまとめた図である。 実施の形態３に係る電力変換装置のマルチレベルインバータに含まれる第１スイッチング素子－第１２スイッチング素子の第２のスイッチングパターンをまとめた図である。 図１２（ａ）－（ｂ）は、実施の形態１に係る電力変換装置の制御部の機能ブロックを示す図である。 図１３（ａ）－（ｃ）は、対角同期制御方式におけるフライングキャパシタ電圧制御部の構成例を示す図である。 実施の形態１に係る電力変換装置を対角同期制御方式で制御する場合の一例を示す波形図である。 対角非同期制御方式におけるフライングキャパシタ電圧制御部の構成例を示す図である。 実施の形態１に係る電力変換装置を対角非同期制御方式で制御する場合の一例を示す波形図である。

図１は、実施の形態１に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を電力系統３に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータ（不図示）により構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１との間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されていてもよい。

電力変換装置１は、マルチレベルインバータ１０、出力フィルタ２０及び制御部３０を含む。マルチレベルインバータ１０は、直流電源２から供給される直流電圧Ｅをもとに、５レベルの電圧を有する疑似正弦波を生成することにより、直流電圧Ｅを交流電圧に変換する。

マルチレベルインバータ１０は、マルチレベル出力部と極性切替部１５ａ、１５ｂを有する。マルチレベル出力部は、４つのフライングキャパシタ回路１１－１４を含む。各フライングキャパシタ回路は１１－１４は、３レベルの電位を出力可能である。極性切替部１５ａ、１５ｂは、インバータ出力電圧の符号を制御する。

第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線Ｌｍで接続される。中間配線Ｌｍは、単相３線式の配電線の中性線（Ｏ相線）に接続される。なお、単相２線式の配電線が採用される場合は、中性線は設けられない。

第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１フライングキャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正側バスと中間配線Ｌｍの間に接続される。第１フライングキャパシタＣ１は、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３と並列に接続され、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４により充放電される。

第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２フライングキャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線Ｌｍと、直流電源２の負側バスの間に接続される。第２フライングキャパシタＣ２は、第６スイッチング素子Ｑ６及び第７スイッチング素子Ｑ７と並列に接続され、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８により充放電される。

第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３フライングキャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、直流電源２の正側バスと中間配線Ｌｍの間に接続される。第３フライングキャパシタＣ３は、第１０スイッチング素子Ｑ１０及び第１１スイッチング素子Ｑ１１と並列に接続され、第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２により充放電される。

第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４フライングキャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線Ｌｍと直流電源２の負側バスの間に接続される。第４フライングキャパシタＣ４は、第１４スイッチング素子Ｑ１４及び第１５スイッチング素子Ｑ１５と並列に接続され、第１３スイッチング素子Ｑ１３－第１６スイッチング素子Ｑ１６により充放電される。

第１極性切替部１５ａは、第１フライングキャパシタ回路１１の中点（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の中点（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１極性切替部１５ａは、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。第１極性切替部１５ａの中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）は、単相３線式の配電線の第１電圧線（Ｕ相線）に接続される。

第２極性切替部１５ｂは、第３フライングキャパシタ回路１３の中点（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の中点（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２極性切替部１５ｂは、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。第２極性切替部１５ｂの中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）は、単相３線式の配電線の第２電圧線（Ｗ相線）に接続される。

直流電源２の正側バスと負側バスの間に、第１分割コンデンサＣ５及び第２分割コンデンサＣ６が直列に接続される。具体的には、正側バスと中間配線Ｌｍの間に第１分割コンデンサＣ５が接続され、中間配線Ｌｍと負側バスの間に第２分割コンデンサＣ６が接続される。第１分割コンデンサＣ５及び第２分割コンデンサＣ６は、直流電圧Ｅを１／２に分圧する作用、マルチレベルインバータ１０内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。

第１フライングキャパシタ回路１１の中点からは、第１スイッチング素子Ｑ１の上側端子に印加されるＥ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第１フライングキャパシタＣ１は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。

第２フライングキャパシタ回路１２の中点からは、第５スイッチング素子Ｑ５の上側端子に印加される１／２Ｅ［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第２フライングキャパシタＣ２は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。

第３フライングキャパシタ回路１３の中点からは、第９スイッチング素子Ｑ９の上側端子に印加されるＥ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第３フライングキャパシタＣ３は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。

第４フライングキャパシタ回路１４の中点からは、第１３スイッチング素子Ｑ１３の上側端子に印加される１／２Ｅ［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第４フライングキャパシタＣ４は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。

上記の第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にはそれぞれ、ダイオードが逆並列に形成又は接続される。以下、本実施の形態では第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)を使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが形成される。

なお、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを使用してもよい。その場合、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に寄生ダイオードは形成されず、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にそれぞれ外付けダイオードが逆並列に接続される。

なお、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）などを使用したワイドバンドギャップ半導体で構成されたスイッチング素子を使用してもよい。

第１極性切替部１５ａの中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）と、第２極性切替部１５ｂの中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）から、５レベルの電圧が出力フィルタ２０に出力される。出力フィルタ２０は、第１出力リアクトルＬ１、第２出力リアクトルＬ２、第１出力コンデンサＣ７及び第２出力コンデンサＣ８を含む。本実施の形態では第１極性切替部１５ａの中点からＵ相の電力を出力し、第２極性切替部１５ｂの中点からＷ相の電力を出力する。

出力フィルタ２０は、第１極性切替部１５ａ及び第２極性切替部１５ｂから出力される電圧及び電流の高調波成分を減衰させて、電力系統３の正弦波と同期した正弦波に近づける。第１出力リアクトルＬ１は、単相３線式の配電線の第１電圧線（Ｕ相線）に挿入されるＡＣリアクトルである。第２出力リアクトルＬ２は、単相３線式の配電線の第２電圧線（Ｗ相線）に挿入されるＡＣリアクトルである。第１出力コンデンサＣ７は、単相３線式の配電線の第１電圧線と中性線との間に接続される。第２出力コンデンサＣ８は、単相３線式の配電線の第２電圧線と中性線との間に接続される。なお、単相２線式の配電線が採用される場合は、出力コンデンサは一つでよい。

出力フィルタ２０と、単相３線式の電力系統３との間の配電線に第１リレーＲＹ１が挿入される。出力フィルタ２０と、単相３線式の自立出力端子との間の配電線に第２リレーＲＹ２が挿入される。

単相３線式の第１電圧線と中性線の自立出力端子間に第１負荷Ｒ１（Ｕ相負荷）が接続される。単相３線式の第２電圧線と中性線の自立出力端子間に第２負荷Ｒ２（Ｗ相負荷）が接続される。単相３線式の第１電圧線と第２電圧線の自立出力端子間に第３負荷Ｒ３（線間負荷）が接続される。第３負荷Ｒ３として、２００Ｖ機器（例えば、ＩＨクッキングヒータ、電気温水器など）が接続可能である。第１負荷Ｒ１、第２負荷Ｒ２及び第３負荷Ｒ３は、系統停電時に優先的に電源供給を受けることができる特定負荷であってもよいし、一般負荷であってもよい。

第１電圧センサ４１は、第１フライングキャパシタＣ１の電圧Ｖｆｃ１を検出して制御部３０に出力する。第２電圧センサ４２は、第２フライングキャパシタＣ２の電圧Ｖｆｃ２を検出して制御部３０に出力する。第３電圧センサ４３は、第３フライングキャパシタＣ３の電圧Ｖｆｃ３を検出して制御部３０に出力する。第４電圧センサ４４は、第４フライングキャパシタＣ４の電圧Ｖｆｃ４を検出して制御部３０に出力する。

第５電圧センサ４５は、電力変換装置１のＵ－Ｏ間の出力電圧Ｖｏｕｔ＿ｕｏを検出して制御部３０に出力する。第６電圧センサ４６は、電力変換装置１のＷ－Ｏ間の出力電圧Ｖｏｕｔ＿ｗｏを検出して制御部３０に出力する。第７電圧センサ４７は、電力変換装置１のＵ－Ｗ間の出力電圧Ｖｏｕｔ＿ｕｗを検出して制御部３０に出力する。第５電圧センサ４５－第７電圧センサ４７は、出力フィルタ２０より後段に設置される。なお、単相２線式に接続される場合、第５電圧センサ４５及び第６電圧センサ４６は不要である。

第１電圧センサ４１－第７電圧センサ４７のそれぞれは、例えば分圧抵抗と誤差増幅器を含んで構成される。

第１電流センサ５１は、第１出力リアクトルＬ１に流れるリアクトル電流ＩＬ＿Ｕを検出して制御部３０に出力する。第２電流センサ５２は、第２出力リアクトルＬ２に流れるリアクトル電流ＩＬ＿Ｗを検出して制御部３０に出力する。第１電流センサ５１－第２電流センサ５２のそれぞれは、例えば、ＣＴセンサやホールセンサを含んで構成される。なお、単相２線式に接続される場合は、第１電流センサ５１または第２電流センサ５２のいずれかは不要である。

制御部３０は、電力変換装置１を統括的に制御する。制御部３０は、ハードウェア資源とソフトウェア資源の協働、又はハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコントローラ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェアなどのプログラムを利用できる。

本実施の形態では制御部３０は、マルチレベルインバータ１０の第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４、第１リレーＲＹ１、第２リレーＲＹ２のオン／オフを制御する。

図２は、実施の形態１に係る電力変換装置１のマルチレベルインバータ１０に含まれる第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４の第１のスイッチングパターンをまとめた図である。図３は、実施の形態１に係る電力変換装置１のマルチレベルインバータ１０に含まれる第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４の第２のスイッチングパターンをまとめた図である。本明細書では、第１のスイッチングパターンに基づくマルチレベルインバータ１０の制御方式を対角同期制御方式と呼び、第２のスイッチングパターンに基づくマルチレベルインバータ１０の制御方式を対角非同期制御方式と呼ぶ。

図２に示す第１のスイッチングパターンのマルチレベル出力部の動作を説明する。第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６の第１グループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３の第２グループが相補関係となる。第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５の第３グループと、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４の第４グループが相補関係となる。

制御部３０は、第１グループを制御する駆動信号ＰＷＭ１ａ、第２グループを制御する駆動信号ＰＷＭ１ｂ（駆動信号ＰＷＭ１ａの相補信号）、第３グループを制御する駆動信号ＰＷＭ２ａ、第４グループを制御する駆動信号ＰＷＭ２ｂ（駆動信号ＰＷＭ２ａの相補信号）の４つの駆動信号で、各時点において制御対象となるマルチレベル出力部に含まれる８つのスイッチング素子を制御する。制御部３０は、駆動信号ＰＷＭ１と駆動信号ＰＷＭ２を個別に制御することができる。

次に、極性切替部の動作を説明する。第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４の正のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２の負のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。日本では、基本波は５０Ｈｚ／６０Ｈｚの正弦波である。正のグループと負のグループは相補関係となる。

図３に示す第２のスイッチングパターンのマルチレベル出力部の動作を説明する。第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５の第１グループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８の第２グループが相補関係となる。第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６の第３グループと、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３の第４グループが相補関係となる。第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６の第５グループと、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７の第６グループが相補関係となる。第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５の第７グループと、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４の第８グループが相補関係となる。

制御部３０は、第１グループを制御する駆動信号ＰＷＭ１ａ、第２グループを制御する駆動信号ＰＷＭ１ｂ（駆動信号ＰＷＭ１ａの相補信号）、第３グループを制御する駆動信号ＰＷＭ２ａ、第４グループを制御する駆動信号ＰＷＭ２ｂ（駆動信号ＰＷＭ２ａの相補信号）、第５グループを制御する駆動信号ＰＷＭ３ａ、第６グループを制御する駆動信号ＰＷＭ３ｂ（駆動信号ＰＷＭ３ａの相補信号）、第７グループを制御する駆動信号ＰＷＭ４ａ、第８グループを制御する駆動信号ＰＷＭ４ｂ（駆動信号ＰＷＭ４ａの相補信号）の８つの駆動信号で、各時点において制御対象となるマルチレベル出力部に含まれる８つのスイッチング素子を制御する。制御部３０は、駆動信号ＰＷＭ１、駆動信号ＰＷＭ２、駆動信号ＰＷＭ３、駆動信号ＰＷＭ４を個別に制御することができる。極性切替部の動作は、第１のスイッチングパターンと同様である。

図４（ａ）－（ｄ）は、第１及び第２のスイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。図５（ａ）－（ｄ）は、第１及び第２のスイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。

図４（ａ）に示すように、マルチレベルインバータ１０から＋０を出力する場合、制御部３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

図４（ｂ）に示すように、直流電源２から第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４を充電しつつ、マルチレベルインバータ１０から＋１／２Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

図４（ｃ）に示すように、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４から電力系統３に放電しつつ、マルチレベルインバータ１０から＋１／２Ｅを出力する場合、制御部３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

制御部３０は、図４（ｂ）に示すスイッチングパターンと、図４（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、マルチレベルインバータ１０から＋１／２Ｅを出力させることができる。

図４（ｄ）に示すように、マルチレベルインバータ１０から＋Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

図５（ａ）に示すように、マルチレベルインバータ１０から－０を出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

図５（ｂ）に示すように、直流電源２から第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３を充電しつつ、マルチレベルインバータ１０から－１／２Ｅを出力する場合、制御部３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

図５（ｃ）に示すように、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３から電力系統３に放電しつつ、マルチレベルインバータ１０から－１／２Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

制御部３０は、図５（ｂ）に示すスイッチングパターンと、図５（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、マルチレベルインバータ１０から－１／２Ｅを出力させることができる。

図５（ｄ）に示すように、マルチレベルインバータ１０から－Ｅを出力する場合、制御部３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

このように直流電源２と負荷側がフライングキャパシタを介在させずに導通すると、マルチレベルインバータ１０から±Ｅが出力される。直流電源２と負荷側が２つのフライングキャパシタ（Ｃ１、Ｃ４又はＣ２、Ｃ３）を介在させて導通すると、マルチレベルインバータ１０から±１／２Ｅが出力される。マルチレベルインバータ１０の交流端子間が短絡すると、マルチレベルインバータ１０から０が出力される。以上により５レベルの電圧を出力することができる。

図６は、実施の形態２に係る電力変換装置１の構成を説明するための図である。実施の形態２に係る電力変換装置１は、実施の形態１に係る電力変換装置１とマルチレベルインバータ１０の構成が異なる。

実施の形態２に係るマルチレベル出力部は、２つのフライングキャパシタ回路１１－１２を含む。第１極性切替部１５ａは、第９スイッチング素子Ｑ９－第１６スイッチング素子Ｑ１６を含む。第２極性切替部１５ｂは、第１７スイッチング素子Ｑ１７－第２４スイッチング素子Ｑ２４を含む。

直流電源２の正側バスと第１フライングキャパシタ回路１１との間に、直列接続された第９スイッチング素子Ｑ９及び第１０スイッチング素子Ｑ１０が接続される。直流電源２の負側バスと第１フライングキャパシタ回路１１との間に、直列接続された第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２が接続される。第１フライングキャパシタ回路１１と並列に、直列接続された第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６が接続される。

直流電源２の正側バスと第２フライングキャパシタ回路１２との間に、直列接続された第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８が接続される。直流電源２の負側バスと第２フライングキャパシタ回路１２との間に、直列接続された第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０が接続される。第２フライングキャパシタ回路１２と並列に、直列接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４が接続される。

図７は、実施の形態２に係る電力変換装置１のマルチレベルインバータ１０に含まれる第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４の第１のスイッチングパターンをまとめた図である。図８は、実施の形態２に係る電力変換装置１のマルチレベルインバータ１０に含まれる第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４の第２のスイッチングパターンをまとめた図である。

図７に示す第１のスイッチングパターンのマルチレベル出力部の動作を説明する。第１スイッチング素子Ｑ１、第８スイッチング素子Ｑ８の第１グループと、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５の第２グループが相補関係となる。第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７の第３グループと、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６の第４グループが相補関係となる。

制御部３０は、第１グループを制御する駆動信号ＰＷＭ１ａ、第２グループを制御する駆動信号ＰＷＭ１ｂ（駆動信号ＰＷＭ１ａの相補信号）、第３グループを制御する駆動信号ＰＷＭ２ａ、第４グループを制御する駆動信号ＰＷＭ２ｂ（駆動信号ＰＷＭ２ａの相補信号）の４つの駆動信号で、マルチレベル出力部に含まれる８つのスイッチング素子Ｑ１－Ｑ８を制御する。制御部３０は、駆動信号ＰＷＭ１と駆動信号ＰＷＭ２を個別に制御することができる。

次に、極性切替部の動作を説明する。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２の正のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４の負のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。正のグループと負のグループは相補関係となる。

図８に示す第２のスイッチングパターンのマルチレベル出力部の動作を説明する。第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４が相補関係となる。第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３が相補関係となる。第５スイッチング素子Ｑ５と第８スイッチング素子Ｑ８が相補関係となる。第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７が相補関係となる。

制御部３０は、第１スイッチング素子Ｑ１を制御する駆動信号ＰＷＭ１ａ、第４スイッチング素子Ｑ４を制御する駆動信号ＰＷＭ１ｂ（駆動信号ＰＷＭ１ａの相補信号）、第２スイッチング素子Ｑ２を制御する駆動信号ＰＷＭ２ａ、第３スイッチング素子Ｑ３を制御する駆動信号ＰＷＭ２ｂ（駆動信号ＰＷＭ２ａの相補信号）、第５スイッチング素子Ｑ５を制御する駆動信号ＰＷＭ３ａ、第８スイッチング素子Ｑ８を制御する駆動信号ＰＷＭ３ｂ（駆動信号ＰＷＭ３ａの相補信号）、第６スイッチング素子Ｑ６を制御する駆動信号ＰＷＭ４ａ、第７スイッチング素子Ｑ７を制御する駆動信号ＰＷＭ４ｂ（駆動信号ＰＷＭ４ａの相補信号）の８つの駆動信号で、マルチレベル出力部に含まれる８つのスイッチング素子Ｑ１－Ｑ８を制御する。制御部３０は、駆動信号ＰＷＭ１、駆動信号ＰＷＭ２、駆動信号ＰＷＭ３、駆動信号ＰＷＭ４を個別に制御することができる。極性切替部の動作は、第１のスイッチングパターンと同様である。

実施の形態２においても、直流電源２と負荷側がフライングキャパシタを介在させずに導通すると、マルチレベルインバータ１０から±Ｅが出力される。直流電源２と負荷側が２つのフライングキャパシタ（Ｃ１－Ｃ２）を介在させて導通すると、マルチレベルインバータ１０から±１／２Ｅが出力される。マルチレベルインバータ１０の交流端子間が短絡すると、マルチレベルインバータ１０から０が出力される。以上により５レベルの電圧を出力することができる。

図９は、実施の形態３に係る電力変換装置１の構成を説明するための図である。実施の形態３に係る電力変換装置１は、実施の形態１に係る電力変換装置１とマルチレベルインバータ１０の構成が異なる。

実施の形態３に係るマルチレベル出力部は、２つのフライングキャパシタ回路１１－１２を含む。極性切替部１５は、第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２を含む。第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２は、Ｈブリッジ回路を構成する。Ｈブリッジ回路は、第１フライングキャパシタ回路１１の中点（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の中点（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。Ｈブリッジ回路で構成される極性切替部１５は、５レベルの電圧を出力フィルタ２０に出力する。

図１０は、実施の形態３に係る電力変換装置１のマルチレベルインバータ１０に含まれる第１スイッチング素子Ｑ１－第１２スイッチング素子Ｑ１２の第１のスイッチングパターンをまとめた図である。図１１は、実施の形態３に係る電力変換装置１のマルチレベルインバータ１０に含まれる第１スイッチング素子Ｑ１－第１２スイッチング素子Ｑ１２の第２のスイッチングパターンをまとめた図である。

図１０に示す実施の形態３に係る第１のスイッチングパターンのマルチレベル出力部の動作は、図７に示した実施の形態２に係る第１のスイッチングパターンのマルチレベル出力部の動作と同様である。

次に、極性切替部の動作を説明する。第９スイッチング素子Ｑ９、第１２スイッチング素子Ｑ１２の正のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１の負のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。正のグループと負のグループは相補関係となる。

図１１に示す実施の形態３に係る第２のスイッチングパターンのマルチレベル出力部の動作は、図８に示した実施の形態２に係る第２のスイッチングパターンのマルチレベル出力部の動作と同様である。極性切替部の動作は、第１のスイッチングパターンと同様である。

実施の形態３においても、直流電源２と負荷側がフライングキャパシタを介在させずに導通すると、マルチレベルインバータ１０から±Ｅが出力される。直流電源２と負荷側が２つのフライングキャパシタ（Ｃ１－Ｃ２）を介在させて導通すると、マルチレベルインバータ１０から±１／２Ｅが出力される。マルチレベルインバータ１０の交流端子間が短絡すると、マルチレベルインバータ１０から０が出力される。以上により５レベルの電圧を出力することができる。

実施の形態１－３において、制御部３０は、第１フライングキャパシタＣ１－第４フライングキャパシタＣ４、又は第１フライングキャパシタＣ１－第２フライングキャパシタＣ２の各フライングキャパシタの電圧が１／４Ｅを維持するように、フィードバック制御をかける。以下、実施の形態１に係る電力変換装置１の動作を例に具体的に説明する。

図１２（ａ）－（ｂ）は、実施の形態１に係る電力変換装置１の制御部３０の機能ブロックを示す。図１２（ａ）は、対角同期制御方式を採用した場合の機能ブロックを示す。制御部３０は、主フィードバック制御部３１、フライングキャパシタ電圧制御部３２、減算部３３、第１ＰＷＭ信号生成部３４、第２ＰＷＭ信号生成部３５を含む。

電力変換装置１を系統連系モードで運転させる際、制御部３０は、第１リレーＲＹ１をオン状態及び第２リレーＲＹ２をオフ状態に制御する。主フィードバック制御部３１は、第１電流センサ５１により検出される第１出力リアクトルＬ１に流れる電流ＩＬ（検出値）、又は第２電流センサ５２により検出される第２出力リアクトルＬ２に流れる電流ＩＬ（検出値）と、目標値とする電流指令値との偏差をもとに主デューティ値Duty_INV（操作量）を生成する。

電力変換装置１を自立運転モードで運転させる際、制御部３０は、第１リレーＲＹ１をオフ状態及び第２リレーＲＹ２をオン状態に制御する。主フィードバック制御部３１は、第７電圧センサ４７により検出される出力電圧Ｖｏｕｔと、目標値とする電圧指令値との偏差をもとに主デューティ値Duty_INV（操作量）を生成する。なお、出力電圧Ｖｏｕｔのフィードバックループの内部ループとして、リアクトル電流ＩＬのフィードバックループを設けてもよい。

主フィードバック制御部３１は、主デューティ値Duty_INV（操作量）を、フライングキャパシタ電圧制御部３２、減算部３３、第１ＰＷＭ信号生成部３４に出力する。フライングキャパシタ電圧制御部３２は、第１電圧センサ４１－第４電圧センサ４４によりそれぞれ検出される各フライングキャパシタＣ１－Ｃ４の電圧Ｖｆｃ１－Ｖｆｃ４（検出値）、目標値とする電圧指令値（１／４Ｅ）、主デューティ値Duty_INV（操作量）をもとに、補正デューティ値Duty_FC（操作量）を生成する。減算部３３は、主デューティ値Duty_INV（操作量）から補正デューティ値Duty_FC（操作量）を減算して、補正後デューティ値Duty_NEW（操作量）を生成する。

第１ＰＷＭ信号生成部３４は、主デューティ値Duty_INV（操作量）と搬送波をもとに、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６を駆動する駆動信号ＰＷＭ１ａを生成する。第１ＰＷＭ信号生成部３４は、駆動信号ＰＷＭ１ａの位相を反転させて、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３を駆動する駆動信号ＰＷＭ１ｂを生成する。

第２ＰＷＭ信号生成部３５は、補正後デューティ値Duty_NEW（操作量）と搬送波をもとに、第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５を駆動する駆動信号ＰＷＭ２ａを生成する。第２ＰＷＭ信号生成部３５は、駆動信号ＰＷＭ２ａの位相を反転させて、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４を駆動する駆動信号ＰＷＭ２ｂを生成する。

対角同期制御方式では、相補関係にない駆動信号ＰＷＭ１と駆動信号ＰＷＭ２の一方に対してフライングキャパシタの電圧制御が適用され、他方に対してフライングキャパシタの電圧制御が適用されない。なお、図１２（ａ）では駆動信号ＰＷＭ２に対してフライングキャパシタの電圧制御が適用され、駆動信号ＰＷＭ１に対してフライングキャパシタの電圧制御が適用されない例を示した。この点、駆動信号ＰＷＭ１に対してフライングキャパシタの電圧制御が適用され、駆動信号ＰＷＭ２に対してフライングキャパシタの電圧制御が適用されない設定でもよい。

図１２（ｂ）は、対角非同期制御方式を採用した場合の機能ブロックを示す。制御部３０は、主フィードバック制御部３１、第１フライングキャパシタ電圧制御部３２ａ、第２フライングキャパシタ電圧制御部３２ｂ、第１減算部３３ａ、第２減算部３３ｂ、第１ＰＷＭ信号生成部３４、第２ＰＷＭ信号生成部３５、第３ＰＷＭ信号生成部３６、第４ＰＷＭ信号生成部３７を含む。

主フィードバック制御部３１の動作は、対角同期制御方式と同様である。主フィードバック制御部３１は、主デューティ値Duty_INV（操作量）を、第１フライングキャパシタ電圧制御部３２ａ、第２フライングキャパシタ電圧制御部３２ｂ、第１減算部３３ａ、第２減算部３３ｂ、第１ＰＷＭ信号生成部３４、第３ＰＷＭ信号生成部３６に出力する。

第１フライングキャパシタ電圧制御部３２ａは、第１電圧センサ４１、第４電圧センサ４４によりそれぞれ検出される各フライングキャパシタＣ１、Ｃ４の電圧Ｖｆｃ１、Ｖｆｃ４（検出値）、目標値とする電圧指令値（１／４Ｅ）、主デューティ値Duty_INV（操作量）をもとに、補正デューティ値Duty_FCa（操作量）を生成する。第１減算部３３ａは、主デューティ値Duty_INV（操作量）から補正デューティ値Duty_FCa（操作量）を減算して、補正後デューティ値Duty_NEWa（操作量）を生成する。

第２フライングキャパシタ電圧制御部３２ｂは、第２電圧センサ４２、第３電圧センサ４３によりそれぞれ検出される各フライングキャパシタＣ２、Ｃ３の電圧Ｖｆｃ２、Ｖｆｃ３（検出値）、目標値とする電圧指令値（１／４Ｅ）、主デューティ値Duty_INV（操作量）をもとに、補正デューティ値Duty_FCb（操作量）を生成する。第２減算部３３ｂは、主デューティ値Duty_INV（操作量）から補正デューティ値Duty_FCb（操作量）を減算して、補正後デューティ値Duty_NEWb（操作量）を生成する。

第１ＰＷＭ信号生成部３４は、主デューティ値Duty_INV（操作量）と搬送波をもとに、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５を駆動する駆動信号ＰＷＭ１ａを生成する。第１ＰＷＭ信号生成部３４は、駆動信号ＰＷＭ１ａの位相を反転させて、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８を駆動する駆動信号ＰＷＭ１ｂを生成する。

第２ＰＷＭ信号生成部３５は、補正後デューティ値Duty_NEWa（操作量）と搬送波をもとに、第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６を駆動する駆動信号ＰＷＭ２ａを生成する。第２ＰＷＭ信号生成部３５は、駆動信号ＰＷＭ２ａの位相を反転させて、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７を駆動する駆動信号ＰＷＭ２ｂを生成する。

第３ＰＷＭ信号生成部３６は、主デューティ値Duty_INV（操作量）と搬送波をもとに、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６を駆動する駆動信号ＰＷＭ３ａを生成する。第３ＰＷＭ信号生成部３６は、駆動信号ＰＷＭ３ａの位相を反転させて、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３を駆動する駆動信号ＰＷＭ３ｂを生成する。

第４ＰＷＭ信号生成部３７は、補正後デューティ値Duty_NEWb（操作量）と搬送波をもとに、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５を駆動する駆動信号ＰＷＭ４ａを生成する。第４ＰＷＭ信号生成部３７は、駆動信号ＰＷＭ４ａの位相を反転させて、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４を駆動する駆動信号ＰＷＭ４ｂを生成する。

対角非同期制御方式では、相補関係にない駆動信号ＰＷＭ１と駆動信号ＰＷＭ２の一方に対してフライングキャパシタの電圧制御が適用され、他方に対してフライングキャパシタの電圧制御が適用されない。同様に、相補関係にない駆動信号ＰＷＭ３と駆動信号ＰＷＭ４の一方に対してフライングキャパシタの電圧制御が適用され、他方に対してフライングキャパシタの電圧制御が適用されない。

対角同期制御方式と対角非同期制御方式のいずれの方式においても、一つのフライングキャパシタ回路に含まれる４つのスイッチング素子の内、１番目と４番目の外側２つのスイッチング素子と、２番目と３番目の内側２つのスイッチング素子の、一方に対してフライングキャパシタの電圧制御が適用され、他方に対してフライングキャパシタの電圧制御が適用されない。即ち、制御部３０は、一つのフライングキャパシタ回路に含まれる外側２つのスイッチング素子、又は内側２つのスイッチング素子の一方に供給する駆動信号で、当該フライングキャパシタ回路に含まれるフライングキャパシタの電圧を補正することになる。

図１２（ａ）－（ｂ）に示した構成を採用することにより、主フィードバック制御（リアクトル電流制御、又は出力電圧制御）と、フライングキャパシタの電圧制御を独立させることができ、相互干渉を防止することができる。

図１３（ａ）－（ｃ）は、対角同期制御方式におけるフライングキャパシタ電圧制御部３２の構成例を示す図である。図１３（ａ）において、加算部３２１１は、第１電圧センサ４１により検出された第１フライングキャパシタＣ１の電圧Ｖｆｃ１と、第４電圧センサ４４により検出された第４フライングキャパシタＣ４の電圧Ｖｆｃ４を加算する。乗算部３２１２は、加算部３２１１により算出された電圧値（Ｖｆｃ１＋Ｖｆｃ４）に１／２を乗算して、第１フライングキャパシタＣ１と第４フライングキャパシタＣ４の平均電圧値（Ｖｆｃ１＋Ｖｆｃ４）／２を算出する。

加算部３２２１は、第２電圧センサ４２により検出された第２フライングキャパシタＣ２の電圧Ｖｆｃ２と、第３電圧センサ４３により検出された第３フライングキャパシタＣ３の電圧Ｖｆｃ３を加算する。乗算部３２２２は、加算部３２２１により算出された電圧値（Ｖｆｃ２＋Ｖｆｃ３）に１／２を乗算して、第２フライングキャパシタＣ２と第３フライングキャパシタＣ３の平均電圧値（Ｖｆｃ２＋Ｖｆｃ３）／２を算出する。

乗算部３２５１は、直流電源２から供給される直流電圧Ｅに１／４を乗算して、電圧指令値１／４Ｅを算出する。減算部３２１３は、乗算部３２５１により算出された電圧指令値１／４Ｅから、第１フライングキャパシタＣ１と第４フライングキャパシタＣ４の平均電圧値（Ｖｆｃ１＋Ｖｆｃ４）／２を減算して第１の偏差を算出する。減算部３２２３は、乗算部３２５１により算出された電圧指令値１／４Ｅから、第２フライングキャパシタＣ２と第３フライングキャパシタＣ３の平均電圧値（Ｖｆｃ２＋Ｖｆｃ３）／２を減算して第２の偏差を算出する。

図１３（ｂ）において、電力変換装置１が系統連系モードまたは単相２線式の自立運転モードで運転されている場合、符号判定部３２５５は、第１電流センサ５１又は第２電流センサ５２により検出されたリアクトル電流ＩＬに所定の符号関数を適用して符号情報を出力する。当該符号関数は、入力値が正のとき１を、入力値が負のとき－１を、入力値が０のとき０を出力する関数である。符号判定部３２５６は、第７電圧センサ４７により検出された出力電圧Ｖｏｕｔに上記の符号関数を適用して符号情報を出力する。乗算部３２５７は、符号判定部３２５５から入力される符号情報と、符号判定部３２５６から入力される符号情報を乗算して信号Ａを生成する。信号Ａの値は、リアクトル電流ＩＬと出力電圧Ｖｏｕｔが同符号のとき１、リアクトル電流ＩＬと出力電圧Ｖｏｕｔが異符号のとき－１、リアクトル電流ＩＬと出力電圧Ｖｏｕｔの少なくとも一方が０のとき０となる。

なお、電力変換装置１が単相３線式の自立運転モードで運転されている場合、符号判定部３２５５は、第１電流センサ５１により検出されたリアクトル電流ＩＬに所定の符号関数を適用して符号情報を出力する。符号判定部３２５６は、第５電圧センサ４５により検出されたＵ－Ｏ間の出力電圧Ｖｏｕｔ＿ｕｏに上記の符号関数を適用して符号情報を出力する。乗算部３２５７は、符号判定部３２５５から入力される符号情報と、符号判定部３２５６から入力される符号情報を乗算してＵ相用の信号Ａを生成する。また、符号判定部３２５５は、第２電流センサ５２により検出されたリアクトル電流ＩＬに所定の符号関数を適用して符号情報を出力する。符号判定部３２５６は、第６電圧センサ４６により検出されたＷ－Ｏ間の出力電圧Ｖｏｕｔ＿ｗｏに上記の符号関数を適用して符号情報を出力する。乗算部３２５７は、符号判定部３２５５から入力される符号情報と、符号判定部３２５６から入力される符号情報を乗算してＷ相用の信号Ａを生成する。

単相３線式の自立運転モードにおいて、第１負荷Ｒ１と第２負荷Ｒ２が異なる場合、第１出力リアクトルＬ１に流れる電流と第２出力リアクトルＬ２に流れる電流が一致しない。そのため、偏差の符号制御に使用する符号判定では、Ｕ相とＷ相をそれぞれ独立して判定する必要がある。なお、自立運転モードであっても、第３負荷Ｒ３（２００Ｖ負荷）しか接続されていない場合や単相２線式の場合は、第１出力リアクトルＬ１に流れる電流と第２出力リアクトルＬ２に流れる電流が一致するため、系統連系モードと同様の符号判定でよい。

図１３（ａ）において、乗算部３２１４は、減算部３２１３により算出された第１の偏差と信号Ａを乗算する。乗算部３２２４は、減算部３２２３により算出された第２の偏差と信号Ａを乗算する。これらの処理により、リアクトル電流ＩＬの符号と出力電圧Ｖｏｕｔの符号が異なる場合、第１の偏差及び第２の偏差の符号が反転される。

リアクトル電流ＩＬと出力電圧Ｖｏｕｔの位相が一致している場合は力率が１になり、一致していない場合は力率が１未満になる。電力系統３への電力供給に対して電力消費が少ない期間には、電力系統３の力率が１未満（例えば、０．９５）で運用されることがある。リアクトル電流ＩＬと出力電圧Ｖｏｕｔの位相が一致しない期間には無効電力が発生する。リアクトル電流ＩＬと出力電圧Ｖｏｕｔの位相が一致しない期間に第１の偏差及び第２の偏差の符号を反転させることにより、フライングキャパシタの電圧を制御することができる。なお、リアクトル電流ＩＬと出力電圧Ｖｏｕｔの位相が一致しない期間に第１の偏差及び第２の偏差の符号を反転させない場合、フライングキャパシタの電圧を目標値から乖離させる制御がかかってしまう。

また、電力変換装置１が双方向型の電力変換装置１である場合、電力変換装置１は、電力系統３から供給される交流電力を直流電力に変換して、直流電源２（例えば、定置型蓄電池や車載蓄電池）に供給することができる。この場合、電流の向きが反対になる。この場合も、第１の偏差及び第２の偏差の符号を反転させることにより、フライングキャパシタ電圧制御部３２で共通にフライングキャパシタの電圧を補正することができる。

図１３（ｃ）において、比較部３２５８は、主デューティ値Duty_INV（操作量）と０を比較して、比較結果をもとに信号Ｂを生成する。信号Ｂの値は、主デューティ値Duty_INV（操作量）＞０のとき１、主デューティ値Duty_INV（操作量）≦０のとき０となる。

図１３（ａ）において、乗算部３２１５は、乗算部３２１４から入力される第１の偏差と信号Ｂを乗算する。反転部３２５３は信号Ｂの符号を反転させて乗算部３２２５に出力する。乗算部３２２５は、乗算部３２２４から入力される第２の偏差と、信号Ｂの反転信号を乗算する。これにより、主デューティ値Duty_INV（操作量）の符号が正のときは第２の偏差が０になり、主デューティ値Duty_INV（操作量）の符号が負のときは第１の偏差が０になる。

補償部３２１６は、乗算部３２１５から入力される第１の偏差をＰＩ補償して補正デューティ値Duty_FC1,4（操作量）を生成する。補償部３２２６は、乗算部３２２５から入力される第２の偏差をＰＩ補償して補正デューティ値Duty_FC2,3（操作量）を生成する。なお補償部３２１６及び補償部３２２６においてＰＩ補償の代わりに、Ｐ補償またはＰＩＤ補償を行ってもよい。

乗算部３２１７は、補償部３２１６から入力される補正デューティ値Duty_FC1,4（操作量）と信号Ｂを乗算する。反転部３２５４は信号Ｂの符号を反転させて乗算部３２２７に出力する。乗算部３２２７は、補償部３２２６から入力される補正デューティ値Duty_FC2,3（操作量）と、信号Ｂの反転信号を乗算する。

主デューティ値Duty_INV（操作量）の符号が正のときは補正デューティ値Duty_FC2,3（操作量）が０になり、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３の電圧補正が無効になる。主デューティ値Duty_INV（操作量）が負のときは補正デューティ値Duty_FC1,4（操作量）が０になり、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４の電圧補正が無効になる。

主デューティ値Duty_INV（操作量）の符号が正になる期間は、電圧基本波の正の半周期の期間（第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４が充放電制御される期間）に相当する。主デューティ値Duty_INV（操作量）の符号が負になる期間は、電圧基本波の負の半周期の期間（第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３が充放電制御される期間）に相当する。

このように、電圧基本波の正の半周期では第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３の電圧補正が無効になり、電圧基本波の負の半周期では、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４の電圧補正が無効になる。これにより、例えば半周期の切り替わり時などに、不安定な動作（過電流等）が発生することを防止することができる。なお補償部３２１６及び補償部３２２６内で積分器を使用している場合、無効化期間に積分器の値をゼロにリセットする。これにより、積分器の飽和を防止することができる。

上記図２、図１３（ａ）－（ｃ）に示すように対角同期制御方式では、対角にあるスイッチング素子を同じＰＷＭ信号で駆動し、対角にある第１フライングキャパシタＣ１と第４フライングキャパシタＣ４、又は第２フライングキャパシタＣ２と第３フライングキャパシタＣ３の平均電圧値が１／４Ｅになるようにフライングキャパシタの電圧を制御している。第１フライングキャパシタＣ１と第４フライングキャパシタＣ４の電圧は、Ｕ相電圧が正の時のみ制御可能であり、第２フライングキャパシタＣ２と第３フライングキャパシタＣ３の電圧は、Ｗ相電圧が正の時のみ制御可能である。

対角同期制御方式において、回路ばらつき等により、同じＰＷＭ信号で駆動されるスイッチング素子のスイッチングタイミングが異なると、対角関係にある２つのフライングキャパシタの各電圧を１／４Ｅに制御することが困難になる。

図１４は、実施の形態１に係る電力変換装置１を対角同期制御方式で制御する場合の一例を示す波形図である。図１４に示す波形図は、シミュレーション結果をもとに、模式的に波形を描いた図である。

図１４に示す例は、駆動信号ＰＷＭ２ａ（図２参照）で制御される第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５の中で、第２スイッチング素子Ｑ２のターンオフタイミングが他より遅延している例を示している。第２スイッチング素子Ｑ２のターンオフタイミングの遅延により、第１フライングキャパシタＣ１の電圧Ｖｆｃ１が目標値（図１４に示す例では、１００Ｖ）から低下していき、第４フライングキャパシタＣ４の電圧Ｖｆｃ４が目標値から上昇していき、アンバランスになっている。

これは、第１フライングキャパシタＣ１の充電時間が第４フライングキャパシタＣ４の充電時間より減少し、かつ第１フライングキャパシタＣ１の放電時間が第４フライングキャパシタＣ４の放電時間より増加することに起因する。具体的には、第２スイッチング素子Ｑ２のターンオフタイミングの遅延により、第１フライングキャパシタＣ１の充電開始タイミングが遅延し、第１フライングキャパシタＣ１の充電電流の積算量(面積)が減少する。これにより、第１フライングキャパシタＣ１の電圧Ｖｆｃ１が低下する。また、フライングキャパシタ電圧制御部３２の制御により、第４フライングキャパシタＣ４の電圧Ｖｆｃ４が上昇すると、後続のスイッチングタイミングにおいて第１フライングキャパシタＣ１の放電電流の積算量が増加する。

このように、第２スイッチング素子Ｑ２のターンオフタイミングの遅延により、Ｖｆｃ１＜Ｖｆｃ４の関係が維持される。また、フライングキャパシタ電圧制御部３２の制御により、（Ｖｆｃ１＋Ｖｆｃ４）／２＝１／４Ｅの関係が維持されるように制御される。これにより、Ｖｆｃ１＜１／４Ｅ＜Ｖｆｃ４の関係が維持される。

対角同期制御方式では、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４がそれぞれ１／４Ｅになるように個別に制御していない。したがって、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４を１：１の関係に制御できない状態が発生する。このような状態では、スイッチング素子やフライングキャパシタの耐圧保護のために設けられている過電圧保護機能又は不足電圧保護機能が作動して、電力変換装置１が停止する事態が発生しやすくなる。電力変換装置１の不要な停止は、ユーザのデメリット（売電量の減少、自家消費量の減少、充電時間の延長など)となるため、できるだけ回避することが望まれる。

これに対して、対角非同期制御方式では各フライングキャパシタの電圧を個別に制御でき、フライングキャパシタの過電圧又は不足電圧による、電力変換装置１の不要な停止を回避することができる。以下、具体的に説明する。

図１５は、対角非同期制御方式におけるフライングキャパシタ電圧制御部３２の構成例を示す図である。信号Ａと信号Ｂの生成方法は、図１３（ｂ）－（ｃ）に示した生成方法と同様である。

図１５において、乗算部３２５１は、直流電源２から供給される直流電圧Ｅに１／４を乗算して、電圧指令値１／４Ｅを算出する。減算部３２１３は、乗算部３２５１により算出された電圧指令値１／４Ｅから、第１電圧センサ４１により検出された第１フライングキャパシタＣ１の電圧Ｖｆｃ１を減算して第１の偏差を算出する。減算部３２２３は、乗算部３２５１により算出された電圧指令値１／４Ｅから、第２電圧センサ４２により検出された第２フライングキャパシタＣ２の電圧Ｖｆｃ２を減算して第２の偏差を算出する。減算部３２３３は、乗算部３２５１により算出された電圧指令値１／４Ｅから、第３電圧センサ４３により検出された第３フライングキャパシタＣ３の電圧Ｖｆｃ３を減算して第３の偏差を算出する。減算部３２４３は、乗算部３２５１により算出された電圧指令値１／４Ｅから、第４電圧センサ４４により検出された第４フライングキャパシタＣ４の電圧Ｖｆｃ４を減算して第４の偏差を算出する。

乗算部３２１４は、減算部３２１３により算出された第１の偏差と信号Ａを乗算する。乗算部３２２４は、減算部３２２３により算出された第２の偏差と信号Ａを乗算する。乗算部３２３４は、減算部３２３３により算出された第３の偏差と信号Ａを乗算する。乗算部３２４４は、減算部３２４３により算出された第４の偏差と信号Ａを乗算する。これらの処理により、リアクトル電流ＩＬの符号と出力電圧Ｖｏｕｔの符号が異なる場合、第１の偏差、第２の偏差、第３の偏差、第４の偏差の符号が反転される。

乗算部３２１５は、乗算部３２１４から入力される第１の偏差と信号Ｂを乗算する。乗算部３２４５は、乗算部３２４４から入力される第４の偏差と信号Ｂを乗算する。反転部３２５３は信号Ｂの符号を反転させて乗算部３２２５、乗算部３２３５、乗算部３２２７、乗算部３２３７に出力する。乗算部３２２５は、乗算部３２２４から入力される第２の偏差と、信号Ｂの反転信号を乗算する。乗算部３２３５は、乗算部３２３４から入力される第３の偏差と、信号Ｂの反転信号を乗算する。これにより、主デューティ値Duty_INV（操作量）の符号が正のときは第２の偏差及び第３の偏差が０になり、主デューティ値Duty_INV（操作量）の符号が負のときは第１の偏差及び第４の偏差が０になる。

補償部３２１６は、乗算部３２１５から入力される第１の偏差をＰＩ補償して補正デューティ値Duty_FC1（操作量）を生成する。補償部３２２６は、乗算部３２２５から入力される第２の偏差をＰＩ補償して補正デューティ値Duty_FC2（操作量）を生成する。補償部３２３６は、乗算部３２３５から入力される第３の偏差をＰＩ補償して補正デューティ値Duty_FC3（操作量）を生成する。補償部３２４６は、乗算部３２４５から入力される第４の偏差をＰＩ補償して補正デューティ値Duty_FC4（操作量）を生成する。

乗算部３２１７は、補償部３２１６から入力される補正デューティ値Duty_FC1（操作量）と信号Ｂを乗算する。乗算部３２４７は、補償部３２４６から入力される補正デューティ値Duty_FC4（操作量）と信号Ｂを乗算する。乗算部３２２７は、補償部３２２６から入力される補正デューティ値Duty_FC2（操作量）と、信号Ｂの反転信号を乗算する。乗算部３２３７は、補償部３２３６から入力される補正デューティ値Duty_FC3（操作量）と、信号Ｂの反転信号を乗算する。

主デューティ値Duty_INV（操作量）の符号が正のときは補正デューティ値Duty_FC2（操作量）と補正デューティ値Duty_FC3（操作量）が０になり、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３の電圧補正が無効になる。主デューティ値Duty_INV（操作量）が負のときは補正デューティ値Duty_FC1と補正デューティ値Duty_FC4（操作量）が０になり、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４の電圧補正が無効になる。

このように、電圧基本波の正の半周期では第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３の電圧補正が無効になり、電圧基本波の負の半周期では、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４の電圧補正が無効になる。

図１６は、実施の形態１に係る電力変換装置１を対角非同期制御方式で制御する場合の一例を示す波形図である。以下、図１４に示した対角同期制御方式の波形図と、図１６に示す対角非同期制御方式の波形図を比較して説明する。前者では、対角関係にある第２スイッチング素子Ｑ２と第１５スイッチング素子Ｑ１５が同じ駆動信号ＰＷＭ２ａで制御されていたが、後者では、第２スイッチング素子Ｑ２が駆動信号ＰＷＭ３ａで第１５スイッチング素子Ｑ１５が駆動信号ＰＷＭ４ａで個別に制御されている。これにより、後者では第２スイッチング素子Ｑ２と第１５スイッチング素子Ｑ１５のターンオンとターンオフのタイミングが異なっている。

また後者では、第１フライングキャパシタＣ１の充電電流の積算量(面積)と第４フライングキャパシタＣ４の充電電流の積算量(面積)が等しくなるように、第１フライングキャパシタＣ１の充電開始タイミングと充電終了タイミング、及び第４フライングキャパシタＣ４の充電開始タイミングと充電終了タイミングがそれぞれに個別に制御される。これにより、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４がいずれも、目標値（１００Ｖ）通りに制御されている。

本実施の形態では電力変換装置１を対角非同期制御方式で制御することを基本とするが、対角非同期制御方式と、対角同期制御方式を使い分けてもよい。例えば、単相３線式において、自立運転モードでは対角非同期制御方式で制御し、系統連係モードでは対角同期制御方式で制御してもよい。

例えば、系統連係モードにおける漏洩電流が、対角非同期制御方式より対角同期制御方式の方が少ない場合、系統連係モードにおいて、対角同期制御方式が採用されてもよい。また、単相２線式の場合、自立運転モードも含めて対角同期制御方式で制御してもよい。また、単相３線式の自立運転モードであっても、第３負荷Ｒ３（２００Ｖ負荷）しか接続されない場合、対角同期制御方式で制御してもよい。

以上説明したように本実施の形態によれば、対角非同期制御方式を採用することにより、フライングキャパシタの電圧を個別に制御することができ、フライングキャパシタの電圧を高精度に安定させることができる。これにより、フライングキャパシタが過充電又は過放電されて、電力変換装置１が不要に停止される事態を回避することができる。

以上、本開示を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示の範囲にあることは当業者に理解されるところである。

上記図１３－図１６では、実施の形態１に係る電力変換装置１の動作を説明した。この点、実施の形態２、３に係る電力変換装置１では、フライングキャパシタ電圧制御部３２の構成が半分で足りる。実施の形態２、３では第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２が正の半周期も負の半周期も使用されるため、使用しない補償部を無効化するための制御も不要になる。

なお、実施の形態１では正の半周期で使用する第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４と、負の半周期で使用する第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３を分けているため、フライングキャパシタＣ１－Ｃ４の発熱が抑制される。これにより、フライングキャパシタＣ１－Ｃ４の劣化が抑制され、長寿命化させることができる。

なお、実施の形態は、以下の項目によって特定されてもよい。

［項目１］
直流電源（２）から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成するインバータ回路（１０）と、
前記インバータ回路（１０）に含まれる複数のスイッチング素子（Ｑ１－Ｑ２４）を制御する制御回路（３０）と、を備え、
前記インバータ回路（１０）は、
２つ又は４つのフライングキャパシタ回路（１１－１２ ｏｒ １１－１４）を含み、各フライングキャパシタ回路（１１－１２ ｏｒ １１－１４）が３レベルの電位を出力可能なマルチレベル出力部（１１－１２ ｏｒ １１－１４）と、
前記マルチレベル出力部（１１－１２ ｏｒ １１－１４）の２点間に流れる電流の向きを制御する極性切替部（１５）と、を含み、
前記フライングキャパシタ回路（Ｃ１）は、
直列接続された４つのスイッチング素子（Ｑ１－Ｑ４）と、
２番目と３番目の２つのスイッチング素子（Ｑ２－Ｑ３）に並列に接続された一つのフライングキャパシタ（Ｃ１）と、を含み、
前記制御回路（３０）は、各時点において制御対象となる前記マルチレベル出力部（１１－１２ ｏｒ １１－１４）に含まれる８つのスイッチング素子（Ｑ１－Ｑ８ ｏｒ Ｑ１－Ｑ４、Ｑ１３－Ｑ１６ ｏｒ Ｑ５－Ｑ１２）を、それぞれ個別に制御可能な４つの駆動信号と、当該４つの駆動信号と相補関係にある４つの駆動信号を含む８つの駆動信号で制御する、
電力変換装置（１）。
これによれば、各フライングキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧を個別に制御することができる。
［項目２］
前記マルチレベル出力部（１１－１２ ｏｒ １１－１４）に含まれる、２つ又は４つの前記フライングキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の各電圧を検出するフライングキャパシタ電圧検出部（４１－４２ ｏｒ ４１－４４）をさらに備え、
前記直流電源（２）から出力される直流電圧をＥとするとき、
前記制御回路（３０）は、前記フライングキャパシタ電圧検出部（４１－４２ ｏｒ ４１－４４）により検出される各フライングキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧が、１／４Ｅになるように個別にフィードバック制御する、
項目１に記載の電力変換装置（１）。
これによれば、各フライングキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧が１／４Ｅになるように個別に制御することで、５レベル動作が可能となる。
［項目３］
前記インバータ回路（１０）の交流側に設置されたリアクトル（Ｌ１－Ｌ２）と、
前記リアクトル（Ｌ１－Ｌ２）に流れる電流を検出する電流検出部（５１－５２）と、
前記電力変換装置（１）の出力電圧を検出する出力電圧検出部（４７）と、をさらに備え、
前記制御回路（３０）は、前記電流検出部（５１－５２）により検出された前記リアクト（Ｌ１－Ｌ２）に流れる電流の符号と、前記出力電圧検出部（４７）により検出された前記電力変換装置（１）の出力電圧の符号が異なる場合、前記フライングキャパシタ電圧検出部（４１－４２ ｏｒ ４１－４４）で検出された各フライングキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧と１／４Ｅとの偏差の符号を反転させる、
項目２に記載の電力変換装置（１）。
これによれば、力率が１未満の場合、又は直流電源（２）に充電する場合にも対応することができる。
［項目４］
前記制御回路（３０）は、前記フライングキャパシタ回路（１１）に含まれる４つのスイッチング素子（Ｑ１－Ｑ４）の内、１番目と４番目の２つのスイッチング素子（Ｑ１、Ｑ４）、又は２番目と３番目の２つのスイッチング素子（Ｑ２－Ｑ３）の一方に供給する駆動信号で、前記フライングキャパシタ回路（１１）に含まれるフライングキャパシタ（Ｃ１）の電圧を補正する、
項目１から３のいずれか１項に記載の電力変換装置（１）。
これによれば、主フィードバック制御（リアクトル電流制御、又は出力電圧制御）と、各フライングキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧制御との制御干渉を防止することができる。
［項目５］
前記マルチレベル出力部（１１－１４）は、
第１フライングキャパシタ回路（１１）－第４フライングキャパシタ回路（１４）と、を有し、
直列接続された前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）が、前記直流電源（２）と並列に接続され、
直列接続された前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）が、前記直流電源（２）と並列に接続される、
項目１から４のいずれか１項に記載の電力変換装置（１）。
これによれば、各フライングキャパシタ（Ｃ１－Ｃ４）の発熱を抑制することができる。
［項目６］
前記制御回路（３０）は、
正の半周期では、前記第２フライングキャパシタ回路（１２）に含まれるフライングキャパシタ（Ｃ２）と前記第３フライングキャパシタ回路（１３）に含まれるフライングキャパシタ（Ｃ３）の電圧補正を無効化し、
負の半周期では、前記第１フライングキャパシタ回路（１１）に含まれるフライングキャパシタ（Ｃ１）と前記第４フライングキャパシタ回路（１４）に含まれるフライングキャパシタ（Ｃ４）の電圧補正を無効化する、
項目５に記載の電力変換装置（１）。
これによれば、不安定な動作を防止することができる。
［項目７］
前記電力変換装置（１）は単相３線式の配電線に接続され、
前記単相３線式の配電線の第１電圧線と中性線間の電圧を検出する第１相出力電圧検出部（４５）と、
前記単相３線式の配電線の第２電圧線と前記中性線間の電圧を検出する第２相出力電圧検出部（４６）と、をさらに備え、
前記リアクトル（Ｌ１、Ｌ２）は、
前記単相３線式の配電線の前記第１電圧線に接続された第１リアクトル（Ｌ１）と、
前記単相３線式の配電線の前記第２電圧線に接続された第２リアクトル（Ｌ２）と、を有し、
前記電流検出部（５１－５２）は、
前記第１リアクトル（Ｌ１）に流れる電流を検出する第１電流検出部（５１）と、
前記第２リアクトル（Ｌ２）に流れる電流を検出する第２電流検出部（５２）と、を有し、
前記制御回路（３０）は、自立運転時において、
前記第１電流検出部（５１）により検出された前記第１リアクトル（Ｌ１）に流れる電流の符号と、前記第１相出力電圧検出部（４５）により検出された前記第１電圧線と前記中性線間の出力電圧の符号が異なる場合、前記偏差の符号を反転させ、
前記第２電流検出部（５２）により検出された前記第２リアクトル（Ｌ２）に流れる電流の符号と、前記第２相出力電圧検出部（４６）により検出された前記第２電圧線と前記中性線間の出力電圧の符号が異なる場合、前記偏差の符号を反転させる、
項目３に記載の電力変換装置（１）。
これによれば、各フライングキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧を、相ごとに独立して補正することができる。
［項目８］
前記制御回路（３０）は、
前記電力変換装置（１）が単相３線式の配電線に接続され、前記電力変換装置（１）を自立運転させる場合、
各時点において制御対象となる前記マルチレベル出力部（１１－１２ ｏｒ １１－１４）に含まれる８つのスイッチング素子（Ｑ１－Ｑ８ ｏｒ Ｑ１－Ｑ４、Ｑ１３－Ｑ１６ ｏｒ Ｑ５－Ｑ１２）を、それぞれ個別に制御可能な４つの駆動信号と、当該４つの駆動信号と相補関係にある４つの駆動信号を含む８つの駆動信号で制御し、
前記電力変換装置（１）を系統連系運転させる場合、又は前記電力変換装置（１）が単相２線式の配電線に接続されている場合、
各時点において制御対象となる前記マルチレベル出力部（１１－１２ ｏｒ １１－１４）に含まれる８つのスイッチング素子（Ｑ１－Ｑ８ ｏｒ Ｑ１－Ｑ４、Ｑ１３－Ｑ１６ ｏｒ Ｑ５－Ｑ１２）を、それぞれ個別に制御可能な２つの駆動信号と、当該２つの駆動信号と相補関係にある２つの駆動信号を含む４つの駆動信号で制御する、
項目１から７のいずれか１項に記載の電力変換装置（１）。
これによれば、運転モードに応じて、対角非同期制御方式と対角同期制御方式を使い分けることができる。

１ 電力変換装置、 ２ 直流電源、 ３ 電力系統、 １０ マルチレベルインバータ、 １１－１４ フライングキャパシタ回路、 １５ａ－１５ｂ 極性切替部、 ２０ 出力フィルタ、 ３０ 制御部、 ３１ 主フィードバック制御部、 ３２ フライングキャパシタ電圧制御部、 ３３ 減算部、 ３４－３７ ＰＷＭ信号生成部、 ４１－４７ 電圧センサ、 ５１－５２ 電流センサ、 Ｒ１－Ｒ３ 負荷、 Ｑ１－Ｑ２４ スイッチング素子、 Ｃ１－Ｃ４ フライングキャパシタ、 Ｃ５－Ｃ６ 分割コンデンサ、 Ｃ７－Ｃ８ 出力コンデンサ、 Ｌ１－Ｌ２ 出力リアクトル、 ＲＹ１－ＲＹ２ 第２リレー。

Claims (8)

1. 直流電源から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成するインバータ回路と、
   前記インバータ回路に含まれる複数のスイッチング素子を制御する制御回路と、を備え、
   前記インバータ回路は、
   ２つ又は４つのフライングキャパシタ回路を含み、各フライングキャパシタ回路が３レベルの電位を出力可能なマルチレベル出力部と、
   前記マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部と、を含み、
   前記フライングキャパシタ回路は、
   直列接続された４つのスイッチング素子と、
   ２番目と３番目の２つのスイッチング素子に並列に接続された一つのフライングキャパシタと、を含み、
   前記制御回路は、各時点において制御対象となる前記マルチレベル出力部に含まれる８つのスイッチング素子を、それぞれ個別に制御可能な４つの駆動信号と、当該４つの駆動信号と相補関係にある４つの駆動信号を含む８つの駆動信号で制御する、
   電力変換装置。
2. 前記マルチレベル出力部に含まれる、２つ又は４つの前記フライングキャパシタの各電圧を検出するフライングキャパシタ電圧検出部をさらに備え、
   前記直流電源から出力される直流電圧をＥとするとき、
   前記制御回路は、前記フライングキャパシタ電圧検出部により検出される各フライングキャパシタの電圧が、１／４Ｅになるように個別にフィードバック制御する、
   請求項１に記載の電力変換装置。
3. 前記インバータ回路の交流側に設置されたリアクトルと、
   前記リアクトルに流れる電流を検出する電流検出部と、
   前記電力変換装置の出力電圧を検出する出力電圧検出部と、をさらに備え、
   前記制御回路は、前記電流検出部により検出された前記リアクトルに流れる電流の符号と、前記出力電圧検出部により検出された前記電力変換装置の出力電圧の符号が異なる場合、前記フライングキャパシタ電圧検出部で検出された各フライングキャパシタの電圧と１／４Ｅとの偏差の符号を反転させる、
   請求項２に記載の電力変換装置。
4. 前記制御回路は、前記フライングキャパシタ回路に含まれる４つのスイッチング素子の内、１番目と４番目の２つのスイッチング素子、又は２番目と３番目の２つのスイッチング素子の一方に供給する駆動信号で、前記フライングキャパシタ回路に含まれるフライングキャパシタの電圧を補正する、
   請求項１から３のいずれか１項に記載の電力変換装置。
5. 前記マルチレベル出力部は、
   第１フライングキャパシタ回路－第４フライングキャパシタ回路と、を有し、
   直列接続された前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路が、前記直流電源と並列に接続され、
   直列接続された前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路が、前記直流電源と並列に接続される、
   請求項１から４のいずれか１項に記載の電力変換装置。
6. 前記制御回路は、
   正の半周期では、前記第２フライングキャパシタ回路に含まれるフライングキャパシタと前記第３フライングキャパシタ回路に含まれるフライングキャパシタの電圧補正を無効化し、
   負の半周期では、前記第１フライングキャパシタ回路に含まれるフライングキャパシタと前記第４フライングキャパシタ回路に含まれるフライングキャパシタの電圧補正を無効化する、
   請求項５に記載の電力変換装置。
7. 前記電力変換装置は単相３線式の配電線に接続され、
   前記単相３線式の配電線の第１電圧線と中性線間の電圧を検出する第１相出力電圧検出部と、
   前記単相３線式の配電線の第２電圧線と前記中性線間の電圧を検出する第２相出力電圧検出部と、をさらに備え、
   前記リアクトルは、
   前記単相３線式の配電線の前記第１電圧線に接続された第１リアクトルと、
   前記単相３線式の配電線の前記第２電圧線に接続された第２リアクトルと、を有し、
   前記電流検出部は、
   前記第１リアクトルに流れる電流を検出する第１電流検出部と、
   前記第２リアクトルに流れる電流を検出する第２電流検出部と、を有し、
   前記制御回路は、自立運転時において、
   前記第１電流検出部により検出された前記第１リアクトルに流れる電流の符号と、前記第１相出力電圧検出部により検出された前記第１電圧線と前記中性線間の出力電圧の符号が異なる場合、前記偏差の符号を反転させ、
   前記第２電流検出部により検出された前記第２リアクトルに流れる電流の符号と、前記第２相出力電圧検出部により検出された前記第２電圧線と前記中性線間の出力電圧の符号が異なる場合、前記偏差の符号を反転させる、
   請求項３に記載の電力変換装置。
8. 前記制御回路は、
   前記電力変換装置が単相３線式の配電線に接続され、前記電力変換装置を自立運転させる場合、
   各時点において制御対象となる前記マルチレベル出力部に含まれる８つのスイッチング素子を、それぞれ個別に制御可能な４つの駆動信号と、当該４つの駆動信号と相補関係にある４つの駆動信号を含む８つの駆動信号で制御し、
   前記電力変換装置を系統連系運転させる場合、又は前記電力変換装置が単相２線式の配電線に接続されている場合、
   各時点において制御対象となる前記マルチレベル出力部に含まれる８つのスイッチング素子を、それぞれ個別に制御可能な２つの駆動信号と、当該２つの駆動信号と相補関係にある２つの駆動信号を含む４つの駆動信号で制御する、
   請求項１から７のいずれか１項に記載の電力変換装置。

Images