JP2023078839A - 検出装置 - Google Patents

Abstract

【課題】データオーバーフローを生じることなく検出精度の向上を図ることができる検出装置を提供する。【解決手段】光電変換素子を備えたＭ列Ｎ行の検出素子が検出領域内においてマトリクス状に配列されセンサ部と、検出素子に生じる電圧に基づき、検出素子に対応する検出値を算出する検出部と、を備える。検出部は、ｍ列ｎ行に配置された検出素子の電圧Ｖ＜ｍ，ｎ＞と、ｍ列ｎ＋１行目に配置された検出素子の電圧Ｖ＜ｍ，ｎ＋１＞との電位差ΔＶ＜ｍ，ｎ＞を第１検出値とし、下記（１）式及び（２）式を用いて、第２検出値Ｖ＜ｍ，ｎ＞’を算出する。Ｖ＜ｍ，ｎ＞’＝Ｖ＜ｍ，ｎ＋１＞’＋ΔＶ＜ｍ，ｎ＞・・・（１）Ｖ＜ｍ，Ｎ＋１＞’＝０・・・（２）【選択図】図２２

Description

本発明は、検出装置に関する。

近年、個人認証等に用いられる生体センサとして、光学式の生体センサが知られている。生体センサとして、指紋センサ（例えば、特許文献１参照）や静脈センサが知られている。特許文献１に記載されている指紋センサは、フォトダイオード等の光電変換素子が半
導体基板上に複数配列されている。光電変換素子は、照射される光量に応じて出力される信号が変化する。

米国特許出願公開第２０１８／００１２０６９号明細書

例えば、指紋等の被検出体の表面の凹凸や指内部の静脈等を検出する場合、各光電変換素子から出力される信号の微弱な差異を検出するためにアナログ段の増幅度を上げると、後段のデジタル処理プロセスにおいてデータオーバーフロー（桁溢れ）が生じて良好な検出が行えない場合がある。

本発明は、データオーバーフローを生じることなく検出精度の向上を図ることができる検出装置を提供することを目的とする。

本開示の一態様に係る検出装置は、光電変換素子を備えた複数の検出素子が検出領域内においてマトリクス状に配列されセンサ部と、前記検出素子に生じる電圧に基づき、前記検出素子に対応する検出値を算出する検出部と、を備え、前記センサ部は、前記検出領域において、第１方向に並ぶ検出素子の数がＭであり、前記第１方向とは異なる第２方向に並ぶ検出素子の数がＮであり、前記検出部は、前記第１方向のｍ列目（ｍはＭ以下の自然数）に配置され、かつ、前記第２方向のｎ行目（ｎはＮ以下の自然数）に配置されたｍ列ｎ行の検出素子の電圧Ｖ＜ｍ，ｎ＞と、前記第１方向のｍ列目に配置され、かつ、前記第２方向のｎ＋１行目に配置されたｍ列ｎ＋１行の検出素子の電圧Ｖ＜ｍ，ｎ＋１＞との電位差ΔＶ＜ｍ，ｎ＞を、ｍ列ｎ行の検出素子に対応する第１検出値とし、下記（１）式及び（２）式を用いて、ｍ列ｎ行の検出素子に対応する第２検出値Ｖ＜ｍ，ｎ＞’を算出する。

Ｖ＜ｍ，ｎ＞’＝Ｖ＜ｍ，ｎ＋１＞’＋ΔＶ＜ｍ，ｎ＞・・・（１）

Ｖ＜ｍ，Ｎ＋１＞’＝０・・・（２）

本開示の一態様に係る検出装置は、光電変換素子を備えた複数の検出素子が検出領域内においてマトリクス状に配列されセンサ部と、前記検出素子に生じる電圧に基づき、前記検出素子に対応する検出値を算出する検出部と、を備え、前記センサ部は、前記検出領域において、第１方向に並ぶ検出素子の数がＭであり、前記第１方向とは異なる第２方向に並ぶ検出素子の数がＮであり、前記検出部は、前記第１方向のｍ列目（ｍはＭ以下の自然数）に配置され、かつ、前記第２方向のｎ行目（ｎはＮ以下の自然数）に配置されたｍ列ｎ行の検出素子の電圧Ｖ＜ｍ，ｎ＞と、前記第１方向のｍ＋１列目に配置され、かつ、前記第２方向のｎ行目に配置されたｍ＋１列ｎ行の検出素子の電圧Ｖ＜ｍ＋１，ｎ＞との電位差ΔＶ＜ｍ，ｎ＞を、ｍ列ｎ行の検出素子に対応する第１検出値とし、下記（３）式及び（４）式を用いて、ｍ列ｎ行の検出素子に対応する第２検出値Ｖ＜ｍ，ｎ＞’を算出する。

Ｖ＜ｍ，ｎ＞’＝Ｖ＜ｍ＋１，ｎ＞’＋ΔＶ＜ｍ，ｎ＞・・・（３）

Ｖ＜Ｍ＋１，ｎ＞’＝０・・・（４）

図１は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。 図３は、実施形態に係る検出装置を示す平面図である。 図４は、実施形態に係る検出装置の構成例を示すブロック図である。 図５は、複数の検出素子を示す回路図である。 図６は、検出期間における検出素子の動作例を示すタイミング波形図である。 図７は、比較例に係る検出装置の検出素子と検出回路との接続例を示す図である。 図８は、比較例に係る検出装置の検出動作時におけるタイミングチャートの一例を示す図である。 図９は、比較例に係る検出装置の検出動作時において取得されるデジタルデータの一例を示す図である。 図１０は、実施形態１に係る検出装置の検出素子と検出回路との接続例を示す図である。 図１１は、実施形態１に係る検出装置の検出素子と検出回路との接続例を示す図である。 図１２は、実施形態１に係る検出装置の検出素子と検出回路との接続例を示す図である。 図１３は、実施形態１に係る検出装置の検出動作時におけるタイミングチャートの一例を示す図である。 図１４は、図１３に示すタイミングチャートの各サンプリングタイミングにおいて取得されるデジタルデータの対応関係を示す図である。 図１５は、実施形態１に係る検出装置の検出動作時において取得されるデジタルデータの一例を示す図である。 図１６は、実施形態１に係る信号線選択回路及び検出回路の一構成例を示す図である。 図１７は、実施形態１に係る信号線選択回路及び検出回路の検出動作時におけるタイミングチャートの一例を示す図である。 図１８は、図１７に示すタイミングチャートの各サンプリングタイミングにおいて取得されるデジタルデータの対応関係を示す図である。 図１９は、実施形態１に係る信号線選択回路及び検出回路の検出動作時において取得されるデジタルデータの一例を示す図である。 図２０Ａは、検出素子ごとの検出値の一例を示す模式図である。 図２０Ｂは、図２０Ａに示す検出値の露光前の値の一例を示す模式図である。 図２１は、図２０Ａに示す検出素子ごとの検出値の列方向に隣接する検出素子間での差分値を示す模式図である。 図２２は、実施形態１に係る検出装置における画像イメージの復元処理について説明する図である。 図２３Ａは、実施形態１に係る検出装置の画像イメージ復元後の検出値を示す模式図である。 図２３Ｂは、オフセット電圧を適用しなかった場合の画像イメージ復元後の検出値を示す模式図である。 図２４は、実施形態２に係る信号線選択回路及び検出回路の一構成例を示す図である。 図２５は、実施形態２に係る信号線選択回路及び検出回路の検出動作時におけるタイミングチャートの一例を示す図である。 図２６は、図２５に示すタイミングチャートの各サンプリングタイミングにおいて取得されるデジタルデータの対応関係を示す図である。 図２７は、実施形態２に係る信号線選択回路及び検出回路の検出動作時において取得されるデジタルデータの一例を示す図である。 図２８は、検出素子ごとの検出値の一例を示す模式図である。 図２９は、図２８に示す検出素子ごとの検出値の行方向に隣接する検出素子間での差分値を示す模式図である。 図３０は、実施形態２に係る検出装置における画像イメージの復元処理について説明する図である。 図３１は、実施形態２に係る検出装置の画像イメージ復元後の検出値を示す模式図である。

発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１に示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、カバーガラス１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、カバーガラス１２２の順に積層されている。本開示において、検出装置１は、受光した光量に応じて指Ｆｇを検出する光学式センサである。

照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light Emitting Diode））が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。

検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及びカバーガラス１２２を透過する。検出装置１は、例えば、光反射型の生体センサであり、指Ｆｇの表面で反射した光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出できる。又は、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。

カバーガラス１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。カバーガラス１２２は、例えばガラス基板である。なお、カバーガラス１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス１２２が設けられていなくてもよい。この場合、検出装置１の表面に保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。

照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。この場合であっても、表示パネルから照射された表示光が検出装置１を透過し、指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。

図２は、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図２に示すように、照明装置付き検出機器１２０は、検出装置１の表面に垂直な方向において、検出装置１、照明装置１２１、カバーガラス１２２の順に積層されている。本変形例においても、照明装置１２１として、有機ＥＬディスプレイパネル等の表示パネルを採用することができる。

照明装置１２１から照射された光Ｌ１は、カバーガラス１２２を透過した後、指Ｆｇで反射する。指Ｆｇで反射した光Ｌ２は、カバーガラス１２２を透過し、さらに、照明装置１２１を透過する。検出装置１は、照明装置１２１を透過した光Ｌ２を受光することで、指紋検出等、生体に関する情報を検出することができる。

図３は、実施形態に係る検出装置を示す平面図である。図３に示すように、検出装置１は、基板２１と、センサ部１０と、第１ゲート線駆動回路１５Ａと、第２ゲート線駆動回路１５Ｂと、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。

基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源電圧Ｖｓｆや共通電圧Ｖｃｏｍ（図５参照）等の電圧信号をセンサ部１０、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６に供給する。

基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出素子３と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、検出素子３と重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の端部との間の領域である。第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６は、周辺領域ＧＡに設けられる。

センサ部１０の複数の検出素子３は、それぞれ、光電変換素子３０を有する光センサである。光電変換素子３０は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、光電変換素子３０は、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードである。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有する光電変換素子３０は、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂから供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数の光電変換素子３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数の検出素子３からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。

第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、検出領域ＡＡを第１方向Ｄｘに挟んで配置される。これに限定されず、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、一つの回路として形成され、検出領域ＡＡの一方の辺に沿って配置されていてもよい。

なお、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。

検出領域ＡＡにおいて第１方向Ｄｘに並ぶ検出素子３の数は、例えば１０８０である。また、検出領域ＡＡにおいて第２方向Ｄｙに並ぶ検出素子３の数は、例えば２３４０である。この場合、検出領域ＡＡには、１０８０の検出素子３が第１方向Ｄｘに並ぶ２３４０の素子行が第２方向Ｄｙに並んでいる。言い換えると、検出領域ＡＡには、２３４０の検出素子３が第２方向Ｄｙに並ぶ１０８０の素子列が第１方向Ｄｘに並んでいる。

図４は、実施形態に係る検出装置の構成例を示すブロック図である。図４に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれる。

検出制御回路１１は、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、同期信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂに供給する。また、検出制御回路１１は、検出処理を行う検出期間において、信号線選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。また、本開示において、検出制御回路１１は、検出処理を行う検出期間において、後述する検出タイミング制御回路４７を介して、差動入力切替信号ＳＳＷ等の各種制御信号を検出回路４８に供給する。

第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、各種制御信号に基づいて複数のゲート線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図５参照））を駆動する回路である。第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、ゲート線に接続された複数の光電変換素子３０を選択する。

信号線選択回路１６は、複数の出力信号線ＳＬ（図５参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される信号線選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを電気的に接続する。これにより、信号線選択回路１６は、検出素子３からの検出信号Ｖｄｅｔを検出部４０に出力する。なお、信号線選択回路１６は無くてもよい。この場合、出力信号線ＳＬは、検出回路４８と直接接続されてもよい。

検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。

本開示において、検出部４０は、検出制御回路１１から供給される制御信号と、検出素子３から供給される検出信号Ｖｄｅｔに基づいて、指Ｆｇの指紋等の被検出体の表面の凹凸や指内部の静脈等の生体情報を検出する回路である。

検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Analog Front End）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。本開示において、検出回路４８の検出信号増幅回路４２は、後述する差動増幅回路を含むアナログ回路であり、Ａ／Ｄ変換回路４３の後段の回路は、Ａ／Ｄ変換回路４３によってデジタル変換されたデジタルデータを処理するデジタル信号処理回路である。

信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、検出回路４８の出力信号に対して所定の処理を実行する。

記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。

座標抽出回路４５は、例えば、指Ｆｇ等の被検出体の表面の凹凸の検出座標を求める論理回路である。具体的に、座標抽出回路４５は、例えば、指Ｆｇ等の被検出体の表面の凹凸の形状を示す二次元情報（例えば、画像イメージ）を生成する。また、座標抽出回路４５は、例えば、指Ｆｇや掌の血管の検出座標を求める態様であっても良い。

次に、検出装置１の回路構成例及び動作例について説明する。図５は、複数の検出素子を示す回路図である。図５に示すように、検出素子３は、光電変換素子３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。また、検出素子３には、検出駆動線（ゲート線）としてリセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄが設けられ、信号読出用の配線として出力信号線ＳＬが設けられている。

リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ及び出力信号線ＳＬは、それぞれ、複数の検出素子３に接続される。具体的には、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、第１方向Ｄｘ（図３参照）に延在し、第１方向Ｄｘに配列された複数の検出素子３と接続される。また、出力信号線ＳＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の検出素子３に接続される。出力信号線ＳＬは、複数のトランジスタ（読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆ）からの信号が出力される配線である。

リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つの光電変換素子３０に対応して設けられる。検出素子３が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

光電変換素子３０のアノードには、共通電圧Ｖｃｏｍが印加される。光電変換素子３０のカソードは、ノードＮ１に接続される。ノードＮ１は、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。光電変換素子３０に光が照射された場合、光電変換素子３０から出力された信号（電荷）は、ノードＮ１に形成される容量素子に蓄積される。

リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電圧Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔが、第１ゲート線駆動回路１５Ａから供給されるリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電圧がリセット電圧Ｖｒｓｔにリセットされる。共通電圧Ｖｃｏｍは、リセット電圧Ｖｒｓｔよりも低い電圧を有しており、光電変換素子３０は、逆バイアス駆動される。

ソースフォロワトランジスタＭｓｆは、電源電圧Ｖｓｆが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、光電変換素子３０で発生した信号（電荷）に応じた信号（電圧）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、光電変換素子３０で発生した信号（電荷）に応じた信号電圧を読出トランジスタＭｒｄに出力する。

読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬとの間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが、第２ゲート線駆動回路１５Ｂから供給される読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、光電変換素子３０で発生した信号（電荷）に応じた信号（電圧）が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。

なお、図５では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄをそれぞれシングルゲート構造としたが、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成された、所謂ダブルゲート構造でもよく、３つ以上のトランジスタが直列に接続された構成であっても良いてもよい。また、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つのトランジスタを有していてもよく、４つ以上のトランジスタを有していてもよい。

図６は、検出期間における検出素子の動作例を示すタイミング波形図である。図６に示すように、検出素子３は、検出期間において、リセット期間Ｐｒｓｔ、露光期間Ｐｃｈ及び読出期間Ｐｄｅｔの順に検出を実行する。電源回路１０３は、リセット期間Ｐｒｓｔ、露光期間Ｐｃｈ及び読出期間Ｐｄｅｔに亘って、共通電圧Ｖｃｏｍを光電変換素子３０のアノードに供給する。

検出制御回路１１は、時刻ｔ０に、リセット制御走査線ＧＬｒｓｔに供給されるリセット制御信号ＲＳＴをハイ（高レベル電圧）とし、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、リセットトランジスタＭｒｓｔがオン（導通状態）となり、ノードＮ１の電圧がリセット電圧Ｖｒｓｔに上昇する。これにより、光電変換素子３０は、リセット電圧Ｖｒｓｔと共通電圧Ｖｃｏｍとの電位差で逆バイアスされる。また、読出トランジスタＭｒｄがオフ（非導通状態）であるため、ソースフォロワトランジスタＭｓｆのソースが電源電圧Ｖｓｆにより充電され、ノードＮ２の電圧が上昇する。

検出制御回路１１は、時刻ｔ１に、読出制御走査線ＧＬｒｄに供給される読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、ノードＮ２の電圧は（Ｖｒｓｔ－Ｖｔｈｓｆ）となる。なお、Ｖｔｈｓｆは、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆである。

検出制御回路１１は、時刻ｔ２に、リセット制御信号ＲＳＴをロウ（低レベル電圧）とし、リセット期間Ｐｒｓｔが終了し、露光期間Ｐｃｈが開始する。露光期間Ｐｃｈにおいて、リセットトランジスタＭｒｓｔがオフ（非導通状態）となる。ノードＮ１の電圧は、光電変換素子３０に照射された光に応じた信号が蓄積されて、（Ｖｒｓｔ－Ｖｐｈｏｔｏ）に低下する。具体的には、リセット期間Ｐｒｓｔにおいて、例えば光電変換素子３０内部の自己容量あるいは図示しない容量に蓄えられた電荷が光照射によって放電され、照射された光に応じた信号が蓄積される。なお、Ｖｐｈｏｔｏは、光電変換素子３０に照射された光に応じた信号（電圧変動分）である。

時刻ｔ３において出力信号線ＳＬから出力される検出信号Ｖｄｅｔ１の電圧は、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ）となる。Ｖｒｄｏｎは、読出トランジスタＭｒｄのオン抵抗に起因する電圧降下である。

検出制御回路１１は、時刻ｔ３に、読出制御信号ＲＤをロウ（低レベル電圧）とする。これにより、読出トランジスタＭｒｄがオフ（非導通状態）となり、ノードＮ２の電圧は（Ｖｒｓｔ－Ｖｔｈｓｆ）で一定となる。また、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電圧はロウ（低レベル電圧）となるように負荷が与えられている。

検出制御回路１１は、時刻ｔ４に、読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、露光期間Ｐｃｈ終了後に読出トランジスタＭｒｄがオン（導通状態）となり、読出期間Ｐｄｅｔが開始する。ノードＮ２の電圧は、信号Ｖｐｈｏｔｏに応じて、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｐｈｏｔｏ）に変化する。読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔ２の電圧は、時刻ｔ３に取得された検出信号Ｖｄｅｔ１の電圧から信号Ｖｐｈｏｔｏ分低下し、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ－Ｖｐｈｏｔｏ）となる。

検出部４０は、リセット期間Ｐｒｓｔにおいて検出される検出信号Ｖｄｅｔ１と、読出期間Ｐｄｅｔにおいて検出される検出信号Ｖｄｅｔ２との電位差（Ｖｐｈｏｔｏ）に基づいて、光電変換素子３０に照射された光を検出できる。なお、図６では、１つの検出素子３の動作例を示しているが、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂが、それぞれ、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄを順次、時分割的に走査することで、検出領域ＡＡ全体の検出素子３で検出することができる。また、図６では、リセット期間Ｐｒｓｔにおいて検出される検出信号Ｖｄｅｔ１と、読出期間Ｐｄｅｔにおいて検出される検出信号Ｖｄｅｔ２との電位差に基づいて、光電変換素子３０に照射された光を検出する例を示したが、これに限らず、読出期間Ｐｄｅｔにおいて検出される検出信号Ｖｄｅｔ２の電圧を用いて、光電変換素子３０に照射された光を検出する態様としても良い。

図７は、比較例に係る検出装置の検出素子と検出回路との接続例を示す図である。以下の説明では、ｍ列ｎ行（ｍはＭ以下の自然数、ｎはＮ以下の自然数）に対応するパラメータを「Ｘ＜ｍ，ｎ＞」とも称する。また、ｍ列に対応するパラメータを「Ｘ＜ｍ＞」とも称する。また、ｎ行に対応するパラメータを「Ｘ＜ｎ＞」とも称する。

図７では、ｍ列に並ぶ検出素子３＜ｍ，１＞，３＜ｍ，２＞，３＜ｍ，３＞，・・・と検出回路４８とのｍ列目の出力信号線ＳＬ＜ｍ＞を介した接続例を示している。

上述したように、光電変換素子３０は、リセット期間Ｐｒｓｔ（図６参照）において逆バイアスされる。このとき、光電変換素子３０は、リセット電圧Ｖｒｓｔと共通電圧Ｖｃｏｍとの電位差である逆バイアス電圧Ｖｐｎが印加される。

検出回路４８には、読出トランジスタＭｒｄにバイアス電流Ｉｂを流すための定電流源が接続されている。これにより、検出素子３の検出電圧Ｖ＜ｍ＞（リセット期間Ｐｒｓｔにおいて検出される検出信号Ｖｄｅｔ１の電圧、及び、読出期間Ｐｄｅｔにおいて検出される検出信号Ｖｄｅｔ２の電圧）を検出可能となる。この定電流源は、検出回路４８内に設けられていても良いし、基板２１内に設けられていても良い。なお、図７において、容量Ｃｐは、光電変換素子３０の寄生容量でも良いし、光電変換素子３０の外部の個別の容量でも良い。

検出回路４８は、出力信号線ＳＬ＜ｍ＞と接続される。検出回路４８の検出信号増幅回路４２は、出力信号線ＳＬ＜ｍ＞の電圧に応じた電圧をＡ／Ｄ変換回路４３に出力する。

具体的に、検出信号増幅回路４２は、差動増幅回路４２１と、差動増幅回路４２１の非反転入力（＋）に接続された第１容量素子Ｃ１＜ｍ＞と、差動増幅回路４２１の反転入力（－）に接続された第２容量素子Ｃ２＜ｍ＞と、を含む。比較例において、差動増幅回路４２１は、非反転入力（＋）に出力信号線ＳＬ＜ｍ＞を介して検出素子３の検出電圧Ｖ＜ｍ＞が印加され、検出電圧Ｖ＜ｍ＞に応じた電荷が第１容量素子Ｃ１＜ｍ＞にチャージされる。また、差動増幅回路４２１は、反転入力（－）に基準電圧Ｖｒｅｆが印加され、基準電圧Ｖｒｅｆに応じた電荷が第２容量素子Ｃ２＜ｍ＞にチャージされる。

図８は、比較例に係る検出装置の検出動作時におけるタイミングチャートの一例を示す図である。

第１ゲート線駆動回路１５Ａは、リセット期間Ｐｒｓｔにおいて、検出制御回路１１から出力される同期信号ＳＴＶ及びクロック信号ＣＫに基づき、リセット制御走査線ＧＬｒｓｔ＜１＞，ＧＬｒｓｔ＜２＞，ＧＬｒｓｔ＜３＞，・・・を順次「Ｈ」（高レベル電圧）とする。これにより、各検出素子３のリセットトランジスタＭｒｓｔが順次オン（導通状態）となり、ノードＮ１の電圧がリセット電圧Ｖｒｓｔに上昇する。このとき、光電変換素子３０は、リセット電圧Ｖｒｓｔと共通電圧Ｖｃｏｍとの電圧差で逆バイアスされる。また、読出トランジスタＭｒｄがオフ（非導通状態）であるため、ソースフォロワトランジスタＭｓｆのソースが電源電圧Ｖｓｆにより充電され、ノードＮ２の電圧が上昇する。

リセット期間Ｐｒｓｔの後の露光期間Ｐｃｈにおいて、ノードＮ１の電圧は、光電変換素子３０に照射された光に応じて低下する。

第２ゲート線駆動回路１５Ｂは、露光期間Ｐｃｈ後の読出期間Ｐｄｅｔにおいて、検出制御回路１１から出力されるクロック信号ＣＫに基づき、読出制御走査線ＧＬｒｄ＜１＞，ＧＬｒｄ＜２＞，ＧＬｒｄ＜３＞，・・・を順次「Ｈ」（高レベル電圧）とする。これにより、各検出素子３の読出トランジスタＭｒｄが順次オン（導通状態）となり、出力信号線ＳＬ＜ｍ＞を介して、検出素子３の検出電圧Ｖ＜ｍ＞に応じた電荷が第１容量素子Ｃ１＜ｍ＞にチャージされる。

Ａ／Ｄ変換回路４３は、読出制御走査線ＧＬｒｄ＜ｍ＞の「Ｈ」期間において、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ＞と第２容量素子Ｃ２＜ｍ＞にチャージされた基準電圧Ｖｒｅｆとの電位差が差動増幅回路４２１によって増幅された値をデジタル信号に変換する。

具体的に、Ａ／Ｄ変換回路４３は、読出制御走査線ＧＬｒｄ＜１＞の「Ｈ」期間において、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，１＞と第２容量素子Ｃ２＜ｍ＞にチャージされた基準電圧Ｖｒｅｆとの電位差をデジタル信号に変換する。

また、Ａ／Ｄ変換回路４３は、読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間において、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，２＞と第２容量素子Ｃ２＜ｍ＞にチャージされた基準電圧Ｖｒｅｆとの電位差をデジタル信号に変換する。

また、Ａ／Ｄ変換回路４３は、読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間において、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，３＞と第２容量素子Ｃ２＜ｍ＞にチャージされた基準電圧Ｖｒｅｆとの電位差をデジタル信号に変換する。

以下、同様にして、Ａ／Ｄ変換回路４３は、読出制御走査線ＧＬｒｄ＜ｎ＞の「Ｈ」期間ごとに、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，ｎ＞と第２容量素子Ｃ２＜ｍ＞にチャージされた基準電圧Ｖｒｅｆとの電位差をデジタル信号に変換する。

このように、読出制御走査線ＧＬｒｄ＜ｎ＞の「Ｈ」期間ごとに、各検出素子３＜ｍ，ｎ＞に対応するデジタルデータを取得するためのサンプリングタイミングを設けることで、検出領域ＡＡ全体の検出素子３＜ｍ，ｎ＞における検出電圧に対応するデジタルデータを取得することができる。

図９は、比較例に係る検出装置の検出動作時において取得されるデジタルデータの一例を示す図である。図９において、例えば、検出素子３＜ｍ，ｎ＞における検出電圧に対応するデジタルデータは、「Ｖ＜ｍ，ｎ＞－Ｖｒｅｆ」で示される。ここでは、差動増幅回路４２１の増幅度が「１」である場合のデジタルデータを例示している。

差動増幅回路４２１の増幅度が「ｋ」である場合、検出素子３＜ｍ，ｎ＞に対応するデジタルデータは、「ｋ×（Ｖ＜ｍ，ｎ＞－Ｖｒｅｆ）」で示される。ここで、例えば指Ｆｇの指紋や生体に関する情報を検出する場合には、各検出素子３＜ｍ，ｎ＞間の差分を高精度に検出する必要があるが、比較例では、各検出素子３＜ｍ，ｎ＞ごとの検出電圧に対応するデジタルデータを取得する態様であるため、各デジタルデータのデータ値が大きくなり、各検出素子３＜ｍ，ｎ＞間の検出電圧の差分を高精度に検出するために、差動増幅回路４２１の増幅度を大きくすると、後段のデジタル信号処理回路（例えば、信号処理回路４４や座標抽出回路４５）にてデータオーバーフロー（桁溢れ）が生じ、指紋検出精度が低下する可能性がある。

本開示では、隣接する検出素子３間における検出電圧の電位差に対応するデジタルデータを取得することで、各検出素子３＜ｍ，ｎ＞ごとの検出電圧に対応するデジタルデータを取得する比較例よりも各デジタルデータのデータ値を小さくする。これにより、後段のデジタル信号処理回路（例えば、信号処理回路４４や座標抽出回路４５）におけるデータオーバーフローを抑制することができ、指紋検出精度を向上することができる。以下、隣接する検出素子３間における検出電圧の電位差に対応するデジタルデータを取得するための構成及び動作について説明する。

（実施形態１）
図１０、図１１、図１２は、実施形態１に係る検出装置の検出素子と検出回路との接続例を示す図である。図１３は、実施形態１に係る検出装置の検出動作時におけるタイミングチャートの一例を示す図である。図１０は、図１３に示す読出制御走査線ＧＬｒｄ＜１＞の「Ｈ」期間における接続例を示している。図１１は、図１３に示す読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間における接続例を示している。図１２は、図１３に示す読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間における接続例を示している。なお、上述した比較例と同一の機能を有する構成には同一の符号を付して説明を省略する。

実施形態１に係る検出信号増幅回路４２は、差動増幅回路４２１と、差動増幅回路４２１の非反転入力（＋）に接続された第１容量素子Ｃ１＜ｍ＞と、差動増幅回路４２１の反転入力（－）に接続された第２容量素子Ｃ２＜ｍ＞と、出力信号線ＳＬ＜ｍ＞を介して入力される検出電圧Ｖ＜ｍ＞を差動増幅回路４２１の非反転入力（＋）及び反転入力（－）の何れか一方に印加するスイッチ回路４２２と、を含む。

実施形態１において、差動増幅回路４２１は、非反転入力（＋）にスイッチ回路４２２を介して奇数行の検出素子３＜ｍ，ｏｄｄ＞の検出電圧Ｖ＜ｍ，ｏｄｄ＞が印加され、検出電圧Ｖ＜ｍ，ｏｄｄ＞に応じた電荷が第１容量素子Ｃ１＜ｍ＞にチャージされる。また、差動増幅回路４２１は、反転入力（－）にスイッチ回路４２２を介して偶数行の検出素子３＜ｍ，ｅｖｅｎ＞の検出電圧Ｖ＜ｍ，ｅｖｅｎ＞が印加され、検出電圧Ｖ＜ｍ，ｅｖｅｎ＞に応じた電荷が第２容量素子Ｃ２＜ｍ＞にチャージされる。

検出制御回路１１は、読出制御走査線ＧＬｒｄ＜ｍ＞に同期して、スイッチ回路４２２の制御状態を切り替える。これにより、出力信号線ＳＬ＜ｍ＞は、差動増幅回路４２１の非反転入力（＋）と反転入力（－）とのいずれか一方と電気的に接続される。

具体的に、検出制御回路１１は、例えば、奇数行の読出制御走査線ＧＬｒｄ＜ｏｄｄ＞の「Ｈ」（高レベル電圧）期間において、差動入力切替信号ＳＳＷを「Ｈ」（高レベル電圧）とし、差動増幅回路４２１の非反転入力（＋）に奇数行の検出素子３＜ｍ，ｏｄｄ＞の検出電圧Ｖ＜ｍ，ｏｄｄ＞が印加されるように制御する。

また、検出制御回路１１は、例えば、偶数行の読出制御走査線ＧＬｒｄ＜ｅｖｅｎ＞の「Ｈ」（高レベル電圧）期間において、差動入力切替信号ＳＳＷを「Ｌ」（低レベル電圧）とし、差動増幅回路４２１の反転入力（－）に偶数行の検出素子３＜ｍ，ｅｖｅｎ＞の検出電圧Ｖ＜ｍ，ｅｖｅｎ＞が印加されるように制御する。

Ａ／Ｄ変換回路４３は、読出制御走査線ＧＬｒｄ＜ｍ＞の「Ｈ」期間において、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，ｏｄｄ＞と第２容量素子Ｃ２＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，ｅｖｅｎ＞との電位差が差動増幅回路４２１によって増幅された値をデジタル信号に変換する。

具体的に、読出制御走査線ＧＬｒｄ＜１＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜ｍ，１＞の検出電圧Ｖ＜ｍ，１＞に応じた電荷が第１容量素子Ｃ１＜ｍ＞にチャージされる。

続く読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｌ」に制御される。これにより、検出素子３＜ｍ，２＞の検出電圧Ｖ＜ｍ，２＞に応じた電荷が第２容量素子Ｃ２＜ｍ＞にチャージされる。このとき、第１容量素子Ｃ１＜ｍ＞にチャージされた電荷は保持されている。

この読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間、より具体的には、図１３に示すサンプリングタイミングＡにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，１＞と第２容量素子Ｃ２＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，２＞との電位差をデジタル信号に変換する。

続く読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜ｍ，３＞の検出電圧Ｖ＜ｍ，３＞に応じた電荷が第１容量素子Ｃ１＜ｍ＞にチャージされる。このとき、第２容量素子Ｃ２＜ｍ＞にチャージされた電荷は保持されている。

この読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間、より具体的には、図１３に示すサンプリングタイミングＢにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，３＞と第２容量素子Ｃ２＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，２＞との電位差をデジタル信号に変換する。

なお、サンプリングタイミングＢにおいて取得されるデジタルデータは、デジタル変換後のデータに対して後段のデジタル信号処理回路（例えば、信号処理回路４４）において符号反転処理を行う態様であることが望ましい。

以下、同様にして、Ａ／Ｄ変換回路４３は、読出制御走査線ＧＬｒｄ＜ｎ＞の「Ｈ」期間ごとに、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，ｏｄｄ＞と第２容量素子Ｃ２＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，ｅｖｅｎ＞との電位差をデジタル信号に変換する。そして、Ａ／Ｄ変換回路４３は、図１３に示すサンプリングタイミングＣにおいて、第１容量素子Ｃ１＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，Ｎ＞と第２容量素子Ｃ２＜ｍ＞にチャージされた検出電圧Ｖ＜ｍ，Ｎ－１＞との電位差をデジタル信号に変換する。

上述した動作を全ての出力信号線ＳＬ＜ｍ＞に対応して行うことにより、第２方向Ｄｙにおいて隣接する２つの検出素子３間における検出電圧の電位差に対応するデジタルデータを取得することができる。

図１４は、図１３に示すタイミングチャートの各サンプリングタイミングにおいて取得されるデジタルデータの対応関係を示す図である。図１５は、実施形態１に係る検出装置の検出動作時において取得されるデジタルデータの一例を示す図である。図１５では、差動増幅回路４２１の増幅度が「１」である場合のデジタルデータを例示している。図１５において、例えば、検出素子３＜ｍ，ｎ＞と検出素子３＜ｍ，ｎ＋１＞との電位差に対応するデジタルデータは、「Ｖ＜ｍ，ｎ＞－Ｖ＜ｍ，ｎ＋１＞」で示される。

差動増幅回路４２１の増幅度が「ｋ」である場合、検出素子３＜ｍ，ｎ＞と検出素子３＜ｍ，ｎ＋１＞との電位差に対応するデジタルデータは、「ｋ×（Ｖ＜ｍ，ｎ＞－Ｖ＜ｍ，ｎ＋１＞」で示される。上述した図１０、図１１、図１２、図１３に示す実施形態１の構成及び動作によって取得されるデジタルデータは、第２方向Ｄｙにおいて隣接する２つの検出素子３間における検出電圧の電位差に対応するデジタルデータであるため、図７及び図８で示した比較例の構成及び動作によって取得されるデジタルデータよりも相対的に小さい値となる。このため、後段のデジタル信号処理回路（例えば、信号処理回路４４や座標抽出回路４５）にてデータオーバーフロー（桁溢れ）を生じることなく、差動増幅回路４２１の増幅度を比較例よりも大きな値とすることができる。これにより、比較例よりも高精度な指紋検出を実現することができる。なお、図１０、図１１、図１２、図１３に示す実施形態１の構成において、列方向（第２方向Ｄｙ、図１５に示す縦方向）のデータ数はＮ－１となる。

以下、実施形態１に係る検出装置１のより具体的な構成例及び動作について説明する。図１６は、実施形態１に係る信号線選択回路及び検出回路の一構成例を示す図である。図１７は、実施形態１に係る信号線選択回路及び検出回路の検出動作時におけるタイミングチャートの一例を示す図である。なお、図１７では、リセット期間Ｐｒｓｔ及び露光期間Ｐｃｈを省略している。

図１６及び図１７に示す例において、信号線選択回路１６は、検出制御回路１１から供給される信号線選択信号ＡＳＷ＜１＞，ＡＳＷ＜２＞，・・・，ＡＳＷ＜Ｐ＞（ＰはＭ／２以下の自然数）に基づいて、出力信号線ＳＬ＜ｐ＞，ＳＬ＜Ｐ＋ｐ＞，・・・，ＳＬ＜Ｍ－Ｐ＋ｐ＞（ｐはＰ以下の自然数）を同時に選択し、選択された出力信号線ＳＬと検出回路４８とを電気的に接続する。図１６及び図１７に示す例では、信号線選択回路１６によって同時に選択される複数の出力信号線ＳＬ＜ｐ＞，ＳＬ＜Ｐ＋ｐ＞，・・・，ＳＬ＜Ｍ－Ｐ＋ｐ＞に対し、それぞれ１つの差動増幅回路４２１＿１，４２１＿２，・・・，４２１＿Ｍ／Ｐが設けられている。

また、本実施形態において、信号線選択回路１６は、検出制御回路１１から供給される信号線選択信号ＡＳＷ＜ａｄｄ＞に基づいて、所定のオフセット電圧Ｖｏｆｆｓｅｔを差動増幅回路４２１＿１，４２１＿２，・・・，４２１＿Ｍ／Ｐに供給するためのオフセット電圧供給信号線ＳＬ＜ａｄｄ＞を選択し、オフセット電圧供給信号線ＳＬ＜ａｄｄ＞と検出回路４８とを電気的に接続する。なお、所定のオフセット電圧Ｖｏｆｆｓｅｔを差動増幅回路４２１＿１，４２１＿２，・・・，４２１＿Ｍ／Ｐに供給可能な態様であれば良く、必ずしもオフセット電圧供給信号線ＳＬ＜ａｄｄ＞が検出領域ＡＡに設けられていなくても良い。

検出回路４８のスイッチ回路４２２＿１，４２２＿２，・・・，４２２＿Ｍ／Ｐは、検出制御回路１１から検出タイミング制御回路４７を介して供給される差動入力切替信号ＳＳＷに基づき、信号線選択回路１６を介して入力される検出電圧Ｖ＜ｍ，ｎ＞又は所定のオフセット電圧Ｖｏｆｆｓｅｔを差動増幅回路４２１＿１，４２１＿２，・・・，４２１＿Ｍ／Ｐの非反転入力（＋）及び反転入力（－）の何れか一方に印加する。

検出制御回路１１は、読出期間Ｐｄｅｔ＜ｐ＞において、信号線選択信号ＡＳＷ＜ｐ＞を「Ｈ」（高レベル電圧）とする。また、第２ゲート線駆動回路１５Ｂは、各信号線選択信号ＡＳＷ＜ｐ＞の「Ｈ」期間において、順次、読出制御走査線ＧＬｒｄ＜１＞，ＧＬｒｄ＜２＞，ＧＬｒｄ＜３＞，・・・，ＧＬｒｄ＜Ｎ＞を選択し、選択された読出制御走査線ＧＬｒｄに読出制御信号ＲＤを供給する。これにより、検出回路４８に検出素子３＜ｍ，ｎ＞の検出電圧Ｖ＜ｍ，ｎ＞が供給される。また、本開示において、検出制御回路１１は、読出期間Ｐｄｅｔ＜ｐ＞において信号線選択信号ＡＳＷ＜ｐ＞を「Ｌ」（低レベル電圧）とした後に、信号線選択信号ＡＳＷ＜ａｄｄ＞を「Ｈ」（高レベル電圧）とする。これにより、検出回路４８に所定のオフセット電圧Ｖｏｆｆｓｅｔが供給される。

読出期間Ｐｄｅｔ＜１＞において、検出回路４８は、出力信号線ＳＬ＜１＞に接続された検出素子３＜１，ｎ＞の検出電圧と検出素子３＜１，ｎ＋１＞の検出電圧との電位差に対応するデジタルデータを取得する。

具体的に、読出期間Ｐｄｅｔ＜１＞における読出制御走査線ＧＬｒｄ＜１＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜１，１＞の検出電圧Ｖ＜１，１＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋１，１＞の検出電圧Ｖ＜Ｐ＋１，１＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋１，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，１＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。

続く読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｌ」に制御される。これにより、検出素子３＜１，２＞の検出電圧Ｖ＜１，２＞に応じた電荷が第２容量素子Ｃ２＿１にチャージされ、検出素子３＜Ｐ＋１，２＞の検出電圧Ｖ＜Ｐ＋１，２＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋１，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，２＞に応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜１＞における読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＡにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜１，１＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜１，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋１，１＞の検出電圧Ｖ＜Ｐ＋１，１＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋１，２＞の検出電圧Ｖ＜Ｐ＋１，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，１＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，２＞との電位差をデジタル信号に変換する。

また、続く読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜１，３＞の検出電圧Ｖ＜１，３＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋１，３＞の検出電圧Ｖ＜Ｐ＋１，３＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋１，３＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，３＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜１＞における読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＢにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜１，３＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜１，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋１，３＞の検出電圧Ｖ＜Ｐ＋１，３＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋１，２＞の検出電圧Ｖ＜Ｐ＋１，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，３＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，３＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，２＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

また、読出期間Ｐｄｅｔ＜１＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜１，Ｎ＞の検出電圧Ｖ＜１，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｐ＋１，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜１＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＣにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜１，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜１，Ｎ－１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｐ＋１，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋１，Ｎ－１＞の検出電圧Ｖ＜Ｐ＋１，Ｎ－１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，Ｎ－１＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，Ｎ－１＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

そして、読出期間Ｐｄｅｔ＜１＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間の後に、差動入力切替信号ＳＳＷが「Ｌ」に制御される。これにより、所定のオフセット電圧Ｖｏｆｆｓｅｔに応じた電荷が第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜１＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間の後の差動入力切替信号ＳＳＷの「Ｌ」期間、より具体的には、図１７に示すサンプリングタイミングＤにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜１，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｐ＋１，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換する。

また、読出期間Ｐｄｅｔ＜２＞において、検出回路４８は、出力信号線ＳＬ＜２＞に接続された検出素子３＜２，ｎ＞の検出電圧と検出素子３＜２，ｎ＋１＞の検出電圧との電位差に対応するデジタルデータを取得する。

具体的に、読出期間Ｐｄｅｔ＜２＞における読出制御走査線ＧＬｒｄ＜１＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜２，１＞の検出電圧Ｖ＜２，１＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋２，１＞の検出電圧Ｖ＜Ｐ＋２，１＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋２，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，１＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。

続く読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｌ」に制御される。これにより、検出素子３＜２，２＞の検出電圧Ｖ＜２，２＞に応じた電荷が第２容量素子Ｃ２＿１にチャージされ、検出素子３＜Ｐ＋２，２＞の検出電圧Ｖ＜Ｐ＋２，２＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋２，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，２＞に応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜２＞における読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＥにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜２，１＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜２，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋２，１＞の検出電圧Ｖ＜Ｐ＋２，１＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，２＞の検出電圧Ｖ＜Ｐ＋２，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，１＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，２＞との電位差をデジタル信号に変換する。

また、続く読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜２，３＞の検出電圧Ｖ＜２，３＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋２，３＞の検出電圧Ｖ＜Ｐ＋２，３＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋２，３＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，３＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜２＞における読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＦにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜２，３＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜２，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋２，３＞の検出電圧Ｖ＜Ｐ＋２，３＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，２＞の検出電圧Ｖ＜Ｐ＋２，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，３＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，３＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，２＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

また、読出期間Ｐｄｅｔ＜２＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜２，Ｎ＞の検出電圧Ｖ＜２，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｐ＋２，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜２＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＧにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜２，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜２，Ｎ－１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｐ＋２，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，Ｎ－１＞の検出電圧Ｖ＜Ｐ＋２，Ｎ－１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，Ｎ－１＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，Ｎ－１＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

そして、読出期間Ｐｄｅｔ＜２＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間の後に、差動入力切替信号ＳＳＷが「Ｌ」に制御される。これにより、所定のオフセット電圧Ｖｏｆｆｓｅｔに応じた電荷が第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜２＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間の後の差動入力切替信号ＳＳＷの「Ｌ」期間、より具体的には、図１７に示すサンプリングタイミングＨにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜２，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｐ＋２，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換する。

そして、読出期間Ｐｄｅｔ＜Ｐ＞において、検出回路４８は、出力信号線ＳＬ＜Ｐ＞に接続された検出素子３＜Ｐ，ｎ＞の検出電圧と検出素子３＜Ｐ，ｎ＋１＞の検出電圧との電位差に対応するデジタルデータを取得する。

具体的に、読出期間Ｐｄｅｔ＜Ｐ＞における読出制御走査線ＧＬｒｄ＜１＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜Ｐ，１＞の検出電圧Ｖ＜Ｐ，１＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜２Ｐ，１＞の検出電圧Ｖ＜２Ｐ，１＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ，１＞の検出電圧Ｖ＜Ｍ，１＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。

続く読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｌ」に制御される。これにより、検出素子３＜Ｐ，２＞の検出電圧Ｖ＜Ｐ，２＞に応じた電荷が第２容量素子Ｃ２＿１にチャージされ、検出素子３＜２Ｐ，２＞の検出電圧Ｖ＜２Ｐ，２＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｍ，２＞の検出電圧Ｖ＜Ｍ，２＞に応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜Ｐ＞における読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＩにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜Ｐ，１＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜Ｐ，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，１＞の検出電圧Ｖ＜２Ｐ，１＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ，２＞の検出電圧Ｖ＜２Ｐ，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，１＞の検出電圧Ｖ＜Ｍ，１＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，２＞の検出電圧Ｖ＜Ｍ，２＞との電位差をデジタル信号に変換する。

また、続く読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜Ｐ，３＞の検出電圧Ｖ＜Ｐ，３＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜２Ｐ，３＞の検出電圧Ｖ＜２Ｐ，３＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ，３＞の検出電圧Ｖ＜Ｍ，３＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜Ｐ＞における読出制御走査線ＧＬｒｄ＜３＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＪにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜Ｐ，３＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜Ｐ，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，３＞の検出電圧Ｖ＜２Ｐ，３＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ，２＞の検出電圧Ｖ＜２Ｐ，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，３＞の検出電圧Ｖ＜Ｍ，３＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，２＞の検出電圧Ｖ＜Ｍ，２＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

また、読出期間Ｐｄｅｔ＜Ｐ＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間において、差動入力切替信号ＳＳＷが「Ｈ」に制御される。これにより、検出素子３＜Ｐ，Ｎ＞の検出電圧Ｖ＜Ｐ，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜２Ｐ，Ｎ＞の検出電圧Ｖ＜２Ｐ，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ，Ｎ＞の検出電圧Ｖ＜Ｍ，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜Ｐ＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間、より具体的には、図１７に示すサンプリングタイミングＫにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜Ｐ，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた検出電圧Ｖ＜Ｐ，Ｎ－１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，Ｎ＞の検出電圧Ｖ＜２Ｐ，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ，Ｎ－１＞の検出電圧Ｖ＜２Ｐ，Ｎ－１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，Ｎ＞の検出電圧Ｖ＜Ｍ，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，Ｎ－１＞の検出電圧Ｖ＜Ｍ，Ｎ－１＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

そして、読出期間Ｐｄｅｔ＜Ｐ＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間の後に、差動入力切替信号ＳＳＷが「Ｌ」に制御される。これにより、所定のオフセット電圧Ｖｏｆｆｓｅｔに応じた電荷が第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この読出期間Ｐｄｅｔ＜Ｐ＞における読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間の後の差動入力切替信号ＳＳＷの「Ｌ」期間、より具体的には、図１７に示すサンプリングタイミングＬにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出電圧Ｖ＜Ｐ，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，Ｎ＞の検出電圧Ｖ＜２Ｐ，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，Ｎ＞の検出電圧Ｖ＜Ｍ，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換する。

このように、図１６に示す構成では、検出期間ＦＰにおいて、リセット期間Ｐｒｓｔ、露光期間Ｐｃｈ、及び読出期間Ｐｄｅｔの組み合わせをＰ周期繰り返すことにより、第２方向Ｄｙにおいて隣接する２つの検出素子３間における検出電圧の電位差に対応するデジタルデータを取得することができる。

図１８は、図１７に示すタイミングチャートの各サンプリングタイミングにおいて取得されるデジタルデータの対応関係を示す図である。図１９は、実施形態１に係る信号線選択回路及び検出回路の検出動作時において取得されるデジタルデータの一例を示す図である。

図１６に示す構成では、読出期間Ｐｄｅｔ＜ｐ＞において信号線選択信号ＡＳＷ＜ｐ＞を「Ｌ」（低レベル電圧）とした後に、信号線選択信号ＡＳＷ＜ａｄｄ＞を「Ｈ」（高レベル電圧）とし、検出回路４８に所定のオフセット電圧Ｖｏｆｆｓｅｔを供給する。このため、図１９に示すように、列方向（第２方向Ｄｙ、図１９に示す縦方向）のデータ数は、列方向（第２方向Ｄｙ）に並ぶ検出素子３の数と同数のＮとなる。

図２０Ａは、検出素子ごとの検出値の一例を示す模式図である。図２０Ｂは、図２０Ａに示す検出値の露光前の値の一例を示す模式図である。図２１は、図２０Ａに示す検出素子ごとの検出値の列方向に隣接する検出素子間での差分値を示す模式図である。検出素子ごとの検出値は、図２０Ａ及び図２０Ｂに示すように、露光前の値（図２０Ｂに示す例では、「１０」）から、露光期間Ｐｃｈを経ることによって、照射された光に応じた値（図２０Ａ参照）となる。

図２０Ａに示す検出素子ごとの検出値Ｖ（ｎ）は、上述した比較例に係る検出装置で取得される検出素子ごとのデジタルデータに対応する。図２１に示す列方向に隣接する検出素子間での差分値ΔＶ（ｎ）＝Ｖ（ｎ）－Ｖ（ｎ＋１）は、実施形態１に係る検出装置１で取得されるデジタルデータに対応する。

図２０Ａ、図２０Ｂ、及び図２１では、列方向（第２方向Ｄｙ）に並ぶ検出素子３の数を１３としている。本開示におけるオフセット電圧Ｖｏｆｆｓｅｔは、図２０Ａ、図２０Ｂ、及び図２１に示す検出値Ｖ（１４）に対応する。オフセット電圧Ｖｏｆｆｓｅｔに対応する検出値Ｖ（１４）は、図２０Ａ及び図２０Ｂに示すように、各検出素子の露光前の値に相当する値（例えば、「１０」）であっても良い。

図２１に示す列方向に隣接する検出素子間での差分値ΔＶ（ｎ）によって描画される画像イメージは、図２０Ａに示す検出素子ごとの検出値Ｖ（ｎ）によって描画される画像イメージとは異なっている。このため、比較例に係る図７及び図８に示す構成及び動作によって取得されるデジタルデータによって描画される画像イメージに相当する画像イメージを得るためには、実施形態１に係る図１６及び図１７に示す構成及び動作によって取得されるデジタルデータに対し所定の処理を行う必要がある。以下、実施形態１に係る構成及び動作によって取得される検出値から、比較例に係る図７及び図８に示す構成及び動作によって取得される検出素子３ごとの検出値によって描画される画像イメージを復元するための手法について説明する。

図２２は、実施形態１に係る検出装置における画像イメージの復元処理について説明する図である。本実施形態では、下記（１）式及び（２）式を用いて、画像イメージ復元後の検出値Ｖ（ｎ）’を算出する。下記（１）式及び（２）式において、Ｎは列方向（第２方向Ｄｙ）に並ぶ検出素子３の数を示している。ｎは、Ｎ以下の自然数である。

Ｖ（ｎ）’＝Ｖ（ｎ＋１）’＋ΔＶ（ｎ）・・・（１）

Ｖ（Ｎ＋１）’＝０・・・（２）

ここで、Ｎ行目の検出値Ｖ（Ｎ）’は、上記（１）式を用いて、下記（３）式で表せる。

Ｖ（Ｎ）’＝Ｖ（Ｎ＋１）’＋ΔＶ（Ｎ）・・・（３）

ここでは、列方向（第２方向Ｄｙ）に並ぶ検出素子３の数をＮとしているため、上記（３）式においてＮ＋１行目のデータとして定義される「Ｖ（Ｎ＋１）’」を、上記（２）に示すようにＮｕｌｌ（＝０）とする。

上記（１）式及び（２）式を適用すると、画像イメージ復元後の検出値Ｖ（ｎ）’は、下記（４）式で表せる。

Ｖ（ｎ）’＝Ｖ（ｎ）－Ｖｏｆｆｓｅｔ・・・（４）

図２１に示す差分値に対し、上記（１）式及び（２）式を適用することにより、図２０Ａに示す検出素子３ごとの検出値によって描画される画像イメージを復元することができる。

図２３Ａは、実施形態１に係る検出装置の画像イメージ復元後の検出値を示す模式図である。図２３Ｂは、オフセット電圧を適用しなかった場合の画像イメージ復元後の検出値を示す模式図である。

オフセット電圧を適用せず、列方向（第２方向Ｄｙ、図１５に示す縦方向）のデータ数をＮ－１とした場合、すなわち、図２０Ａ、図２０Ｂ、及び図２１に示す検出値Ｖ（１４）（＝Ｖｏｆｆｓｅｔ）がない場合に、上記（２）式は、下記（５）式で表せる。

Ｖ（Ｎ）’＝０・・・（５）

この場合、上記（１）式及び（５）式を適用すると、画像イメージ復元後の検出値Ｖ（ｎ）’は、下記（６）式で表せる。

Ｖ（ｎ）’＝Ｖ（ｎ）－Ｖ（Ｎ－１）・・・（６）

図２０Ａ及び図２１において、Ｖ（Ｎ－１）はＶ（１３）に対応する。この場合、図２３Ｂに示すように、図２０Ａに示す検出素子ごとの検出値Ｖ（ｎ）によって描画される画像イメージが復元されない。

本開示では、図２０Ａ及び図２１に示す検出値Ｖ（１４）に対応するオフセット電圧Ｖｏｆｆｓｅｔを適用することで、図２３Ａに示すように、図２０Ａに示す検出素子ごとの検出値Ｖ（ｎ）によって描画される画像イメージを復元することができる。

なお、本開示では、Ｎ行目の検出素子３＜ｍ，Ｎ＞の検出電圧Ｖ＜ｍ，Ｎ＞と所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をＮ行目の検出値とする例を示したが、オフセット電圧Ｖｏｆｆｓｅｔは、例えば、読出期間Ｐｄｅｔの直後に設けられたリセット期間Ｐｒｓｔにおいて、リセットトランジスタＭｒｓｔがオン（導通状態）となり、ノードＮ１の電圧がリセット電圧Ｖｒｓｔに上昇した際に出力信号線ＳＬ＜ｍ＞から出力される検出信号Ｖｄｅｔ１の電圧（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ、図６参照）を用いる態様であっても良いし、基準電圧Ｖｒｅｆを用いる態様であっても良い。また、例えば、リセット電圧Ｖｒｓｔと基準電圧Ｖｒｅｆとの中間値を予めデジタルデータとして設定し、当該デジタルデータをアナログ値に変換して、オフセット電圧Ｖｏｆｆｓｅｔとする態様であっても良い。

以下、実施形態１に係る検出部４０における動作について説明する。

信号処理回路４４は、検出期間ＦＰにおいて取得したデジタルデータを、順次、ｍ列ｎ行の検出素子３＜ｍ，ｎ＞に対応する第１検出値ΔＶ＜ｍ，ｎ＞として記憶回路４６に格納する。

検出期間ＦＰの終了後、信号処理回路４４は、記憶回路４６に格納された第１検出値ΔＶ＜ｍ，ｎ＞を読み出し、下記（７）式及び（８）式を用いて、ｍ列ｎ行の検出素子３＜ｍ，ｎ＞に対応する第２検出値Ｖ＜ｍ，ｎ＞を算出する。

Ｖ＜ｍ，ｎ＞’＝Ｖ＜ｍ，ｎ＋１＞’＋ΔＶ＜ｍ，ｎ＞・・・（７）

Ｖ＜ｍ，Ｎ＋１＞’＝０・・・（８）

信号処理回路４４は、算出した第２検出値Ｖ＜ｍ，ｎ＞を記憶回路４６に格納する。座標抽出回路４５は、記憶回路４６に格納された第２検出値Ｖ＜ｍ，ｎ＞に基づき、指Ｆｇ等の表面の凹凸の形状を示す二次元情報（例えば、画像イメージ）を生成する。第２検出値Ｖ＜ｍ，ｎ＞は、信号処理回路４４が記憶回路４６から読み出して座標抽出回路４５に出力する態様であっても良いし、座標抽出回路４５が記憶回路４６から直接読み出す態様であっても良い。あるいは、記憶回路４６を経由せず、信号処理回路４４が算出した第２検出値Ｖ＜ｍ，ｎ＞を直接座標抽出回路４５に出力する態様であっても良い。

（実施形態２）
実施形態１では、第２方向Ｄｙにおいて隣接する２つの検出素子３間における検出電圧の電位差に対応するデジタルデータを取得する例について説明した。本実施形態では、第１方向Ｄｘにおいて隣接する２つの検出素子３間における検出電圧の電位差に対応するデジタルデータを取得する例について説明する。

図２４は、実施形態２に係る信号線選択回路及び検出回路の一構成例を示す図である。図２５は、実施形態２に係る信号線選択回路及び検出回路の検出動作時におけるタイミングチャートの一例を示す図である。なお、図２５では、リセット期間Ｐｒｓｔ及び露光期間Ｐｃｈを省略している。

図２４及び図２５に示す例において、信号線選択回路１６ａは、検出制御回路１１から供給される信号線選択信号ＡＳＷ＜１＞，ＡＳＷ＜２＞，・・・，ＡＳＷ＜Ｐ＞，ＡＳＷ＜Ｐ＋１＞（ＰはＭ／２以下の自然数）に基づいて、差動増幅回路４２１＿１，４２１＿２，・・・，４２１＿Ｍ／Ｐに電気的に接続される複数の出力信号線ＳＬを第１方向Ｄｘに沿って順次選択し、選択された出力信号線ＳＬと検出回路４８とを接続する。

また、本実施形態において、信号線選択回路１６ａは、検出制御回路１１から供給される信号線選択信号ＡＳＷ＜Ｐ＋１＞に基づいて、所定のオフセット電圧Ｖｏｆｆｓｅｔを差動増幅回路４２１＿Ｍ／Ｐに供給するためのオフセット電圧供給信号線ＳＬ＜ａｄｄ＞を選択し、オフセット電圧供給信号線ＳＬ＜ａｄｄ＞と検出回路４８とを電気的に接続する。なお、所定のオフセット電圧Ｖｏｆｆｓｅｔを差動増幅回路４２１＿Ｍ／Ｐに供給可能な態様であれば良く、必ずしもオフセット電圧供給信号線ＳＬ＜ａｄｄ＞が検出領域ＡＡに設けられていなくても良い。

第２ゲート線駆動回路１５Ｂは、検出期間ＦＰの読出期間Ｐｄｅｔにおいて、順次、読出制御走査線ＧＬｒｄ＜１＞，ＧＬｒｄ＜２＞，ＧＬｒｄ＜３＞，・・・，ＧＬｒｄ＜Ｎ＞を選択し、選択された読出制御走査線ＧＬｒｄに読出制御信号ＲＤを供給する。また、検出制御回路１１は、各読出制御走査線ＧＬｒｄ＜１＞，ＧＬｒｄ＜２＞，ＧＬｒｄ＜３＞，・・・，ＧＬｒｄ＜Ｎ＞の「Ｈ」期間において、順次、信号線選択信号ＡＳＷ＜１＞，ＡＳＷ＜２＞，・・・，ＡＳＷ＜Ｐ＞，ＡＳＷ＜Ｐ＋１＞を「Ｈ」（高レベル電圧）とする。

実施形態２に係る検出回路４８の構成は、図１６に示す実施形態１と同様である。具体的に、本実施形態では、実施形態１と同様に、信号線選択回路１６ａによって同時に選択される複数の出力信号線ＳＬ＜ｐ＞，ＳＬ＜Ｐ＋ｐ＞，・・・，ＳＬ＜Ｍ－Ｐ＋ｐ＞に対し、それぞれ１つの差動増幅回路４２１＿１，４２１＿２，・・・，４２１＿Ｍ／Ｐが設けられている。検出制御回路１１は、信号線選択信号ＡＳＷ＜１＞，ＡＳＷ＜２＞，・・・，ＡＳＷ＜Ｐ＞，ＡＳＷ＜Ｐ＋１＞に同期して、検出回路４８のスイッチ回路４２２＿１，４２２＿２，・・・，４２２＿Ｍ／Ｐの制御状態を切り替える。

具体的に、検出制御回路１１は、例えば、奇数列の出力信号線ＳＬ＜ｏｄｄ＞の選択期間において、差動入力切替信号ＳＳＷを「Ｈ」（高レベル電圧）とし、差動増幅回路４２１の非反転入力（＋）に奇数列の検出素子３＜ｏｄｄ，ｎ＞の検出電圧Ｖ＜ｏｄｄ，ｎ＞が印加されるように制御する。

また、検出制御回路１１は、例えば、偶数列の出力信号線ＳＬ＜ｅｖｅｎ＞の選択期間において、差動入力切替信号ＳＳＷを「Ｌ」（低レベル電圧）とし、差動増幅回路４２１の反転入力（－）に偶数行の検出素子３＜ｅｖｅｎ，ｎ＞の検出電圧Ｖ＜ｅｖｅｎ，ｎ＞が印加されるように制御する。

読出制御走査線ＧＬｒｄ＜１＞の「Ｈ」期間において、出力信号線ＳＬ＜１＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜１，１＞の検出電圧Ｖ＜１，１＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋１，１＞の検出電圧Ｖ＜Ｐ＋１，１＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋１，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，１＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。

続く出力信号線ＳＬ＜２＞の選択期間に差動入力切替信号ＳＳＷが「Ｌ」に制御されると、検出素子３＜２，１＞の検出電圧Ｖ＜２，１＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｐ＋２，１＞の検出電圧Ｖ＜Ｐ＋２，１＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋２，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，１＞に応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜２＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＡにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜１，１＞の検出電圧Ｖ＜１，１＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜２，１＞の検出電圧Ｖ＜２，１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋１，１＞の検出電圧Ｖ＜Ｐ＋１，１＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，１＞の検出電圧Ｖ＜Ｐ＋２，１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，１＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，１＞との電位差をデジタル信号に変換する。

続く出力信号線ＳＬ＜３＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜３，１＞の検出電圧Ｖ＜３，１＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋３，１＞の検出電圧Ｖ＜Ｐ＋３，１＞に応じた電荷が第１容量素子Ｃ１＿３にチャージされ、検出素子３＜Ｍ－Ｐ＋３，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋３，１＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜３＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＢにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜３，１＞の検出電圧Ｖ＜３，１＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜２，１＞の検出電圧Ｖ＜２，１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋３，１＞の検出電圧Ｖ＜Ｐ＋３，１＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，１＞の検出電圧Ｖ＜Ｐ＋２，１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋３，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋３，１＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，１＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，１＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

出力信号線ＳＬ＜Ｐ＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜Ｐ，１＞の検出電圧Ｖ＜Ｐ，１＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜２Ｐ，１＞の検出電圧Ｖ＜２Ｐ，１＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ，１＞の検出電圧Ｖ＜Ｍ，１＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜Ｐ＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＣにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜Ｐ，１＞の検出電圧Ｖ＜Ｐ，１＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜Ｐ－１，１＞の検出電圧Ｖ＜Ｐ－１，１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，１＞の検出電圧Ｖ＜２Ｐ，１＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ－１，１＞の検出電圧Ｖ＜２Ｐ－１，１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，１＞の検出電圧Ｖ＜Ｍ，１＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－１，１＞の検出電圧Ｖ＜Ｍ－１，１＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

続く出力信号線ＳＬ＜Ｐ＋１＞の選択期間に差動入力切替信号ＳＳＷが「Ｌ」に制御されると、検出素子３＜Ｐ＋１，１＞の検出電圧Ｖ＜Ｐ＋１，１＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜２Ｐ＋１，１＞の検出電圧Ｖ＜２Ｐ＋１，１＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、所定のオフセット電圧Ｖｏｆｆｓｅｔに応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜Ｐ＋１＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＤにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜Ｐ，１＞の検出電圧Ｖ＜Ｐ，１＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜Ｐ＋１，１＞の検出電圧Ｖ＜Ｐ＋１，１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，１＞の検出電圧Ｖ＜２Ｐ，１＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ＋１，１＞の検出電圧Ｖ＜２Ｐ＋１，１＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，１＞の検出電圧Ｖ＜Ｍ，１＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換する。

読出制御走査線ＧＬｒｄ＜２＞の「Ｈ」期間において、出力信号線ＳＬ＜１＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜１，２＞の検出電圧Ｖ＜１，２＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋１，２＞の検出電圧Ｖ＜Ｐ＋１，２＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋１，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，２＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。

続く出力信号線ＳＬ＜２＞の選択期間に差動入力切替信号ＳＳＷが「Ｌ」に制御されると、検出素子３＜２，２＞の検出電圧Ｖ＜２，２＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｐ＋２，２＞の検出電圧Ｖ＜Ｐ＋２，２＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋２，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，２＞に応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜２＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＥにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜１，２＞の検出電圧Ｖ＜１，２＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜２，２＞の検出電圧Ｖ＜２，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋１，２＞の検出電圧Ｖ＜Ｐ＋１，２＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，２＞の検出電圧Ｖ＜Ｐ＋２，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，２＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，２＞との電位差をデジタル信号に変換する。

続く出力信号線ＳＬ＜３＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜３，２＞の検出電圧Ｖ＜３，２＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋３，２＞の検出電圧Ｖ＜Ｐ＋３，２＞に応じた電荷が第１容量素子Ｃ１＿３にチャージされ、検出素子３＜Ｍ－Ｐ＋３，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋３，２＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜３＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＦにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜３，２＞の検出電圧Ｖ＜３，２＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜２，２＞の検出電圧Ｖ＜２，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋３，２＞の検出電圧Ｖ＜Ｐ＋３，２＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，２＞の検出電圧Ｖ＜Ｐ＋２，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋３，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋３，２＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，２＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，２＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

出力信号線ＳＬ＜Ｐ＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜Ｐ，２＞の検出電圧Ｖ＜Ｐ，２＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜２Ｐ，２＞の検出電圧Ｖ＜２Ｐ，２＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ，２＞の検出電圧Ｖ＜Ｍ，２＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜Ｐ＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＧにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜Ｐ，２＞の検出電圧Ｖ＜Ｐ，２＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜Ｐ－１，２＞の検出電圧Ｖ＜Ｐ－１，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，２＞の検出電圧Ｖ＜２Ｐ，２＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ－１，２＞の検出電圧Ｖ＜２Ｐ－１，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，２＞の検出電圧Ｖ＜Ｍ，２＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－１，２＞の検出電圧Ｖ＜Ｍ－１，２＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

続く出力信号線ＳＬ＜Ｐ＋１＞の選択期間に差動入力切替信号ＳＳＷが「Ｌ」に制御されると、検出素子３＜Ｐ＋１，２＞の検出電圧Ｖ＜Ｐ＋１，２＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜２Ｐ＋１，２＞の検出電圧Ｖ＜２Ｐ＋１，２＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、所定のオフセット電圧Ｖｏｆｆｓｅｔに応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜Ｐ＋１＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＨにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜Ｐ，２＞の検出電圧Ｖ＜Ｐ，２＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜Ｐ＋１，２＞の検出電圧Ｖ＜Ｐ＋１，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，２＞の検出電圧Ｖ＜２Ｐ，２＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ＋１，２＞の検出電圧Ｖ＜２Ｐ＋１，２＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，２＞の検出電圧Ｖ＜Ｍ，２＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換する。

読出制御走査線ＧＬｒｄ＜Ｎ＞の「Ｈ」期間において、出力信号線ＳＬ＜１＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜１，Ｎ＞の検出電圧Ｖ＜１，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｐ＋１，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。

続く出力信号線ＳＬ＜２＞の選択期間に差動入力切替信号ＳＳＷが「Ｌ」に制御されると、検出素子３＜２，Ｎ＞の検出電圧Ｖ＜２，Ｎ＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｐ＋２，Ｎ＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜Ｍ－Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，Ｎ＞に応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜２＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＩにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜１，Ｎ＞の検出電圧Ｖ＜１，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜２，Ｎ＞の検出電圧Ｖ＜２，Ｎ＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｐ＋１，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｐ＋２，Ｎ＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋１，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，Ｎ＞との電位差をデジタル信号に変換する。

続く出力信号線ＳＬ＜３＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜３，Ｎ＞の検出電圧Ｖ＜３，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜Ｐ＋３，Ｎ＞の検出電圧Ｖ＜Ｐ＋３，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿３にチャージされ、検出素子３＜Ｍ－Ｐ＋３，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋３，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜３＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＪにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜３，Ｎ＞の検出電圧Ｖ＜３，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜２，Ｎ＞の検出電圧Ｖ＜２，Ｎ＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜Ｐ＋３，Ｎ＞の検出電圧Ｖ＜Ｐ＋３，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｐ＋２，Ｎ＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋３，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋３，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－Ｐ＋２，Ｎ＞の検出電圧Ｖ＜Ｍ－Ｐ＋２，Ｎ＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

出力信号線ＳＬ＜Ｐ＞の選択期間に差動入力切替信号ＳＳＷが「Ｈ」に制御されると、検出素子３＜Ｐ，Ｎ＞の検出電圧Ｖ＜Ｐ，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿１にチャージされ、検出素子３＜２Ｐ，Ｎ＞の検出電圧Ｖ＜２Ｐ，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿２にチャージされ、検出素子３＜Ｍ，Ｎ＞の検出電圧Ｖ＜Ｍ，Ｎ＞に応じた電荷が第１容量素子Ｃ１＿Ｍ／Ｐにチャージされる。このとき、第２容量素子Ｃ２＿１，Ｃ２＿２，・・・，Ｃ２＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜Ｐ＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＫにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜Ｐ，Ｎ＞の検出電圧Ｖ＜Ｐ，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜Ｐ－１，Ｎ＞の検出電圧Ｖ＜Ｐ－１，Ｎ＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，Ｎ＞の検出電圧Ｖ＜２Ｐ，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ－１，Ｎ＞の検出電圧Ｖ＜２Ｐ－１，Ｎ＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，Ｎ＞の検出電圧Ｖ＜Ｍ，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ－１，Ｎ＞の検出電圧Ｖ＜Ｍ－１，Ｎ＞との電位差をデジタル信号に変換する。後段のデジタル信号処理回路（例えば、信号処理回路４４）は、デジタル変換後のデータに対して符号反転処理を行う。

続く出力信号線ＳＬ＜Ｐ＋１＞の選択期間に差動入力切替信号ＳＳＷが「Ｌ」に制御されると、検出素子３＜Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｐ＋１，Ｎ＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、検出素子３＜２Ｐ＋１，Ｎ＞の検出電圧Ｖ＜２Ｐ＋１，Ｎ＞に応じた電荷が第２容量素子Ｃ２＿２にチャージされ、所定のオフセット電圧Ｖｏｆｆｓｅｔに応じた電荷が第２容量素子Ｃ２＿Ｍ／Ｐにチャージされる。このとき、第１容量素子Ｃ１＿１，Ｃ１＿２，・・・，Ｃ１＿Ｍ／Ｐにチャージされた電荷は保持されている。

この出力信号線ＳＬ＜Ｐ＋１＞の選択期間、より具体的には、図２５に示すサンプリングタイミングＬにおいて、Ａ／Ｄ変換回路４３は、第１容量素子Ｃ１＿１にチャージされた検出素子３＜Ｐ，Ｎ＞の検出電圧Ｖ＜Ｐ，Ｎ＞と第２容量素子Ｃ２＿１にチャージされた検出素子３＜Ｐ＋１，Ｎ＞の検出電圧Ｖ＜Ｐ＋１，Ｎ＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿２にチャージされた検出素子３＜２Ｐ，Ｎ＞の検出電圧Ｖ＜２Ｐ，Ｎ＞と第２容量素子Ｃ２＿２にチャージされた検出素子３＜２Ｐ＋１，Ｎ＞の検出電圧Ｖ＜２Ｐ＋１，Ｎ＞との電位差をデジタル信号に変換し、第１容量素子Ｃ１＿Ｍ／Ｐにチャージされた検出素子３＜Ｍ，Ｎ＞の検出電圧Ｖ＜Ｍ，Ｎ＞と第２容量素子Ｃ２＿Ｍ／Ｐにチャージされた所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をデジタル信号に変換する。

図２６は、図２５に示すタイミングチャートの各サンプリングタイミングにおいて取得されるデジタルデータの対応関係を示す図である。図２７は、実施形態２に係る信号線選択回路及び検出回路の検出動作時において取得されるデジタルデータの一例を示す図である。

図２７では、差動増幅回路４２１の増幅度が「１」である場合のデジタルデータを例示している。図２７において、例えば、検出素子３＜ｍ，ｎ＞と検出素子３＜ｍ＋１，ｎ＞との電位差に対応するデジタルデータは、「Ｖ＜ｍ，ｎ＞－Ｖ＜ｍ＋１，ｎ＞」で示される。

図２４に示す構成では、出力信号線ＳＬ＜Ｐ＋１＞の選択期間において、検出制御回路１１から供給される信号線選択信号ＡＳＷ＜Ｐ＋１＞に基づいて、検出回路４８の差動増幅回路４２１＿Ｍ／Ｐに所定のオフセット電圧Ｖｏｆｆｓｅｔを供給する。このため、図２７に示すように、行方向（第１方向Ｄｘ、図２７に示す横方向）のデータ数は、行方向（第１方向Ｄｘ）に並ぶ検出素子３の数と同数のＭとなる。

図２８は、検出素子ごとの検出値の一例を示す模式図である。図２９は、図２８に示す検出素子ごとの検出値の行方向に隣接する検出素子間での差分値を示す模式図である。

図２８に示す検出素子ごとの検出値Ｖ（ｍ）は、上述した比較例に係る検出装置で取得される検出素子ごとのデジタルデータに対応する。図２９に示す行方向に隣接する検出素子間での差分値ΔＶ（ｍ）＝Ｖ（ｍ）－Ｖ（ｍ＋１）は、実施形態２に係る検出装置１で取得されるデジタルデータに対応する。

図２８及び図２９では、行方向（第１方向Ｄｘ）に並ぶ検出素子３の数を９としている。本開示におけるオフセット電圧Ｖｏｆｆｓｅｔは、図２８及び図２９に示す検出値Ｖ（１０）に対応する。

図２９に示す行方向に隣接する検出素子間での差分値ΔＶ（ｍ）によって描画される画像イメージは、図２８に示す検出素子ごとの検出値Ｖ（ｍ）によって描画される画像イメージとは異なっている。このため、比較例に係る図７及び図８に示す構成及び動作によって取得されるデジタルデータによって描画される画像イメージに相当する画像イメージを得るためには、実施形態２に係る図２４及び図２５に示す構成及び動作によって取得されるデジタルデータに対し所定の処理を行う必要がある。以下、実施形態２に係る構成及び動作によって取得される検出値から、比較例に係る図７及び図８に示す構成及び動作によって取得される検出素子３ごとの検出値によって描画される画像イメージを復元するための手法について説明する。

図３０は、実施形態２に係る検出装置における画像イメージの復元処理について説明する図である。本実施形態では、下記（９）式及び（１０）式を用いて、画像イメージ復元後の検出値Ｖ（ｍ）’を算出する。下記（９）式及び（１０）式において、Ｍは行方向（第１方向Ｄｘ）に並ぶ検出素子３の数を示している。ｍは、Ｍ以下の自然数である。

Ｖ（ｍ）’＝Ｖ（ｍ＋１）’＋ΔＶ（ｍ）・・・（９）

Ｖ（Ｍ＋１）’＝０・・・（１０）

ここで、Ｍ列目の検出値Ｖ（Ｍ）’は、上記（９）式を用いて、下記（１１）式で表せる。

Ｖ（Ｍ）’＝Ｖ（Ｍ＋１）’＋ΔＶ（Ｍ）・・・（１１）

ここでは、行方向（第１方向Ｄｘ）に並ぶ検出素子３の数をＭとしているため、上記（１１）式においてＭ＋１列目のデータとして定義される「Ｖ（Ｍ＋１）’」を、上記（１０）に示すようにＮｕｌｌ（＝０）とする。

上記（９）式及び（１０）式を適用すると、画像イメージ復元後の検出値Ｖ（ｍ）’は、下記（１２）式で表せる。

Ｖ（ｍ）’＝Ｖ（ｍ）－Ｖｏｆｆｓｅｔ・・・（１２）

図２９に示す差分値に対し、上記（９）式及び（１０）式を適用することにより、図３１に示すように、図２８に示す検出素子３ごとの検出値によって描画される画像イメージを復元することができる。図３１は、実施形態２に係る検出装置の画像イメージ復元後の検出値を示す模式図である。

本開示では、図２８及び図２９に示す検出値Ｖ（１０）に対応するオフセット電圧Ｖｏｆｆｓｅｔを適用することで、図３１に示すように、図２８に示す検出素子ごとの検出値Ｖ（ｍ）によって描画される画像イメージを復元することができる。

なお、本開示では、Ｍ列目の検出素子３＜Ｍ，ｎ＞の検出電圧Ｖ＜Ｍ，ｎ＞と所定のオフセット電圧Ｖｏｆｆｓｅｔとの電位差をＭ列目の検出値とする例を示したが、オフセット電圧Ｖｏｆｆｓｅｔは、例えば、リセット電圧Ｖｒｓｔを用いる態様であっても良いし、基準電圧Ｖｒｅｆを用いる態様であっても良い。また、例えば、リセット電圧Ｖｒｓｔと基準電圧Ｖｒｅｆとの中間値を予めデジタルデータとして設定し、当該デジタルデータアナログ値に変換してオフセット電圧Ｖｏｆｆｓｅｔとする態様であっても良い。

以下、実施形態２に係る検出部４０における動作について説明する。

信号処理回路４４は、検出期間ＦＰにおいて取得したデジタルデータを、順次、ｍ列ｎ行の検出素子３＜ｍ，ｎ＞に対応する第１検出値ΔＶ＜ｍ，ｎ＞として記憶回路４６に格納する。

検出期間ＦＰの終了後、信号処理回路４４は、記憶回路４６に格納された第１検出値ΔＶ＜ｍ，ｎ＞を読み出し、下記（１３）式及び（１４）式を用いて、ｍ列ｎ行の検出素子３＜ｍ，ｎ＞に対応する第２検出値Ｖ＜ｍ，ｎ＞を算出する。

Ｖ＜ｍ，ｎ＞’＝Ｖ＜ｍ＋１，ｎ＞’＋ΔＶ＜ｍ，ｎ＞・・・（１３）

Ｖ＜Ｍ＋１，ｎ＞’＝０・・・（１４）

信号処理回路４４は、算出した第２検出値Ｖ＜ｍ，ｎ＞を記憶回路４６に格納する。座標抽出回路４５は、記憶回路４６に格納された第２検出値Ｖ＜ｍ，ｎ＞に基づき、指Ｆｇ等の表面の凹凸の形状を示す二次元情報（例えば、画像イメージ）を生成する。第２検出値Ｖ＜ｍ，ｎ＞は、信号処理回路４４が記憶回路４６から読み出して座標抽出回路４５に出力する態様であっても良いし、座標抽出回路４５が記憶回路４６から直接読み出す態様であっても良い。あるいは、記憶回路４６を経由せず、信号処理回路４４が算出した第２検出値Ｖ＜ｍ，ｎ＞を直接座標抽出回路４５に出力する態様であっても良い。

以上、本開示の好適な実施の形態を説明したが、本開示このような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。

１ 検出装置
３ 検出素子
１０ センサ部
１１ 検出制御回路
１５Ａ 第１ゲート線駆動回路
１５Ｂ 第２ゲート線駆動回路
１６，１６ａ 信号線選択回路
２１ 基板
３０ 光電変換素子
４２ 検出信号増幅回路
４３ Ａ／Ｄ変換回路
４４ 信号処理回路
４５ 座標抽出回路
４６ 記憶回路
４７ 検出タイミング制御回路
４８ 検出回路
１０１ 制御基板
１０２ 制御回路
１０３ 電源回路
４２１ 差動増幅回路
４２２ スイッチ回路
ＡＡ 検出領域
Ｃ１ 第１容量素子
Ｃ２ 第２容量素子
ＧＡ 周辺領域
ＧＬｒｓｔ リセット制御走査線
ＧＬｒｄ 読出制御走査線
Ｍｒｓｔ リセットトランジスタ
Ｍｒｄ 読出トランジスタ
Ｍｓｆ ソースフォロワトランジスタ
ＲＳＴ リセット制御信号
ＲＤ 読出制御信号
ＳＬ 出力信号線
Ｖｃｏｍ 共通電圧
Ｖｒｅｆ 基準電圧
Ｖｒｓｔ リセット電圧
Ｖｓｆ 電源電圧

Claims (17)

1. 光電変換素子を備えた複数の検出素子が検出領域内においてマトリクス状に配列されセンサ部と、
   前記検出素子に生じる電圧に基づき、前記検出素子に対応する検出値を算出する検出部と、
   を備え、
   前記センサ部は、
   前記検出領域において、第１方向に並ぶ検出素子の数がＭであり、前記第１方向とは異なる第２方向に並ぶ検出素子の数がＮであり、
   前記検出部は、
   前記第１方向のｍ列目（ｍはＭ以下の自然数）に配置され、かつ、前記第２方向のｎ行目（ｎはＮ以下の自然数）に配置されたｍ列ｎ行の検出素子の電圧Ｖ＜ｍ，ｎ＞と、前記第１方向のｍ列目に配置され、かつ、前記第２方向のｎ＋１行目に配置されたｍ列ｎ＋１行の検出素子の電圧Ｖ＜ｍ，ｎ＋１＞との電位差ΔＶ＜ｍ，ｎ＞を、ｍ列ｎ行の検出素子に対応する第１検出値とし、下記（１）式及び（２）式を用いて、ｍ列ｎ行の検出素子に対応する第２検出値Ｖ＜ｍ，ｎ＞’を算出する、
   検出装置。
   Ｖ＜ｍ，ｎ＞’＝Ｖ＜ｍ，ｎ＋１＞’＋ΔＶ＜ｍ，ｎ＞・・・（１）
   Ｖ＜ｍ，Ｎ＋１＞’＝０・・・（２）
2. 前記第１方向のｍ列目に配置され、かつ、前記第２方向のＮ行目に配置されたｍ列Ｎ行の検出素子の電圧Ｖ＜ｍ，Ｎ＞と、所定のオフセット電圧との電位差ΔＶ＜ｍ，Ｎ＞を、ｍ列Ｎ行の検出素子に対応する第１検出値として、前記第２検出値Ｖ＜ｍ，ｎ＞’を算出する、
   請求項１に記載の検出装置。
3. 前記第１方向に並ぶ検出素子に読出制御信号を供給する読出制御走査線と、
   前記読出制御走査線を前記第２方向に沿って順次選択する駆動回路と、
   前記第２方向に並ぶ検出素子に生じる電圧が供給される出力信号線と、
   を備え、
   前記検出部は、
   前記出力信号線が電気的に接続される、
   請求項２に記載の検出装置。
4. 前記検出部は、
   前記第２方向に隣接する検出素子にそれぞれ生じる電圧の電位差を出力する差動増幅回路と、
   前記差動増幅回路の非反転入力に接続された第１容量素子と、
   前記差動増幅回路の反転入力に接続された第２容量素子と、
   前記読出制御走査線の選択切り替えに同期して、前記差動増幅回路の前記非反転入力と前記反転入力とを切り替えて、前記出力信号線と電気的に接続するスイッチ回路と、
   を含む、
   請求項３に記載の検出装置。
5. 前記差動増幅回路は、
   前記第１容量素子にチャージされた電圧と前記第２容量素子にチャージされた電圧との電位差を出力する、
   請求項４に記載の検出装置。
6. 前記検出部は、
   第１検出値ΔＶ＜ｍ，ｎ＞に対し、第１検出値ΔＶ＜ｍ，ｎ＋１＞の符号を反転させる、
   請求項４又は５に記載の検出装置。
7. 前記検出領域内の全ての出力信号線のうちの複数の出力信号線を同時に選択して前記検出部に電気的に接続する信号線選択回路を備え、
   前記検出部は、
   前記信号線選択回路によって同時に選択される複数の出力信号線に対し、それぞれ１つの前記差動増幅回路が設けられている、
   請求項６に記載の検出装置。
8. 前記差動増幅回路は、
   第１検出素子に生じる電圧と、前記検出領域内において前記第１検出素子と前記第２方向に隣接する第２検出素子に生じる電圧との電位差を増幅して出力する、
   請求項４から７の何れか一項に記載の検出装置。
9. 光電変換素子を備えた複数の検出素子が検出領域内においてマトリクス状に配列されセンサ部と、
   前記検出素子に生じる電圧に基づき、前記検出素子に対応する検出値を算出する検出部と、
   を備え、
   前記センサ部は、
   前記検出領域において、第１方向に並ぶ検出素子の数がＭであり、前記第１方向とは異なる第２方向に並ぶ検出素子の数がＮであり、
   前記検出部は、
   前記第１方向のｍ列目（ｍはＭ以下の自然数）に配置され、かつ、前記第２方向のｎ行目（ｎはＮ以下の自然数）に配置されたｍ列ｎ行の検出素子の電圧Ｖ＜ｍ，ｎ＞と、前記第１方向のｍ＋１列目に配置され、かつ、前記第２方向のｎ行目に配置されたｍ＋１列ｎ行の検出素子の電圧Ｖ＜ｍ＋１，ｎ＞との電位差ΔＶ＜ｍ，ｎ＞を、ｍ列ｎ行の検出素子に対応する第１検出値とし、下記（３）式及び（４）式を用いて、ｍ列ｎ行の検出素子に対応する第２検出値Ｖ＜ｍ，ｎ＞’を算出する、
   検出装置。
   Ｖ＜ｍ，ｎ＞’＝Ｖ＜ｍ＋１，ｎ＞’＋ΔＶ＜ｍ，ｎ＞・・・（３）
   Ｖ＜Ｍ＋１，ｎ＞’＝０・・・（４）
10. 前記第１方向のＭ列目に配置され、かつ、前記第２方向のｎ行目に配置されたＭ列ｎ行の検出素子の電圧Ｖ＜Ｍ，ｎ＞と、所定のオフセット電圧との電位差ΔＶ＜Ｍ，ｎ＞を、Ｍ列ｎ行の検出素子に対応する第１検出値として、前記第２検出値Ｖ＜ｍ，ｎ＞’を算出する、
    請求項９に記載の検出装置。
11. 前記第１方向に並ぶ検出素子に読出制御信号を供給する読出制御走査線と、
    前記読出制御走査線を前記第２方向に沿って順次選択する駆動回路と、
    前記第２方向に並ぶ検出素子に生じる電圧が供給される出力信号線と、
    を備え、
    前記検出部は、
    前記出力信号線が電気的に接続される、
    請求項１０に記載の検出装置。
12. 前記読出制御走査線の選択期間において、前記検出領域内の全ての出力信号線のうちの複数の出力信号線を前記第１方向に沿って順次選択して前記検出部に電気的に接続する信号線選択回路を備え、
    前記検出部は、
    前記第１方向に隣接する検出素子にそれぞれ生じる電圧の電位差を出力する差動増幅回路と、
    前記差動増幅回路の非反転入力に接続された第１容量素子と、
    前記差動増幅回路の反転入力に接続された第２容量素子と、
    前記複数の出力信号線の選択切り替えに同期して、前記差動増幅回路の前記非反転入力と前記反転入力とを切り替えて、前記出力信号線と電気的に接続するスイッチ回路と、
    を含む、
    請求項１１に記載の検出装置。
13. 前記差動増幅回路は、
    前記第１容量素子にチャージされた電圧と前記第２容量素子にチャージされた電圧との電位差を出力する、
    請求項１２に記載の検出装置。
14. 前記検出部は、
    第１検出値ΔＶ＜ｍ，ｎ＞に対し、第１検出値ΔＶ＜ｍ＋１，ｎ＞の符号を反転させる、
    請求項１２又は１３に記載の検出装置。
15. 前記検出部は、
    前記信号線選択回路によって順次選択される複数の出力信号線に対し、１つの前記差動増幅回路が設けられている、
    請求項１２から１４の何れか一項に記載の検出装置。
16. 前記差動増幅回路は、
    第１検出素子に生じる電圧と、前記検出領域内において前記第１検出素子と前記第１方向に隣接する第２検出素子に生じる電圧との電位差を増幅して出力する、
    請求項１２から１５の何れか一項に記載の検出装置。
17. 前記検出素子は、
    前記光電変換素子のカソードにリセット電圧を与えるリセットトランジスタと、
    前記光電変換素子で発生した電圧に応じた信号を出力するソースフォロワトランジスタと、
    前記ソースフォロワトランジスタの出力信号を読み出す読出トランジスタと、
    を備える、
    請求項１から１６の何れか一項に記載の検出装置。

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