JP2023076204A - Power conversion device and method of controlling the same - Google Patents
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Abstract
Description
本発明は、電力変換装置およびその制御方法に関し、例えば複数のスイッチング素子と、キャパシタと、トランスとを備えた共振型の電力変換装置およびその制御方法に関する。 TECHNICAL FIELD The present invention relates to a power converter and its control method, and more particularly to a resonant power converter including a plurality of switching elements, a capacitor, and a transformer, and its control method.
共振型の電力変換装置は、例えば特許文献1および2に記載されている。特許文献1および2には、共振周波数の変動を検知あるいは判定することができる共振型電力変換装置が記載されている。
Resonance-type power converters are described, for example, in
共振型電力変換装置は、複数のスイッチング素子と、キャパシタと、キャパシタと直列的に接続された一次巻線を備えるトランスとを備えている。本発明者が検討したところ、共振型電力変換装置の負荷が、例えば高負荷に急変すると、キャパシタと一次巻線とによって構成される直列共振回路の共振周波数が、複数のスイッチング素子がオンオフする周波数から外れ(共振外れ)、スイッチング素子を貫通して電流が流れることが発生し、サージ電圧およびノイズが増大すると言う課題があることが判明した。本発明者の検討は、後で図面を用いて説明する。 A resonant power converter includes a plurality of switching elements, a capacitor, and a transformer having a primary winding connected in series with the capacitor. As a result of investigation by the present inventor, when the load of the resonance type power conversion device suddenly changes to, for example, a high load, the resonance frequency of the series resonance circuit configured by the capacitor and the primary winding changes to the frequency at which the multiple switching elements turn on and off. It was found that there was a problem that the current flowed through the switching element due to a deviation from the resonance (resonance deviation), resulting in an increase in surge voltage and noise. The study by the inventor will be described later with reference to the drawings.
本発明の目的は、共振外れが発生したときに、サージ電圧やノイズの増大を抑制することができる電力変換装置および電力変換装置の制御方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a power conversion device and a control method for the power conversion device that can suppress an increase in surge voltage and noise when an out-of-resonance occurs.
本発明の他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other objects and novel features of the present invention will become apparent from the description of the specification and the accompanying drawings.
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。 A brief outline of representative embodiments among the embodiments disclosed in the present application is as follows.
すなわち、電力変換装置は、複数のスイッチング素子と、キャパシタと、キャパシタと直列的に接続された一次巻線を備えたトランスとを備えるスイッチング回路と、スイッチング素子のゲートに対してゲート駆動電流を出力して、スイッチング素子のオンオフを制御するゲート駆動回路と、スイッチング回路に流れる電流を検出する検出回路と、検出回路が検出した電流の極性の反転を判定する判定回路とを備える。ここで、ゲート駆動回路は、判定回路による判定の結果に基づいて、ゲート駆動電流を調整するゲート調整回路を備えている。 That is, the power conversion device includes a switching circuit including a plurality of switching elements, a capacitor, and a transformer having a primary winding connected in series with the capacitor, and outputs a gate drive current to the gate of the switching element. and a gate drive circuit for controlling on/off of the switching element, a detection circuit for detecting current flowing through the switching circuit, and a determination circuit for determining reversal of the polarity of the current detected by the detection circuit. Here, the gate drive circuit includes a gate adjustment circuit that adjusts the gate drive current based on the determination result of the determination circuit.
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、共振外れが発生したときに、サージ電圧やノイズの増大を抑制することができる電力変換装置を提供することができる。 Among the inventions disclosed in the present application, to briefly explain the effects obtained by the representative embodiments, there is provided a power conversion device capable of suppressing an increase in surge voltage and noise when out-of-resonance occurs. can do.
実施の形態について、図面を参照して説明する。なお、以下に説明する実施の形態は特許請求の範囲に係る発明を限定するものではなく、また実施の形態の中で説明されている諸要素及びその組み合わせの全てが発明の解決手段に必須であるとは限らない。 Embodiments will be described with reference to the drawings. It should be noted that the embodiments described below do not limit the invention according to the scope of claims, and all of the various elements and their combinations described in the embodiments are essential to the solution of the invention. Not necessarily.
本発明の実施の形態を説明する前に、図12を参照して、本発明者が検討した電力変換装置についての課題について説明する。 Before describing the embodiments of the present invention, the problem of the power conversion device studied by the inventor will be described with reference to FIG. 12 .
図12は、本発明者の検討を説明するための電力変換装置の回路図である。以下、本明細書では、電力変換装置として、トランスの漏れインダクタおよび励磁インダクタと、トランスに結合されたキャパシタとを用いた、高効率なLLC共振方式の共振型電力変換装置を例として説明する。 FIG. 12 is a circuit diagram of a power conversion device for explaining studies by the inventors. Hereinafter, in this specification, a high-efficiency LLC resonance type resonant power converter using a leakage inductor and an exciting inductor of a transformer and a capacitor coupled to the transformer will be described as an example of the power converter.
図12において、100は電力変換装置(以下、DC/DCコンバータとも称する)を示している。DC/DCコンバータ100は、ゲート駆動回路2と、次に述べる一次側回路および二次側回路とを備え、一次側回路に供給される直流電源Viの電圧を変換して、二次側回路に結合された負荷4に、変換された直流電圧を給電する。一次側回路は、スイッチング素子Q1およびQ2により構成されたハーフブリッジ回路1、共振用キャパシタ(電流共振用キャパシタ)CrおよびトランスTrを備えている。また、二次側回路は、ダイオードD1およびD2と、平滑キャパシタCoにより構成された整流回路3を備えている。
In FIG. 12, 100 indicates a power converter (hereinafter also referred to as a DC/DC converter). The DC/
ハーフブリッジ回路1を構成する2個のスイッチング素子Q1およびQ2は、ゲート駆動回路2によって駆動される。すなわち、ゲート駆動回路2は、スイッチング素子Q1、Q2をデッドタイム(双方のスイッチング素子がともにオフ状態となる時間)を設けつつ、所定の周期で交互にスイッチングさせる。スイッチング素子Q1、Q2が、所定の周期で交互にスイッチングされることで、二次側回路から出力される電圧の値が調整される。この場合、スイッチング素子Q1、Q2を交互にスイッチングさせる所定の周期が、DC/DCコンバータ100の動作周期(言い換えるなら、DC/DCコンバータの動作周波数)である。
Two switching elements Q<b>1 and Q<b>2 that constitute the
LLC共振方式のDC/DCコンバータ100では、共振用キャパシタCrと、トランスTrに含まれる漏れインダクタンス(図示せず)および励磁インダクタンスによって構成される直列共振回路を利用し、スイッチング素子Q1、Q2の電圧もしくは電流の少なくとも一方が、ゼロ(“0”)になる状態のときに、スイッチング素子Q1、Q2のオンオフを切り替えるゼロ電圧(電流)スイッチングが行なわれる。ゼロ電圧スイッチングを行うことで、スイッチング素子のスイッチング時における電力損失やスイッチングノイズの発生の低減を図ることが可能である。
LLC resonance type DC/
しかしながら、入力側の直流電源Viの電圧値や、出力側の負荷4が設計値より変動すると、前記した直列共振回路の共振周波数が変動し、DC/DCコンバータ100の動作周波数が共振周波数から外れてしまう場合がある。この場合、ゼロ電圧スイッチングが成立しなくなるため、電力損失の増大やスイッチングノイズの発生、スイッチング素子の破壊等が生じることになる。以下の説明では、DC/DCコンバータの動作周波数が、直列共振回路の共振周波数から外れることを、共振外れとも称する。
However, if the voltage value of the DC power supply Vi on the input side or the
直列共振回路の共振周波数の変動に対応するための技術が、特許文献1および2に記載されている。例えば特許文献1においては、スイッチング素子を流れる電流値を検出する電流検出回路を設け、スイッチング素子をターンオンする制御信号を出力するタイミングにおける、電流検出回路の検出値がゼロより大きい場合に、共振周波数が変動し異常が発生していると判定している。また、特許文献2では、同じ共振周期内において、共振周期の半周期を中点として対称となる2時点以上の電流値を検出し、その電流値の値が所定値以上異なる場合に、共振周波数が変動し異常が発生していると判定している。
Techniques for coping with fluctuations in the resonance frequency of a series resonance circuit are described in
特許文献1、2に記載の技術によって、異常の発生を検知し、異常発生を検知したときには、例えばスイッチング素子を強制的にオフにして、DC/DCコンバータの動作周波数を上げることにより、共振外れを回避することが可能である。
With the techniques described in
しかしながら、この場合には、共振外れが発生している期間、すなわち直流電源Viの電圧や出力側の負荷4が高い状態が続いている期間、スイッチング素子を強制的にオフにすることを継続しなければならず、この期間、DC/DCコンバータで適切に電力変換を行うことができないということになる。
However, in this case, the switching element is forced to continue to be turned off during the period in which the resonance out-of-resonance occurs, that is, the period in which the voltage of the DC power supply Vi and the
共振外れを回避するために、スイッチング素子を強制的にオフにするような構成を採用しない場合、電力損失の増大が発生する。すなわち、DC/DCコンバータにおいて、共振外れが発生していると、オンしている一方のスイッチング素子(例えばQ1)を流れる電流が正から負へと反転し、その反転後に、スイッチング素子(Q1)はターンオフするため、スイッチング素子(Q1)が逆導通状態となり、デッドタイム経過後に他方のスイッチング素子(Q2)をターンオンしたときに、リカバリ電流が、スイッチング素子Q1およびQ2を貫通して流れるため、大きな電力損失が発生し、スイッチング素子の破壊が生じることがある。 An increase in power loss occurs unless a configuration for forcibly turning off the switching element is adopted to avoid the loss of resonance. That is, in the DC/DC converter, when out of resonance occurs, the current flowing through one switching element (for example, Q1) that is on is reversed from positive to negative, and after the reversal, the switching element (Q1) is turned off, the switching element (Q1) is in a reverse conducting state, and when the other switching element (Q2) is turned on after the dead time has elapsed, a recovery current flows through the switching elements Q1 and Q2, resulting in a large Power loss occurs and switching element destruction may occur.
スイッチング素子として、逆導通時のリカバリ電流が小さい素子を用いることで、共振外れが発生した場合の電力損失の増大を抑制し、スイッチング素子の破壊を防ぐことは可能である。逆導通時のリカバリ電流が小さいスイッチング素子の一例として、高速リカバリ型の金属酸化物半導体電界効果型トランジスタ(Metal-Oxide-Semiconductor Field Effect Transistor:MOSFET)や、窒化ガリウム(GaN)系材料を用いた高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)等がある。以下、GaN系材料を用いたHEMTを、GaN-HEMTと称する。 By using an element with a small recovery current during reverse conduction as the switching element, it is possible to suppress an increase in power loss when resonance is lost, and to prevent destruction of the switching element. As an example of a switching element with a small recovery current during reverse conduction, a high-speed recovery metal-oxide-semiconductor field effect transistor (MOSFET) or a gallium nitride (GaN)-based material is used. There is a high electron mobility transistor (High Electron Mobility Transistor: HEMT) and the like. A HEMT using a GaN-based material is hereinafter referred to as a GaN-HEMT.
特に、GaN-HEMTは、素子内部にボディダイオードを含まないため、原理的にリカバリ電流がゼロとなる。したがって、スイッチング素子としてGaN-HEMTを用いたDC/DCコンバータにおいては、共振外れが発生してもリカバリ電流による損失は発生せず、スイッチング素子の破壊の発生も低減することができるため、直流電源Viの電圧値や出力側の負荷が高い状態においても、DC/DCコンバータを動作させることが可能となる。 In particular, since the GaN-HEMT does not include a body diode inside the element, the recovery current is theoretically zero. Therefore, in a DC/DC converter using a GaN-HEMT as a switching element, loss due to recovery current does not occur even if a resonance out-of-resonance occurs, and the occurrence of destruction of the switching element can be reduced. It is possible to operate the DC/DC converter even when the voltage value of Vi or the load on the output side is high.
GaN-HEMTをスイッチング素子として用いることにより、ボディダイオードによる前記した影響を除くことが可能であるが、GaN-HEMTにおいても、MOSFETと同様に出力容量は存在するため、GaN-HEMTの出力容量による影響が存在する。すなわち、共振外れが発生した場合、一方のスイッチング素子(例えばQ1)が逆導通状態になると、スイッチング素子(Q1)の出力容量が放電され、他方のスイッチング素子(Q2)をターンオンしたときに、スイッチング素子(Q1)の出力容量が再充電されることになる。このとき、出力容量を再充電するために、スイッチング素子(Q2)とスイッチング素子(Q1)を流れる電流が発生する。 By using a GaN-HEMT as a switching element, it is possible to eliminate the above-described effects of the body diode. Impact exists. That is, when out-of-resonance occurs, when one switching element (for example, Q1) becomes reverse conductive, the output capacitance of the switching element (Q1) is discharged, and when the other switching element (Q2) is turned on, switching The output capacitance of device (Q1) will be recharged. At this time, a current is generated that flows through the switching element (Q2) and the switching element (Q1) in order to recharge the output capacitance.
GaN-HEMTの出力容量は小さく、リカバリ電流と比べると蓄積電荷量が小さいため、電力損失の増大やスイッチング素子破壊の危険性はわずかである。しかしながら、GaN-HEMTをスイッチング素子として用いた電力変換装置は高周波で動作させる場合が多いため、出力容量の再充電による電流の時間変化量(dI/dt:Iは再充電の際に、出力容量を流れる電流)は大きくなる。この大きな電流の時間変化量(dI/dr)は、サージ電圧やノイズ増大の原因となり、電力変換機器の正常動作の妨げとなる。 Since the GaN-HEMT has a small output capacity and a small amount of accumulated electric charge compared to the recovery current, there is little danger of an increase in power loss or destruction of the switching element. However, since power converters using GaN-HEMTs as switching elements are often operated at high frequencies, the amount of time change in current due to recharging of the output capacity (dI/dt: I is the output capacity current flowing through ) increases. This large amount of current change over time (dI/dr) causes a surge voltage and an increase in noise, and interferes with normal operation of the power converter.
特許文献1および2では、共振外れが発生したときに、スイッチング素子の出力容量を再充電する電流の時間変化に起因するサージ電圧やノイズ増大は、記載も認識もされていない。
上述のような課題を解決するために、本発明者が鋭意検討を行った末、本実施の形態の構成を案出するに至った。以下、本実施の形態を、図面を用いて説明する。 In order to solve the problems described above, the present inventors have made intensive studies and have come up with the configuration of the present embodiment. Hereinafter, this embodiment will be described with reference to the drawings.
(実施の形態1)
<電力変換装置の全体構成>
図1は、実施の形態1に係る電力変換装置の構成を示す回路図である。図1において、101は電力変換装置を示している。電力変換装置101は、2つのスイッチング素子を用いたハーフブリッジ回路1を備える、LLC共振方式のDC/DCコンバータである。
(Embodiment 1)
<Overall Configuration of Power Converter>
FIG. 1 is a circuit diagram showing a configuration of a power converter according to
電力変換装置101は、ハーフブリッジ回路1、ゲート駆動回路2、電流検出回路(以下、検出回路とも称する)5、電流極性反転判定回路(以下、判定回路とも称する)6、共振用キャパシタCr、一次巻線Tr1と二次巻線Tr2-1およびTr2-2とで構成されたトランスTr、ダイオードD1およびD2と平滑キャパシタCoとで構成された整流回路3とを備えている。図1において、T1およびT2は、電力変換装置101の入力端子を示し、T3およびT4は、電力変換装置101の出力端子を示している。電力変換装置101の入力端子T1およびT2には、図1に示すように、外部の直流電源Viが接続され、出力端子T3およびT4には、図1に示すように負荷4が接続されている。直流電源Viは、例えばバッテリ、AC/DC(交流/直流)コンバータ等である。
The
ハーフブリッジ回路1は、図1に示すように、直流電源Viの両端子間に接続されている。ハーフブリッジ回路1は、直流電源Viの両端子間(入力端子T1、T2間)に直列的に接続されたスイッチング素子Q1、Q2を備えている。スイッチング素子Q1、Q2は、特に制限されないが、一つの半導体チップ(同一の半導体チップ)のシリコン基板上に形成されたGaN-HEMTによって構成されている。
The
図1において、破線で示したCp1およびCp2は、スイッチング素子Q1およびQ2の寄生キャパシタを示している。寄生キャパシタCp1の一方の端子は、スイッチング素子Q1のソース端子に接続され、他方の端子は、スイッチング素子Q1のドレイン端子に接続されている。この寄生キャパシタCp1が、スイッチング素子Q1の出力容量に該当する。同様に、寄生キャパシタCp2は、スイッチング素子Q2のソース端子とドレイン端子間に接続されており、寄生キャパシタCp2が、スイッチング素子Q2の出力容量に該当する。以下、寄生キャパシタCp1、Cp2は、出力容量Cp1、Cp2とも称する。 In FIG. 1, dashed lines Cp1 and Cp2 indicate parasitic capacitors of switching elements Q1 and Q2. One terminal of the parasitic capacitor Cp1 is connected to the source terminal of the switching element Q1, and the other terminal is connected to the drain terminal of the switching element Q1. This parasitic capacitor Cp1 corresponds to the output capacitance of the switching element Q1. Similarly, the parasitic capacitor Cp2 is connected between the source terminal and the drain terminal of the switching element Q2, and the parasitic capacitor Cp2 corresponds to the output capacitance of the switching element Q2. The parasitic capacitors Cp1 and Cp2 are hereinafter also referred to as output capacitors Cp1 and Cp2.
ハーフブリッジ回路1において、スイッチング素子Q1のドレイン端子は入力端子T1を介して直流電源Viに接続されている。スイッチング素子Q1のソース端子とスイッチング素子Q2のドレイン端子とが接続されている。スイッチング素子Q2のソース端子は入力端子T2を介して直流電源Viに接続されている。スイッチング素子Q1およびQ2のゲート端子は、ゲート駆動回路2に接続されている。また、スイッチング素子Q1のソース端子とスイッチング素子Q2のドレイン端子とが接続された節点(ノード)と、スイッチング素子Q2のソース端子との間に、検出回路5、共振用キャパシタCrとトランスTrの一次巻線Tr1とが直列的に接続されている。トランスTrの二次側は、二次巻線Tr2-1およびTr2-2で構成されている。特に制限されないが、二次巻線Tr2-1およびTr2-2は、同じ巻き数であり、同じ巻き方向となるように直列に接続されている。なお、図1の●印は、トランスTrの極性を示している。
In the
整流回路3は、ダイオードD1およびD2と平滑キャパシタCoとで構成され、ダイオードD1およびD2のカソード端子と平滑キャパシタCoの一方の端子とが接続されている。平滑キャパシタCoの他方の端子は、トランスTrの二次巻線Tr2-1およびTr2-2の一方の端子が互いに接続されている節点と接続されている。トランスTrの二次巻線Tr1およびTr2-2の他方の端子は、それぞれダイオードD1およびD2のアノード端子と接続されている。平滑キャパシタCoの端子は、出力端子T3およびT4を介して負荷4に接続されている。
The
検出回路5は、電流センサによって構成されている。電流センサは、例えばシャント抵抗、ホール素子あるいはロゴスキーコイル等によって構成されている。検出回路5は、スイッチング素子Q1、Q2と、共振用キャパシタCrと、トランスTrの一次巻線Tr1とを含む共振スイッチング回路(以下、単にスイッチング回路とも称する)RSCに流れる電流I1の電流値を検出する。検出回路5によって検出された電流値はアナログ値として、判定回路6に出力される。なお、実施の形態1では、電流I1の電流値を検出するために、検出回路5も共振スイッチング回路RSCに設けられている。
The
判定回路6は、特に制限されないが、図示しない、比較器とエッジ検出器とによって構成されている。比較器は、例えばコンパレータ等によって構成され、エッジ検出器は、例えばロジック回路を組み合わせることで構成されたエッジ検出回路やマイクロプロセッサを用いたエッジ検出器により構成されている。比較器には、検出回路5からの入力(アナログの電流値)と、電流値“0(ゼロ)”に対応する基準値とが供給され、比較器は、アナログの電流値と基準値とを比較し、比較結果をデジタル値として、エッジ検出器に出力する。エッジ検出器は、入力されているデジタル値の変化を、信号の立下りおよび立ち上がりとして捉え、検出回路5を流れる共振スイッチング回路の電流I1の極性(電流極性)を示す判定信号として、ゲート駆動回路2へ出力する。
The
例えば、検出回路5からのアナログの電流値が、高い電流値から基準値以下に低下した場合、判定回路6における比較器は、デジタル値を“1”から“0”へ変化させる。判定回路6におけるエッジ検出器は、デジタル値“1”から“0”への変化を、信号の立下りとして捉え、共振スイッチング回路RSCの電流I1の電流極性が正から負へ反転したことを示す判定信号を出力する。これに対して、検出回路5からのアナログの電流値が、基準値よりも低い値から基準値を超えた場合、判定回路6における比較器は、デジタル値を“0”から“1”へ変化させる。判定回路6におけるエッジ検出器は、デジタル値“0”から“1”への変化を、信号の立ち上がりとして捉え、共振スイッチング回路RSCの電流I1の電流極性が負から正へ反転したことを示す判定信号を出力する。
For example, when the analog current value from the
判定回路6内の比較器への入力側には、シュミットトリガやローパスフィルタを設けるようにしてもよい。このシュミットトリガやローパスフィルタによって、検出回路5からの出力に含まれるノイズを除去することができる。
A Schmidt trigger or a low-pass filter may be provided on the input side of the comparator in the
ゲート駆動回路2は、電力変換装置101の動作周波数で定まる動作周期で、スイッチング素子Q1およびQ2を交互にオンオフするように駆動する。スイッチング素子Q1、Q2を駆動する際に、ゲート駆動回路2は、判定回路6からの判定信号に基づいて、駆動能力を調整する。ゲート駆動回路2については、次に図面を参照して詳しく説明する。
The
<<ゲート駆動回路の構成>>
図2は、実施の形態1に係るゲート駆動回路の構成を示すブロック図である。図2に示すように、ゲート駆動回路2は、制御回路21と、スイッチング素子Q1、Q2に対応する2つのゲート出力回路22とを備えている。
<<Structure of Gate Drive Circuit>>
FIG. 2 is a block diagram showing the configuration of the gate drive circuit according to the first embodiment. As shown in FIG. 2, the
制御回路21は、例えばマイクロプロセッサやプログラム可能なゲートアレイ(例えば、いわゆるFPGA)等で構成され、スイッチング素子Q1およびQ2を、電力変換装置101の動作周波数で交互にオンオフ駆動するために必要なゲート信号を生成する。また、制御回路21は、入力端子T21およびT22を介して、判定回路6から出力された判定信号(電流反転正負および電流反転負正)を入力し、スイッチング素子Q1およびQ2のゲート駆動電流を切り替えのための出力切替信号を生成する。ゲート駆動電流を切り替えることで、スイッチング素子Q1およびQ2のゲート駆動電流を調整するため、出力切替信号を生成する制御回路21は、ゲート調整回路と見なすことができる。
The
ゲート出力回路22は、スイッチング素子Q1およびQ2毎に設けられ、制御回路21から入力されるゲート信号と出力切替信号に応じたゲート出力信号を出力する。ゲート出力回路22から出力されたゲート出力信号は、出力端子T23およびT24を介して、スイッチング素子Q1およびQ2のゲート端子に供給される。なお、図2において、符号22-1は、スイッチング素子Q1のゲート端子にゲート出力信号1を供給するゲート出力回路を示し、符号22-2は、スイッチング素子Q2のゲート端子にゲート出力信号2を供給するゲート出力回路を示している。
The
<<<ゲート出力回路の構成>>>
次に、ゲート出力回路の構成を、図面を用いて説明する。スイッチング素子Q1に対応するゲート出力回路22-1とスイッチング素子Q2に対応するゲート出力回路22-2は、互いに同様な構成を備えているため、ゲート出力回路22として、以下説明する。
<<<Configuration of Gate Output Circuit>>>
Next, the configuration of the gate output circuit will be described with reference to the drawings. Since the gate output circuit 22-1 corresponding to the switching element Q1 and the gate output circuit 22-2 corresponding to the switching element Q2 have the same configuration, they will be described as the
図3は、実施の形態1に係るゲート出力回路の構成を示す回路図である。
3 is a circuit diagram showing a configuration of a gate output circuit according to
ゲート出力回路22は、Pチェンネル型電界効果(以下、PMOSとも称する)トランジスタPTr1およびPTr2と、Nチャンネル型電界効果(以下、NMOSとも称する)トランジスタNTrと、抵抗素子Rgon1、Rgon2およびRgoffと、インバータゲートinv1およびinv2と、オア(OR)ゲートor1およびor2とを備えている。ここで、抵抗素子Rgon2の電気抵抗値は、抵抗素子Rgon1の電気抵抗値より大きく設定されている。
The
PMOSトランジスタPTr1およびPTr2のソース端子は、電圧線Vgonに接続されている。電圧線Vgonに印加される電圧(Vg,on)は、スイッチング素子Q1およびQ2をオン状態にするために、スイッチング素子Q1およびQ2のゲート端子に印加する所定の電圧である。NMOSトランジスタNTrのソース端子は、電圧線Vgoffに接続されている。電圧線Vgoffに印加される電圧(Vg,off)は、スイッチング素子Q1およびQ2をオフ状態にするために、スイッチング素子Q1およびQ2のゲート端子に印加する電圧である。電圧(Vg,on)および(Vg,off)は、特に制限されないが、図1に示した直流電源Viから生成されている。 Source terminals of the PMOS transistors PTr1 and PTr2 are connected to the voltage line Vgon. The voltage (Vg,on) applied to the voltage line Vgon is a predetermined voltage applied to the gate terminals of the switching elements Q1 and Q2 to turn on the switching elements Q1 and Q2. A source terminal of the NMOS transistor NTr is connected to the voltage line Vgoff. The voltage (Vg, off) applied to the voltage line Vgoff is the voltage applied to the gate terminals of the switching elements Q1 and Q2 to turn off the switching elements Q1 and Q2. The voltages (Vg, on) and (Vg, off) are generated from the DC power supply Vi shown in FIG. 1, although not particularly limited.
PMOSトランジスタPTr1およびPTr2のドレイン端子は、それぞれ抵抗素子Rgon1およびRgon2の一方の端子に接続され、抵抗素子Rgon1およびRgon2の他方の端子は、出力端子T223に接続されている。NMOSトランジスタNTrのドレイン端子は抵抗素子Rgoffの一方の端子に接続され、抵抗素子Rgoffの他方の端子は出力端子T223に接続されている。 The drain terminals of the PMOS transistors PTr1 and PTr2 are connected to one terminals of the resistance elements Rgon1 and Rgon2, respectively, and the other terminals of the resistance elements Rgon1 and Rgon2 are connected to the output terminal T223. A drain terminal of the NMOS transistor NTr is connected to one terminal of the resistance element Rgoff, and the other terminal of the resistance element Rgoff is connected to the output terminal T223.
制御回路21から出力されたゲート信号は、入力端子T222を介して、インバータゲートinv2の入力に供給されている。インバータゲートinv2の出力は、オアゲートor1およびor2の一方の入力に接続され、またNMOSトランジスタNTrのゲート端子に接続されている。制御回路21から出力された出力切替信号は、入力端子T221を介してオアゲートor1の他方の入力に接続され、またインバータゲートinv1を介してオアゲートor2の他方の入力に接続されている。オアゲートor1およびor2の出力は、それぞれPMOSトランジスタPTr1およびPTr2のゲート端子に接続されている。
A gate signal output from the
したがって、ゲート信号がロウレベル(“0”)の期間では、PMOSトランジスタPTr1およびPTr2はオフ状態にされる。一方、この期間では、NMOSトランジスタNTrはオン状態にされる。この場合、抵抗素子Rgoffが、NMOSトランジスタNTrおよび出力端子T223を介して、電圧線Vgoffとスイッチング素子Q1もしくはQ2のゲート端子との間に接続されることになる。すなわち、抵抗素子Rgoffが、スイッチング素子のゲート抵抗に相当し、ゲート抵抗(抵抗素子Rgoff)を介した電圧(Vg,off)が、スイッチング素子Q1もしくはQ2にゲートオフ電圧として印加されることになり、スイッチング素子Q1もしくはQ2はオフ状態となる。 Therefore, the PMOS transistors PTr1 and PTr2 are turned off while the gate signal is at the low level (“0”). On the other hand, during this period, the NMOS transistor NTr is turned on. In this case, the resistance element Rgoff is connected between the voltage line Vgoff and the gate terminal of the switching element Q1 or Q2 via the NMOS transistor NTr and the output terminal T223. That is, the resistance element Rgoff corresponds to the gate resistance of the switching element, and the voltage (Vg,off) through the gate resistance (resistance element Rgoff) is applied to the switching element Q1 or Q2 as the gate-off voltage. The switching element Q1 or Q2 is turned off.
一方、ゲート信号がハイレベル(“1”)の期間では、NMOSトランジスタNTrはオフとなる。この期間において、出力切替信号がロウレベル(“0”)の場合は、PMOSトランジスタPTr1がオン状態となり、出力切替信号がハイレベル(“1”)の場合はPMOSトランジスタPTr2がオン状態となる。したがって、ゲート信号がハイレベルの期間では、出力切替信号がロウレベルの場合は、抵抗素子Rgon1がスイッチング素子のゲート抵抗に相当し、スイッチング素子Q1もしくはQ2には、ゲート抵抗(抵抗素子Rgon1)を介した電圧(Vg,on)が、スイッチング素子Q1もしくはQ2にゲートオン電圧として印加され、スイッチング素子Q1もしくはQ2は、オン状態となる。このとき、オン状態となっているスイッチング素子Q1もしくはQ2においては,ゲート抵抗(抵抗素子Rgon1)を介して、スイッチング素子Q1もしくはQ2のゲート端子に供給されるゲート出力信号の電流(高いレベルのゲート駆動電流)に応じたドレイン電流が流れることになる。 On the other hand, the NMOS transistor NTr is turned off while the gate signal is at high level (“1”). During this period, when the output switching signal is low level (“0”), the PMOS transistor PTr1 is turned on, and when the output switching signal is high level (“1”), the PMOS transistor PTr2 is turned on. Therefore, in the period when the gate signal is high level, when the output switching signal is low level, the resistance element Rgon1 corresponds to the gate resistance of the switching element, and the switching element Q1 or Q2 is connected through the gate resistance (resistance element Rgon1). The resulting voltage (Vg,on) is applied to the switching element Q1 or Q2 as a gate-on voltage, and the switching element Q1 or Q2 is turned on. At this time, in the switching element Q1 or Q2 that is in the ON state, the current of the gate output signal (high level gate current) supplied to the gate terminal of the switching element Q1 or Q2 through the gate resistance (resistive element Rgon1). drive current) flows.
また、ゲート信号がハイレベル(“1”)の期間において、出力切替信号がハイレベル(“1”)”の場合は、抵抗素子Rgon2がスイッチング素子のゲート抵抗に相当することになり、ゲート抵抗(抵抗素子Rgon2)を介した電圧(Vg,on)が、スイッチング素子Q1もしくはQ2にゲートオン電圧として印加される。この場合も、スイッチング素子Q1もしくはQ2がオン状態となる。しかしながら、このとき、スイッチング素子Q1もしくはQ2のゲート端子に供給されるゲート出力信号の電流(ゲート駆動電流)は、抵抗素子Rgon2がゲート抵抗として機能するため、抵抗素子Rgon2によって定まるゲート出力信号の電流(低いレベルのゲート駆動電流)となる。したがって、このとき、オン状態となるスイッチング素子Q1もしくはQ2においては、抵抗素子Rgon2で定まるゲート駆動電流に応じたドレイン電流が流れることになる。 Further, when the output switching signal is at a high level (“1”) while the gate signal is at a high level (“1”), the resistance element Rgon2 corresponds to the gate resistance of the switching element. The voltage (Vg,on) through (resistive element Rgon2) is applied to switching element Q1 or Q2 as a gate-on voltage.In this case also, switching element Q1 or Q2 is turned on.However, at this time, switching The gate output signal current (gate drive current) supplied to the gate terminal of the element Q1 or Q2 is the gate output signal current (low level gate drive current) determined by the resistor element Rgon2 because the resistor element Rgon2 functions as a gate resistor. Therefore, at this time, in the switching element Q1 or Q2 that is turned on, a drain current corresponding to the gate drive current determined by the resistance element Rgon2 flows.
実施の形態1に係るゲート出力回路22においては、オン状態となるスイッチング素子Q1、Q2のゲート抵抗を、出力切替信号によって切り替えることができる。ゲート抵抗を切り替えることで、スイッチング素子Q1、Q2のゲート端子には、切り替えられたゲート抵抗によって定まるゲート駆動電流が供給され、オン状態となるスイッチング素子においては、供給されているゲート駆動電流に応じたドレイン電流が流れる。すなわち、ゲート抵抗に相当する抵抗素子Rgon1もしくはRgon2に応じたレベルのゲート駆動電流が、スイッチング素子のゲート端子に供給され、ゲート駆動電流に応じたドレイン電流がスイッチング素子から出力されることになる。前記したように、抵抗素子Rgon2の電気抵抗値は、抵抗素子Rgon1の電気抵抗値より大きいため、出力切替信号がハイレベルの場合、ゲート出力回路22は、低いレベルのゲート駆動電流をスイッチング素子Q1、Q2のゲート端子に出力し、スイッチング素子Q1、Q2のドレイン電流を低いレベルに切り替えるような動作を行うことになる。
In the
ゲート信号がハイレベルとなっている期間においては、インバータゲートinv1、オアゲートor1、or2およびPMOSトランジスタPTr1、PTr2によって、抵抗素子Rgon1およびRgon2から、出力信号に従った抵抗素子を選択するスイッチング回路が構成されていると見なすことができる。この場合、選択された抵抗素子が、所定の電圧(Vg,on)とスイッチング素子のゲート端子との間に接続されることになる。 During the period in which the gate signal is at high level, the inverter gate inv1, the OR gates or1 and or2, and the PMOS transistors PTr1 and PTr2 form a switching circuit that selects a resistance element from the resistance elements Rgon1 and Rgon2 according to the output signal. can be considered to be In this case, the selected resistive element will be connected between the predetermined voltage (Vg,on) and the gate terminal of the switching element.
<電力変換装置の動作>
先ず、実施の形態1に係る電力変換装置において実行される制御方法を、図面を用いて説明する。図4は、実施の形態1に係る制御方法を説明するためのフローチャートである。
<Operation of power converter>
First, a control method executed in the power converter according to
ステップS1において、図2に示した制御回路21が、ゲート出力信号1およびゲート出力信号2を出力させ、図1に示したスイッチング素子Q1およびQ2をオンオフさせる。次に、ステップS2、S3およびS4が順次実行されるが、これらのステップS2~S4は、スイッチング素子Q1またはQ2をオン状態にしている期間において実施される。
In step S1, the
ステップS2は、図1の検出回路5が共振スイッチング回路RSCを流れる電流I1を検出する電流検出工程である。
Step S2 is a current detection step in which the
ステップS3では、ステップS2で検出された電流I1に基づいて、判定回路6が電流I1の極性を判定し、判定結果を判定信号として制御回路21へ供給する。すなわち、ステップS3は、極性判定工程である。
In step S3, the
ステップS3において、極性が反転していると判定された場合(Y)、制御回路21は、出力切替信号を生成し、スイッチング素子のゲート駆動電流を切り替える。このゲート駆動電流の切り替えによって、ゲート駆動電流が調整されることになるため、ステップS4は、駆動電流の調整工程である。
If it is determined in step S3 that the polarity is reversed (Y), the
ステップS3において、極性が反転していないと判定された場合(N)およびステップS4が終了すると、再びステップS1が実行される。すなわち、ステップS1~S3が繰り返されることになる。 When it is determined in step S3 that the polarity is not reversed (N) and when step S4 ends, step S1 is executed again. That is, steps S1 to S3 are repeated.
実施の形態1に係る電力変換装置においては、ステップS3において極性が反転していると判定され場合、共振外れが発生している場合として処理が行われる。これに対して、ステップS3において極性が反転していないと判定された場合が、共振外れが発生していない場合として処理が行われる。
In the power converter according to
特に制限されないが、実施の形態1に係るステップS4(調整工程)は、2つの工程を備えている。すなわち、ステップS4は、極性が反転していると判定されたとき、ゲート駆動電流を低いレベルに調整する(切り替える)工程が実行される。ゲート駆動電流を低いレベルに切り替えてから、所定の期間(出力切替期間)後に、ゲート駆動電流を前記低いレベルよりも高いレベルに調整する(切り替える)工程と、を備えている。
Although not particularly limited, step S4 (adjustment step) according to
次に、共振外れが発生していない場合と発生している場合を説明する。 Next, the case where the resonance has not occurred and the case where the resonance has occurred will be described.
<<共振外れが発生していない場合>>
先ず、電力変換装置101の負荷が高負荷等でなく、共振外れが発生していない場合を説明する。図5は、実施の形態1に係る電力変換装置の動作を説明するための波形図である。以下、図1~図3および図5を参照して、説明する。
<<When no out-of-resonance occurs>>
First, a case where the load of the
図5には、ハーフブリッジ回路1を制御するために、ゲート駆動回路2が出力するゲート出力信号1およびゲート出力信号2の波形と、検出回路5により検出されたトランスTrの一次巻線Tr1を含む共振スイッチング回路RSCを流れる電流I1の波形とが示されている。さらに、図5には、スイッチング素子Q1およびQ2のドレイン端子とソース端子間に印加されている電圧Vds1およびVds2の波形と、スイッチング素子Q1およびQ2のドレイン端子からソース端子の方向に流れる電流(ドレイン電流)Id1およびId2の波形とが示されている。なお、電圧Vds1および電流Id1は、スイッチング素子Q1の電圧および電流であり、電圧Vds2および電流Id2は、スイッチング素子Q2の電圧および電流である。
FIG. 5 shows the waveforms of the
検出回路5は、図1において矢印で示されているように、左側から右側に流れる方向を、正(+)極性とした電流を検出する。ゲート駆動回路2から出力されるゲート出力信号1は、スイッチング素子Q1のオンオフを制御する出力信号であり、ゲート出力信号2は、スイッチング素子Q2のオンオフを制御する出力信号である。ゲート駆動回路2を構成する制御回路21は、スイッチング素子Q1およびQ2を、デッドタイムtd1およびtd2を含めて相補的に駆動するようにゲート信号を生成する。なお、デッドタイムtd1およびtd2は、スイッチング素子Q1およびQ2の両方がオフ状態となる期間である。
The
先ず、時刻t1において、ゲート出力信号によって、スイッチング素子Q2がオフ状態でスイッチング素子Q1をオンにすると、直流電源Vi、スイッチング素子Q1、検出回路5、共振用キャパシタCrおよびトランスTrの一次巻線Tr1を含む共振スイッチング回路RSCに、正(+)の極性の電流I1が流れる。
First, at time t1, when the switching element Q2 is turned off and the switching element Q1 is turned on by the gate output signal, the DC power supply Vi, the switching element Q1, the
その後の時刻t2において、スイッチング素子Q1をオフ状態にしてデッドタイムtd1に入ると、スイッチング素子Q2が逆導通して、トランスTrの一次巻線Tr1に流れる電流はスイッチング素子Q2に転流する。その後、スイッチング素子Q2を逆導通状態でオン状態にすることで、スイッチング素子Q2のソース端子とドレイン端子間に印加される電圧がほぼゼロの状態でスイッチングする、いわゆるゼロ電圧スイッチングが行われる。その後、トランスTrに含まれるインダクタンスと共振用キャパシタCrのキャパシタンスによるLC共振により、トランスTrの一次巻線Tr1を含む共振スイッチング回路RSCに流れる電流I1の極性が正(+)から負(-)へと反転する。 At subsequent time t2, the switching element Q1 is turned off to enter the dead time td1, the switching element Q2 is reversely conducted, and the current flowing through the primary winding Tr1 of the transformer Tr is commutated to the switching element Q2. After that, by turning on the switching element Q2 in a reverse conducting state, so-called zero voltage switching is performed in which the voltage applied between the source terminal and the drain terminal of the switching element Q2 is substantially zero. After that, due to LC resonance due to the inductance included in the transformer Tr and the capacitance of the resonance capacitor Cr, the polarity of the current I1 flowing through the resonance switching circuit RSC including the primary winding Tr1 of the transformer Tr changes from positive (+) to negative (-). and reverse.
次に、時刻t3において、スイッチング素子Q2をオフ状態にしてデッドタイムtd2に入ると、スイッチング素子Q1が逆導通して、トランスTrの一次巻線Tr1に流れる電流はスイッチング素子Q1に転流し、その後スイッチング素子Q1を逆導通状態でオン状態にすることでゼロ電圧スイッチングが行われ、その後LC共振により、トランスTrの一次巻線Tr1を含む共振スイッチング回路RSCに流れる電流I1が負(-)から正(+)へと逆転する。 Next, at time t3, when the switching element Q2 is turned off to enter the dead time td2, the switching element Q1 reversely conducts, and the current flowing through the primary winding Tr1 of the transformer Tr is commutated to the switching element Q1. Zero-voltage switching is performed by turning on the switching element Q1 in a reverse conduction state, and thereafter, due to LC resonance, the current I1 flowing through the resonant switching circuit RSC including the primary winding Tr1 of the transformer Tr changes from negative (-) to positive. Reverse to (+).
前記したゲート出力信号は、電力変換装置101の動作周波数によって定まる周期で、周期的に生成されるため、前記した時刻t1~t3の動作が繰り返される。トランスTrの一次巻線Tr1に流れる電流I1の変化に応じて、二次巻線Tr2-1またはTr2-2に電流が発生し、整流回路3によって直流化され、負荷4に対して供給される。
Since the gate output signal described above is generated periodically with a period determined by the operating frequency of the
<<共振外れが発生している場合>>
図6は、実施の形態1に係る電力変換装置の動作を説明するための波形図である。図6は、図5と類似しており、図6にも、図5と同様に、ゲート出力信号1およびゲート出力信号2と、共振スイッチング回路RSCを流れる電流I1と、スイッチング素子Q1、Q2のドレイン端子とソース端子間の電圧Vds1、Vds2と、スイッチング素子Q1、Q2のドレイン電流Id1、Id2とが示されている。図6が図5と相違する点は、図6には、電力変換装置101が動作している期間において、負荷4が高負荷に急変し、共振外れが発生した場合が示されていることである。
<<When out of resonance occurs>>
6 is a waveform diagram for explaining the operation of the power converter according to
高負荷時においては、スイッチング素子Q1がオン状態にある期間(時刻t1~t2)において、ある時刻(例えば時刻t12)で、トランスTrに含まれるインダクタンスと共振用キャパシタCrのキャパシタンスによるLC共振により、トランスTrの一次巻線Tr1を含む共振スイッチング回路RSCに流れる電流の極性が、図6に示すように正から負へと反転して、スイッチング素子Q1が逆導通状態となる。その後、スイッチング素子Q1をオフ状態にして、デッドタイムtd1に入ると、スイッチング素子Q2はオフのため電流が流れず、スイッチング素子Q1が逆導通状態を継続して電流を導通する。この時、スイッチング素子Q1の出力容量Cp1(図1)は放電状態となる。 At high load, during the period (time t1 to t2) in which the switching element Q1 is in the ON state, at a certain time (for example, time t12), LC resonance due to the inductance included in the transformer Tr and the capacitance of the resonance capacitor Cr causes The polarity of the current flowing through the resonant switching circuit RSC including the primary winding Tr1 of the transformer Tr is reversed from positive to negative as shown in FIG. 6, and the switching element Q1 is reversely conducting. After that, when the switching element Q1 is turned off and the dead time td1 is entered, the switching element Q2 is turned off, so that no current flows, and the switching element Q1 continues the reverse conduction state to conduct current. At this time, the output capacitance Cp1 (FIG. 1) of the switching element Q1 is discharged.
その後の時刻t2において、スイッチング素子Q2をオン状態へ変化(遷移)させると、スイッチング素子Q1に流れていた電流が、スイッチング素子Q2に転流するが、その時にスイッチング素子Q1の出力容量Cp1に再充電が発生する。出力容量Cp1は、スイッチング素子Q1のソース端子とドレイン端子との間に接続されているキャパシタであるため、出力容量Cp1を再充電している再充電期間中においては、スイッチング素子Q1のドレイン端子とソース端子間を電流(出力容量Cp1を再充電するための電流)が流れることになる。このとき、スイッチング素子Q2はオン状態へ遷移するため、スイッチング素子Q1とQ2とを流れる貫通電流が発生する。 At subsequent time t2, when the switching element Q2 is turned on (transitioned), the current flowing through the switching element Q1 is commutated to the switching element Q2. charging occurs. Since the output capacitance Cp1 is a capacitor connected between the source terminal and the drain terminal of the switching element Q1, during the recharging period during which the output capacitance Cp1 is recharged, the drain terminal of the switching element Q1 and the A current (current for recharging the output capacitor Cp1) flows between the source terminals. At this time, since the switching element Q2 transitions to the ON state, a through current is generated that flows through the switching elements Q1 and Q2.
この貫通電流はスイッチング素子Q1およびQ2を貫通して流れる電流であるため、貫通電流の電流値の時間変化は、スイッチング素子Q2をオン状態に遷移させる速度によって決定されることになる。 Since this through current is a current that flows through switching elements Q1 and Q2, the time change in the current value of the through current is determined by the speed at which switching element Q2 is turned on.
次に、スイッチング素子Q2をオフ状態にして、デッドタイムtd2経過後にスイッチング素子Q1をオンにする動作においては、前記と相補的な動作となる。すなわち、スイッチング素子Q2がオフ状態に遷移する前の時刻(t23)において、前記したLC共振によって、トランスTrの一次巻線Tr1を含む共振スイッチング回路RSCに流れる電流I1の極性が、負から正へと反転する。この場合には、スイッチング素子Q2が逆導通状態となり、スイッチング素子Q2の出力容量Cp2の放電が行われ、スイッチング素子Q1のオン状態への遷移により、出力容量Cp2の再充電が行われる。したがって、スイッチング素子Q1がオン状態に遷移するときに、スイッチング素子Q1とQ2とを流れる貫通電流が発生する。このときの貫通電流の電流値の時間変化も、スイッチング素子Q1をオン状態に遷移させる速度によって決定されることになる。 Next, the operation of turning off the switching element Q2 and turning on the switching element Q1 after the dead time td2 has elapsed is a complementary operation to the above. That is, at the time (t23) before the switching element Q2 transitions to the OFF state, the LC resonance causes the polarity of the current I1 flowing through the resonant switching circuit RSC including the primary winding Tr1 of the transformer Tr to change from negative to positive. and reverse. In this case, the switching element Q2 is in a reverse conducting state, the output capacitance Cp2 of the switching element Q2 is discharged, and the output capacitance Cp2 is recharged by the transition of the switching element Q1 to the ON state. Therefore, when switching element Q1 transitions to the ON state, a through current is generated that flows through switching elements Q1 and Q2. The time change of the current value of the through current at this time is also determined by the speed at which the switching element Q1 is turned on.
実施の形態1においては、ゲート駆動回路2を構成する制御回路21は、スイッチング素子Q1のオン期間中に、図4に示したステップS2~S4を実行する。すなわち、制御回路21は、判定回路6から、電流I1の極性が反転(この場合、正から負への反転)を示す判定信号が入力されると、オン状態へ遷移させるスイッチング素子Q2に接続されるゲート出力回路22-2に対して出力切替信号を出力する。ゲート出力回路22-2は、出力切替信号を入力すると、スイッチング素子Q2をオン状態に駆動するときのゲート抵抗を、抵抗素子Rgon1から抵抗素子Rgon2に切り替え、ゲート抵抗の値を増大させる。その結果、スイッチング素子Q2に対するゲート駆動電流が低下し、スイッチング素子Q2のドレイン電流も低下し、スイッチング素子Q2の駆動電流が低下するように調整される。
In
この調整によってドレイン電流が低下することにより、スイッチング素子Q2をオン状態に遷移させる速度が低下する。したがって、スイッチング素子Q1がオン状態となっている期間において、負荷4が高負荷になった場合でも、スイッチング素子Q2をオン状態に遷移させるときに発生する貫通電流の時間変化量を低減させ、サージ電圧やノイズの発生を抑制することが可能となる。
This adjustment reduces the drain current, thereby reducing the speed at which the switching element Q2 is turned on. Therefore, even when the
また、制御回路21は、スイッチング素子Q2のオン期間中にも、図4に示したステップS2~S4を実行する。すなわち、制御回路21は、電流I1の極性が反転(この場合、負から正への反転)を示す判定信号が入力されると、スイッチング素子Q1に接続されるゲート出力回路22-1に対して出力切替信号を出力する。ゲート出力回路22-1は、出力切替信号を入力すると、スイッチング素子Q1をオン状態に駆動するときのゲート抵抗を、抵抗素子Rgon1から抵抗素子Rgon2に切り替え、ゲート抵抗の値を増大させる。その結果、スイッチング素子Q1に対するゲート駆動電流が低下し、スイッチング素子Q1のドレイン電流も低下し、スイッチング素子Q1の駆動電流が低下するように調整される。
The
調整によってドレイン電流が低下することにより、スイッチング素子Q1をオン状態に遷移させる速度が低下する。したがって、スイッチング素子Q2がオン状態となっている期間において、負荷4が高負荷になった場合でも、スイッチング素子Q1をオン状態に遷移させるときに発生する貫通電流の時間変化量を低減させ、サージ電圧やノイズの発生を抑制することが可能となる。
The adjustment reduces the drain current, thereby reducing the speed at which the switching element Q1 transitions to the ON state. Therefore, even when the
図6において、破線で示したドレイン電流変化Id_1は、抵抗素子を切り替えずに、ゲート抵抗として抵抗素子Rgon1を用いた場合のドレイン電流の変化を示しており、実線で示したドレイン電流変化Id_2は、実施の形態1に従ってゲート抵抗を抵抗素子Rgon2に切り替えた場合のドレイン電流の変化を示している。また、破線で示した電圧変化Vsg_1は、抵抗素子を切り替えずに、ゲート抵抗として抵抗素子Rgon1を用いた場合の電圧Vds1、Vds2の変化を示しており、実線で示した電圧変化Vsg_2は、実施の形態1に従ってゲート抵抗を抵抗素子Rgon2に切り替えた場合の電圧Vds1、Vds2の変化を示している。この電圧変化Vsg_1およびVsg_2が、サージ電圧とノイズとなる。 In FIG. 6, the drain current change Id_1 indicated by the dashed line indicates the change in the drain current when the resistive element Rgon1 is used as the gate resistance without switching the resistive element, and the drain current change Id_2 indicated by the solid line is 4 shows changes in drain current when the gate resistance is switched to the resistance element Rgon2 according to the first embodiment. A voltage change Vsg_1 indicated by a dashed line indicates changes in the voltages Vds1 and Vds2 when the resistive element Rgon1 is used as the gate resistance without switching the resistive elements. 1 shows changes in voltages Vds1 and Vds2 when the gate resistance is switched to the resistance element Rgon2 according to the first form of FIG. These voltage changes Vsg_1 and Vsg_2 become surge voltage and noise.
実施の形態1によれば、ドレイン電流変化が発生している時間が長くなるが、そのピーク値を低下させることができる。その結果、図6に示すように、電圧変化Vsg_2は、電圧変化Vsg_1を比べて小さくなり、発生するサージ電圧やノイズを小さく抑制することができる。
According to
実施の形態1に係る制御回路21には、ゲート出力回路22(22-1、22-2)に対して、出力切替信号を出力している期間(出力切替期間)が予め設定されている。この設定されている出力切替期間の間、ゲート出力回路22は、ゲート抵抗として、抵抗素子Rgonを用い、低いゲート駆動電流を出力する。実施の形態1においては、出力切替期間は、電流I1の極性の反転が判定されてから、スイッチング素子Q1およびQ2をオンオフするまでの時間よりも長く、かつスイッチング素子Q1およびQ2がオンオフする周期の半分(半周期)よりも短く設定されている。
In the
図6を例にして述べると、出力切替期間は、時刻t12から時刻t2までの時間よりも長く、時刻t1から時刻t2までの時間よりも短く設定されている。出力切替期間を設定することによって、負荷4が高負荷となっていることを電流I1の極性反転として検知した周期においては、スイッチング素子をオン状態に遷移させるときに、出力回路から出力されるゲート駆動電流を低い値(低いレベル)に抑制し、次にスイッチング素子をオンオフさせる際には、ゲート抵抗として抵抗素子Rgon1を用いて、ゲート駆動電流を高いレベルにし、高速にスイッチングさせることが可能となる。
Taking FIG. 6 as an example, the output switching period is set longer than the time from time t12 to time t2 and shorter than the time from time t1 to time t2. By setting the output switching period, the gate output from the output circuit when transitioning the switching element to the ON state is performed in the cycle in which the high load of the
<<スイッチング素子の構造>>
実施の形態1においては、スイッチング素子Q1およびQ2として、前記したようにGaN-HEMTが用いられている。ここで、GaN-HEMTの一例を説明しておく。図7は、実施の形態1に係る電力変換装置で用いられているGaN-HEMTの構造を示す断面図である。
<<Structure of Switching Element>>
In
図7において、500はGaN-HEMTを示している。GaN-HEMTは、基板501と、基板501上に形成されたバッファ層502と、バッファ層502上に形成された窒化ガリウム(GaN)層503と、窒化ガリウム層503上に形成された窒化アルミニウムガリウム(AlGaN)層504と、窒化アルミニウムガリウム層504上の所定の位置にP型窒化ガリウム(P-GaN)層505を介して形成されたゲート電極507と、窒化アルミニウムガリウム層504上であって、ゲート電極507と分離された位置に形成されたソース電極506およびドレイン電極508とを備えている。
In FIG. 7, 500 indicates a GaN-HEMT. The GaN-HEMT includes a
ゲート電極507が、スイッチング素子Q1およびQ2のゲート端子に該当し、ソース電極506およびドレイン電極508は、スイッチング素子Q1およびQ2のソース端子およびドレイン端子と該当している。また、スイッチング素子(例えばQ1)の出力容量(Cp1)は、ソース電極506を一方の端子とし、ドレイン電極508を他方の端子とした寄生キャパシタである。すなわち、出力容量(Cp1)は、スイッチング素子(Q1)のソース端子とドレイン端子との間に接続されている。
図7に示したように、GaN-HEMTでは、ボディダイオードが形成されないため、ボディダイオードを流れるリカバリ電流による損失が発生するのを防ぐことが可能である。したがって、実施の形態1によれば、負荷4が高負荷になって、共振外れが発生しても、リカバリ電流による損失が発生しないため、素子(GaN-HEMT)が破壊される可能性を低減することができる。
As shown in FIG. 7, the GaN-HEMT does not form a body diode, so it is possible to prevent loss due to recovery current flowing through the body diode. Therefore, according to
実施の形態1によれば、負荷4が高負荷状態になり、共振外れが発生しても、ハーフブリッジ回路1を構成するスイッチング素子Q1、Q2を貫通して流れる電流の時間変化dI/dtを抑制し、サージ電圧やノイズの増大を抑えることができる。したがって、電力変換装置101の安定動作が可能となる。
According to the first embodiment, even if the
実施の形態1では、ゲート出力回路22として、図3に示したように電界効果型トランジスタを用いた構成を説明したが、電界効果型トランジスタの代わりに、スイッチング素子と同様にGaN-HEMTを用いるようにしてもよい。
In the first embodiment, the configuration using field effect transistors as shown in FIG. 3 has been described as the
また、スイッチング素子Q1、Q2を構成するGaN-HEMTと、検出回路5とは、同一の半導体チップの半導体基板上に形成してもよい。
Also, the GaN-HEMTs forming the switching elements Q1 and Q2 and the
(実施の形態2)
実施の形態2においては、図2に示したゲート出力回路22が変更される。図8は、実施の形態2に係るゲート出力回路の構成を示す回路図である。実施の形態2に係る電力変換装置が実施の形態1に係る電力変換装置と異なる点は、ゲート出力回路の構成が図3に示されたものから図8に示されているものに変更されている点である。したがって、以下では、説明上必要がない限り、ゲート出力回路のみを説明する。
(Embodiment 2)
In the second embodiment,
実施の形態2に係るゲート出力回路は、実施の形態1と異なり、ゲート駆動電流を切り替えるのにカレントミラー回路が用いられている。 Unlike the first embodiment, the gate output circuit according to the second embodiment uses a current mirror circuit to switch the gate driving current.
図8において、22aは、ゲート出力回路を示している。ゲート出力回路22aは、PMOSトランジスタPTr1と、PMOSトランジスタPTr-CM1およびPTr-CM2により構成されたカレントミラー回路CMと、入力に応じた電圧値を出力する電圧生成回路Vrefと、オペアンプOPrefと、NMOSトランジスタNTrおよびNTr-refと、抵抗素子RrefおよびRgoffと、インバータゲートinvとを備えている。
In FIG. 8, 22a indicates a gate output circuit. The
カレントミラー回路CMを構成するPMOSトランジスタPTr-CM1およびPTr-CM2タのソース端子は、電圧線Vgonに接続されている。電圧線Vgonに印加される電圧は、スイッチング素子Q1およびQ2(図1)をオン状態にするために、スイッチング素子Q1およびQ2のゲート端子に印加する電圧である。PMOSトランジスタPTr-CM1およびPTr-CM2のゲート端子は互いに接続され、またPMOSトランジスタPTr-CM1のドレイン端子と接続されている。PMOSトランジスタPTr-CM1のドレイン端子はNOMSトランジスタNTr-refのドレイン端子と接続されている。PMOSトランジスタPTr-CM2のドレイン端子は出力端子T223に接続されている。 The source terminals of the PMOS transistors PTr-CM1 and PTr-CM2 forming the current mirror circuit CM are connected to the voltage line Vgon. The voltage applied to the voltage line Vgon is the voltage applied to the gate terminals of the switching elements Q1 and Q2 to turn on the switching elements Q1 and Q2 (FIG. 1). Gate terminals of the PMOS transistors PTr-CM1 and PTr-CM2 are connected to each other and to the drain terminal of the PMOS transistor PTr-CM1. The drain terminal of the PMOS transistor PTr-CM1 is connected to the drain terminal of the NOMS transistor NTr-ref. A drain terminal of the PMOS transistor PTr-CM2 is connected to the output terminal T223.
PMOSトランジスタPTr1のソース端子は電圧線Vgonに接続され、そのドレイン端子はNMOSトランジスタNTr-refのドレイン端子と接続される。NMOSトランジスタNTrのソース端子は、電圧線Vgoffに接続されている。電圧線Vgoffに印加される電圧は、スイッチング素子Q1およびQ2をオフ状態にするために、スイッチング素子Q1およびQ2のゲート端子に印加する電圧である。NMOSトランジスタNTrのドレイン端子は抵抗素子Rgoffの一方の端子に接続され、抵抗素子Rgoffの他方の端子は出力端子T223に接続されている。 The source terminal of the PMOS transistor PTr1 is connected to the voltage line Vgon, and its drain terminal is connected to the drain terminal of the NMOS transistor NTr-ref. A source terminal of the NMOS transistor NTr is connected to the voltage line Vgoff. The voltage applied to the voltage line Vgoff is the voltage applied to the gate terminals of the switching elements Q1 and Q2 to turn off the switching elements Q1 and Q2. A drain terminal of the NMOS transistor NTr is connected to one terminal of the resistance element Rgoff, and the other terminal of the resistance element Rgoff is connected to the output terminal T223.
電圧生成回路Vrefの出力はオペアンプOPrefの非反転入力端子(+)に接続されている。オペアンプOPrefの反転入力端子(-)は、NMOSトランジスタNTr-refのソース端子に接続され、その出力端子は、NMOSトランジスタNT-refのゲート端子に接続されている。また、NMOSトランジスタNTr-refのソース端子は抵抗素子Rrefの一方の端子に接続され、抵抗素子Rrefの他方の端子は電圧線Vgoffに接続されている。したがって、NMOSトランジスタNTr-refのドレイン端子からソース端子に流れる電流は、電圧生成回路Vrefの出力電圧と抵抗素子Rrefの抵抗値との比(出力電圧/Rref)と等しくなる。抵抗素子Rrefの抵抗値が固定であるため、NMOSトランジスタNTr-refのドレイン端子からソース端子に流れる電流は、電圧生成回路Vrefの出力電圧に比例した値となる。 The output of the voltage generating circuit Vref is connected to the non-inverting input terminal (+) of the operational amplifier OPref. The inverting input terminal (-) of the operational amplifier OPref is connected to the source terminal of the NMOS transistor NTr-ref, and its output terminal is connected to the gate terminal of the NMOS transistor NT-ref. A source terminal of the NMOS transistor NTr-ref is connected to one terminal of the resistance element Rref, and the other terminal of the resistance element Rref is connected to the voltage line Vgoff. Therefore, the current flowing from the drain terminal to the source terminal of the NMOS transistor NTr-ref is equal to the ratio (output voltage/Rref) of the output voltage of the voltage generation circuit Vref and the resistance value of the resistance element Rref. Since the resistance value of the resistance element Rref is fixed, the current flowing from the drain terminal to the source terminal of the NMOS transistor NTr-ref has a value proportional to the output voltage of the voltage generating circuit Vref.
制御回路21(図2)から出力されたゲート信号は、入力端子T222を介してPMOSトランジスタPTr1のゲート端子に供給され、また、インバータゲートinvの入力に供給される。インバータゲートinvの出力は、NMOSトランジスタNTrのゲート端子に接続される。制御回路21から出力された出力切替信号は、入力端子T221を介して、電圧生成回路Vrefに入力として供給される。出力切替信号が入力として供給されるため、電圧生成回路Vrefは、出力切替信号がハイレベル(“1”)の場合、出力切替信号がロウレベル(“0”)の場合に比べて、低い電圧を出力するように動作する。
A gate signal output from the control circuit 21 (FIG. 2) is supplied to the gate terminal of the PMOS transistor PTr1 through the input terminal T222 and to the input of the inverter gate inv. The output of the inverter gate inv is connected to the gate terminal of the NMOS transistor NTr. The output switching signal output from the
制御回路21(図2)から出力されたゲート信号がロウレベル(“0”)の期間では、PMOSトランジスタPTr1がオン状態となるため、PMOSトランジスタPTr-CM1のドレイン端子とソース端子間の電圧はほとんどゼロとなる。PMOSトランジスタPTr-CM1のドレイン端子とゲート端子は接続されているため、PMOSトランジスタPTr-CM1はオフ状態となり、カレントミラー回路CMを構成するPMOSトランジスタPTr-CM2のソース端子とドレイン端子間には電流が流れない。このとき、インバータゲートinvの出力はハイレベル(“1”)となるため、NMOSトランジスタNTrはオン状態となる。したがって、抵抗素子Rgoffがゲート抵抗として機能し、スイッチング素子Q1もしくはQ2に、それをオフ状態にするゲートオフ電圧が出力されることになる。 When the gate signal output from the control circuit 21 (FIG. 2) is at the low level (“0”), the PMOS transistor PTr1 is turned on, so the voltage between the drain terminal and the source terminal of the PMOS transistor PTr-CM1 is almost zero. becomes zero. Since the drain terminal and gate terminal of the PMOS transistor PTr-CM1 are connected to each other, the PMOS transistor PTr-CM1 is turned off, and a current flows between the source terminal and the drain terminal of the PMOS transistor PTr-CM2 that constitutes the current mirror circuit CM. does not flow. At this time, the output of the inverter gate inv becomes high level (“1”), so the NMOS transistor NTr is turned on. Therefore, the resistance element Rgoff functions as a gate resistance, and a gate-off voltage is output to the switching element Q1 or Q2 to turn it off.
一方、制御回路21から出力されたゲート信号がハイレベル(“1”)の期間では、インバータゲートinvの出力はロウレベル(“0”)となるため、NMOSトランジスタNTrはオフ状態となる。このとき、ハイレベルのゲート信号によって、PMOSトランジスタPTrがオフ状態となるため、カレントミラー回路CMが動作し、PMOSトランジスタPTr-CM1のソース端子からドレイン端子に流れる電流に比例した電流が、PMOSトランジスタPTr-CM2のソース端子からドレイン端子に流れる。PMOSトランジスタPTr-CM1とNMOSトランジスタNTr-refとは直列に接続されているため、PMOSトランジスタPTr-CM1のソース端子からドレイン端子に流れる電流は、NMOSトランジスタNTr-refのドレイン端子からソース端子に流れる電流と等しくなる。したがって、電圧生成回路Vrefの出力電圧に比例した電流が、出力端子T223を介してスイッチング素子Q1もしくはQ2のゲート端子に出力される。出力切替信号がハイレベル(“1”)の場合、電圧生成回路Vrefの出力電圧は、出力切替信号がロウレベル(“0”)の場合に比べて低くなるため、実施の形態2に係るゲート出力回路22aを備えたゲート駆動回路2(図2)から出力されるゲート駆動電流の出力は、低いレベルに切り替わる動作となる。
On the other hand, while the gate signal output from the
図8においては、電圧生成回路Vrefと、オペアンプOPrefと、NMOSトランジスタNTr-refと、抵抗素子Rrefとによって、入力端子T221に供給される出力切替信号のレベルに従った電流を出力する電流回路が構成されていると見なすことができる。この場合、電流回路から出力された電流に比例した電流が、スイッチング素子Q1またはQ2のゲート端子にゲート駆動電流として、カレントミラー回路CMから出力されることになる。 In FIG. 8, a current circuit that outputs a current according to the level of the output switching signal supplied to the input terminal T221 is formed by the voltage generation circuit Vref, the operational amplifier OPref, the NMOS transistor NTr-ref, and the resistance element Rref. can be considered configured. In this case, a current proportional to the current output from the current circuit is output from the current mirror circuit CM as a gate drive current to the gate terminal of the switching element Q1 or Q2.
実施の形態2によれば、ゲート出力回路22aから出力されるゲート駆動電流のレベルを、出力切替信号に応じて切り替えることができる。実施の形態1と同様に、電力変換装置において共振外れが発生した場合、判定回路6(図1)の出力に応じて、ゲート駆動回路2の制御回路21が、出力切替信号を生成することで、貫通電流の時間変化量を抑制し、サージ電圧やノイズの発生を抑えることが可能となる。さらに、実施の形態2によれば、図3に示した抵抗素子Rgon1およびRgon2に対応する抵抗素子が必要となくなり、これらの抵抗素子での電力損失の発生を低減することができる。
According to the second embodiment, the level of the gate driving current output from the
また、ゲート出力回路から出力するゲート駆動電流のレベルを、2段階よりも増やす場合、図3に示したゲート出力回路22では、ゲート駆動電流のレベルの数に応じて、ゲートオン時の出力を駆動するPMOSトランジスタ(図3のPTr1、PTr2に相当)と、抵抗素子(Rgon1、Rgon2に相当)と、PMOSトランジスタのゲートを制御するオアゲート(or1、or2に相当)を増やす必要がある。これに対して、実施の形態2によれば、電圧生成回路Vrefの出力電圧を多段(3段以上)にするだけで良いため、簡単な構成で実現することが可能となる。また、出力切替信号に応じて、ゲート駆動電流の出力を速やかに切り替えることが可能となり、電力変換装置を高い動作周波数で動作させることが可能となる。なお、実施の形態2においても、ゲート出力回路22aを構成するトランジスタは、電界効果トランジスタに限定されず、例えばGaN-HEMTであってもよい。
When the level of the gate drive current output from the gate output circuit is increased more than two levels, the
(実施の形態3)
図9は、実施の形態3に係る電力変換装置の構成を示す回路図である。図9は、図1と類似しているので、相違点を主に説明する。主な相違点は、図9に示されている電力変換装置では、ハーフブリッジ回路の代わりにフルブリッジ回路が用いられている点である。
(Embodiment 3)
FIG. 9 is a circuit diagram showing a configuration of a power converter according to
図9において、101aは実施の形態3に係る電力変換装置を示している。電力変換装置101aは、ハーフブリッジ回路1(図1)の代わりにフルブリッジ回路7を備えている。すなわち、電力変換装置101aは、フルブリッジ回路7、ゲート駆動回路2、検出回路5、判定回路6、共振用キャパシタCr、一次巻線Tr1と二次巻線Tr2-1およびTr2-2とで構成されるトランスTr、ダイオードD1およびD2と平滑キャパシタCoとで構成される整流回路3を備えている。入力端子T1およびT2には、外部の直流電源Viが接続され、出力端子T3およびT4には負荷4が接続される。実施の形態3においても、直流電源Viは、例えばバッテリやAC/DCコンバータ等の直流電源を供給する装置である。
In FIG. 9, 101a indicates the power converter according to the third embodiment. The
直流電源Viの両端子間には、入力端子T1およびT2を介して、フルブリッジ回路7が接続されている。フルブリッジ回路7においては、スイッチング素子Q1とQ2とが直列に接続され、スイッチング素子Q3とQ4とが直列に接続されている。スイッチング素子Q1~Q4は、例えば半導体チップのシリコン基板上に形成されたGaN-HEMTによって構成されている。フルブリッジ回路7において、スイッチング素子Q1およびQ3のドレイン端子は、入力端子T1を介して直流電源Viに接続されている。スイッチング素子Q1のソース端子とスイッチング素子Q2のドレイン端子とが接続され、またスイッチング素子Q3のソース端子とスイッチング素子Q4のドレイン端子とが接続されている。スイッチング素子Q2およびQ4のソース端子は入力端子T2を介して直流電源Viに接続されている。
A
スイッチング素子Q1およびQ4のゲート端子は、ゲート駆動回路2の一方のゲート出力、例えば図2のT23に接続されている。スイッチング素子Q2およびQ3のゲート端子は、ゲート駆動回路2の他方のゲート出力(図2のT24)に接続されている。また、スイッチング素子Q1のソース端子とスイッチング素子Q2のドレイン端子とが接続された節点(ノード)と、スイッチング素子Q3のソース端子とスイッチング素子Q4のドレイン端子とが接続された節点との間に、検出回路5と、共振用キャパシタCrと、トランスTrの一次巻線Tr1とが直列的に接続されている。したがって、フルブリッジ回路7においては、対角に位置するスイッチング素子(スイッチング素子対)Q1およびQ4が同時にオンオフし、また同様に対角に位置するスイッチング素子(スイッチング素子対)Q2およびQ3が同時にオンオフする。
Gate terminals of the switching elements Q1 and Q4 are connected to one gate output of the
スイッチング素子Q1およびQ4がオンする期間の動作については、スイッチング素子Q4のドレイン端子とソース端子間の電圧がほとんどゼロであるため、実施の形態1である、ハーフブリッジ回路1を用いた回路と同等となり、実施の形態1と同等の動作が行われる。すなわち、直流電源Vi、スイッチング素子Q1およびQ4、検出回路5、共振用キャパシタCr、トランスTrの一次巻線Tr1を含む共振スイッチング回路に電流I1が流れる。
Since the voltage between the drain terminal and the source terminal of the switching element Q4 is almost zero, the operation during the ON period of the switching elements Q1 and Q4 is the same as the circuit using the
一方、スイッチング素子Q2およびQ3がオンする期間の動作については、実施の形態1と異なり、トランスTrの一次巻線Tr1を含む共振スイッチング回路を流れる電流I2の経路に直流電源Viが含まれるようになる。したがって、フルブリッジ回路7を用いる実施の形態3によれば、スイッチング素子Q1およびQ4がオンする期間に加えて、スイッチング素子Q2およびQ3がオンする期間においても、直流電源Viから電流の供給を行う動作となるため、スイッチング素子Q1~Q4に、実施の形態1のスイッチング素子と同じ電流量を流した場合に比べて、電力変換装置101aから出力することが可能な電流を増大させることができる。したがって、大電流を出力する電力変換装置に適した動作が可能となる。
On the other hand, unlike the first embodiment, the operation during the ON period of the switching elements Q2 and Q3 is such that the DC power source Vi is included in the path of the current I2 flowing through the resonant switching circuit including the primary winding Tr1 of the transformer Tr. Become. Therefore, according to the third embodiment using the
実施の形態3においても、負荷4が例えば高負荷となった場合には、実施の形態1と同様に、スイッチング素子Q1とQ4との間およびスイッチング素子Q3とQ2との間を流れる貫通電流の時間変化量を抑制し、サージ電圧やノイズの発生を抑えることが可能となる。
Also in the third embodiment, when the
なお、実施の形態3においても、ゲート出力回路は、実施の形態2で述べた構成を採用するようにしてもよい。 Also in the third embodiment, the configuration described in the second embodiment may be adopted for the gate output circuit.
(実施の形態4)
図10は、実施の形態4に係る電力変換装置の構成を示す回路図である。図10は、図1と類似しているので、以下、相違点を主に説明する。主な相違点は、図10では、2つのセンス素子が追加され、検知回路として、センス素子に対応する2つの検知回路が設けられ、2つの検知回路の出力が判定回路に供給されている点である。
(Embodiment 4)
FIG. 10 is a circuit diagram showing a configuration of a power converter according to
図10において、101bは、実施の形態4に係る電力変換装置を示している。電力変換装置101bは、ハーフブリッジ回路1a、ゲート駆動回路2、2つの検出回路5-1および5-2、判定回路6a、共振用キャパシタCr、一次巻線Tr1と二次巻線Tr2-1およびTr2-2とで構成されたトランスTr、ダイオードD1およびD2と平滑キャパシタCoとで構成された整流回路3を備えている。入力端子T1およびT2には、外部の直流電源Viが接続され、出力端子T3およびT4には負荷4が接続される。
In FIG. 10, 101b indicates the power converter according to the fourth embodiment. The
ハーフブリッジ回路1aは、互いに直列的に接続されたスイッチング素子Q1aおよびQ2aを備えている。スイッチング素子Q1aおよびQ2aは、例えば半導体チップのシリコン基板上に形成されたGaN-HEMTによって構成されている。スイッチング素子Q1aおよびQ2aは、主な電流を流すスイッチング素子(主スイッチング素子)Q1a-fおよびQ2a-fと、スイッチング素子Q1aおよびQ2aに流れる電流を分流して流すスイッチング素子(センス用スイッチング素子)Q1a-sおよびQ2a-sと、を備えている。
The
スイッチング素子Q1a-fおよびQ1a-sのそれぞれのドレイン端子は互いに接続されており、またスイッチング素子Q1a-fおよびQ1a-sのそれぞれのゲート端子も互いに接続されている。同様に、スイッチング素子Q2a-fおよびQ2a-sのそれぞれのドレイン端子は互いに接続されており、またスイッチング素子Q2a-fおよびQ2a-sのそれぞれのゲート端子も互いに接続されている。 Drain terminals of switching elements Q1a-f and Q1a-s are connected together, and gate terminals of switching elements Q1a-f and Q1a-s are also connected together. Similarly, respective drain terminals of switching elements Q2a-f and Q2a-s are connected together, and respective gate terminals of switching elements Q2a-f and Q2a-s are also connected together.
実施の形態4で用いられる主スイッチング素子とセンス用スイッチング素子は、同一の半導体チップの半導体基板(シリコン基板)上に形成されている。図11は、実施の形態4に係る半導体チップの一部分を示す平面図である。図11には、半導体チップの半導体基板(シリコン基板)上に形成されたスイッチング素子Q1aの部分が示されている。 The main switching element and the sensing switching element used in the fourth embodiment are formed on the semiconductor substrate (silicon substrate) of the same semiconductor chip. FIG. 11 is a plan view showing part of a semiconductor chip according to the fourth embodiment. FIG. 11 shows a portion of the switching element Q1a formed on the semiconductor substrate (silicon substrate) of the semiconductor chip.
スイッチング素子Q1aに含まれているスイッチング素子Q1a-fおよびQ1a-sは、同一基板上に集積されている。図11において、符号Q1a-Tdは、スイッチング素子Q1a-fおよびQ1a-sの共通のドレイン端子を示している。符号Q1a-Tgは、スイッチング素子Q1a-fおよびQ1a-sの共通のゲート端子を示している。また、符号Q1a-Ts-fは、スイッチング素子Q1a-fのソース端子を示し、符号Q1a-Ts-sは、スイッチング素子Q1a-sのソース端子を示している。スイッチング素子Q1a-fおよびQ1a-sのそれぞれのドレイン端子とゲート端子を互いに接続して、スイッチング素子Q1a-fおよびQ1a-sを並列的に接続し、スイッチング素子Q1a-fおよびQ1a-sを並列的に動作させることで、スイッチング素子Q1aに流れる電流の一部を、スイッチング素子Q1a-sに分流することで、スイッチング素子Q1a-sをセンス素子として用いている。 Switching elements Q1a-f and Q1a-s included in switching element Q1a are integrated on the same substrate. In FIG. 11, symbols Q1a-Td indicate common drain terminals of switching elements Q1a-f and Q1a-s. References Q1a-Tg indicate common gate terminals of switching elements Q1a-f and Q1a-s. Reference characters Q1a-Ts-f indicate source terminals of the switching elements Q1a-f, and reference characters Q1a-Ts-s indicate source terminals of the switching elements Q1a-s. The respective drain terminals and gate terminals of switching elements Q1a-f and Q1a-s are connected to each other, switching elements Q1a-f and Q1a-s are connected in parallel, and switching elements Q1a-f and Q1a-s are connected in parallel. The switching element Q1a-s is used as a sense element by shunting part of the current flowing through the switching element Q1a to the switching element Q1a-s.
図11に示されているように、スイッチング素子Q1a-sのデバイス面積は、スイッチング素子Q1a-fのデバイス面積よりも小さくされている。図11には、スイッチング素子Q1aのみが示されているが、スイッチング素子Q2aについても、スイッチング素子Q1aと同様に構成されている。また、実施の形態4においては、スイッチング素子Q1aおよびQ2aは、同一の半導体基板上に形成されている。 As shown in FIG. 11, the device area of the switching elements Q1a-s is made smaller than the device area of the switching elements Q1a-f. Although only the switching element Q1a is shown in FIG. 11, the switching element Q2a is configured similarly to the switching element Q1a. Further, in the fourth embodiment, switching elements Q1a and Q2a are formed on the same semiconductor substrate.
図10に戻って説明する。スイッチング素子Q1a-fのソース端子とスイッチング素子Q2aのドレイン端子とが接続されている。スイッチング素子Q2a-fのソース端子は入力端子T2を介して直流電源Viに接続されている。スイッチング素子Q1aおよびQ2aのゲート端子は、ゲート駆動回路2に接続されている。スイッチング素子Q1a-fのソース端子とスイッチング素子Q2aのドレイン端子とが接続された節点と、スイッチング素子Q2a-fのソース端子との間に、共振用キャパシタCrとトランスTrの一次巻線Tr1とが直列に接続されている。
Returning to FIG. 10, description will be made. The source terminals of the switching elements Q1a-f and the drain terminal of the switching element Q2a are connected. The source terminals of the switching elements Q2a-f are connected to the DC power source Vi through the input terminal T2. Gate terminals of the switching elements Q1a and Q2a are connected to the
また、スイッチング素子Q1a-fおよびQ1a-sのソース端子の間に、検出回路5-1が接続され、スイッチング素子Q2a-fおよびQ2a-sのソース端子の間に、検出回路5-2が接続されている。検出回路5-1および5-2は、例えばシャント抵抗、ホール素子、ロゴスキーコイル等を用いた電流センサである。検出回路5-1および5-2のそれぞれによって、スイッチング素子Q1a-sおよびQ2a-sに流れる電流の電流値が検出される。検出回路5-1および5-2によって検出された電流値はアナログ値として、判定回路6aに出力される。
A detection circuit 5-1 is connected between the source terminals of the switching elements Q1a-f and Q1a-s, and a detection circuit 5-2 is connected between the source terminals of the switching elements Q2a-f and Q2a-s. It is The detection circuits 5-1 and 5-2 are current sensors using, for example, shunt resistors, Hall elements, Rogowski coils, or the like. Detecting circuits 5-1 and 5-2 detect current values of currents flowing through switching elements Q1a-s and Q2a-s, respectively. The current values detected by the detection circuits 5-1 and 5-2 are output as analog values to the
判定回路6aは、例えばコンパレータ等の比較器と、例えばエッジ検出回路やマイクロプロセッサを用いたエッジ検出器により構成される。比較器は、電流検出回路5-1および5-2からの入力と、電流値がゼロの場合の検出値との大小を比較し、デジタル値として出力する。比較器から出力された信号はエッジ検出器に入力され、エッジ検出器は、比較器からの信号の立下りに対応した信号をゲート駆動回路2に出力する。
The
実施の形態1で説明したスイッチング素子Q1およびQ2は、実施の形態4におけるスイッチング素子Q1aおよびQ2aに対応するため、検出回路5-1および5-2からの出力される電流は、図5および図6に示した電流Id1およびId2に対応することになる。したがって、トランスTrの一次巻線Tr1に流れる電流I1の極性が、正から負へ反転する場合の判定信号として、検出回路5-1から出力される電流を用いている。すなわち、判定回路6aは、検出回路5-1から出力されている電流が、正から負へ反転したとき、電流I1の極性が正から負に反転したことを示す判定信号として出力される。
Since the switching elements Q1 and Q2 described in the first embodiment correspond to the switching elements Q1a and Q2a in the fourth embodiment, the currents output from the detection circuits 5-1 and 5-2 are shown in FIGS. 6 correspond to the currents Id1 and Id2 shown in FIG. Therefore, the current output from the detection circuit 5-1 is used as the determination signal when the polarity of the current I1 flowing through the primary winding Tr1 of the transformer Tr is reversed from positive to negative. That is, when the current output from the detection circuit 5-1 is inverted from positive to negative, the
一方、トランスTrの一次巻線Tr1に流れる電流I1の極性が、負から正へ反転する場合の判定信号として、検出回路5-2から出力されている電流を用いている。すなわち、判定回路6aは、検出回路5-2から出力されている電流が、正から負へ反転したとき、電流I1の極性が負から正に反転したことを示す判定信号として出力される。ゲート駆動回路2は、判定回路6aからの判定信号を基にして、実施の形態1と同様の動作を行う。
On the other hand, the current output from the detection circuit 5-2 is used as the determination signal when the polarity of the current I1 flowing through the primary winding Tr1 of the transformer Tr is reversed from negative to positive. That is, when the current output from the detection circuit 5-2 is inverted from positive to negative, the
実施の形態4によれば、スイッチング素子Q1aおよびQ2aを流れる電流を分流した電流を、それぞれ検出回路5-1および5-2により検出するため、検出される電流の絶対値の大きさは、トランスTrの一次巻線Tr1に流れる電流I1の絶対値よりも小さくなる。したがって、検出回路5-1および5-2を小型化することが可能となる。 According to the fourth embodiment, the detection circuits 5-1 and 5-2 detect the currents obtained by shunting the currents flowing through the switching elements Q1a and Q2a. It is smaller than the absolute value of the current I1 flowing through the primary winding Tr1 of Tr. Therefore, it is possible to downsize the detection circuits 5-1 and 5-2.
また、実施の形態4によれば、大電流の流れる経路である、トランスTrの一次巻線Tr1を含む共振スイッチング回路とは別の箇所に検出回路5-1および5-2を設けるため、共振スイッチング回路の寄生インダクタンスを小さくすることが可能となる。 Further, according to the fourth embodiment, since the detection circuits 5-1 and 5-2 are provided at locations other than the resonance switching circuit including the primary winding Tr1 of the transformer Tr, which is a path through which a large current flows, the resonance It becomes possible to reduce the parasitic inductance of the switching circuit.
また、一般にセンス素子を集積したスイッチング素子を用いる場合、素子内部の温度分布等の影響により、電流センス比率は変動する。しかしながら、実施の形態4によれば、センス素子は、電流の極性(正、負)の反転を判定するために用いているだけであるため、センス素子によって検知された電流の比率(電流センス比率)の変動は、電力変換装置の動作に影響せずに、集積化したセンス素子を用いることが可能である。 Further, in general, when a switching element in which sense elements are integrated is used, the current sense ratio fluctuates under the influence of the temperature distribution inside the element and the like. However, according to the fourth embodiment, the sense element is only used to determine the reversal of the polarity (positive, negative) of the current. ) can be used with integrated sense elements without affecting the operation of the power converter.
図10に示した検出回路5-1は、スイッチング素子Q1aと同一の半導体基板上に形成してもよいし、検出回路5-2も、スイッチング素子Q2aと同一の半導体基板上に形成してもよい。 The detection circuit 5-1 shown in FIG. 10 may be formed on the same semiconductor substrate as the switching element Q1a, and the detection circuit 5-2 may also be formed on the same semiconductor substrate as the switching element Q2a. good.
なお、実施の形態4では、実施の形態1で説明した電力変換装置を基にした例を説明したが、これに限定されるものではない。すなわち、実施の形態2および実施の形態3で説明した電力変換装置を基にしてもよい。
In addition, in
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 The invention made by the present inventor has been specifically described above based on the embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say.
1 ハーフブリッジ回路
2 ゲート駆動回路
3 整流回路
4 負荷
5、5-1、5-2 検出回路
6 判定回路
7 フルブリッジ回路
100、101、101a、101b 電力変換装置
Cp1、Cp2 出力容量
Q1、Q2、Q3、Q4、Q1a、Q2a スイッチング素子
RSC スイッチング回路
1 half
Claims (12)
前記スイッチング素子のゲートに対してゲート駆動電流を出力して、前記スイッチング素子のオンオフを制御するゲート駆動回路と、
前記スイッチング回路に流れる電流を検出する検出回路と、
前記検出回路が検出した電流の極性の反転を判定する判定回路と、
を備え、
前記ゲート駆動回路は、前記判定回路による判定の結果に基づいて、前記ゲート駆動電流を調整するゲート調整回路を備える、
電力変換装置。 a switching circuit comprising a plurality of switching elements, a capacitor, and a transformer comprising a primary winding connected in series with the capacitor;
a gate drive circuit that outputs a gate drive current to the gate of the switching element to control on/off of the switching element;
a detection circuit that detects current flowing through the switching circuit;
a determination circuit that determines polarity reversal of the current detected by the detection circuit;
with
The gate drive circuit includes a gate adjustment circuit that adjusts the gate drive current based on the determination result of the determination circuit.
Power converter.
前記ゲート調整回路は、前記ゲート駆動電流を、少なくとも2つのレベルの間で切り替える出力切替信号を出力し、
前記ゲート調整回路は、前記判定回路によって前記極性の反転が判定されたとき、前記ゲート駆動回路が出力する前記ゲート駆動電流を低いレベルに切り替える前記出力切替信号を出力し、
前記ゲート調整回路は、前記ゲート駆動電流を低いレベルに切り替えてから、所定の期間後に、前記ゲート駆動電力を高いレベルに切り替える前記出力切替信号を出力する、
電力変換装置。 In the power converter according to claim 1,
the gate adjustment circuit outputs an output switching signal that switches the gate drive current between at least two levels;
the gate adjustment circuit outputs the output switching signal for switching the gate drive current output by the gate drive circuit to a low level when the determination circuit determines that the polarity is inverted;
The gate adjustment circuit outputs the output switching signal for switching the gate drive power to a high level after a predetermined period of time after switching the gate drive current to a low level.
Power converter.
前記ゲート駆動回路は、互いに抵抗値が異なる複数のゲート抵抗と、前記複数のゲート抵抗から、前記出力切替信号に応じたゲート抵抗を選択し、選択されたゲート抵抗を所定の電圧と前記スイッチング素子のゲート端子との間に接続するスイッチ回路を備える、
電力変換装置。 In the power converter according to claim 2,
The gate drive circuit selects a gate resistor corresponding to the output switching signal from a plurality of gate resistors having different resistance values and the plurality of gate resistors. comprising a switch circuit connected between the gate terminal of
Power converter.
前記ゲート駆動回路は、前記出力切替信号に応じて電流値が変化する電流回路と、前記電流回路に流れる電流に比例した電流を出力するカレントミラー回路とを備える、
電力変換装置。 In the power converter according to claim 2,
The gate drive circuit includes a current circuit whose current value changes according to the output switching signal, and a current mirror circuit that outputs a current proportional to the current flowing through the current circuit.
Power converter.
前記複数のスイッチング素子は、2つのスイッチング素子を備え、
前記ゲート調整回路は、前記2つのスイッチング素子のうちの一方のスイッチング素子がオン状態のとき、他方のスイッチング素子のゲート駆動電流を低いレベルに調整する、
電力変換装置。 In the power converter according to any one of claims 1 to 4,
The plurality of switching elements comprises two switching elements,
When one switching element of the two switching elements is in an ON state, the gate adjustment circuit adjusts the gate drive current of the other switching element to a low level.
Power converter.
前記複数のスイッチング素子は、対角上に位置する2つのスイッチング素子対を備え、
前記ゲート調整回路は、前記スイッチング素子対のうちの一方のスイッチング素子がオン状態のとき、他方のスイッチング素子のゲート駆動電流を低いレベルに調整する、
電力変換装置。 In the power converter according to any one of claims 1 to 4,
The plurality of switching elements comprise two pairs of switching elements positioned diagonally,
The gate adjustment circuit adjusts the gate drive current of the other switching element to a low level when one switching element of the switching element pair is in an ON state.
Power converter.
前記複数のスイッチング素子のうちの少なくとも1つのスイッチング素子は、オン状態のとき、前記キャパシタと、前記キャパシタと直列的に接続された一次巻線とに電流を供給する主スイッチング素子と、前記1つのスイッチング素子を流れる電流の一部を分流するセンス素子とを備え、
前記検出回路は、前記センス素子を流れる電流を検出し、
前記主スイッチング素子と前記センス素子は、同一の半導体チップに形成されている、
電力変換装置。 In the power converter according to any one of claims 1 to 6,
at least one switching element among the plurality of switching elements, when in an ON state, supplies a current to the capacitor and a primary winding connected in series with the capacitor; a sense element that shunts a portion of the current flowing through the switching element,
the detection circuit detects a current flowing through the sense element;
The main switching element and the sense element are formed on the same semiconductor chip,
Power converter.
前記検出回路は、前記複数のスイッチング素子のうちの少なくとも1つのスイッチング素子と、同一の半導体チップに形成されている、
電力変換装置。 In the power conversion device according to claim 7,
The detection circuit is formed on the same semiconductor chip as at least one switching element among the plurality of switching elements,
Power converter.
前記複数のスイッチング素子のうち少なくとも1つのスイッチング素子は、窒化ガリウム系材料を用いている、
電力変換装置。 In the power converter according to any one of claims 1 to 8,
At least one switching element among the plurality of switching elements uses a gallium nitride-based material,
Power converter.
前記スイッチング素子のゲート端子に対してゲート駆動電流を出力して、前記スイッチング素子のオンオフを制御するゲート駆動回路と、
を備える電力変換装置の制御方法であって、
前記スイッチング回路を流れる電流を検出し、
検出された電流の極性が反転したか否かを判定し、
前記極性が反転したと判定された場合、前記ゲート駆動電流を調整する、
電力変換装置の制御方法。 a switching circuit comprising a plurality of switching elements, a capacitor, and a transformer comprising a primary winding connected in series with the capacitor;
a gate drive circuit that outputs a gate drive current to a gate terminal of the switching element to control on/off of the switching element;
A control method for a power conversion device comprising
detecting the current flowing through the switching circuit;
determining whether the polarity of the detected current is reversed;
adjusting the gate drive current if the polarity is determined to be reversed;
A control method for a power converter.
前記極性が反転したと判定された場合、ゲート駆動電流を低いレベルに切り替え、
前記ゲート駆動電流を低いレベルに切り替えてから、所定の期間後に、前記ゲート駆動電流を高いレベルに切り替える、
電力変換装置の制御方法。 In the control method of the power converter according to claim 10,
if the polarity is determined to be reversed, switching the gate drive current to a lower level;
switching the gate drive current to a high level after a predetermined period of time after switching the gate drive current to a low level;
A control method for a power converter.
前記所定の期間は、前記極性が反転したと判定されてから前記スイッチング素子のオンオフ状態が切り替わるまでの時間よりも長く、前記スイッチング素子がオンオフする周期の半分よりも短い期間である、
電力変換装置の制御方法。
In the control method of the power converter according to claim 11,
The predetermined period is longer than the time from when it is determined that the polarity has been reversed to when the on/off state of the switching element is switched, and is shorter than half the cycle in which the switching element turns on and off.
A control method for a power converter.
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