JP2023071144A - マルチセルマッピングのための記憶システム及び方法 - Google Patents

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Abstract

【課題】２の累乗以外の数の状態を記憶し、性能及び電力消費を改善する記憶システムを提供する。【解決手段】不揮発性記憶システムは、２の累乗以外の数の状態を記憶するメモリセルを含む不揮発性メモリを有する。マップは、データビットをメモリ内で分配するために使用され、直交振幅変調（ＱＡＭ）マップの修正されたバージョンであり、マッピングは、記憶システム内のコントローラによってか又はメモリダイによって行われる。【効果】メモリダイにおけるマッピングを実行することで、コントローラとメモリダイとの間のデータトラフィックを低減することができ、性能及び電力消費に改善を提供することができる。【選択図】図１Ａ

Description

ますます多くのデジタルデータがまさに生成されるにつれて、記憶システム内のメモリの記憶容量を増加させる必要がある。記憶容量を増加させる１つの方法は、メモリダイ上の所与の領域当たりの物理メモリセルの数を増加させることによってである（「物理的スケーリング」）。別の方法は、メモリセル内に記憶され得る状態又はレベルの数を増加させることである（「論理スケーリング」）。１メモリセル当たりの情報ビットの全数を増加させるための論理スケーリングのプロセスは、物理的スケーリングとともに行われ得る。
一実施形態の不揮発性記憶システムのブロック図である。
一実施形態の記憶モジュールを示すブロック図である。
一実施形態の階層記憶システムを示すブロック図である。
一実施形態による、図１Ａに示す不揮発性記憶システムのコントローラの構成要素を示すブロック図である。
一実施形態による、図１Ａに示す不揮発性記憶システムの構成要素を示すブロック図である。
一実施形態のホスト及び記憶システムのブロック図である。
１セル当たりのビットの例及びウィンドウ対ノイズ比の例を示す実施形態の図である。
一実施形態の直交振幅変調（Quadrature Amplitude Modulation、ＱＡＭ）マップの図である。
２の累乗以外のマッピングについてのＱＡＭマップを修正するための一実施形態のプロセスの図を示す。 ２の累乗以外のマッピングについてのＱＡＭマップを修正するための一実施形態のプロセスの図を示す。
２の累乗以外のマッピングについての一実施形態の修正されたＱＡＭマップの図である。
交互の（alternating）状態シェーピングについての一実施形態の修正されたＱＡＭマップの図である。 交互の（alternating）状態シェーピングについての一実施形態の修正されたＱＡＭマップの図である。
マッパー及びデマッパーが記憶システムのコントローラ内に位置する一実施形態のブロック図である。
マッパー及びデマッパーが記憶システムのメモリダイ内に位置する一実施形態のブロック図である。
以下の実施形態は、概して、マルチセルマッピングのための記憶システム及び方法に関する。一実施形態では、メモリダイと、記憶するためにデータをメモリダイに提供するように構成されたコントローラとを備える記憶システムが提示されている。メモリダイは、複数のメモリセルを含み、メモリセルのそれぞれは、２の累乗以外の数の状態を記憶するように構成されている。メモリダイは、２の累乗以外のマップを使用して、複数のメモリセル内のデータを記憶する場所を決定し、マップによって決定されたように、データを複数のメモリセル内に書き込むように更に構成されている。別の実施形態では、メモリダイ内に記憶される複数のデータビットを受信することと、２の累乗以外のマップを使用して、複数のデータビットを複数のメモリセルにマッピングすることと、マッピングに従って、複数のデータビットをメモリダイ内の複数のメモリセル内に記憶することとを含む方法が提供されている。更に別の実施形態では、複数のメモリセルを含むメモリダイであって、メモリセルのそれぞれは、２の累乗以外の数の状態を記憶するように構成されている、メモリダイと、２の累乗以外のマップを使用して、複数のデータビットを複数のメモリセルにマッピングするための手段とを備える記憶システムが提供されている。他の実施形態が提供されており、単独で又は組み合わせて使用されてもよい。
ここで図面を参照すると、これらの実施形態の態様の実装において使用するのに好適な記憶システムが、図１Ａ～図１Ｃに示されている。図１Ａは、本明細書に記載の主題の一実施形態による（本明細書では記憶デバイス又は単にデバイスと称されることがある）不揮発性記憶システム１００を示すブロック図である。図１Ａを参照すると、不揮発性記憶システム１００は、コントローラ１０２と、１つ以上の不揮発性メモリダイ１０４から構成され得る不揮発性メモリとを含む。本明細書で使用される際、ダイという用語は、単一の半導体基板上に形成されている、不揮発性メモリセルと、これらの不揮発性メモリセルの物理的動作を管理するための関連付けられた回路との集合体を指す。コントローラ１０２は、ホストシステムとインターフェースし、読み出し、プログラム、及び消去動作のためのコマンドシーケンスを不揮発性メモリダイ１０４に送信する。
コントローラ１０２（コントローラ１０２は、不揮発性メモリコントローラ（例えば、フラッシュ、抵抗性ランダムアクセスメモリ（Resistive Random-Access Memory、ＲｅＲＡＭ）、相変化メモリ（Phase-Change Memory、ＰＣＭ）、又は磁気抵抗性ランダムアクセスメモリ（Magneto-Resistive Random-Access Memory、ＭＲＡＭ）コントローラ）であってもよい）は、処理回路、マイクロプロセッサ又はプロセッサ、及びコンピュータ可読媒体の形態をとることができ、コンピュータ可読媒体は、例えば、（マイクロ）プロセッサ、ロジックゲート、スイッチ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、プログラム可能ロジックコントローラ、及び埋め込みマイクロコントローラによって実行可能なコンピュータ可読プログラムコード（例えば、ファームウェア）を記憶する。コントローラ１０２は、以下に記載しフロー図に示す様々な機能を実行するためのハードウェア及び／又はファームウェアで構成され得る。また、コントローラの内部にあるとして図に示す構成要素のうちのいくつかはまた、コントローラの外部に記憶されてもよく、他の構成要素が使用されてもよい。追加的に、「と動作可能に通信する」という語句は、と直接通信する、又はと１つ以上の構成要素を介して間接的に（有線又は無線）通信することを意味し得、これは、本明細書において図示及び記載されていることがあり、又は図示及び記載されていないことがある。
本明細書で使用される際、不揮発性メモリコントローラは、不揮発性メモリに記憶されたデータを管理しコンピュータ又は電子デバイスなどのホストと通信するデバイスである。不揮発性メモリコントローラは、本明細書に記載の特定の機能に加えて、様々な機能を有することができる。例えば、不揮発性メモリコントローラは、不揮発性メモリが適切に動作していることを確実にし、不良の不揮発性メモリセルをマッピングし出し（map out）、将来の故障セルと置換される予備セルを割り当てるために、メモリをフォーマットすることができる。予備セルのうちのある部分は、不揮発性メモリコントローラを動作させ他の特徴を実装するためのファームウェアを保持するために使用され得る。動作において、ホストがデータを不揮発性メモリから読み出す又はデータを不揮発性メモリに書き込む必要があるときに、ホストは不揮発性メモリコントローラと通信することができる。ホストが、データがそれに読み出される／書き込まれる論理アドレスを提供する場合、不揮発性メモリコントローラは、ホストから受信された論理アドレスを不揮発性メモリ内の物理アドレスに変換することができる。（代替的に、ホストが、物理アドレスを提供することができる。）不揮発性メモリコントローラはまた、（そうでなければ繰り返しそれに書き込まれる特定のメモリセルブロックのウェアを回避するために書き込みを分散させる）ウェアレベリング及び（ブロックが満杯になった後、有効なデータページのみを新たなブロックに移動させ、このため、フルブロックが消去及び再使用され得る）ガーベッジコレクションなどを含むがこれらに限定されない様々なメモリ管理機能を実行することができる。また、特許請求の範囲に記載の「手段」のための構造は、例えば、コントローラに、記載されている機能を実行するために動作させるように必要に応じてプログラム又は製造される、本明細書に記載のコントローラの構造のうちのいくつか又は全てを含むことができる。
不揮発性メモリダイ１０４は、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＮＡＮＤフラッシュメモリセル及び／又はＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性記憶媒体を含み得る。メモリセルは、固体（例えば、フラッシュ）メモリセルの形態をとることができ、１回プログラム可能、複数回プログラム可能、又は多数回プログラム可能であり得る。メモリセルはまた、シングルレベルセル（Single-Level Cell、ＳＬＣ）、マルチレベルセル（Multiple-Level Cell、ＭＬＣ）、トリプルレベルセル（Triple-Level Cell、ＴＬＣ）、クワッドレベルセル（Quad-Level Cell、ＱＬＣ）であり得、又は現在既知である若しくは今後開発される他のメモリセルレベル技術を使用し得る。また、メモリセルは、二次元的に又は三次元的に作製され得る。
コントローラ１０２と不揮発性メモリダイ１０４との間のインターフェースは、トグルモード２００、４００、又は８００などの任意の好適なフラッシュインターフェースであってもよい。一実施形態では、記憶システム１００は、セキュアデジタル（Secure Digital、ＳＤ）又はマイクロセキュアデジタル（Micro Secure Digital、マイクロＳＤ）カード（又はＵＳＢ、ＳＳＤなど）などのカードベースシステムであってもよい。代替の実施形態では、記憶システム１００は、埋め込み記憶システムの一部分であってもよい。
図１Ａに示す例では、（本明細書では記憶モジュールと称されることがある）不揮発性記憶システム１００は、コントローラ１０２と不揮発性メモリダイ１０４との間に単一のチャネルを含み、本明細書に記載の主題は、単一のメモリチャネルを有することに限定されない。例えば、（図１Ｂ及び図１Ｃに示すものなど）いくつかの記憶システムアーキテクチャでは、２つ、４つ、８つ、又はこれ以上のメモリチャネルが、コントローラの能力に依存して、コントローラとメモリデバイスとの間に存在し得る。本明細書に記載の実施形態のうちのいずれかでは、単一のチャネルが図に示されている場合でも、単一より多いチャネルが、コントローラとメモリダイとの間に存在し得る。
図１Ｂは、複数の不揮発性記憶システム１００を含む記憶モジュール２００を示す。したがって、記憶モジュール２００は、記憶コントローラ２０２を含み得、記憶コントローラ２０２は、ホスト及び記憶システム２０４とインターフェースし、記憶システム２０４は、複数の不揮発性記憶システム１００を含む。記憶コントローラ２０２と不揮発性記憶システム１００との間のインターフェースは、シリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect express、ＰＣＩｅ）インターフェース、又はダブルデータレート（Double-Data-Rate、ＤＤＲ）インターフェースなどのバスインターフェースであってもよい。一実施形態では、記憶モジュール２００は、ラップトップコンピュータ及びタブレットコンピュータなどのサーバＰＣ又はポータブルコンピューティングデバイスにおいて見出されるような、ソリッドステートドライブ（Solid State Drive、ＳＳＤ）、又は不揮発性デュアルインラインメモリモジュール（Non-Volatile Dual In-line Memory Module、ＮＶＤＩＭＭ）であってもよい。
図１Ｃは、階層記憶システムを示すブロック図である。階層記憶システム２５０は、複数の記憶コントローラ２０２を含み、複数の記憶コントローラ２０２のそれぞれは、個々の記憶システム２０４を制御する。ホストシステム２５２は、記憶システム内のメモリにバスインターフェースを介してアクセスし得る。一実施形態では、バスインターフェースは、不揮発性メモリエクスプレス（Non-Volatile Memory express、ＮＶＭｅ）又はファイバチャネルオーバイーサネット（Fiber Channel over Ethernet、ＦＣｏＥ）インターフェースであってもよい。一実施形態では、図１Ｃに示すシステムは、データセンタ又は大容量記憶装置が必要とされる他の場所において見出されるような、複数のホストコンピュータによってアクセス可能であるラックマウント可能な大容量記憶システムであってもよい。
図２Ａは、コントローラ１０２の構成要素をより詳細に示すブロック図である。コントローラ１０２は、ホストとインターフェースするフロントエンドモジュール１０８と、１つ以上の不揮発性メモリダイ１０４とインターフェースするバックエンドモジュール１１０と、ここで詳細に説明する機能を実行する様々な他のモジュールとを含む。モジュールは、例えば、他の構成要素との使用のために設計されたパッケージ化された機能ハードウェアユニット、関連する機能の特定の機能を通常実行する（マイクロ）プロセッサ若しくは処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部分、又はより大きいシステムとインターフェースする自己完結型のハードウェア若しくはソフトウェア構成要素の形態をとり得る。コントローラ１０２は、本明細書では、ＮＡＮＤコントローラ又はフラッシュコントローラと称され得ることがあるが、コントローラ１０２は、任意の好適なメモリ技術とともに使用され得ることを理解されたく、このうちのいくつかの例が、以下に提供されている。
コントローラ１０２のモジュールを再び参照すると、バッファマネージャ／バスコントローラ１１４は、ランダムアクセスメモリ（Random Access Memory、ＲＡＭ）１１６内のバッファを管理し、コントローラ１０２の内部バス調停を制御する。読み出し専用メモリ（Read Only Memory、ＲＯＭ）１１８は、システム起動コードを記憶する。コントローラ１０２から分離して位置するとして図２Ａに示すが、他の実施形態では、ＲＡＭ １１６及びＲＯＭ １１８の一方又は両方がコントローラ内に位置してもよい。更に他の実施形態では、ＲＡＭ及びＲＯＭの一部分が、コントローラ１０２内及びコントローラ外の両方に位置し得る。
フロントエンドモジュール１０８は、ホストインターフェース１２０及び物理層インターフェース（Physical Layer Interface、ＰＨＹ）１２２を含み、ホストインターフェース１２０及びＰＨＹ １２２は、ホスト又は次のレベルの記憶コントローラとの電気的インターフェースを提供する。ホストインターフェース１２０のタイプの選択は、使用されているメモリのタイプに依存し得る。ホストインターフェース１２０の例としては、ＳＡＴＡ、ＳＡＴＡエクスプレス、シリアルアタッチドスモールコンピュータシステムインターフェース（Serially Attached Small Computer System Interface、ＳＡＳ）、ファイバチャネル、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）、ＰＣＩｅ、及びＮＶＭｅが挙げられるが、これらに限定されない。ホストインターフェース１２０は、典型的には、データ、制御信号、及びタイミング信号についての転送を容易にする。
バックエンドモジュール１１０は、エラー訂正コード（Error Correction Code、ＥＣＣ）エンジン１２４を含み、ＥＣＣエンジン１２４は、ホストから受信されたデータバイトをコード化し、不揮発性メモリから読み出されたデータバイトを復号及びエラー訂正をする。コマンドシーケンサ１２６は、不揮発性メモリダイ１０４に送信されるプログラムコマンドシーケンス及び消去コマンドシーケンスなどのコマンドシーケンスを生成する。独立ドライブの冗長配列（Redundant Array of Independent Drive、ＲＡＩＤ）モジュール１２８は、ＲＡＩＤパリティの生成及び失敗したデータの回復を管理する。ＲＡＩＤパリティは、メモリデバイス１０４内に書き込まれているデータのための完全性保護の追加のレベルとして使用され得る。いくつかのケースでは、ＲＡＩＤモジュール１２８は、ＥＣＣエンジン１２４の一部分であってもよい。メモリインターフェース１３０は、コマンドシーケンスを不揮発性メモリダイ１０４に提供し、状態情報を不揮発性メモリダイ１０４から受信する。一実施形態では、メモリインターフェース１３０は、トグルモード２００、４００、又は８００インターフェースなどのダブルデータレート（ＤＤＲ）インターフェースであり得る。フラッシュ制御層１３２は、バックエンドモジュール１１０の全体的な動作を制御する。
記憶システム１００はまた、外部電気的インターフェース、外部ＲＡＭ、抵抗器、コンデンサ、又はコントローラ１０２とインターフェースし得る他の構成要素などの他の分離した構成要素１４０を含む。代替の実施形態では、物理層インターフェース１２２、ＲＡＩＤモジュール１２８、メディア管理層１３８、及びバッファ管理／バスコントローラ１１４のうちの１つ以上は、コントローラ１０２内で必要でない任意選択の構成要素である。
図２Ｂは、不揮発性メモリダイ１０４の構成要素をより詳細に示すブロック図である。不揮発性メモリダイ１０４は、周辺回路１４１及び不揮発性メモリ配列１４２を含む。不揮発性メモリ配列１４２は、データを記憶するために使用される不揮発性メモリセルを含む。不揮発性メモリセルは、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＮＡＮＤフラッシュメモリセル、並びに／又は二次元及び／若しくは三次元構成におけるＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性メモリセルであってもよい。不揮発性メモリダイ１０４は、データをキャッシュするデータキャッシュ１５６を更に含む。周辺回路１４１は、状態情報をコントローラ１０２に提供する状態マシン１５２を含む。
再び図２Ａを参照すると、（本明細書ではフラッシュ変換層（Flash Translation Layer、ＦＴＬ）と称される、又はより一般に、メモリがフラッシュでないことがある場合、「メディア管理層」と称される）フラッシュ制御層１３２は、フラッシュエラーを処理し、ホストとインターフェースする。特に、ファームウェア内のアルゴリズムであり得るＦＴＬは、メモリ管理の内部に関与し、ホストからの書き込みをメモリ１０４内への書き込みに変換する。メモリ１０４は、制限された耐久性を有することがあり、複数のページ内にのみ書き込まれ得、及び／又は、メモリ１０４がメモリセルのブロックとして消去されない限り、書き込まれないことがあるため、ＦＴＬが、必要とされることがある。ＦＴＬは、ホストに可視でない可能性がある、メモリ１０４のこれらの潜在的制限を理解する。したがって、ＦＴＬは、ホストからの書き込みをメモリ１０４内への書き込みに変換することを試みる。
ＦＴＬは、（本明細書では、テーブル又はデータ構造と称されることがある）論理から物理アドレス（Logical-to-Physical address、Ｌ２Ｐ）マップ及び割り当てられたキャッシュメモリを含んでもよい。このようにして、ＦＴＬは、ホストからの論理ブロックアドレス（Logical Block Address、「ＬＢＡ」）をメモリ１０４内の物理アドレスに変換する。ＦＴＬは、電力オフ回復（このため、ＦＴＬのデータ構造は、急な電力損失の事象において回復され得る）、及びウェアレベリング（このため、メモリブロックにわたるウェアは、故障のより大きい機会をもたらし得るあるブロックの過剰ウェアを防止するように一様である）などを含むがこれらに限定されない他の特徴を含むことができる。
再び図面を参照すると、図３は、一実施形態のホスト３００及び（本明細書では、デバイスと称されることがある）記憶システム１００のブロック図である。ホホスト３００は、コンピュータ、携帯電話、デジタルカメラ、タブレット、ウェアラブルデバイス、デジタルビデオレコーダ、監視システムなどを含むがこれらに限定されない任意の好適な形態をとることができる。ホスト３００は、プロセッサ３３０を備え、プロセッサ３３０は、記憶システムのメモリ１０４（例えば、不揮発性メモリダイ）内に記憶するために、（例えば、ホストのメモリ３４０（例えば、ＤＲＡＭ）内に最初に記憶された）データを記憶システム１００に送信するように構成されている。ホスト３００及び記憶システム１００は、図３では別個のボックスとして示されているが、記憶システム１００は、ホスト３００内に統合されてもよく、記憶システム１００は、ホスト３００に取り外し可能に接続されてもよく、記憶システム１００及びホスト３００は、ネットワークを介して通信することができることに留意されたい。また、メモリ１０４は、記憶システム１００内に統合されてもよく、又は記憶システム１００に取り外し可能に接続されてもよいことに留意されたい。メモリ１０４は、記憶システム１００内に統合されてもよく、又は記憶システム１００に取り外し可能に接続されてもよいことに留意されたい。
上記のように、ますます多くのデジタルデータがまさに生成されるにつれて、記憶システム内のメモリの記憶容量を増加させる必要がある。記憶容量を増加させる１つの方法は、メモリダイ上の所与の領域当たりの物理メモリセルの数を増加させることによってである（「物理的スケーリング」）。別の方法は、メモリセル内に記憶され得る状態又はレベルの数を増加させることである（「論理スケーリング」）。１メモリセル当たりの情報ビットの全数を増加させるための論理スケーリングのプロセスは、物理的スケーリングとともに行われ得る。
現在のＸ４メモリは、１セル当たり４物理ビットを１６電圧レベルで使用し、エラー訂正コード（ＥＣＣ）パリティのために使用される追加ビットを考慮して４未満の情報ビット／セル（nformation bits/cell）を達成する。しかしながら、情報理論の観点からは、メモリダイの達成可能なウィンドウ対ノイズ比（Ｗ／Ｎ）を考慮すると、４情報ビット／セルと５情報ビット／セルとの間でのより高い論理密度を得ることが可能であり、これは、１セル当たり４超の物理ビットを必要とする。これは、図４に示されている。
論理スケーリングを増加させるための１つのアプローチは、１セル当たり５物理ビット及び３２電圧レベルをＸ５メモリに提供することである。しかしながら、３２レベルでは、プログラミング速度が著しく低減し得、メモリダイへのトラフィックの量が、はるかにより高いことがあり、性能を低減し電力消費を増加させる。より良好なアプローチは、Ｘ４．５を２３電圧レベルで使用することであり得、これは、１セル当たり４．５２物理ビットに達する。しかしながら、プログラムされたデータを２３電圧レベルにマッピングすることは、新しい課題を提示する。
以下の実施形態は、２の累乗以外の数の電圧レベルで、データを隣接する（又は隣接しない）メモリセル内にマッピングするために使用され得る。以下の例は、２の累乗以外の数として２３を使用するが、これは単に例であり、他の２の累乗以外の数が使用されてもよいことを理解されたい。以下でより詳細に考察するように、これらの実施形態は、いずれの物理的エラーについても論理エラーを最小にするＥＣＣ特性を維持しつつマッパー／デマッパーを実装が単純及び容易であるように保つ２の累乗以外の数の状態のためのサポートを可能にする。追加的に、これらの実施形態は、高電圧状態の使用を低減することができる所望の状態シェーピング特性を提供することができ、これは、メモリ１０４内のウェア及びじょう乱（disturb）効果を低減することができる。これらの技術は、コントローラ１０２又はメモリダイ１０４において実行され得る。これらの技術が、メモリダイ１０４において実行される場合、ＣＭＯＳ接合配列（CMOS bonded Array、ＣｂＡ）技術が使用され得る。ＣｂＡ技術では、（ＣＭＯＳ論理と称されることがある）制御ダイは、メモリダイに接合されており、当該メモリダイに記憶されたデータに関連する制御機能を実行し、このため、当該メモリダイに記憶されたデータは、処理又は更新されるためにメインメモリコントローラダイに送られ、次いでメモリダイに再び転送される必要がない。マッピングを実行するためにメモリダイ１０４を使用することは、コントローラメモリダイのトラフィックを（例えば、一実装では、マッピング前の１セル当たり４．５ビットからマッピング後の１セル当たり５ビットの転送に起因して、～１１％）低減することによって、記憶システム１００の性能を著しく改善することができる。
１つの例示的な実施形態では、コントローラ１０２又はメモリダイ１０４は、２の累乗以外の数のレベルを有する二次元マッピング方法を使用して、入力ビットのベクトルのそれぞれを２つの物理メモリセル内にマッピングする。この例で使用されるマップは、最も一般的な物理的エラーによって誘発される論理エラー（すなわち、プログラムされた状態に隣接する状態を読み取る）の量を最小にし、比較的単純な実装を有し、この実装は、電力消費を低減する。
この例で使用されるマップは、直交振幅変調（ＱＡＭ）マップの修正されたバージョンである。図５は、２の累乗の数の電圧レベルをマッピングするために使用され得るＱＡＭマップの例の図である。一実施形態では、ＱＡＭマップは、基本的なより小さいＱＡＭマップの様々な反映及び変換によって、２の累乗以外の数の状態との使用のために修正される。
より具体的には、図６Ａ及び図６Ｂに示すように、一実施形態では、より小さいＱＡＭマップは、ＱＡＭマップの半分をＱＡＭマップの縁に反映させて新しいより大きいコンステレーションを得るように修正される。次いで、外側のシンボルが、除去され、右上隅に移動する。コンステレーションを反映によって増加させることと、コンステレーションを外側のシンボルの折り畳みによって均衡させることとによって２の累乗以外の数マッピングを構築することによって、結果として得られる修正されたＱＡＭマップは、隣接するシンボルの物理的エラーが単一論理（ビット）エラーをもたらす（例えば、ＱＡＭ変調がグレーコードの二次元バージョンである）ことを確実にし、また、物理的エラーがマップ間の境界上に起きたときに、エラーの数の低減を確実にする。図７は、上記の修正によって作成された２３×２３のマッピングテーブルを示す。シンボルのそれぞれは、９ビットを表し、セルのそれぞれは、２３電圧レベルのうちの１つのみにプログラムされる。２４番目の電圧レベルを必要とする、マップからの最終行及び最終列は、右上隅内の未使用のシンボルにマッピングされる。この割り当ては、隣接する状態の物理的エラーからの論理エラーを最小にするように選択され得る。
シンボルの割り当てはまた、状態シェーピングのために使用され得る。すなわち、２９＝５１２入力ベクトルの割り当ては、２３×２３＝５２９シンボルを提供し、これは、状態シェーピングのために使用され得るある程度の自由度（５２９－５１２＝１７シンボルが未使用である）を与える。すなわち、未使用のシンボルを最右上隅内に保つことは、最も高い応力電圧レベルを回避し、メモリ１０４のウェアを低減することと、より高い電圧レベルによって引き起こされるじょう乱効果を低減することとによって、シェーピング利得を達成する。追加的に、ＥＣＣデコーダは、復号化を改善するためのマッピングスキームにおける未使用のシンボルを考慮することによって、追加の符号化利得を達成することができる。更に、代替の高電圧スキームは、じょう乱効果を低減するために有益であり得る。例えば、代替のマッピングは、ワード線内の隣接するセル（例えば、偶数／奇数対のセル）によって、又は隣接するワード線（偶数／奇数ワード線）のために使用され得る。この交互の（alternating）状態シェーピングの例が、図８Ａ及び図８Ｂに示されている。
上記のように、マッピング／デマッピング動作は、コントローラ１０２（図９Ａを参照されたい）又はメモリダイ１０４（図９Ｂを参照されたい）において実行され得る。コントローラ１０４において実装されたときに、５ビット／セルが、セルのそれぞれの電圧レベルを記述するために、メモリダイ１０４に送信され得る。しかしながら、メモリダイ１０４において実装されたときに、コントローラ１０２は、上記の例では４．５ビット／セルのみであるユーザデータ（及びＥＣＣパリティ）のみを送信する必要があり得る。これは、メモリバス上の１０％未満のトラフィックに達し、これは、性能及び電力低減の両方にとって重要である。メモリダイ１０４において実装されたときに、ＣｂＡ技術が使用され得る。
これらの実施形態に関連付けられたいくつかの利点がある。例えば、Ｘ４実装と比較して、これらの実施形態は、論理スケーリングの増加を可能にし、これは、著しいコスト低減を可能にするため、これは重要であり得る。また、現在のＮＡＮＤ技術が、４～５の間の情報ビット／セルのみを可能にする場合、５物理ビット／セルでのＸ５実装を選択するのは、浪費的である。３２電圧レベルは、プログラミング速度を著しく劣化させ、じょう乱効果をはるかにより受けやすく、メモリダイ１０４へのトラフィックを著しく増加させる。また、上記のように、メモリダイ１０４内のマッパー／デマッパーでは、５ビット／セルの代わりに、４．５ビット／セルのみが転送され、これは、トラフィックを～１０％低減するとともに、性能及び電力消費へのトラフィックの関連付けられた影響を低減する。更に、ＮＡＮＤ技術密度がケーリングし続けるため、論理スケーリングを追加することは、非常に重要であり得る。
最後に、上記のように、任意の好適なタイプのメモリが使用され得る。半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、「ＤＲＡＭ」）、スタティックランダムアクセスメモリ（Static Random Access Memory、「ＳＲＡＭ」）デバイスなどの揮発性メモリデバイス、ＲｅＲＡＭ、電気的消去可能プログラム可能読み出し専用メモリ（Electrically Erasable Programmable Read Only Memory、「ＥＥＰＲＯＭ」）、（ＥＥＰＲＯＭのサブセットとも考えられる）フラッシュメモリ、強誘電性ランダムアクセスメモリ（Ferroelectric Random Access Memory、「ＦＲＡＭ」）、及びＭＲＡＭなどの不揮発性メモリデバイス、並びに情報を記憶することが可能である他の半導体素子を含む。これらのタイプのメモリデバイスのそれぞれは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。
メモリデバイスは、受動素子及び／又は能動素子から、任意の組み合わせで形成されてもよい。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これらは、いくつかの実施形態では、抗ヒューズ、相変化材料などの抵抗スイッチング記憶素子、及び任意選択で、ダイオードなどのステアリング素子（steering element）を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、これらは、いくつかの実施形態では、浮遊ゲート、導電性ナノ粒子、又は電荷蓄積誘電材料などの電荷蓄積領域を含む素子を含む。
複数のメモリ素子は、複数のメモリ素子が直列に接続されているように、又は複数のメモリ素子のそれぞれが個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤメモリ配列は、配列がストリングが複数のメモリストリングから構成されているように構成され得、複数のメモリストリングにおいて、ストリングは、単一のビット線を共有しグループとしてアクセスされる複数のメモリ素子から構成されている。代替的に、メモリ素子は、素子のそれぞれが個々にアクセス可能であるように構成され得、例えば、ＮＯＲメモリ配列であるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は、例であり、メモリ素子は、別法で構成されてもよい。
基板内及び／又は基板の上に位置する半導体メモリ素子は、二次元（two Dimensional、２Ｄ）メモリ構造、三次元（three Dimensional、３Ｄ）メモリ構造などのように、二次元又は三次元で配置され得る。
２Ｄメモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置されている。典型的には、２Ｄメモリ構造では、メモリ素子は、メモリ素子を支持する基板の主表面に実質的に平行に延びる平面（例えば、ｘｚ方向平面）に配置されている。基板は、ウェハであってもよく、ウェハの上又はウェハ内に、メモリ素子の層が形成されており、又は基板は、メモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。
メモリ素子は、複数の行及び／又は列などの整列した配列において単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子はそれぞれ、２つ以上の電極、又はビット線及びワード線などの接触線を有し得る。
３Ｄメモリ配列は、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置されており、これによって、三次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｙ方向は、基板の主表面に実質的に垂直であり、ｘ及びｚ方向は、基板の主表面に実質的に平行である）の構造を形成する。
非限定的な例として、３Ｄメモリ構造は、複数の２Ｄメモリデバイスレベルのスタックとして垂直に配置され得る。別の非限定的な例として、３Ｄメモリ配列は、列のそれぞれが複数のメモリ素子を列のそれぞれにおいて有する複数の垂直列（例えば、基板の主表面に実質的に垂直に、すなわちｙ方向に延びる列）として配置され得る。列は、２Ｄ構成、例えば、ｘｚ平面に配置されてもよく、素子が複数の垂直にスタックされたメモリ平面上にあるメモリ素子の３Ｄ配置をもたらす。三次元のメモリ素子の他の構成がまた、３Ｄメモリ配列を構築することができる。
非限定的な例として、３Ｄ ＮＡＮＤメモリ配列では、メモリ素子は、ＮＡＮＤストリングを単一の水平（例えば、ｘｚ）メモリデバイスレベル内に形成するように一緒に結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するように一緒に結合され得る。他の３Ｄ構成が、企図され得、他の３Ｄ構成では、いくつかのＮＡＮＤストリングは、メモリ素子を単一のメモリレベルで含み、他のストリングは、複数のメモリレベルにわたるメモリ素子を含む。３Ｄメモリ配列はまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。
典型的には、モノリシック３Ｄメモリ配列では、１つ以上のメモリデバイスレベルは、単一の基板の上に形成されている。任意選択で、モノリシック３Ｄメモリ配列はまた、１つ以上のメモリ層を少なくとも部分的に単一の基板内に有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック３Ｄ配列では、配列のメモリデバイスレベルのそれぞれを構築する層は、典型的には、配列の下にあるメモリデバイスレベルの層上に形成されている。しかしながら、モノリシック３Ｄメモリ配列の隣接するメモリデバイスレベルの層は、共有されてもよく、又はメモリデバイスレベル間に介在する層を有してもよい。
次いで、同様に、二次元配列は、別個に形成されてもよく、次いで、一緒にパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシックスタックメモリは、メモリレベルを別個の基板上に形成することと、次いで、メモリレベルを互いの上にスタックすることとによって構築され得る。基板は、薄くてもよく、又はスタックの前にメモリデバイスレベルから除去されてもよいが、メモリデバイスレベルは、最初に、別個の基板の上に形成されるため、結果として得られるメモリ配列は、モノリシック３Ｄメモリ配列ではない。更に、複数の２Ｄメモリ配列又は３Ｄメモリ配列（モノリシック又は非モノリシック）は、別個のチップ上に形成されてもよく、次いで、一緒にパッケージ化されてスタックチップメモリデバイスを形成してもよい。
関連付けられた回路は、典型的には、メモリ素子の動作及びメモリ素子との通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミング及び読み出しなどの機能を達成するためにメモリ素子を制御及び駆動するために使用される回路を有し得る。この関連付けられた回路は、メモリ素子と同じ基板上及び／又は別個の基板上にあってもよい。例えば、メモリ読み出し書き込み動作のためのコントローラは、別個のコントローラチップ上及び／又はメモリ素子と同じ基板上に位置し得る。
本発明は、記載されている２Ｄ及び３Ｄの構造に限定されず、本明細書で説明されているように及び当業者によって理解されるように、本発明の精神及び範囲内の全ての関連するメモリ構造を網羅することが、当業者には理解されよう。
上記の詳細な説明は、本発明がとり得る選択された形態の例示として理解され、本発明の定義として理解されないことが意図されている。全ての均等物を含む以下の特許請求の範囲のみが、特許請求されている発明の範囲を定義することが意図されている。最後に、本明細書に記載の実施形態のうちのいずれかの任意の態様は、単独で又は互いと組み合わせて使用され得ることに留意されたい。

Claims (20)

  1. 複数のメモリセルを含むメモリダイであって、前記メモリセルのそれぞれは、２の累乗以外の数の状態を記憶するように構成されている、メモリダイと、
    記憶のためにデータを前記メモリダイに提供するように構成されたコントローラと
    を備える記憶システムであって、
    前記メモリダイは、
    ２の累乗以外のマップを使用して、前記複数のメモリセル内の前記データを記憶する場所を決定し、
    前記マップによって決定されたように、前記データを前記複数のメモリセル内に書き込むように構成されている、記憶システム。
  2. 前記データは、隣接するメモリセル内に書き込まれる、請求項１に記載の記憶システム。
  3. 前記２の累乗以外のマップは、修正された直交振幅変調（ＱＡＭ）マップを含む、請求項１に記載の記憶システム。
  4. 前記ＱＡＭマップは、
    前記ＱＡＭマップの半分を前記ＱＡＭマップの縁に反映させることと、
    外側のシンボルを前記修正されたＱＡＭマップの右上隅に移動させることとによって修正される、請求項３に記載の記憶システム。
  5. 前記ＱＡＭマップは、前記ＱＡＭマップを反映によって増加させることと、外側のシンボルを折り畳むこととによって修正される、請求項３に記載の記憶システム。
  6. 状態シェーピングを前記修正されたＱＡＭマップに実行することを更に含む、請求項３に記載の記憶システム。
  7. 前記決定することは、前記メモリダイに接合された制御ダイによって実行される、請求項１に記載の記憶システム。
  8. 前記２の累乗以外の数は、２３である、請求項１に記載の記憶システム。
  9. 前記メモリダイは、三次元メモリを含む、請求項１に記載の記憶システム。
  10. 複数のメモリセルを含むメモリダイを有する記憶システムにおいて、前記メモリセルのそれぞれは、２の累乗以外の数のレベルを記憶するように構成されており、方法は、
    前記メモリダイ内に記憶される複数のデータビットを受信することと、
    ２の累乗以外のマップを使用して、前記複数のデータビットを前記複数のメモリセルにマッピングすることと、
    前記マッピングに従って、前記複数のデータビットを前記メモリダイ内の前記複数のメモリセル内に記憶することとを含む、方法。
  11. 前記複数のデータビットは、複数の隣接する又は隣接しないメモリセルにマッピングされる、請求項１０に記載の方法。
  12. 前記複数のデータビットは、修正された直交振幅変調（ＱＡＭ）マップを使用してマッピングされる、請求項１０に記載の方法。
  13. 前記ＱＡＭマップは、
    前記ＱＡＭマップの半分を前記ＱＡＭマップの縁に反映させることと、
    外側のシンボルを前記修正されたＱＡＭマップの右上隅に移動させることによって修正される、請求項１２に記載の方法。
  14. 前記ＱＡＭマップは、前記ＱＡＭマップを反映によって増加させることと、外側のシンボルを折り畳むこととによって修正される、請求項１２に記載の方法。
  15. 状態シェーピングを前記修正されたＱＡＭマップに実行することを更に含む、請求項１２に記載の方法。
  16. 前記マッピングすることは、前記記憶システムのコントローラ、前記メモリダイ、又は前記メモリダイに接合された制御ダイのうちの１つによって実行される、請求項１０に記載の方法。
  17. 前記複数のデータビットをデマッピングすることを更に含む、請求項１０に記載の方法。
  18. 前記デマッピングすることは、前記記憶システムのコントローラ、前記メモリダイ、又は前記メモリダイに接合された制御ダイのうちの１つによって実行される、請求項１０に記載の方法。
  19. 前記２の累乗以外の数は、２３である、請求項１０に記載の方法。
  20. 複数のメモリセルを含むメモリダイであって、前記メモリセルのそれぞれは、２の累乗以外の数の状態を記憶するように構成されている、メモリダイと、
    ２の累乗以外のマップを使用して、複数のデータビットを前記複数のメモリセルにマッピングするための手段と
    を備える記憶システム。

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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080979A1 (en) * 2002-10-25 2004-04-29 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
JP2009524152A (ja) * 2006-01-20 2009-06-25 マーベル ワールド トレード リミテッド 符号化及び信号処理機能を有するフラッシュメモリ
JP2009529203A (ja) * 2006-03-06 2009-08-13 ラマト アット テル アビブ ユニバーシティ リミテッド 非全単射写像を使用するマルチビットセルフラッシュメモリ装置
US20130094298A1 (en) * 2009-03-27 2013-04-18 Analog Devices, Inc. Storage devices with soft processing
US20140347924A1 (en) * 2010-07-31 2014-11-27 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
JP2015521439A (ja) * 2012-05-17 2015-07-27 ブリリアント ポインツ, インコーポレイテッドBrilliant Points, Inc. デジタル信号のシステムおよび方法論
US11138065B1 (en) * 2020-05-20 2021-10-05 Western Digital Technologies, Inc. Storage system and method for fast low-density parity check (LDPC) encoding

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7852671B2 (en) * 2008-10-30 2010-12-14 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array
US10910044B2 (en) * 2018-09-28 2021-02-02 Sandisk Technologies Llc State coding for fractional bits-per-cell memory

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080979A1 (en) * 2002-10-25 2004-04-29 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
JP2009524152A (ja) * 2006-01-20 2009-06-25 マーベル ワールド トレード リミテッド 符号化及び信号処理機能を有するフラッシュメモリ
JP2009529203A (ja) * 2006-03-06 2009-08-13 ラマト アット テル アビブ ユニバーシティ リミテッド 非全単射写像を使用するマルチビットセルフラッシュメモリ装置
US20130094298A1 (en) * 2009-03-27 2013-04-18 Analog Devices, Inc. Storage devices with soft processing
US20140347924A1 (en) * 2010-07-31 2014-11-27 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
JP2015521439A (ja) * 2012-05-17 2015-07-27 ブリリアント ポインツ, インコーポレイテッドBrilliant Points, Inc. デジタル信号のシステムおよび方法論
US11138065B1 (en) * 2020-05-20 2021-10-05 Western Digital Technologies, Inc. Storage system and method for fast low-density parity check (LDPC) encoding

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