KR20230068270A - 다중-셀 맵핑을 위한 저장 시스템 및 방법 - Google Patents

다중-셀 맵핑을 위한 저장 시스템 및 방법 Download PDF

Info

Publication number
KR20230068270A
KR20230068270A KR1020220063387A KR20220063387A KR20230068270A KR 20230068270 A KR20230068270 A KR 20230068270A KR 1020220063387 A KR1020220063387 A KR 1020220063387A KR 20220063387 A KR20220063387 A KR 20220063387A KR 20230068270 A KR20230068270 A KR 20230068270A
Authority
KR
South Korea
Prior art keywords
memory
map
storage system
qam
die
Prior art date
Application number
KR1020220063387A
Other languages
English (en)
Inventor
자미르 란
샤론 에란
알로드 아이단
Original Assignee
웨스턴 디지털 테크놀로지스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 웨스턴 디지털 테크놀로지스, 인코포레이티드 filed Critical 웨스턴 디지털 테크놀로지스, 인코포레이티드
Publication of KR20230068270A publication Critical patent/KR20230068270A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0692—Multiconfiguration, e.g. local and global addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1072—Decentralised address translation, e.g. in distributed shared memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)

Abstract

저장 시스템은 2의 거듭제곱이 아닌 수의 상태를 저장할 수 있는 메모리 셀을 갖는 메모리를 갖는다. 메모리에 데이터 비트를 분산하기 위해 맵이 사용된다. 맵은 직교 진폭 변조(QAM) 맵의 수정된 버전일 수 있다. 맵핑은 저장 시스템의 제어기 또는 메모리 다이에 의해 수행될 수 있다. 메모리 다이에서의 맵핑을 수행하는 것은 제어기 및 메모리 다이 사이의 데이터 트래픽을 감소시킬 수 있으며, 이는 성능 및 전력 소비에 대한 개선을 제공할 수 있다.

Description

다중-셀 맵핑을 위한 저장 시스템 및 방법{STORAGE SYSTEM AND METHOD FOR MULTI-CELL MAPPING}
생활 속에서 점점 더 많은 디지털 데이터가 생성됨에 따라, 저장 시스템에서 메모리의 저장 용량을 증가시킬 필요가 있다. 저장 용량을 증가시키는 한 가지 방법은 메모리 다이 상의 주어진 영역당 물리적 메모리 셀의 수를 증가시키는 것이다 ("물리적 스케일링"). 다른 방식은 메모리 셀에 저장될 수 있는 상태 또는 레벨의 수를 증가시키는 것이다 ("논리적 스케일링"). 메모리 셀당 정보 비트의 총 수를 증가시키기 위한 논리적 스케일링의 프로세스는 물리적 스케일링과 함께 수행될 수 있다.
도 1a는 일 실시예의 비휘발성 저장 시스템의 블록도이다.
도 1b는 일 실시예의 저장 모듈을 예시하는 블록도이다.
도 1c는 일 실시예의 계층적 저장 시스템을 예시하는 블록도이다.
도 2a는 일 실시예에 따른, 도 1a에 예시된 비휘발성 저장 시스템의 제어기의 컴포넌트들을 예시하는 블록도이다.
도 2b는 일 실시예에 따른, 도 1a에 예시된 비휘발성 저장 시스템의 컴포넌트들을 예시하는 블록도이다.
도 3은 일 실시예의 호스트 및 저장 시스템의 블록도이다.
도 4는 셀당 비트 및 윈도우 대 노이즈 비의 예를 보여주는 실시예의 예시이다.
도 5는 일 실시예의 직교 진폭 변조(QAM) 맵의 다이어그램이다.
도 6a 및 6b는 2의 거듭제곱이 아닌 맵핑을 위한 QAM 맵을 수정하기 위한 일 실시예의 프로세스의 예시이다.
도 7은 2의 거듭제곱이 아닌 맵핑에 대한 실시예의 수정된 QAM 맵의 다이어그램이다.
도 8a 및 8b는 교번하는 상태 쉐이핑을 위한 실시예의 수정된 QAM 맵의 다이어그램이다.
도 9a는 맵퍼(mapper) 및 디-맵퍼(de-mapper)가 저장 시스템의 제어기에 위치하는 실시예의 블록도이다.
도 9b는 맵퍼 및 디-맵퍼가 저장 시스템의 메모리 다이에 위치되는 실시예의 블록도이다.
다음의 실시예는 일반적으로 저장 시스템 및 다중-셀 맵핑을 위한 방법에 관한 것이다. 일 실시예에서, 메모리 다이 및 저장을 위해 메모리 다이에 데이터를 제공하도록 구성된 제어기를 포함하는 저장 시스템이 제시된다. 메모리 다이는 복수의 메모리 셀을 포함하고, 각각의 메모리 셀은 2의 거듭제곱이 아닌 수의 상태를 저장하도록 구성된다. 메모리 다이는 2의 거듭제곱이 아닌 맵을 사용하여 복수의 메모리 셀에 데이터를 저장할 위치를 결정하고; 맵에 의해 결정된 바와 같이 데이터를 복수의 메모리 셀에 기록하도록 구성된다. 다른 실시예에서, 메모리 다이에 저장될 복수의 데이터 비트를 수신하는 단계; 2의 거듭제곱이 아닌 맵을 사용하여 복수의 데이터 비트를 복수의 메모리 셀에 맵핑하는 단계; 및 맵핑에 따라 메모리 다이의 복수의 메모리 셀에 복수의 데이터 비트를 저장하는 단계를 포함하는 방법을 제공한다. 또 다른 실시예에서, 각각의 메모리 셀이 2의 거듭제곱이 아닌 수의 상태를 저장하도록 구성된 복수의 메모리 셀을 포함하는 메모리 다이, 및 2의 거듭제곱이 아닌 맵을 사용하여 복수의 데이터 비트를 복수의 메모리 셀에 맵핑하기 위한 수단을 포함하는 저장 시스템이 제공된다. 다른 실시예가 제공되고 단독으로 또는 조합하여 사용될 수 있다.
이제 도면들로 돌아가면, 이들 실시예들의 태양들을 구현하는 데 사용하기에 적합한 저장 시스템들이 도 1a 내지 도 1c에 도시되어 있다. 도 1a는 본 명세서에 기술된 주제의 일 실시예에 따른 비휘발성 저장 시스템(100)(때때로 저장 디바이스 또는 단지 디바이스로 본 명세서에 지칭됨)을 예시하는 블록도이다. 도 1a를 참조하면, 비휘발성 저장 시스템(100)은 제어기(102), 및 하나 이상의 비휘발성 메모리 다이(104)로 구성될 수 있는 비휘발성 메모리를 포함한다. 본 명세서에 사용되는 바와 같이, 용어 "다이"는, 단일 반도체 기판 상에 형성되는, 비휘발성 메모리 셀들의 집합, 및 그러한 비휘발성 메모리 셀들의 물리적 동작을 관리하기 위한 연관된 회로부를 지칭한다. 제어기(102)는 호스트 시스템과 인터페이싱하고, 판독, 프로그래밍, 및 소거 동작들을 위한 커맨드 시퀀스들을 비휘발성 메모리 다이(104)로 송신한다.
제어기(102)(이는 비-휘발성 메모리 제어기 (예컨대, 플래시, 저항성 랜덤-액세스 메모리(ReRAM), 상-변화 메모리(PCM), 또는 자기-저항성 랜덤-액세스 메모리(MRAM) 제어기)일 수 있음)는 프로세싱 회로, 마이크로프로세서 또는 프로세서, 및 예를 들어, (마이크로)프로세서, 논리 게이트, 스위치, 애플리케이션 특정 집적 회로(ASIC), 프로그래밍가능한 논리 제어기 및 임베디드 마이크로제어기에 의해 실행가능한 컴퓨터-판독가능한 프로그램 코드 (예컨대, 펌웨어)를 저장하는 컴퓨터-판독가능한 매체의 형태를 취할 수 있다. 제어기(102)는 아래에서 기술되고 흐름도들에 도시된 다양한 기능들을 수행하기 위한 하드웨어 및/또는 펌웨어로 구성될 수 있다. 또한, 제어기 내부에 있는 것으로 도시된 컴포넌트들 중 일부는 또한 제어기 외부에 저장될 수 있고, 다른 컴포넌트들이 사용될 수 있다. 부가적으로, 어구 "동작가능하게 통신 상태에 있는"은, 직접 통신 상태에 있거나, 또는 본 명세서에 도시 또는 기술될 수 있거나 도시 또는 기술되지 않을 수 있는, 하나 이상의 컴포넌트들을 통해 간접적으로(유선 또는 무선) 통신 상태에 있는 것을 의미할 수 있다.
본 명세서에 사용되는 바와 같이, 비휘발성 메모리 제어기는, 비휘발성 메모리에 저장된 데이터를 관리하고 컴퓨터 또는 전자 디바이스와 같은 호스트와 통신하는 디바이스이다. 비휘발성 메모리 제어기는 본 명세서에서 기술되는 특정 기능에 더하여 다양한 기능을 가질 수 있다. 예를 들어, 비휘발성 메모리 제어기는 메모리가 적절하게 동작하고 있음을 보장하도록, 불량한 비휘발성 메모리 셀들을 맵핑 아웃(mapping out)하도록, 그리고 향후의 결함(failed) 셀들을 대체하기 위한 여분의 셀들을 할당하도록 비휘발성 메모리를 포맷화할 수 있다. 여분의 셀들의 일부는, 비휘발성 메모리 제어기를 동작시키고 다른 특징들을 구현하기 위해 펌웨어를 보유하는 데 사용될 수 있다. 동작 시, 호스트가 비휘발성 메모리로부터 데이터를 판독하거나 그에 데이터를 기록할 필요가 있는 경우, 이는 비휘발성 메모리 제어기와 통신할 수 있다. 호스트가, 데이터가 판독/기록될 로직 어드레스를 제공하는 경우, 비휘발성 메모리 제어기는 호스트로부터 수신된 로직 어드레스를 비휘발성 메모리 내의 물리적 어드레스로 변환할 수 있다. (대안으로, 호스트는 물리적 어드레스를 제공할 수 있다). 비-휘발성 메모리 제어기는 또한 다양한 메모리 관리 기능, 예컨대, 비제한적으로 웨어 레벨링 (반복적으로 기록될 메모리 셀의 특이적 블록이 마모되는 것을 회피하도록 기록을 분산시킴) 및 가비지 수집 (블록이 풀(full)이 된 후에, 유효한 데이터 페이지만 새로운 블록으로 이동시켜, 전체 블록이 소거 및 재사용될 수 있음)을 수행할 수 있다. 또한, 청구범위에 언급된 "수단"에 대한 구조는, 예를 들어 제어기가 언급된 기능들을 수행하도록 동작하게 하기에 적합한 바와 같이 프로그래밍되거나 제조된, 본 명세서에 기술된 제어기의 구조들의 일부 또는 전부를 포함할 수 있다.
비-휘발성 메모리 다이(104)는 ReRAM, MRAM, PCM, NAND 플래시 메모리 셀 및/또는 NOR 플래시 메모리 셀을 포함하는, 임의의 적합한 비-휘발성 저장 매체를 포함할 수 있다. 메모리 셀들은 솔리드 스테이트(예컨대, 플래시) 메모리 셀들의 형태를 취할 수 있고, 1회 프로그램가능, 수회 프로그램가능, 또는 여러 번 프로그램가능할 수 있다. 메모리 셀은 또한 단일-레벨 셀(SLC), 다중-레벨 셀(MLC), 삼중-레벨 셀(TLC), 쿼드-레벨 셀(QLC)이거나, 현재 알려져 있거나 나중에 개발될 다른 메모리 셀 레벨 기술을 사용할 수 있다. 또한, 메모리 셀들은 2차원 또는 3차원 방식으로 제조될 수 있다.
제어기(102) 및 비-휘발성 메모리 다이(104) 사이의 인터페이스는 임의의 적합한 플래시 인터페이스, 예컨대, 토글 모드(200, 400 또는 800)일 수 있다. 일 실시예에서, 저장 시스템(100)은 카드-기반 시스템, 예컨대, 보안 디지털(SD) 또는 마이크로 보안 디지털(마이크로-SD) 카드 (또는 USB, SSD 등)일 수 있다. 대안의 실시예에서, 저장 시스템(100)은 임베디드 저장 시스템의 일부일 수 있다.
도 1a에 예시된 예에서, 비휘발성 저장 시스템(100)(때때로 저장 모듈로서 본 명세서에 지칭됨)은 제어기(102)와 비휘발성 메모리 다이(104) 사이에 단일 채널을 포함하지만, 본 명세서에서 기술되는 주제는 단일 메모리 채널을 갖는 것으로 제한되지 않는다. 예를 들어, 일부 저장 시스템 아키텍처들(예컨대, 도 1b 및 도 1c에 도시된 것들)에서, 2개, 4개, 8개 또는 그 이상의 메모리 채널들이, 제어기 용량들에 따라 제어기와 메모리 디바이스 사이에 존재할 수 있다. 도면들에 단일 채널이 도시되어 있더라도, 본 명세서에서 설명된 임의의 실시예들에는, 제어기와 메모리 다이 사이에 하나 초과의 채널이 존재할 수 있다.
도 1b는 복수의 비휘발성 저장 시스템들(100)을 포함하는 저장 모듈(200)을 예시한다. 그와 같이, 저장 모듈(200)은, 호스트와 그리고 복수의 비휘발성 저장 시스템들(100)을 포함하는 저장 시스템(204)과 인터페이싱하는 저장소 제어기(202)를 포함할 수 있다. 저장소 제어기(202)와 비휘발성 저장 시스템들(100) 사이의 인터페이스는 SATA(serial advanced technology attachment), PCIe(peripheral component interconnect express) 인터페이스, 또는 DDR(double-data-rate) 인터페이스와 같은, 버스 인터페이스일 수 있다. 일 실시예에서, 저장 모듈(200)은 서버 PC 또는 휴대용 컴퓨팅 디바이스, 예컨대, 랩톱 컴퓨터 및 태블릿 컴퓨터에서 발견되는 것과 같은 솔리드 스테이트 드라이브(SSD) 또는 비-휘발성 듀얼 인-라인 메모리 모듈(NVDIMM)일 수 있다.
도 1c는 계층적 저장 시스템을 예시하는 블록도이다. 계층적 저장 시스템(250)은 복수의 저장소 제어기들(202)을 포함하고, 이들의 각각은 각자의 저장 시스템(204)을 제어한다. 호스트 시스템들(252)은 버스 인터페이스를 통해 저장 시스템 내의 메모리들에 액세스할 수 있다. 일 실시예에서, 버스 인터페이스는 NVMe(Non-Volatile Memory Express) 또는 FCoE(fiber channel over Ethernet) 인터페이스일 수 있다. 일 실시예에서, 도 1c에 예시된 시스템은 데이터 센터 또는 대용량 저장이 필요한 다른 위치에서 발견되는 것과 같은, 다수의 호스트 컴퓨터들에 의해 액세스가능한 랙 장착가능 대용량 저장 시스템일 수 있다.
도 2a는 제어기(102)의 컴포넌트들을 더 상세히 예시하는 블록도이다. 제어기(102)는 호스트와 인터페이싱하는 프론트엔드 모듈(front end module)(108), 하나 이상의 비휘발성 메모리 다이(104)와 인터페이싱하는 백엔드 모듈(back end module)(110), 및 이제 상세히 설명될 기능들을 수행하는 다양한 다른 모듈들을 포함한다. 모듈은, 예를 들어 다른 컴포넌트들, 관련된 기능들 중 특정 기능을 통상 수행하는 (마이크로)프로세서 또는 프로세싱 회로부에 의해 실행가능한 프로그램 코드(예컨대, 소프트웨어 또는 펌웨어)의 일부, 또는 더 큰 시스템과 인터페이싱하는 자립형 하드웨어 또는 소프트웨어 컴포넌트와 함께 사용하기 위해 설계된 패키징된 기능적 하드웨어 유닛의 형태를 취할 수 있다. 제어기(102)는 때때로 본 명세서에서 NAND 제어기 또는 플래시 제어기로 지칭될 수 있지만, 제어기(102)가 임의의 적합한 메모리 기술과 함께 사용될 수 있다는 것이 이해되어야 하며, 이들 중 일부의 예가 아래에 제공되어 있다.
제어기(102)의 모듈들을 다시 참조하면, 버퍼 관리자/버스 제어기(114)는 RAM(random access memory)(116) 내의 버퍼들을 관리하고 제어기(102)의 내부 버스 중재를 제어한다. ROM(Read Only Memory)(118)은 시스템 부트 코드를 저장한다. 제어기(102)와 분리되어 위치된 것으로 도 2a에 예시되어 있지만, 다른 실시예들에서, RAM(116) 및 ROM(118) 중 하나 또는 둘 모두는 제어기 내에 위치될 수 있다. 또 다른 실시예들에서, RAM 및 ROM의 부분들은 제어기(102) 내부와 제어기 외부 둘 모두에 위치될 수 있다.
프론트엔드 모듈(108)은 호스트 또는 다음 레벨의 저장소 제어기와의 전기적 인터페이스를 제공하는 호스트 인터페이스(120) 및 물리 계층 인터페이스(physical layer interface, PHY)(122)를 포함한다. 호스트 인터페이스(120)의 타입의 선택은 사용되고 있는 메모리의 타입에 의존할 수 있다. 호스트 인터페이스들(120)의 예들은 SATA, SATA 익스프레스, SAS(serially attached small computer system interface), 파이버 채널(Fibre Channel), USB(universal serial bus), PCIe 및 NVMe를 포함하지만, 이들로 제한되지 않는다. 호스트 인터페이스(120)는, 전형적으로, 데이터, 제어 신호 및 타이밍 신호에 대한 전달을 용이하게 한다.
백엔드 모듈(110)은 호스트로부터 수신된 데이터 바이트를 인코딩하고 비-휘발성 메모리로부터 판독된 데이터 바이트를 디코딩 및 오류 보정하는 오류 보정 코드(ECC) 엔진(124)을 포함한다. 커맨드 시퀀서(command sequencer)(126)는 비휘발성 메모리 다이(104)로 송신될 커맨드 시퀀스들, 예컨대, 프로그래밍 및 소거 커맨드 시퀀스들을 생성한다. RAID(Redundant Array of Independent Drives) 모듈(128)은 RAID 패리티(parity)의 생성 및 결함 데이터의 복구를 관리한다. RAID 패리티는 메모리 디바이스(104)에 기록되는 데이터에 대한 무결성 보호(integrity protection)의 추가 레벨로서 사용될 수 있다. 일부 경우들에서, RAID 모듈(128)은 ECC 엔진(124)의 일부일 수 있다. 메모리 인터페이스(130)는 비휘발성 메모리 다이(104)에 커맨드 시퀀스들을 제공하고, 비휘발성 메모리 다이(104)로부터 상태 정보를 수신한다. 일 실시예에서, 메모리 인터페이스(130)는 토글 모드 200, 400, 또는 800 인터페이스와 같은 DDR 인터페이스일 수 있다. 플래시 제어 계층(132)은 백엔드 모듈(110)의 전체 동작을 제어한다.
저장 시스템(100)은, 또한, 제어기(102)와 인터페이싱할 수 있는 외부 전기적 인터페이스들, 외부 RAM, 저항기들, 커패시터들, 또는 다른 컴포넌트들과 같은 다른 개별 컴포넌트들(140)을 포함한다. 대안적인 실시예에서, 물리 계층 인터페이스(122), RAID 모듈(128), 매체 관리 계층(138) 및 버퍼 관리/버스 제어기(114) 중 하나 이상은 제어기(102)에서 필수가 아닌 선택적인 컴포넌트이다.
도 2b는 비휘발성 메모리 다이(104)의 컴포넌트들을 더 상세히 예시하는 블록도이다. 비휘발성 메모리 다이(104)는 주변 회로부(141) 및 비휘발성 메모리 어레이(142)를 포함한다. 비휘발성 메모리 어레이(142)는 데이터를 저장하는 데 사용되는 비휘발성 메모리 셀들을 포함한다. 비휘발성 메모리 셀들은, ReRAM, MRAM, PCM, NAND 플래시 메모리 셀들 및/또는 NOR 플래시 메모리 셀들을 2차원 및/또는 3차원 구성으로 포함하는, 임의의 적합한 비휘발성 메모리 셀들일 수 있다. 비휘발성 메모리 다이(104)는 데이터를 캐싱하는 데이터 캐시(156)를 추가로 포함한다. 주변 회로부(141)는 제어기(102)에 상태 정보를 제공하는 상태 기계(152)를 포함한다.
다시 도 2a로 돌아가면, 플래시 제어 계층(132)(이는 본 명세서에서 FTL(flash translation layer), 또는 더 대체적으로, 메모리가 플래시가 아닐 수 있을 때 "매체 관리 계층"으로 지칭될 것임)은 플래시 에러들을 다루고 호스트와 인터페이싱한다. 특히, 펌웨어 내의 알고리즘일 수 있는 FTL은 메모리 관리의 내부(internals)를 담당하고, 호스트로부터의 기록을 메모리(104)로의 기록으로 변환한다. FTL은, 메모리(104)가 제한된 내구성을 가질 수 있고/있거나, 다수의 페이지에만 기록될 수 있고/있거나, 그것이 메모리 셀의 블록으로서 소거되지 않는 한 기록되지 않을 수 있기 때문에 필요할 수 있다. FTL은 호스트에 대해 가시적이지 않을 수 있는 메모리(104)의 이러한 잠재적인 제한들을 이해한다. 따라서, FTL은 호스트로부터의 기록들을 메모리(104)로의 기록들로 변환하는 것을 시도한다.
FTL은 논리적-물리적 어드레스(logical-to-physical address, L2P) 맵(때때로 본 명세서에서 테이블 또는 데이터 구조로 지칭됨) 및 할당된 캐시 메모리를 포함할 수 있다. 이러한 방식으로, FTL은 호스트로부터의 논리 블록 어드레스들(logical block addresses, "LBAs")을 메모리(104) 내의 물리적 어드레스들로 변환한다. FTL은 다른 특징들, 예컨대 전력-오프 복구(갑작스러운 전력 손실의 경우에 FTL의 데이터 구조들이 복구될 수 있도록 함) 및 웨어 레벨링(메모리 블록들에 걸친 웨어가 심지어, 더 큰 고장 가능성을 야기할 과도한 웨어로부터 소정 블록들을 방지하도록 함)을 포함할 수 있지만, 이로 제한되지 않는다.
다시 도면들을 참조하면, 도 3은 일 실시예의 호스트(300) 및 저장 시스템(때때로 본 명세서에서 디바이스로 지칭됨)(100)의 블록도이다. 호스트(300)는 비제한적으로 컴퓨터, 모바일 폰, 디지털 카메라, 태블릿, 웨어러블 디바이스, 디지털 비디오 레코더, 감시 시스템 등을 포함하는 임의의 적합한 형태를 취할 수 있다. 호스트(300)는 저장 시스템의 메모리(104)(예컨대, 비-휘발성 메모리 다이)에 저장하기 위해 (예컨대, 초기에 호스트의 메모리(340)(예컨대, DRAM)에 저장된) 데이터를 저장 시스템(100)으로 전송하도록 구성된 프로세서(330)를 포함한다. 호스트(300) 및 저장 시스템(100)은 도 3에서 별개의 박스로 도시되어 있지만, 저장 시스템(100)은 호스트(300)에 통합될 수 있고, 저장 시스템(100)은 호스트(300)에 제거가능하게 연결될 수 있고, 저장 시스템(100) 및 호스트(300)는 네트워크를 통해 통신할 수 있다는 것에 유의해야 한다. 또한, 메모리(104)는 저장 시스템(100)에 통합되거나 저장 시스템(100)에 제거가능하게 연결될 수 있다는 점에 유의해야 한다.
위에 논의된 바와 같이, 생활 속에서 점점 더 많은 디지털 데이터가 생성됨에 따라, 저장 시스템에서 메모리의 저장 용량을 증가시킬 필요가 있다. 저장 용량을 증가시키는 한 가지 방법은 메모리 다이 상의 주어진 영역당 물리적 메모리 셀의 수를 증가시키는 것이다 ("물리적 스케일링"). 다른 방식은 메모리 셀에 저장될 수 있는 상태 또는 레벨의 수를 증가시키는 것이다 ("논리적 스케일링"). 메모리 셀당 정보 비트의 총 수를 증가시키기 위한 논리적 스케일링의 프로세스는 물리적 스케일링과 함께 수행될 수 있다.
현재 X4 메모리는 16개의 전압 레벨로 셀당 4 물리적 비트를 사용하고, 오류 보정 코드(ECC) 패리티에 사용되는 추가적인 비트를 고려하여 4 미만의 정보 비트/셀을 달성한다. 그러나, 정보 이론의 관점으로부터, 메모리 다이의 달성가능한 윈도우 대 노이즈 비(W/N) 가 주어지면, 4 내지 5 정보 비트/셀의 더 높은 논리 밀도를 얻는 것이 가능하며, 이는 셀당 4 초과의 물리적 비트가 필요할 것이다. 이는 도 4에 도시되어 있다.
논리 스케일링을 증가시키기 위한 하나의 접근법은 셀당 5 물리적 비트 및 32개의 전압 레벨을 갖는 X5 메모리를 제공하는 것이다. 그러나, 32개의 레벨을 이용하여, 프로그래밍 속도는 유의하게 감소될 수 있고, 메모리 다이로의 트래픽의 양은 훨씬 더 높을 수 있어, 성능을 감소시키고 전력 소비를 증가시킬 수 있다. 더 나은 접근법은 23개의 전압 레벨을 갖는 X4.5를 사용하는 것일 수 있으며, 이는 셀당 4.52 물리적 비트에 해당한다. 그러나, 프로그래밍된 데이터를 23개의 전압 레벨로 맵핑하는 것은 새로운 도전을 나타낸다.
다음의 실시예는 데이터를 2의 거듭제곱이 아닌 수의 전압 레벨을 갖는 인접한 (또는 비-인접한) 메모리 셀에 맵핑하는 데 사용될 수 있다. 다음 예에서는 2의 거듭제곱이 아닌 수로서 23을 사용하지만, 이는 단지 예일 뿐이며, 다른 2의 거듭제곱이 아닌 수가 사용될 수 있음을 이해해야 한다. 아래에 더 상세히 논의되는 바와 같이, 이러한 실시예는 임의의 물리적 오류에 대한 논리적 오류를 최소화하는 ECC 특성을 또한 유지하면서 맵퍼/디-맵퍼를 간단하고 구현하기 쉽게 유지하는 2의 거듭제곱이 아닌 수의 상태에 대한 지지를 가능하게 한다. 추가적으로, 이러한 실시예는 고-전압 상태의 사용을 감소시킬 수 있는 원하는 상태-쉐이핑 특성을 제공할 수 있으며, 이는 메모리(104)에서의 마모 및 교란 효과를 감소시킬 수 있다. 이러한 기술은 제어기(102)에서 또는 메모리 다이(104)에서 수행될 수 있다. 메모리 다이(104)에서 이들이 수행될 때, CMOS 본딩된 어레이 (CbA) 기술이 사용될 수 있다. CbA 기술에서, 때때로 CMOS 논리로서 지칭되는 제어 다이는 메모리 다이에 본딩되고, 해당 메모리 다이에 저장된 데이터와 관련된 제어 기능을 수행하여, 해당 메모리 다이에 저장된 데이터가 조작 또는 업데이트를 위해 주 메모리 제어기 다이를 통과한 다음, 메모리 다이로 다시 전달될 필요가 없게 한다. 맵핑을 수행하기 위해 메모리 다이(104)를 사용하는 것은 제어기-메모리 다이 트래픽을 (예컨대, 일 구현예에서, 맵핑 후 셀당 5 비트로 맵핑하기 전에 셀당 4.5 비트를 전달하는 것으로 인해 대략 11% 만큼) 감소시킴으로써 저장 시스템(100)의 성능을 유의하게 개선시킬 수 있다.
하나의 예시적인 실시예에서, 제어기(102) 또는 메모리 다이(104)는 입력 비트의 각각의 벡터를 2의 거듭제곱이 아닌 수의 레벨을 갖는 2-차원 맵핑 방법을 사용하여 2개의 물리적 메모리 셀에 맵핑한다. 이 예에서 사용되는 맵은 가장 일반적인 물리적 오류 (즉, 프로그래밍된 것과 인접한 상태를 판독함)에 의해 유도된 논리적 오류의 양을 최소화하고 전력 소비를 감소시키는 비교적 간단한 구현예를 갖는다.
이 예에서 사용된 맵은 직교 진폭 변조(QAM) 맵의 수정된 버전이다. 도 5는 2의 거듭제곱 수의 전압 레벨을 맵핑하기 위해 사용될 수 있는 QAM 맵 예의 예시이다. 일 실시예에서, QAM 맵은 기본, 더 작은 QAM 맵의 다양한 반사 및 변환에 의해 2의 거듭제곱이 아닌 수의 상태와 함께 사용하기 위해 수정된다.
보다 구체적으로, 도 6a 및 6b에 도시된 바와 같이, 일 실시예에서, 더 작은 QAM 맵은 새로운 더 큰 콘스텔레이션을 얻기 위해 이의 에지 상에서 절반을 반사하도록 수정된다. 이어서, 외부 심볼은 제거되고 상부 우측 코너로 이동된다. 반사에 의해 콘스텔레이션을 증가시키고 외부 심볼을 폴딩함으로써 콘스텔레이션을 밸런싱함으로써 2의 거듭제곱이 아닌 맵핑을 구축함으로써, 생성된 수정된 QAM 맵은 인접한 심볼의 물리적 오류가 단일 논리적 (비트) 오류를 초래하는 것을 보장하고 (예컨대, QAM 변조는 그레이 코드의 2-차원 버전임), 또한 물리적 오류가 맵 사이의 경계에서 발생할 때 감소된 수의 오류를 보장한다. 도 7은 위에 기재된 수정에 의해 생성된 23×23 맵핑 표를 도시한다. 각각의 심볼은 9 비트를 나타내는 반면, 각각의 셀은 23개의 전압 레벨 중 하나로만 프로그래밍된다. 24번째 전압 레벨이 필요한 맵으로부터의 마지막 행 및 열은 상부 우측 코너의 미사용 심볼에 맵핑된다. 이러한 할당은 인접한-상태 물리적 오류로부터 논리적 오류를 최소화하도록 선택될 수 있다.
심볼의 할당은 또한 상태 쉐이핑에 사용될 수 있다. 즉, 29 = 512 입력 벡터의 할당은 23 x 23 = 529 심볼을 제공하며, 이는 상태 쉐이핑에 사용될 수 있는 일부 자유도 (529-512 = 17 심볼은 미사용됨)를 부여한다. 즉, 가장-상부-우측 코너에서 미사용 심볼을 유지하는 것은 최고-응력 전압 레벨을 회피하고, 메모리(104)의 마모를 감소시킴으로써 및 더 높은 전압 레벨에 의해 유발되는 교란 효과를 감소시킴으로써 쉐이핑 이득을 달성한다. 또한, ECC 디코더는 디코딩을 개선하기 위해 맵핑 방식에서 미사용 심볼을 고려함으로써 추가적인 코딩 이득을 달성할 수 있다. 추가로, 대안적인 고전압 방식은 교란 효과를 감소시키는 데 유리할 수 있다. 예를 들어, 대안적인 맵핑은 워드라인의 인접한 셀 (예컨대, 셀의 짝수/홀수 쌍) 또는 인접한 워드라인 (짝수/홀수 워드라인)에 사용될 수 있다. 이러한 교번 상태 쉐이핑의 예는 도 8a 및 도 8b에 도시되어 있다.
위에 언급된 바와 같이, 맵핑/디-맵핑 동작은 제어기(102)(도 9a 참고) 또는 메모리 다이(104)(도 9b 참고)에서 수행될 수 있다. 제어기(104)에서 구현될 때, 각각의 셀의 전압 레벨을 설명하기 위해 5 비트/셀이 메모리 다이(104)에 전송될 수 있다. 그러나, 메모리 다이(104)에서 구현될 때, 제어기(102)는 위의 예에서, 단지 4.5 비트/셀인 사용자 데이터 (및 ECC 패리티)만을 전송할 필요가 있을 수 있다. 이는 메모리 버스에 대한 트래픽의 10% 미만에 이르며, 성능 및 전력 감소 둘 모두에 대해 유의하다. 메모리 다이(104)에서 구현될 때, CbA 기술이 사용될 수 있다.
이들 실시예들과 연관된 여러 이점들이 있다. 예를 들어, X4 구현예와 비교하여, 이러한 실시예는 증가된 논리적 스케일링을 허용하며, 이는 유의한 비용 절감을 허용할 수 있기 때문에 중요할 수 있다. 또한, 현재 NAND 기술은 4 내지 5 정보 비트/셀만을 허용하는 경우, 5 물리적 비트/셀이 있는 X5 구현예로 진행하는 것은 낭비이다. 32 전압 레벨은 프로그래밍 속도를 유의하게 저하시킬 것이고, 교란 효과에 훨씬 더 민감하고, 메모리 다이(104)의 트래픽을 상당히 증가시킨다. 또한, 위에 언급한 바와 같이, 메모리 다이(104)의 맵퍼/디-맵퍼를 이용하여, 5 비트/셀 대신에 4.5 비트/셀만 전달되며, 이는 성능 및 전력 소비에 대한 연관된 영향으로 트래픽을 대략 10% 만큼 감소시킨다. 또한, NAND 기술 밀도가 계속 확장됨에 따라, 논리적 확장을 추가하는 것이 매우 중요할 수 있다.
마지막으로, 앞서 언급된 바와 같이, 임의의 적합한 유형의 메모리가 사용될 수 있다. 반도체 메모리 디바이스는 휘발성 메모리 디바이스, 예컨대, 동적 랜덤 액세스 메모리("DRAM") 또는 정적 랜덤 액세스 메모리("SRAM") 디바이스, 비-휘발성 메모리 디바이스, 예컨대, ReRAM, 전기적으로 지울 수 있는 프로그래밍가능한 판독 전용 메모리 ("EEPROM"), 플래시 메모리 (EEPROM의 세브세트로 간주될 수도 있음), 강유전체 랜덤 액세스 메모리 ("FRAM"), 및 MRAM 및 정보를 저장할 수 있는 기타 반도체 요소를 포함한다. 메모리 디바이스의 각각의 유형은 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합들로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이는 일부 실시예들에서, 안티-퓨즈(anti-fuse), 상변화 재료 등과 같은 저항성 스위칭 저장 요소, 및 선택적으로, 다이오드 등과 같은 스티어링 요소(steering element)를 포함한다. 또한, 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이는 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 연결되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 연결된 메모리 요소들을 포함한다. NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 스트링은, 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예를 들어, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 및/또는 기판 위에 위치된 반도체 메모리 요소는 2차원 (2D) 메모리 구조물 또는 3차원 (3D) 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다.
2D 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2D 메모리 구조물에서, 메모리 요소는 메모리 요소를 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면 (예컨대, x-z 방향 평면)으로 배열된다. 기판은 메모리 요소의 계층이 위에 또는 안에 형성되는 웨이퍼일 수 있거나, 이는 메모리 요소가 형성된 이후 메모리 요소에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은, 복수의 행들 및/또는 열들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 규칙적이지 않은(non-regular) 또는 직교하지 않는(non-orthogonal) 구성들로 배열될 수 있다. 메모리 요소들은 각각, 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 콘택트 라인들을 가질 수 있다.
3D 메모리 어레이는 메모리 요소가 다수의 평면 또는 다수의 메모리 디바이스 레벨을 차지하도록 배열되고, 이에 의해 구조물을 3차원으로 (즉, x, y 및 z 방향으로, 여기서, y 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 z 방향은 기판의 주 표면에 실질적으로 평행함) 형성한다.
비제한적인 예로서, 3D 메모리 구조물은 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비-제한적인 예로서, 3D 메모리 어레이는 각각의 열이 각각의 열에서의 다수의 메모리 요소를 갖는 다수의 수직 열 (예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 열)로서 배열될 수 있다. 열은 2D 구성으로, 예컨대, x-y 평면으로 배열될 수 있어, 요소가 다수의 수직 적층된 메모리 평면 상에 있는, 메모리 요소의 3D 배열을 초래할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.
비-제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소는 함께 커플링되어, 단일 수평 (예컨대, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 횡단하는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통하여 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.
또 한편으로는, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 맨 위에 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 또한, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.
연관된 회로부가 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 전형적으로 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 본 발명이 설명된 2D 및 3D 구조에 제한되지 않고 본원에 설명되고 당업자에 의해 이해되는 바와 같은 본 발명의 사상 및 범주 내의 모든 관련 메모리 구조를 포괄한다는 것을 인식할 것이다.
전술한 상세한 설명은 본 발명의 한정으로서가 아니라 본 발명이 취할 수 있는 선택된 형태들의 예시로서 이해되어야 하는 것으로 의도된다. 청구된 발명의 범주를 정의하도록 의도되는 것은 모든 등가물을 포함하는 다음의 청구범위뿐이다. 마지막으로, 본 명세서에 기술된 실시예들 중 임의의 것의 임의의 태양이 단독으로 또는 서로 조합하여 사용될 수 있다는 것에 유의하여야 한다.

Claims (20)

  1. 저장 시스템으로서,
    각각의 메모리 셀이 2의 거듭제곱이 아닌 수의 상태를 저장하도록 구성된 복수의 메모리 셀을 포함하는 메모리 다이; 및
    저장을 위해 상기 메모리 다이에 데이터를 제공하도록 구성된 제어기를 포함하되;
    여기서 상기 메모리 다이는,
    2의 거듭제곱이 아닌 맵을 사용하여 상기 복수의 메모리 셀에 상기 데이터를 저장하는 곳을 결정하고;
    상기 맵에 의해 결정된 바와 같이 상기 복수의 메모리 셀에 상기 데이터를 기록하게 하도록 구성되는, 저장 시스템.
  2. 제1항에 있어서, 상기 데이터가 인접한 메모리 셀에 기록되는, 저장 시스템.
  3. 제1항에 있어서, 상기 2의 거듭제곱이 아닌 맵이 수정된 직교 진폭 변조(QAM) 맵을 포함하는, 저장 시스템.
  4. 제3항에 있어서, 상기 QAM 맵이,
    에지 상에서 상기 QAM 맵의 반을 반사시키고;
    상기 수정된 QAM 맵의 상부 우측 코너로 외부 심볼을 이동시킴으로써 수정되는, 저장 시스템.
  5. 제3항에 있어서, 상기 QAM 맵이 반사에 의해 상기 QAM 맵을 증가시키고 외부 심볼들을 폴딩함으로써 수정되는, 저장 시스템.
  6. 제3항에 있어서, 상기 수정된 QAM 맵에 대한 상태 쉐이핑을 수행하는 것을 추가로 포함하는, 저장 시스템.
  7. 제1항에 있어서, 상기 결정하는 것이 상기 메모리 다이에 본딩된 제어 다이에 의해 수행되는, 저장 시스템.
  8. 제1항에 있어서, 상기 2의 거듭제곱이 아닌 수가 23인, 저장 시스템.
  9. 제1항에 있어서, 상기 메모리 다이가 3-차원 메모리를 포함하는, 저장 시스템.
  10. 각각의 메모리 셀이 2의 거듭제곱이 아닌 수의 레벨을 저장하도록 구성된 복수의 메모리 셀을 포함하는 메모리 다이를 갖는 저장 시스템에서, 방법은,
    상기 메모리 다이에 저장될 복수의 데이터 비트를 수신하는 단계;
    2의 거듭제곱이 아닌 맵을 사용하여 상기 복수의 데이터 비트를 상기 복수의 메모리 셀에 맵핑하는 단계; 및
    상기 맵핑에 따라 상기 메모리 다이의 상기 복수의 메모리 셀에 상기 복수의 데이터 비트를 저장하는 단계를 포함하는 것인, 방법.
  11. 제10항에 있어서, 상기 복수의 데이터 비트가 복수의 인접한 또는 비-인접한 메모리 셀에 맵핑되는 것인, 방법.
  12. 제10항에 있어서, 상기 복수의 데이터 비트가 수정된 직교 진폭 변조(QAM) 맵을 사용하여 맵핑되는 것인, 방법.
  13. 제12항에 있어서, 상기 QAM 맵이,
    에지 상에서 상기 QAM 맵의 반을 반사시키고;
    상기 수정된 QAM 맵의 상부 우측 코너로 외부 심볼을 이동시킴으로써 수정되는 것인, 방법.
  14. 제12항에 있어서, 상기 QAM 맵이 반사에 의해 상기 QAM 맵을 증가시키고 외부 심볼들을 폴딩함으로써 수정되는 것인, 방법.
  15. 제12항에 있어서, 상기 수정된 QAM 맵에 대한 상태 쉐이핑을 수행하는 단계를 추가로 포함하는 것인, 방법.
  16. 제10항에 있어서, 상기 맵핑이 상기 저장 시스템의 제어기, 상기 메모리 다이, 또는 상기 메모리 다이에 본딩된 제어 다이 중 하나에 의해 수행되는 것인, 방법.
  17. 제10항에 있어서, 상기 복수의 데이터 비트를 디-맵핑하는 단계를 추가로 포함하는 것인, 방법.
  18. 제10항에 있어서, 상기 디-맵핑이 상기 저장 시스템의 제어기, 상기 메모리 다이, 또는 상기 메모리 다이에 본딩된 제어 다이 중 하나에 의해 수행되는 것인, 방법.
  19. 제10항에 있어서, 상기 2의 거듭제곱이 아닌 수가 23인 것인, 방법.
  20. 저장 시스템으로서,
    각각의 메모리 셀이 2의 거듭제곱이 아닌 수의 상태를 저장하도록 구성된 복수의 메모리 셀을 포함하는 메모리 다이; 및
    2의 거듭제곱이 아닌 맵을 사용하여 복수의 데이터 비트를 상기 복수의 메모리 셀에 맵핑하기 위한 수단을 포함하는, 저장 시스템.
KR1020220063387A 2021-11-10 2022-05-24 다중-셀 맵핑을 위한 저장 시스템 및 방법 KR20230068270A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/523,124 2021-11-10
US17/523,124 US11822820B2 (en) 2021-11-10 2021-11-10 Storage system and method for multi-cell mapping

Publications (1)

Publication Number Publication Date
KR20230068270A true KR20230068270A (ko) 2023-05-17

Family

ID=86229390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220063387A KR20230068270A (ko) 2021-11-10 2022-05-24 다중-셀 맵핑을 위한 저장 시스템 및 방법

Country Status (4)

Country Link
US (1) US11822820B2 (ko)
JP (1) JP2023071144A (ko)
KR (1) KR20230068270A (ko)
CN (1) CN116110460A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847550B2 (en) 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
US8055979B2 (en) 2006-01-20 2011-11-08 Marvell World Trade Ltd. Flash memory with coding and signal processing
US7388781B2 (en) 2006-03-06 2008-06-17 Sandisk Il Ltd. Multi-bit-per-cell flash memory device with non-bijective mapping
US7852671B2 (en) * 2008-10-30 2010-12-14 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array
US8179731B2 (en) 2009-03-27 2012-05-15 Analog Devices, Inc. Storage devices with soft processing
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8860594B2 (en) 2012-05-17 2014-10-14 Brilliant Points, Inc. System and method for digital signaling
US10910044B2 (en) * 2018-09-28 2021-02-02 Sandisk Technologies Llc State coding for fractional bits-per-cell memory
US11138065B1 (en) 2020-05-20 2021-10-05 Western Digital Technologies, Inc. Storage system and method for fast low-density parity check (LDPC) encoding

Also Published As

Publication number Publication date
CN116110460A (zh) 2023-05-12
US20230146046A1 (en) 2023-05-11
JP2023071144A (ja) 2023-05-22
US11822820B2 (en) 2023-11-21

Similar Documents

Publication Publication Date Title
US11543987B2 (en) Storage system and method for retention-based zone determination
US11036407B1 (en) Storage system and method for smart folding
US11437104B2 (en) Storage system and method for a hybrid quad-level cell (QLC) write scheme for reduced random access memory (RAM) footprint
US11442666B2 (en) Storage system and dual-write programming method with reverse order for secondary block
WO2021252027A1 (en) Storage system and method for enabling partial defragmentation
US11231997B2 (en) Storage system and method for balanced quad-level cell (QLC) coding with margin for an internal data load (IDL) read
US11269725B2 (en) Storage system and method for direct quad-level cell (QLC) programming
US11698751B2 (en) Data storage device and method for low-latency power state transitions by having power islanding in a host memory buffer
US20220365691A1 (en) Storage System and Method for Dynamic Allocation of Control Blocks for Improving Host Write and Read
US11507309B2 (en) Storage system and method for using memory allocated in a host for read data as a host memory buffer
US20230384966A1 (en) Storage System and Method for Data Placement in Zoned Storage
US11847343B2 (en) Storage system and method for non-blocking coherent re-writes
US11650758B2 (en) Data storage device and method for host-initiated cached read to recover corrupted data within timeout constraints
US11379117B2 (en) Storage system and method for using host-assisted variable zone speed grade modes to minimize overprovisioning
US11030106B2 (en) Storage system and method for enabling host-driven regional performance in memory
US11822820B2 (en) Storage system and method for multi-cell mapping
US11429296B2 (en) Storage system, host, and method for extended and imaginary logical-to-physical address mapping
US12067293B2 (en) Data storage device and method for host multi-command queue grouping based on write-size alignment in a multi-queue-depth environment
US11960758B2 (en) Storage system and folding method for enhanced performance
US20240329860A1 (en) System and Method for Flexible Emergency Power Fail Management for Multiple Persistent Memory Regions
US12124377B2 (en) Data storage device and method for handling write commands in zoned storage
US11809331B1 (en) Storage system and method for avoiding header to improve parity
US11868662B2 (en) Storage system and method for hybrid mapping
US11442665B2 (en) Storage system and method for dynamic selection of a host interface
US20240143509A1 (en) Data Storage Device and Method for Handling Write Commands in Zoned Storage

Legal Events

Date Code Title Description
E902 Notification of reason for refusal