JP2023068627A - 積層構造 - Google Patents

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Abstract

【課題】積層構造を提供する。【解決手段】第１の変形を有する基板を含む積層構造。また、素子を形成し、第２の変形を有する１つ又は複数の素子層。基板に対してシュードモルフィックである変形制御層であって、第３の変形を有する変形制御層。変形制御層は、第１、第２及び第３の変形の総和がターゲットレベルの変形と整合するように選択される。有利には、積層構造が、制御された既知の変形（圧縮、引張又はゼロであり得る）を有する。【選択図】 図１

Description

特に、光エミッタ又は光検出素子用の（ただし、これに限らない）、積層構造。
積層半導体構造は、典型的には、スタックにエピタキシャルに成長させた複数の層から形成される。各層は、前の層とは異なる材料又は組成のものであり得、それにより、小さな格子不整合、延いては歪みが導入される。この歪みは、層スタックにわたって蓄積するか又は追加され、構造の湾曲及び／又は撓みをもたらし得る。そのような湾曲及び／又は撓みにより、後続の層の成長に対して表面が不均一になり得、様々な厚さで後続の層が成長し得、材料の堆積に伴って後続の層の不均等な特性が生じて、熱伝達が不均等になり得、素子製作プロセスに対する複雑性及びコストが増し得る。
本発明は、これらの不利点のいくつか又はすべてに対処することに努める。
本発明は、第１の変形を有する基板と、素子を形成し、第２の変形を有する１つ又は複数の素子層と、基板に対してシュードモルフィックである変形制御層であって、第３の変形を有する変形制御層とを含む積層構造であって、変形制御層が、第１、第２及び第３の変形の総和がターゲットレベルの変形と整合するように選択される、積層構造を提供する。
ターゲットレベルの変形と整合させるために変形のバランスを取るように変形制御層を選択することは、基板の湾曲若しくは撓みを和らげること及び／又は所望のレベルの変形を積層構造に導入することができるため、有利である。成長温度と動作温度との間の変形の差に対応するため又は素子製作プロセスを最適化するため、積層構造は、小さな、制御された、凸又は凹の変形レベルを有することが望ましい。例えば、製造歩留まり及び／又は信頼性を改善することができる。
変形制御層は、成長温度での基板のウェーハ湾曲及び／又は撓みを補正する働きをし得る。その上に成長させる層がより均一であることは有利である。変形制御層及び／又は層スタックは、室温及び／又は動作温度への冷却に伴って変形し得る。変形の変化が予測可能であり、従って、層構造に設計できることは有利である。
変形制御層は、基板と１つ又は複数の素子層との間に位置決めすることができる。有利には、変形制御層は、追加の層を成長させるか又は堆積させる前に、基板の湾曲及び／又は撓みによって現れる変形の一部又は全体を和らげるか又は補償することができる。それに加えて又はその代替として、変形制御層は、層構造の厚さ方向に蓄積する変形を和らげるか又は補償することができる。それに加えて又はその代替として、変形制御層は、層構造の成長又は構築に伴って後続の層によって和らぐか又は補償される変形を加えることができる。
基板は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又はシリコンゲルマニウムスズ（ＳｉＧｅＳｎ）を含み得る。基板は、ゲルマニウムオンシリコン（Ｓｉ）、シリコンゲルマニウムオンシリコン又はシリコンゲルマニウムスズオンシリコンを含み得る。第１の変形は、基板の上面（他の層を成長させる表面である）で測定することができる。有利なことに、Ｇｅベースの基板は、従来使用されたガリウムヒ素（ＧａＡｓ）基板より機械的に強く、それゆえにより薄厚にできるので、バルク結晶のインゴットあたりより多くのウェーハを形成できるため、割安である。また、ＶＣＳＥＬとして実装される際には、Ｇｅベースの基板が後続の層の格子定数により近い格子定数を有することも有利である。
変形制御層は、リン化インジウムガリウム（ＩｎＧａＰ）、リン化アルミニウムインジウム（ＡｌＩｎＰ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アンチモン化ガリウムヒ素（ＧａＡｓＳｂ）、ガリウムヒ素（ＧａＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、アンチモン化アルミニウムガリウムヒ素（ＡｌＧａＡｓＳｂ）を含む群のいずれかを含み得る。有利には、第３の変形は、ターゲットレベルの変形が得られるように、第１の基板の変形と第２の素子層の変形の総和より大きくなるか又は小さくなるように加工することができる。有利には、第３の変形は、異なる変形を有する異なる積層構造の成長に対してプロセス入力が同じであるように且つ各成長に対して比率のみが変更されるように、選択材料の組成を変更することによって変化させることができる。
変形制御層は、単一の層を含み得る。有利には、変形制御層は、積層構造の全高をあまり増加しないものであり得る。より薄い基板（変形制御層によって可能になる）と併せて、積層構造の高さもまた、先行技術の層スタックと比べて低減することができる。
変形制御層は、複数の層を含み得る。第３の変形は、複数の層の各々に対する個々の変形の総和であり得る。有利には、各層には、小さな変形が導入され得るが、層セットの変形の総和は、単一の層で達成可能なものより大きいものであり得る。異なる組成を有する２つ以上の隣接層が存在し得る。有利には、結果として生じる第３の変形は、最小の層高の好ましい値に等しいものであり得る。
或いは、複数の層は、積層構造内の離散位置に成長させるか又は位置決めすることができる。従って、１つ又は複数の他の層は、任意の２つの変形制御層の間に位置し得る。有利には、変形制御層の各々は、その下位の又は上位の層で起こる変形を補償するように又は追加の変形を加えるように合わせて調整することができる。１つ又は複数の変形制御層は、素子層の間に位置決めすることができる。ＶＣＳＥＬ又は共振空洞発光ダイオード（ＲＣ ＬＥＤ）では、１つ又は複数の変形制御層は、下側ミラー対と活性層との間及び／又は活性層と上側ミラー又はミラー対との間に位置決めすることができる。或いは、１つ又は複数の変形制御層は、ミラースタック内のミラー対の間に位置決めすることができる。有利には、例えば、波長が変化するように、設計パラメータウインドウを増大することができる。
その変形制御層又は各変形制御層は、傾斜組成を含み得る。傾斜組成は、基板の近位側にあるその下面における第１の組成と、基板の遠位側にあるその上面における第２の組成とを有し得る。グラデーションは、線形関数、二次関数、高次多項式関数、対数関数又は他の任意の関数によって設けられるものであり得る。或いは、グラデーションは、第１の組成から第２の組成への段階的な又は非円滑な移行を表し得る。有利なことに、傾斜組成は、層間の急峻な歪み界面の可能性を低減し、それが、緩和するための核形成ポイント、延いては転位の発生として機能し得る。
ターゲットレベルの変形は、ゼロ以外であり得る。有利には、変形制御層を使用して、定義されたレベルの変形を導入し、顧客要求などの要求を満たすことができる。ターゲットレベルの変形は、範囲であり得る。有利には、範囲は、プロセス許容限度を表し得る。
変形制御層の格子パラメータは、基板の格子パラメータより大きいものであり得、それにより、正味圧縮歪み、延いては凸変形が生じる。有利には、この圧縮歪みを使用して、層構造の他の場所の引張歪みを補償するか又は和らげることができる。
或いは、変形制御層の格子パラメータは、基板の格子パラメータより小さいものであり得、それにより、正味引張歪み、延いては凹変形が生じる。有利には、この引張歪みを使用して、層構造の他の場所の圧縮歪みを補償するか又は和らげることができる。
素子層は、第２の変形に総和される相反作用変形を有する複数の副層を含み得る。従って、第２の変形は、複数の副層から結果として生じる変形である。素子層は、ＶＣＳＥＬ又はＲＣ ＬＥＤを形成することができる。複数の副層は、ミラー対と、活性層とを含み得る。ミラー対では、対のうちの一方は圧縮変形を呈するのに対して、他方は引張変形を呈する。ミラースタックの総変形は、副層の変形の総和である。
層スタックの記述された層の間には、１つ又は複数の追加の層が存在し得る。例えば、基板と変形制御層との間に１つ又は複数の層が存在することも、変形制御層と１つ又は複数の素子層との間に１つ又は複数の層が存在することも、基板と１つ又は複数の素子層との間に１つ又は複数の層が存在することもあり得る。記述された層の上には（基板の遠位には）、コンタクト層、第２の素子を形成する層、保護層及び／又はバッファ層など、追加の層が存在し得る。
また、本発明は、説明されるような積層構造を含む光エミッタ、説明されるような積層構造を含む光検出器、又は、説明されるような積層構造を含む光エミッタと光検出器の組合せも提供する。有利には、積層構造における制御された既知のレベルの変形によって放出又は検出光の性能が改善される。従って、出力パワーが増大する。有利には、歪みによってバンドギャップが変化するため、変形制御層によって放出波長を制御することもできる。その上、素子の歩留まり及び信頼性が向上する。
また、本発明は、積層構造を製作するための方法であって、基板上にシュードモルフィック変形制御層を成長させるステップであって、変形制御層が第３の変形を有し、基板が第１の変形を有する、ステップと、素子を形成するために、変形制御層上に１つ又は複数の素子層を成長させるステップであって、層が、集約された第２の変形を有する、ステップとを含み、変形制御層が、第１、第２及び第３の変形の総和がターゲットレベルの変形と整合するように選択される、方法も提供する。
有利には、方法は、制御された既知の変形を有する積層構造をもたらす。有利には、変形は、圧縮、引張又はゼロであり得る。有利には、基板は、他の層で誘発される変形を和らげる必要も補償する必要もなく、それらの層を支持するだけでよいため、先行技術の積層構造より薄いものであり得る。
また、本発明は、積層構造を製作するための方法であって、基板上に１つ又は複数の素子層を成長させるステップであって、基板が第１の変形を有し、層が集約された第２の変形を有する、ステップと、素子層上にシュードモルフィック変形制御層を成長させるステップであって、変形制御層が第３の変形を有する、ステップとを含み、変形制御層が、第１、第２及び第３の変形の総和がターゲットレベルの変形と整合するように選択される、方法も提供する。
有利には、方法は、制御された既知の変形を有する積層構造をもたらす。有利には、変形は、圧縮、引張又はゼロであり得る。有利には、基板は、他の層で誘発される変形を和らげる必要も補償する必要もなく、それらの層を支持するだけでよいため、先行技術の積層構造より薄いものであり得る。
素子を形成するために、変形制御層上に１つ又は複数のさらなる素子層を成長させるさらなるステップが存在し得る。有利には、変形制御層は、積層構造内のどの場所に位置してもよく、その利点が実感される。
素子層のうちの１つ又は複数は、エピタキシャルに堆積させることも、第２のプロセス、リアクタ、ツール又は機械で接合又はスパッタすることもできる。例えば、ある当事者が、基板上に変形制御層（任意選択により、１つ又は複数の追加の素子層）を製作し、次いで、第２の当事者が、異なるプロセス及び／又は異なる機械において、１つ又は複数の追加の層を堆積させるか、接合するか、スパッタするか又は付着することができる。
変形制御層及び／又は素子層は、エピタキシャルに成長させることができる。有利には、変形制御層は、部分的に形成された積層構造をエピタキシツールから抜き出す必要なく、方法に導入することができる。有利には、欠陥を導入するメカニズムは、最小限にとどめられる。
添付の図面を参照して、例示として、本発明をより詳しく説明する。
本発明による積層構造の概略断面である。 様々な材料におけるバンドギャップに対する格子定数のグラフである。 本発明による積層構造の概略断面である。 本発明による積層構造の概略断面である。 本発明による積層構造の概略断面である。 本発明による積層構造の概略断面である。 本発明による積層構造の概略断面である。 本発明による積層構造の概略断面である。 本発明による積層構造の概略断面である。
エピタキシ又はエピタキシャルは、通常は高温堆積を介する、材料の結晶成長を意味する。エピタキシは、分子線エピタキシ（ＭＢＥ）ツールにおいて達成することができ、超高真空環境において加熱基板上に層を成長させる。元素原料は、炉内で加熱され、キャリアガスなしで基板に向けて誘導される。元素成分は、基板の表面において反応し、堆積層が生成される。各層は、次の層を成長させる前に、その最低エネルギー状態に達することができ、その結果、層間の接合が形成される。また、エピタキシは、有機金属気相エピタキシ（ＭＯＶＰＥ）ツール（有機金属化学気相成長（ＭＯＣＶＤ）ツールとしても知られている）において実行することもできる。有機金属化合物原料と水素化物原料は、キャリアガス（典型的には、水素）を利用して加熱表面を流れる。エピタキシャル堆積は、ＭＢＥツールにおけるものよりはるかに高い圧力で起こる。化合物成分は、気相において分解され、次いで、表面で反応して所望の組成の層が成長する。
堆積は、別の層又は基板上への層の堆積を意味する。堆積は、エピタキシ、化学気相成長（ＣＶＤ）、蒸着、粉末床堆積、及び、層に材料を堆積させるための他の公知の技法を包含する。
周期表のＩＩＩ族からの１つ又は複数の材料と、Ｖ族からの１つ又は複数の材料とを含む複合材料は、ＩＩＩ－Ｖ族材料として知られている。化合物は、各族からの元素の数にかかわらず、ＩＩＩ族とＶ族の１：１の組合せを有する。化合物の化学記号の添字は、その族の中のその元素の比率を指す。従って、Ａｌ０．２５ＧａＡｓは、ＩＩＩ族部分が２５％のＡｌ、それゆえに７５％のＧａを含むのに対して、Ｖ族部分が１００％のＡｓを含むことを意味する。
結晶は、単結晶方位を有する材料又は層を意味する。エピタキシャル成長又は堆積では、同じ又は同様の格子定数を有する後続の層は、前の結晶層のレジストリに従い、従って、同じ結晶方位で成長する。本明細書では、面内は、基板の表面に平行であることを意味するために使用され、面外は、基板の表面に垂直であることを意味するために使用される。
この開示全体を通じて、当業者によって理解されるように、結晶方位＜１００＞は、立方結晶構造の面を意味し、ミラー指数を使用して、［１００］、［０１０］及び［００１］方位を包含する。同様に、＜０００１＞は、材料極性が臨界である場合を除いて、［０００１］及び［０００－１］を包含する。指数のいずれか１つ又は複数の整数倍は、指数のユニタリバージョンに等しい。例えば、（２２２）は、（１１１）と等しい及び同じである。
基板は、後続の層を堆積させるか又は成長させることができる平坦なウェーハを意味する。基板は、単一の元素又は複合材料から形成することができ、ドープされてもドープされなくともよい。例えば、一般的な基板は、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンゲルマニウムスズ（ＳｉＧｅＳｎ）、リン化インジウム（ＩｎＰ）、リン化ガリウム（ＧａＰ）及びアンチモン化ガリウム（ＧａＳｂ）を含む。
基板は、成長面が結晶平面と位置合わせされる軸上にあり得る。例えば、基板は、＜１００＞結晶方位を有する。本明細書における所定の方位の基板への言及は、別の結晶方向の方に最大で２０°までミスカットされた基板も包含し、例えば、（１１１）平面の方にミスカットされた（１００）基板が挙げられる。
縦方向又は面外は、成長方向を意味し、横方向又は面内は、基板面に平行且つ成長方向に垂直であることを意味する。
ドーピングは、層又は材料が低い不純物濃度の別の元素（ドーパント）を含むことを意味し、低い不純物濃度の別の元素（ドーパント）は、母材に電荷キャリアを提供するか（ドナー）又は母材から電荷キャリアを抽出し（アクセプタ）、従って、導電率を変える。電荷キャリアは、電子又は空孔であり得る。過剰な電子を伴うドープ材料はｎ型と呼ばれるのに対して、過剰な空孔（より少ない電子）を伴うドープ材料はｐ型と呼ばれる。
格子整合は、２つの結晶層が同じ又は同様の格子間隔を有することを意味し、従って、第２の層は、第１の層上に同形に成長する傾向がある。格子定数は、結晶単位セルの歪みのない格子間隔である。格子一致は、結晶層が前の層の整数倍の又はそれに近い格子定数を有することを意味し、その結果、原子は、前の層と揃えることができる。格子不整合は、２つの隣接層の格子定数が格子整合でも格子一致でもない場合である。そのような不整合は、第２の層による第１の層の面内格子間隔の取り入れに伴って、弾性歪みを構造（特に、第２の層）に導入する。歪みは、第２の層がより大きな格子定数を有する場合は圧縮であり、第２の層がより小さな格子定数を有する場合は引張である。
歪みが大き過ぎる場合は、構造は、欠陥生成（典型的には、スリップとして知られている転位又は追加の格子間接合であり、その各々により、層は、その格子定数に戻り得る）を通じて、エネルギーを最小化するように緩和される。歪みが大きくなり過ぎる理由は、大きな格子不整合又は多くの層にわたる小さな不整合の蓄積であり得る。緩和層は、変成の、インコヒーレントな、インコメンシュレートな又は緩和されたものとして知られており、これらの用語は、一般的に交換可能でもある。
シュードモルフィック系は、単結晶薄層が単結晶基板の上に横たわり、層と基板が同様の結晶構造及びほぼ同一の格子定数を有するものである。シュードモルフィック構造では、薄層の面内格子間隔は、基板の面内格子定数を取り入れ、従って、層が基板より大きな格子間隔を有する場合は圧縮的に又は層が基板より小さな格子間隔を有する場合は引張的になど、弾性的に歪む。シュードモルフィック構造は、面外方向における制約は受けず、従って、この方向における薄層の格子間隔は、格子間隔の間の不整合によって発生する歪みに対応するために変更することができる。薄層は、代替として、「コヒーレントな」、「コメンシュレートな」、「歪みのある」又は「緩和されていない」ものとして説明することができ、これらの用語は、交換可能に使用される場合が多い。シュードモルフィック構造では、すべての層は、それらのそれぞれの面内格子間隔において、基板の格子間隔を取り入れる。
層は、モノリシック（全体を通じてバルク材料を含むもの）であり得る。或いは、層は、その厚さの一部又は全体において多孔質であり得る。多孔質層は、空気又は真空孔を含み、多孔性は、バルク材料というよりむしろ、細孔によって占められる面積の比率として定義される。多孔性は、層の厚さ方向に変化し得る。例えば、層は、１つ又は複数の副層において多孔質であり得る。層は、多孔質である上側部と、無孔質である下側部とを含み得る。或いは、層は、多孔質である１つ又は複数の離散した非連続部分（ドメイン）と、無孔質である（バルク材料特性の）残りの部分とを含み得る。それらの部分は、副層の平面内において及び／又は層の厚さ方向において（成長方向という意味では、水平方向において及び／又は垂直方向において）非連続的であり得る。それらの部分は、層の横方向に及び／又は縦方向に、規則的なアレイ又は不規則なパターンで分散させることができる。多孔性は、多孔質領域内において、一定又は可変であり得る。多孔性が可変である所では、その多孔性は、厚さ方向に線形に変化するものであっても、異なる関数（二次、対数又はステップ関数など）に従って変化するものであってもよい。
完全空乏型の多孔質層は、電荷キャリアが存在しない層を意味する。
この説明では、「上部」は、層又は積層構造の上面を意味し、一般に、例えば、中間又は素子層の、さらなる堆積のための適切な表面仕上げが施された表面を指す。「下部」は、層又は積層構造の下面を意味し、前の層若しくは基板に当接する表面又は基板の裏面を指す。一般に、エピタキシャル堆積は、適切な機械に入った基板及びその基板の上面に順番に加えられる層で起こる。従って、基板の上部は、第１の層の下部に隣接し、第１の層の上部は、第２の層の下部に隣接するなど、以下同様である。
この説明では、「層」は、上面と下面を有する積層構造の平坦なセクションを意味し、成長方向において均一な厚さのものである。その横の広がりは、一般に、その上位の及び下位の層の広がりと整合する。また、層は、セクション間にギャップが存在する離散セクションも含み得、マスクを使用して又は後続の選択的なエッチングによって形成され、それにもかかわらず、積層構造の縦の広がりの定義された部分を占め、単一の動作で堆積される。層は、全体にわたって均一な材料特性を有しても、層の厚さ方向において（すなわち、成長方向において下部から上部まで）変化する段階的な又はステップ状の材料特性を有してもよい。
ここでは、図１を参照して、本発明をより具体的に説明する。図１は、本発明による積層構造１０を示す。積層構造１０は、基板１２を含む。図から明らかになるように、基板１２は、比較的薄いものであり得るが、その理由は、その目的が、後続の層を支持することであり、先行技術のウェーハで必要であるように、ウェーハ湾曲又は撓みを和らげることでも、補償することでも、補正することでもないためである。基板１２は、ウェーハを形成するための処理の結果であり得る第１の変形を有する。また、第１の変形は、積層構造１０の層の堆積のために適切な温度に加熱される際に差動熱伸縮をもたらす、基板１２と後続の層との間の異なる係数の熱膨張の結果でもあり得る。例えば、基板１２は、成長温度と室温とで異なる歪みを経験し得、後続の層と比べて異なるレートで及び／又は異なる量だけ冷却され得る。
積層構造１０は、素子層１４をさらに含む。素子層１４は、複数の副層を含み得る。素子層１４は、光検出器、光エミッタ又は光検出器と光エミッタの組合せを形成することができる。例えば、素子層１４は、マイクロ発光ダイオード（μ－ＬＥＤ）、発光ダイオード（ＬＥＤ）、共振空洞発光ダイオード（ＲＤ－ＬＥＤ）、垂直共振器面発光レーザ（ＶＣＳＥＬ）、端面発光レーザ（ＥＥＬ）、分布帰還型レーザ（ＤＦＢ）又は他の発光素子を形成することができる。或いは、素子層１４は、ＰＩＮダイオード、光起電力検出器、アバランシェ光検出器（ＡＰＤ）、単一光子アバランシェ光検出器（ＳＰＡＤ）又は別の光検出器を形成することができる。
素子層１４は、その副層の各々の変形の総和である第２の変形を有する。第２の変形は、素子層１４と基板１２との間の格子不整合に起因し、また、その副層間の格子不整合にも起因し得る。格子パラメータは、原子間の間隔によって設定される単位セルの長さである。歪みのない状態の格子パラメータは、格子定数として知られている。素子層１４における歪みは、格子パラメータの差を基板１２の格子パラメータで除したものであり、素子層１４の変形として現れる。
図１は、例示的なＶＣＳＥＬの素子層１４の副層を示す。基板１２の上方には、ミラー対を生成する２つの材料の交互の層を含む下側ミラー１８を成長させる。従って、下側ミラー１８は、分布ブラッグ反射器（ＤＢＲ）である。例えば、ミラー対は、ＧａＡｓ（３００Ｋで格子定数５．６５３３Å）及びＡｌＡｓ（３００Ｋで格子定数５．６６１１Å）を含み得、従って、各層対間には小さな不整合が存在する。下側ミラー１８は、電流を伝導するために、例えばｎ型ドーパントで、ドープすることができる。
活性層２０は、下側ミラー１８の上方に成長させる。活性層２０は、最大で５％の窒素原子濃度を含む希薄窒化物材料などのバルク材料であり得る。或いは、活性層２０は、量子井戸又は量子ドットを含み得る。活性層２０は、電子と空孔との再結合によって光子を生成して放出し、その光子は、ＶＣＳＥＬに注入される。材料及びフォーマット（すなわち、バルク、量子井戸又は量子ドット）は、所望の出力波長、パワー又は高温性能をもたらすように選ぶことができる。
活性層２０は、電荷キャリアを導くため及び光の放出のための開口を提供するために酸化された酸化副層をさらに含む。酸化副層は、他の層より速い速度で酸化するように、高いアルミニウム含有量を有し得る。
上側ミラー２２は、活性層２０の上方に成長させる。上側ミラー２２もまた、ミラー対の材料の交互の層を含む。ミラー対は、下側ミラー１８のように、ＧａＡｓ及びＡｌＡｓを含み得る。例示的なＶＣＳＥＬは、最大で３０個の下側ミラー対と、最大で２０個の上側ミラー対を有し得、従って、集約された格子不整合延いては変形はかなりのものである。基板１２は、格子定数５．６５８Åを有するゲルマニウム（Ｇｅ）であり得る。従って、第１の素子層１４がＧａＡｓ又はＡｌＡｓである場合は、格子定数間に小さな不整合が存在し、それは、より高位の素子層１４の変形として現れる。上側ミラー２２は、電流を伝導するために、下側ミラー１８とは反対型にドープされるように、例えばｐ型ドーパントで、ドープすることができる。
上側ミラー２２の上方には、キャッピング層２４が存在し得る。キャッピング層２４は、光の放出を妨げないように、放出光を透過させることができる。
また、活性層２０の両面には、電流を注入するために提供される接点（図示せず）も存在し得る。その裏面又は表面には、基板１２に接続される下部接点が存在し得る。或いは、下部接点は、積層構造１０の基板１２と活性層２０との間に位置決めされた層である空洞内接点であり得る。下部接点が下側ミラー１８の上位にある場合は、下側ミラー１８をドープする必要はない。積層構造１０の上部（例えば、キャッピング層２４の上部）に接続される上部接点が存在し得る。この事例では、上部接点は、少なくとも酸化させた酸化副層の開口ほどの大きさである開口を含み、その結果、活性層２０からの光の放出が妨げられることはない。或いは、上部接点は、積層構造１０の活性層２０の上位に位置決めされた空洞内接点であり得る。上部接点が活性層２０と上側ミラー２２との間にある場合は、上側ミラー２２をドープする必要はない。
積層構造１０は、シュードモルフィック変形制御層１６をさらに含む。変形制御層１６は、基板１２とは異なる材料を含み、従って、通常は、異なる格子定数を有する。変形制御層１６は、第３の変形を有する。変形制御層１６は、基板１２に対してシュードモルフィックであり、それは、格子パラメータの不整合の結果として生じる歪み又は変形が転位又は追加の格子間接合によって緩和されないことを意味する。従って、変形制御層１６は、基板１２と同じ平面格子パラメータを有するが、面外方向における変形によって格子不整合に対応する（面内は、基板１２の平面に平行であることを意味する）。
変形制御層１６の厚さ及び材料は、積層構造１０の変形を制御するために選択される。具体的には、変形制御層１６の変形は、第１、第２及び第３の変形の総和がターゲットレベルの変形と整合するように選択される。変形制御層１６は、ＩｎＧａＰ、ＡｌＩｎＰ、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＧａＡｓＰ、ＡｌＧａＡｓＰ又は別の二元、三元、四元若しくは五元ＩＩＩ－Ｖ族合金を含み得る。変形制御層１６は、積層構造１０における正味圧縮変形を生み出すために、基板１２の格子パラメータより大きい格子パラメータ（図２を参照）を有するように選択することができる。或いは、変形制御層１６は、正味引張変形を生み出すために、基板１２の格子パラメータより小さい格子パラメータを有するように選択することができる。正味圧縮変形は凸湾曲をもたらすのに対して、引張変形は凹湾曲をもたらす。
図２は、様々なＩＶ及びＩＩＩ－Ｖ族の二元材料のバンドギャップに対する格子定数をプロットしたグラフである。複数対の材料間の線は、ある材料から別の材料への組成の傾斜に伴って格子定数とバンドギャップの関係がどのように変化するかを示す。線２１は、基板１２の好ましい材料であるＧｅの格子定数５．６５８Åを通る垂直線である。線２１の左側の材料及び組成は、Ｇｅより小さな格子定数を有するのに対して、線２１の右側の材料及び組成は、Ｇｅより大きな格子定数を有する。従って、線２１の左側の材料及び組成は、引張変形を呈する変形制御層１６に適しているのに対して、線２１の右側の材料及び組成は、圧縮変形を呈する変形制御層１６に適している。図２のグラフの検査から、三元合金の一部（ＡｌＧａＡｓ及びＩｎＧａＰなど）は、それらの構成合金の相対比率（特に、Ｇａの量及びＩｎ／Ｇａの比率のそれぞれ）に応じて、Ｇｅに対して圧縮的又は引張的であり得ることが明らかであろう。
変形制御層１６は、例えば、ウェーハの湾曲又は撓みに起因する変形を処理する前に、基板１２に存在する第１の変形を和らげるように、補償するように又は補正するように選択することができる。これにより、有利には、許容限度外の湾曲及び／又は撓みであることを理由に拒否される基板ウェーハがより少なくなり得る。それに加えて又はその代替として、変形制御層１６は、積層構造１０の望ましいレベルの総変形を達成するように（すなわち、凸又は凹湾曲を導入するように）選択することができる。例えば、ＧａＡｓ基板上に成長させる従来の積層構造に対して設定される処理線は、Ｇｅ基板が使用される際に、自然に存在するより大きな変形レベルに対応するように配置することができる。変形は、処理線を再設計する必要がないように、変形制御層１６の適切な材料及び／又は厚さを選択することによって、人工的に再導入することができる。
また、変形制御層１６の厚さが層の横方向に一定ではないことも、材料組成が層の横方向に異なることもあり得る。この方法では、成長プロセスに対して湾曲が有する影響を補償することができる。例えば、湾曲基板１２は、厚さ及び／又は組成並びに特性が不均一な後続の層をもたらすことになるが、その理由は、後続の層が不均一な表面にわたって均一な方法で堆積されるためである。例えば、層のドープレベルは、その下方の層の湾曲又は撓みの量に応じて、異なる位置で変化し得る。
変形制御層１６は、単一の層であり得る。変形制御層１６は、その組成及び特性が基板１２に隣接する表面と素子層１４に隣接する表面との間で変化するような傾斜組成を有し得る。これは、電流経路にある界面において特に有効であり得るが、その理由は、歪み関連の欠陥が、核形成し、異なる格子パラメータを有する層間の急峻な界面などの著しい歪みのエリアから伝播するということが知られているためである。或いは、変形制御層１６は、図３に示されるように、変形制御層１６の第１の部分１６ａと第２の部分１６ｂとの間に材料特性の急激な変化が存在するように、互いに隣接する２つ以上の離散層を含み得る。或いは、変形制御層１６は、２つ以上の離散層１６ａ、１６ｂとして実装することができ、変形制御層１６のうちの１つ又は複数は、素子層１４内に位置決めされる。例えば、変形制御層１６は、図４に示されるように、ＶＣＳＥＬのミラー対の間又はミラー対と活性層との間に位置決めすることができる。
積層構造１０は、分子線エピタキシ（ＭＢＥ）又は有機金属気相エピタキシ（ＭＯＶＰＥ、また、有機金属化学気相成長ＭＯＣＶＤとしても知られている）によってエピタキシャルに成長させることができる。最初に、関連エピタキシリアクタに基板１２を入れる。次いで、均一な特性を有する単一の層として、異なる特性を有する２つ以上の離散層として又は層１６の厚さの増大と共に特性が徐々に変化する傾斜層として、変形制御層１６を堆積させる。最後に、変形制御層１６の上方に素子層１４を成長させる。有利なことに、変形制御層１６は、基板１２のあらゆる変形を補償又は補正し、その結果、素子層１４は、平らな先行層上に成長し、それにより、均一性が増す。
成長方法の別のバージョンでは、素子層１４の１つ又は複数の副層が基板１２上に堆積される。次いで、均一な特性を有する単一の層で、２つ以上の離散層で又は傾斜層として、変形制御層１６が堆積される。最後に、素子層１４の１つ又は複数の追加の副層が変形制御層１６の上方に堆積される。従って、埋め込み変形制御層１６が存在する。これは、図４に示されており、図４では、積層構造１０はＶＣＳＥＬであり、変形制御層１６は、下側ミラー対１８と活性層２０との間に成長させる。有利なことに、変形制御層１６は、基板１２と素子層１４の副層からの集約された歪みを補償し、それは、平らな又は比較的平らな先行層上に最終的な素子層１４をより均一に成長させることができることを意味する。
成長方法の別のバージョンでは、第１の変形制御層１６ａが基板１２上に堆積される。次いで、素子層１４の１つ又は複数の副層が第１の変形制御層１６ａ上に堆積される。次いで、第２の変形制御層１６ｂが堆積された後に、素子層１４の１つ又は複数のさらなる副層が堆積される。これは、図５に示されている。この事例では、許容限度を超える湾曲又は撓みに対応するか又は修正することができる、基板１２に隣接する第１の変形制御層１６ａと、素子層１４に蓄積した過度の変形を和らげることができる、素子層１４に埋め込まれた第２の変形制御層１６ｂとが存在する。第３の変形は、第１及び第２の変形制御層１６ａ、１６ｂによって発生させた変形の総和である。各変形制御層１６ａ、１６ｂがその下位の１つ又は複数の層の変形を和らげるか、補償するか又は補正すること及び／又はその上位の１つ又は複数の層の変形を和らげるか、補償するか又は補正する変形を加えることは有利である。
成長方法のさらなるバージョンでは、第１の変形制御層１６ａが裏面コーティングとして基板１２の一方の面に堆積される。裏面コーティングは、基板１２の誘電接触を改善するが、典型的には薄過ぎるため、機械的効果を有さない。裏面コーティングの働きをすることができる第１の変形制御層１６ａを基板１２上に成長させることにより、変形制御層１６ａは、単一の層で両方の機能を提供する。例えば、変形制御層１６ａは、導電性が高いものであり得、その結果、接触機能のみならず、変形制御機能も実行する。次いで、基板１２を反転し、上記で論じられる構成のいずれかにおいて、素子層１４及びオプションの第２の変形制御層１６ｂを成長させる。図６は、裏面コーティングの働きをするように第１の変形制御層１６ａが基板１２の底面に形成される一例を示す。図６では、第２の変形制御層１６ｂは、基板１２のすぐ上に堆積され、その上方に素子層１４が形成される。しかし、他の配置では、第２の変形制御層１６ｂを素子層１４に埋め込むことも、基板１２に隣接する第２の変形制御層１６ｂ及び素子層１４に埋め込まれた別の変形制御層１６ｃが存在することも可能である。別の配置では、基板１２の底面には裏面コーティングの働きをする第１の変形制御層１６ａが存在するが、第２の変形制御層１６ｂは存在しない。
図７は、基板１２、変形制御層１６及び素子層１４を有する積層構造１０であるＬＥＤである。上記で説明されるＶＣＳＥＬと同様に、変形制御層１６は、基板１２とその上方に形成される素子層１４との間に位置し得る。或いは、変形制御層１６は、素子層１４内に埋め込むことができる。或いは、変形制御層１６は、基板１２の底面に位置し、裏面コーティングとしての働きもし得る。第１及び第２の変形制御層１６ａ、１６ｂが存在し得、それらは、上記で説明されるように、積層構造１０の異なる位置にある。
図７に示されるようなＬＥＤの事例では、素子層１４は、以前に説明したＶＣＳＥＬのものとは異なる。基板１２の上又は上方に成長させるのは、表面モルホロジーを改善するバッファ層３０である。活性層３２は、所望の波長で電荷キャリアを再結合するように選択される。活性層３２は、最大で５％の窒素（Ｎ）原子濃度を有する希薄窒化物材料を含むバルク材料を含み得る。或いは、活性層３２は、量子井戸又は量子ドットを含み得る。
活性層３２の両面には、活性層３２における光子の生成を増大させるために電荷キャリアをとどめておくクラッド層３４が位置し得る。従って、クラッド層３４は、光出力パワーを向上させる。クラッド層３４は、典型的には、活性層３２より広いバンドギャップを有する。
クラッド層３４の上位には、活性層３２から所望の方向に光子を放出できるようにするために、関連波長を透過させる窓層３６が位置する。示されるように、ＬＥＤは、前方放射型である。しかし、その代替として、後方放射型でもよく、その事例では、窓層３６は、活性層３２の下位にあり、その下位の層もまた、関連波長を透過させるものでなければならない。
窓層３６の上方には、窓層３６に対する保護及び／又は反射防止コーティングを形成するコーティング層３８が位置する。コーティング層３８は、導電性の酸化インジウムスズ（ＩＴＯ）を含み得る。従って、コーティング層３８は、接点からの導電経路の一部を形成する。
接点４０ａ、４０ｂは、電荷キャリアを注入するために、コーティング層３８の上部と、基板１２とに付着させる。示されるように、下部接点４０ｂは、基板１２の裏面に付着させることができる。或いは、下部接点４０ｂは、変形制御層１６及び素子層１４を通じてメサが形成された時点で、基板１２の表面に付着させることができる。上部接点４０ａは、活性層３２から光を放出できるようにするための開口を含む。
或いは、接点４０ａ、４０ｂの一方又は両方は、素子層１４の中間の層である空洞内コンタクト層と置き換えることができ、その上面又は下面の代わりに、側面から接触することができる。接点４０のうちの１つは、活性層３２の上位に位置しなければならず、１つは、活性層３２の下位に位置しなければならない。典型的には、空洞内接点は、クラッド層３４に隣接して位置決めされ、クラッド層３４と活性層３２との間か又はクラッド層３４を挟んで活性層３２とは反対側の表面に隣接して位置決めされる。
本発明の変形制御層１６は、共振空洞ＬＥＤにも適用することができ、共振空洞ＬＥＤは、活性層３２の一方の側（典型的には、バッファ層３０と下側クラッド層３４との間）のミラーと、金属シート又は上側ミラーなどの反射上層とを含む。
また、本発明の変形制御層１６は、マイクロＬＥＤにも適用することができ、マイクロＬＥＤは、ＬＥＤと同じ構造を有するが、使用のためにより小さな素子にダイスカットされる。従って、単一のウェーハからは、ＬＥＤ素子より多くのマイクロＬＥＤ素子が切り取られる。
図８は、基板１２を有するＰＩＮダイオード（例えば、ＰＩＮ光検出器）である。基板１２の上又は上方には、ｎドープ型半導体である第１の層４２が位置する。第１の層４２は、例えば、Ｓｉから形成される、ＩＩＩ－Ｖ族半導体又はＩＶ族半導体であり得る。第１の層４２の上又は上方には、真性（ドープされていない）ＩＩＩ－Ｖ族半導体である真性層４４が位置する。真性層４４の上又は上方には、ｐドープ型半導体である第２の層４６が位置する。第２の層４６は、例えば、Ｓｉから形成される、ＩＩＩ－Ｖ族半導体又はＩＶ族半導体であり得る。電荷キャリアは、オーム抵抗接点として使用される第１及び第２の層４２、４６において注入又は収集される。光子は、吸収層の働きをする真性層４４において吸収され、光吸収を通じてキャリアに変換される。ダイオードに逆方向バイアスが印加される際は、キャリアは、第１及び第２の層４２、４６に押し流され、電流の流れが生じる。或いは、第１の層４２は、ｐドープ型であり得、第２の層４６は、ｎドープ型であり得る。
ＰＩＮダイオード積層構造１０では、変形制御層１６は、任意の層対の間に提供することができる。従って、図８に示されるように、基板１２と第１の層４２との間であっても、第１の層４２と真性層４４との間であっても、真性層４４と第２の層４６との間であってもよい。変形制御層１６は、前の層の変形を補償するか、和らげるか若しくは補正すること及び／又は積層構造１０を変形させるために予歪み（pre-strain）（後続の層によって補正されるか若しくは補償されるもの）を適用することを行う。
図９は、アバランシェ光検出器（ＡＰＤ）である。ＡＰＤは、基板１２、第１の層４２、真性層４４及び第２の層４６を有するという点で、図８に示されるＰＩＮ光検出器と同様である。第１の層４２と第２の層４６は、１つはｎ型、１つはｐ型と、反対型にドープされる。ＡＰＤは、半導体である増倍層４８を含む。増倍層４８は、例えば、Ｓｉから形成される、ＩＩＩ－Ｖ族半導体又はＩＶ族半導体であり得る。増倍層４８は、真性層４４と第１又は第２の層４２、４６（第１及び第２の層４２、４６のうち、電流抽出のために使用される層）との間に位置する。増倍層４８は、衝突イオン化によって光電流を増大する。
ＡＰＤ積層構造１０では、変形制御層１６は、任意の層対の間に提供することができる。従って、図９に示されるように、基板１２と第１の層４２との間であっても、第１の層４２と増倍層４８との間であっても、増倍層４８と真性層４４との間であっても、真性層４４と第２の層４６との間であってもよい。変形制御層１６は、前の層の変形を補償するか、和らげるか若しくは補正すること及び／又は積層構造１０を変形させるために予歪み（後続の層によって補正されるか若しくは補償されるもの）を適用することを行う。
基板１２はＧｅとして説明してきたが、基板１２は、その代替として、Ｇｅの合金（例えば、ＳｉＧｅ又はＳｉＧｅＳｎ）を含み得る。第１の変形は、基板１２の上面（素子層１４を成長させる表面である）で測定される。基板１２は、２つ以上の離散副層を含み得、その各々は、全く異なる特性を有し、副層間の特性における急激な変化が見られる。例えば、基板１２は、ＳｉＧｅの副層を含み得、その上方にはＧｅの副層を成長させる。或いは、基板１２は、その厚さ方向の成長方向において傾斜組成を有し得る。例えば、基板１２は、その下面にＳｉＧｅを含み得、その上面がＧｅとなるか又はＳｉ含有量が最小であるＳｉＧｅとなるまで、その厚さ方向においてＳｉ組成量が低減し得る。
或いは、基板１２は、Ｓｉ上に堆積させたＧｅ、ＳｉＧｅ、ＳｉＧｅＳｎ又はＧａＰを含み得、高圧縮歪みの複合基板１２を形成する。この状況では、変形制御層１６は、上記で説明されるＩＩＩ－Ｖ族化合物に加えて、ＳｉＧｅ又はＳｉＧｅＳｎを含み得る。
１０ 積層構造
１２ 基板
１４ 素子層
１６ 変形制御層
１８ 下側ミラー
２０ 活性層
２２ 上側ミラー
２４ キャッピング層
３０ バッファ層
３２ 活性層
３４ クラッド層
３６ 窓層
３８ コーティング層
４０ 接点
４２ 第１の層
４４ 真性層
４６ 第２の層
４８ 増倍層

Claims (21)

  1. ・ 第１の変形を有する基板（１２）と、
    ・ 素子を形成し、第２の変形を有する１つ又は複数の素子層（１４）と、
    ・ 前記基板（１２）に対してシュードモルフィックである変形制御層（１６）であって、第３の変形を有する変形制御層（１６）と
    を含む積層構造（１０）であって、
    前記変形制御層（１６）が、前記第１、第２及び第３の変形の総和がターゲットレベルの変形と整合するように選択される、積層構造（１０）。
  2. 前記変形制御層（１６）が、前記基板（１２）と前記１つ又は複数の素子層（１４）との間に位置決めされる、請求項１に記載の積層構造（１０）。
  3. 前記基板（１２）が、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＳｎ、ＧｅオンＳｉ、ＳｉＧｅオンＳｉ又はＳｉＧｅＳｎオンＳｉを含み、前記第１の変形が、他の層を成長させる前記基板（１２）の表面で測定される、請求項１又は２に記載の積層構造（１０）。
  4. 前記変形制御層（１６）が、ＩｎＧａＰ、ＡｌＩｎＰ、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＧａＡｓ、ＡｌＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓＰ、ＡｌＧａＡｓＳｂを含む群のいずれかを含む、請求項１～３のいずれか一項に記載の積層構造（１０）。
  5. 前記変形制御層（１６）が、単一の層を含む、請求項１～４のいずれか一項に記載の積層構造（１０）。
  6. 前記変形制御層（１６）が、複数の層を含む、請求項１～５のいずれか一項に記載の積層構造（１０）。
  7. 前記変形制御層（１６）が、前記積層構造（１０）内の離散位置に成長する、請求項６に記載の積層構造（１０）。
  8. 前記変形制御層（１６）のうちの１つ又は複数が、素子層（１４）の間に位置決めされる、請求項６又は７に記載の積層構造（１０）。
  9. 前記変形制御層（１６）又は各変形制御層（１６）が、傾斜組成を含み、前記傾斜組成が、前記基板（１２）の近位側にあるその表面における第１の組成と、前記基板（１２）の遠位側にあるその表面における第２の組成とを有する、請求項１～８のいずれか一項に記載の積層構造（１０）。
  10. 前記ターゲットレベルの変形が、ゼロ以外である、請求項１～９のいずれか一項に記載の積層構造（１０）。
  11. 前記ターゲットレベルの変形が、範囲である、請求項１～１０のいずれか一項に記載の積層構造（１０）。
  12. 前記変形制御層（１６）の格子パラメータが、前記基板（１２）の前記格子パラメータより大きいものであり、それにより、正味圧縮変形が生じる、請求項１～１１のいずれか一項に記載の積層構造（１０）。
  13. 前記変形制御層（１６）の前記格子パラメータが、前記基板（１２）の前記格子パラメータより小さいものであり、それにより、正味引張変形が生じる、請求項１～１２のいずれか一項に記載の積層構造（１０）。
  14. 前記素子層（１４）が、前記第２の変形に総和される相反作用変形を有する複数の副層を含む、請求項１～１３のいずれか一項に記載の積層構造（１０）。
  15. 請求項１～１４のいずれか一項に記載の積層構造（１０）を含む光エミッタ。
  16. 請求項１～１４のいずれか一項に記載の積層構造（１０）を含む光検出器。
  17. 請求項１～１４のいずれか一項に記載の積層構造（１０）を含む、光エミッタと光検出器の組合せ。
  18. 積層構造（１０）を製作するための方法であって、
    ・ 基板（１２）上にシュードモルフィック変形制御層（１６）を成長させるステップであって、前記変形制御層（１６）が第３の変形を有し、前記基板（１２）が第１の変形を有する、ステップと、
    ・ 素子を形成するために、前記変形制御層（１６）上に１つ又は複数の素子層（１４）を成長させるステップであって、前記層が、集約された第２の変形を有する、ステップと
    を含み、
    前記変形制御層（１６）が、前記第１、第２及び第３の変形の総和がターゲットレベルの変形と整合するように選択される、方法。
  19. 積層構造（１０）を製作するための方法であって、
    ・ 基板（１２）上に１つ又は複数の素子層（１４）を成長させるステップであって、前記基板（１２）が第１の変形を有し、前記層が集約された第２の変形を有する、ステップと、
    ・ 前記素子層（１４）上にシュードモルフィック変形制御層（１６）を成長させるステップであって、前記変形制御層（１６）が第３の変形を有する、ステップと
    を含み、
    前記変形制御層（１６）が、前記第１、第２及び第３の変形の総和がターゲットレベルの変形と整合するように選択される、方法。
  20. 素子を形成するために、前記変形制御層（１６）上に１つ又は複数のさらなる素子層（１４）を成長させるステップをさらに含む、請求項１９に記載の積層構造（１０）を製作するための方法。
  21. 前記変形制御層（１６）及び素子層（１４）のうちの１つ又は複数が、エピタキシャルに成長する、請求項１８～２０のいずれか一項に記載の積層構造（１０）を製作するための方法。
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