JP2023065913A - Gate control circuit, semiconductor device, electronic apparatus, and vehicle - Google Patents

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Abstract

To perform appropriate gate control between different voltage domains.SOLUTION: A gate control circuit 25 generates a gate control signal VG of an output transistor 9 connected between an application end of a power supply voltage VB and an application end of an output voltage VOUT. The gate control circuit 25 includes: a first current source CS21 connected between the application end of the power supply voltage VB and the application end of the output voltage VOUT; a second current source CS22 connected between an application end of a booster voltage VCP and an application end of a reference voltage GND, the booster voltage being raised to a voltage value higher than that of the power supply voltage VB in a steady state; an output stage OUTS that uses at least one of the first and second current sources CS21 and CS22 to generate a gate charge current Ichg for charging a gate capacitance of the output transistor 9; and a controller CTRL that uses at least one of the first and second current sources CS21 and CS22 in accordance with the output voltage VOUT.SELECTED DRAWING: Figure 4

Description

本明細書中に開示されている発明は、ゲート制御回路、及びこれを用いた半導体装置、電子機器並びに車両に関する。 The invention disclosed in this specification relates to a gate control circuit, and a semiconductor device, electronic equipment, and vehicle using the same.

本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。 The applicant of the present application has so far proposed many new technologies regarding semiconductor devices such as in-vehicle IPDs (intelligent power devices) (see Patent Document 1, for example).

また、半導体装置に組み込まれるゲート制御回路の関連技術としては、例えば、特許文献２を挙げることができる。 Further, as a technology related to a gate control circuit incorporated in a semiconductor device, for example, Patent Document 2 can be mentioned.

国際公開第２０１７／１８７７８５号WO2017/187785 米国特許第９７８７１８０号明細書U.S. Pat. No. 9,787,180

しかしながら、従来のゲート制御回路では、異なる電圧ドメイン間でのゲート制御について改善の余地があった。 However, conventional gate control circuits have room for improvement in gate control between different voltage domains.

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。 In recent years, in particular, in-vehicle ICs are required to comply with ISO26262 (international standard for functional safety related to electrical/electronics in automobiles), and it is important to design even higher reliability for in-vehicle IPDs. It's becoming

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、異なる電圧ドメイン間でのゲート制御を適切に行うことのできるゲート制御回路、及び、これを用いた半導体装置、電子機器並びに車両を提供することを目的とする。 In view of the above problems found by the inventors of the present application, the invention disclosed in the present specification provides a gate control circuit capable of appropriately performing gate control between different voltage domains, and An object of the present invention is to provide a semiconductor device, an electronic device, and a vehicle using

例えば、本明細書中に開示されているゲート制御回路は、電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタのゲート制御信号を生成するように構成されたものであって、前記電源電圧の印加端と前記出力電圧の印加端との間に接続されるように構成された第１電流源と、定常時には前記電源電圧よりも高い電圧値まで引き上げられる昇圧電圧の印加端と基準電圧の印加端との間に接続されるように構成された第２電流源と、前記第１電流源及び前記第２電流源の少なくとも一方を用いて前記出力トランジスタのゲート容量を充電するためのゲート充電電流を生成するように構成された出力段と、前記出力電圧に応じて前記第１電流源及び前記第２電流源の少なくとも一方を用いるように構成されたコントローラと、を備える。 For example, the gate control circuit disclosed herein is configured to generate a gate control signal for an output transistor configured to be connected between a supply voltage application terminal and an output voltage application terminal. a first current source configured to be connected between an application terminal of the power supply voltage and an application terminal of the output voltage; a second current source configured to be connected between an application end of a boosted voltage to be raised and an application end of a reference voltage; an output stage configured to generate a gate charging current for charging a gate capacitance of a transistor; and configured to use at least one of the first current source and the second current source in response to the output voltage. and a controller.

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。 Other features, elements, steps, advantages, and characteristics will become more apparent from the detailed description and accompanying drawings that follow.

本明細書中に開示されている発明によれば、異なる電圧ドメイン間でのゲート制御を適切に行うことのできるゲート制御回路、及び、これを用いた半導体装置、電子機器並びに車両を提供することが可能となる。 According to the invention disclosed in this specification, to provide a gate control circuit capable of appropriately performing gate control between different voltage domains, and a semiconductor device, electronic equipment, and vehicle using the same. becomes possible.

図１は、半導体装置を備えた電子機器の一構成例を示す図である。FIG. 1 is a diagram showing a configuration example of an electronic device including a semiconductor device. 図２は、半導体装置の電気的構造を示すブロック回路図である。FIG. 2 is a block circuit diagram showing the electrical structure of the semiconductor device. 図３は、ゲート制御回路の比較例を示す図である。FIG. 3 is a diagram showing a comparative example of the gate control circuit. 図４は、ゲート制御回路の第１実施形態を示す図である。FIG. 4 is a diagram showing a first embodiment of the gate control circuit. 図５は、ゲート制御回路の第２実施形態を示す図である。FIG. 5 is a diagram showing a second embodiment of the gate control circuit. 図６は、ゲート制御回路の第３実施形態を示す図である。FIG. 6 is a diagram showing a third embodiment of the gate control circuit. 図７は、ゲート制御回路の各部信号波形を示す図である。FIG. 7 is a diagram showing signal waveforms of respective parts of the gate control circuit. 図８は、ゲート制御回路の第４実施形態を示す図である。FIG. 8 is a diagram showing a fourth embodiment of the gate control circuit. 図９は、ゲート制御回路の第５実施形態を示す図である。FIG. 9 is a diagram showing a fifth embodiment of the gate control circuit. 図１０は、車両の一構成例を示す外観図である。FIG. 10 is an external view showing one configuration example of the vehicle.

＜電子機器＞
図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３と、を備える。 <Electronic equipment>
FIG. 1 is a diagram showing a configuration example of an electronic device including a semiconductor device. An electronic device A of this configuration example includes a semiconductor device 1 , a DC power supply 2 , and a load 3 .

半導体装置１は、直流電源２と負荷３との間を導通／遮断するハイサイドスイッチＩＣ（ＩＰＤの一種）であり、パワーＭＩＳＦＥＴ［metal insulator semiconductor field effect transistor］９と、コントロールＩＣ［integrated circuit］１０と、を集積化して成る。 The semiconductor device 1 is a high-side switch IC (a type of IPD) that conducts/disconnects between a DC power supply 2 and a load 3, and includes a power MISFET [metal insulator semiconductor field effect transistor] 9 and a control IC [integrated circuit]. 10 and are integrated.

また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部電極を備える。本図に即して述べると、半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢに相当）と、ソース電極１２（＝出力電極ＯＵＴに相当）と、基準電圧電極１４（＝接地電極ＧＮＤに相当）と、を備える。 The semiconductor device 1 also includes a plurality of external electrodes as means for establishing electrical connection with the outside of the device. Referring to this drawing, the semiconductor device 1 includes a drain electrode 11 (=corresponding to the power supply electrode VBB), a source electrode 12 (=corresponding to the output electrode OUT), and a reference voltage electrode 14 (=corresponding to the ground electrode GND). equivalent) and

パワーＭＩＳＦＥＴ９は、絶縁ゲート型パワートランジスタ（＝出力トランジスタ）の一例であり、ドレイン電極１１とソース電極１２との間を導通／遮断するハイサイドスイッチ素子として機能する。 The power MISFET 9 is an example of an insulated gate power transistor (=output transistor), and functions as a high-side switch element that conducts/disconnects between the drain electrode 11 and the source electrode 12 .

コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。例えば、複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号ＶＧを生成する回路を含む。 The control IC 10 includes multiple types of functional circuits that implement various functions. For example, the multiple types of functional circuits include circuits that generate gate control signals VG that drive and control the power MISFET 9 based on electrical signals from the outside.

ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインとコントロールＩＣ１０の各種回路に電源電圧ＶＢを伝える。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに接続されており、出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを負荷３に伝達する。なお、ソース電極１２と負荷３との間に敷設される信号線（例えばワイヤーハーネス）には、一般にインダクタンス成分Ｌ（及び抵抗成分）が付随する。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧（＝入力信号ＩＮ）を伝達する。基準電圧電極１４は、コントロールＩＣ１０に基準電圧（たとえば接地電圧ＧＮＤ）を伝達する。なお、基準電圧電極１４と接地端との間には、一般に抵抗成分Ｒが付随する。 The drain electrode 11 transmits the power supply voltage VB to the drain of the power MISFET 9 and various circuits of the control IC 10 . The source electrode 12 is connected to the source of the power MISFET 9 and transmits the output voltage VOUT and output current IOUT to the load 3 . A signal line (for example, a wire harness) laid between the source electrode 12 and the load 3 is generally accompanied by an inductance component L (and a resistance component). The input electrode 13 transmits an input voltage (=input signal IN) for driving the control IC 10 . Reference voltage electrode 14 transmits a reference voltage (eg, ground voltage GND) to control IC 10 . A resistance component R generally accompanies between the reference voltage electrode 14 and the ground terminal.

＜半導体装置＞
図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車両に搭載される場合を例にとって説明する。なお、半導体装置１は、車両への搭載に際して、バルブランプ若しくはＬＥＤ［light emitting diode］ランプなどの光源、又は、その他の種類の電子制御デバイスへの通電制御を行うためのハイサイドスイッチとして適用され得る。 <Semiconductor device>
FIG. 2 is a block circuit diagram showing the electrical structure of semiconductor device 1 shown in FIG. A case where the semiconductor device 1 is mounted on a vehicle will be described below as an example. When mounted on a vehicle, the semiconductor device 1 is applied as a high-side switch for controlling power supply to a light source such as a bulb lamp or an LED [light emitting diode] lamp, or other types of electronic control devices. obtain.

半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、イネーブル電極１５、センス電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９及びコントロールＩＣ１０を含む。 Semiconductor device 1 includes drain electrode 11 , source electrode 12 , input electrode 13 , reference voltage electrode 14 , enable electrode 15 , sense electrode 16 , gate control wiring 17 , power MISFET 9 and control IC 10 .

ドレイン電極１１（＝電源電極ＶＢＢ）は、直流電源２に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９及びコントロールＩＣ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。一方、ソース電極１２（＝出力電極ＯＵＴ）は、負荷３に接続される。 The drain electrode 11 (=power supply electrode VBB) is connected to the DC power supply 2 . The drain electrode 11 provides the power MISFET 9 and the control IC 10 with the power supply voltage VB. The power supply voltage VB may be 10 V or more and 20 V or less. On the other hand, the source electrode 12 (=output electrode OUT) is connected to the load 3 .

入力電極１３（＝入力電極ＩＮ）は、ＭＣＵ［micro controller unit］、ＤＣ／ＤＣコンバータ、ＬＤＯ［Low Drop Out］レギュレータなどに接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は、基準電圧配線（接地端）に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９及びコントロールＩＣ１０に基準電圧を提供する。 The input electrode 13 (=input electrode IN) may be connected to an MCU [micro controller unit], a DC/DC converter, an LDO [Low Drop Out] regulator, or the like. Input electrode 13 provides an input voltage to control IC 10 . The input voltage may be between 1V and 10V. The reference voltage electrode 14 is connected to the reference voltage wiring (ground terminal). Reference voltage electrode 14 provides a reference voltage to power MISFET 9 and control IC 10 .

イネーブル電極１５は、ＭＣＵに接続されてもよい。イネーブル電極１５には、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号が入力される。センス電極１６は、コントロールＩＣ１０の異常を検出するための電気信号を装置外部に伝達する。なお、センス電極１６は、抵抗器によりプルアップまたはプルダウンされてもよい。 The enable electrode 15 may be connected to the MCU. An electric signal for enabling or disabling some or all of the functions of the control IC 10 is input to the enable electrode 15 . The sense electrode 16 transmits an electrical signal for detecting an abnormality in the control IC 10 to the outside of the device. Note that the sense electrode 16 may be pulled up or pulled down by a resistor.

パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述のゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントロールＩＣ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。 A gate of the power MISFET 9 is connected to a control IC 10 (a gate control circuit 25 to be described later) via a gate control wiring 17 . A drain of the power MISFET 9 is connected to the drain electrode 11 . A source of the power MISFET 9 is connected to a control IC 10 (current detection circuit 27 to be described later) and a source electrode 12 .

コントロールＩＣ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。 The control IC 10 includes a sensor MISFET 21, an input circuit 22, a current/voltage control circuit 23, a protection circuit 24, a gate control circuit 25, an active clamp circuit 26, a current detection circuit 27, a power reverse connection protection circuit 28, and an abnormality detection circuit 29. .

センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。 A gate of the sensor MISFET 21 is connected to the gate control circuit 25 . A drain of the sensor MISFET 21 is connected to the drain electrode 11 . A source of the sensor MISFET 21 is connected to the current detection circuit 27 .

入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。 The input circuit 22 is connected to the input electrode 13 and the current/voltage control circuit 23 . Input circuit 22 may include a Schmitt trigger circuit. The input circuit 22 shapes the waveform of the electrical signal applied to the input electrode 13 . A signal generated by the input circuit 22 is input to the current/voltage control circuit 23 .

電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。 The current/voltage control circuit 23 is connected to a protection circuit 24 , a gate control circuit 25 , a power reverse connection protection circuit 28 and an abnormality detection circuit 29 . The current/voltage control circuit 23 may include a logic circuit.

電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。 The current/voltage control circuit 23 generates various voltages according to the electrical signal from the input circuit 22 and the electrical signal from the protection circuit 24 . The current/voltage control circuit 23 includes a drive voltage generation circuit 30 , a first constant voltage generation circuit 31 , a second constant voltage generation circuit 32 and a reference voltage/reference current generation circuit 33 in this embodiment.

駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。 The drive voltage generation circuit 30 generates a drive voltage for driving the gate control circuit 25 . The drive voltage may be set to a value obtained by subtracting a predetermined value from the power supply voltage VB. The drive voltage generation circuit 30 may generate a drive voltage of 5 V or more and 15 V or less by subtracting 5 V from the power supply voltage VB. A drive voltage is input to the gate control circuit 25 .

第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードまたはレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。 A first constant voltage generation circuit 31 generates a first constant voltage for driving the protection circuit 24 . The first constant voltage generation circuit 31 may include a Zener diode or a regulator circuit (here, a Zener diode). The first constant voltage may be 1 V or more and 5 V or less. The first constant voltage is input to the protection circuit 24 (more specifically, an open load detection circuit 35 and the like, which will be described later).

第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードまたはレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６及び低電圧誤動作抑制回路３７）に入力される。 A second constant voltage generation circuit 32 generates a second constant voltage for driving the protection circuit 24 . The second constant voltage generation circuit 32 may include a Zener diode or a regulator circuit (regulator circuit here). The second constant voltage may be 1 V or more and 5 V or less. The second constant voltage is input to the protection circuit 24 (more specifically, an overheat protection circuit 36 and a low-voltage malfunction suppression circuit 37, which will be described later).

基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。 The reference voltage/reference current generation circuit 33 generates reference voltages and reference currents for various circuits. The reference voltage may be 1 V or more and 5 V or less. The reference current may be 1 mA or more and 1 A or less. The reference voltage and reference current are input to various circuits. If the various circuits include comparators, the reference voltage and reference current may be input to the comparators.

保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。 The protection circuit 24 is connected to the current/voltage control circuit 23 , the gate control circuit 25 , the abnormality detection circuit 29 , the source of the power MISFET 9 and the source of the sensor MISFET 21 . Protection circuit 24 includes an overcurrent protection circuit 34 , an open load detection circuit 35 , an overheat protection circuit 36 and a low voltage malfunction suppression circuit 37 .

過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。 An overcurrent protection circuit 34 protects the power MISFET 9 from overcurrent. The overcurrent protection circuit 34 is connected to the source of the gate control circuit 25 and the sensor MISFET21. Overcurrent protection circuit 34 may include a current monitor circuit. A signal generated by the overcurrent protection circuit 34 is input to the gate control circuit 25 (more specifically, a drive signal output circuit 40 described later).

負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態及びオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５により生成された信号は、電流・電圧制御回路２３に入力される。 The load open detection circuit 35 detects the short-circuit state and open state of the power MISFET 9 . The load open detection circuit 35 is connected to the current/voltage control circuit 23 and the source of the power MISFET 9 . A signal generated by the open load detection circuit 35 is input to the current/voltage control circuit 23 .

過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。 An overheat protection circuit 36 monitors the temperature of the power MISFET 9 and protects the power MISFET 9 from excessive temperature rise. The overheat protection circuit 36 is connected to the current/voltage control circuit 23 . Thermal protection circuit 36 may include a temperature sensitive device such as a temperature sensitive diode or thermistor. A signal generated by the overheat protection circuit 36 is input to the current/voltage control circuit 23 .

低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。 The low-voltage malfunction suppression circuit 37 suppresses malfunction of the power MISFET 9 when the power supply voltage VB is less than a predetermined value. The low voltage malfunction suppression circuit 37 is connected to the current/voltage control circuit 23 . A signal generated by the low-voltage malfunction suppression circuit 37 is input to the current/voltage control circuit 23 .

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態並びにオフ状態、及び、センサＭＩＳＦＥＴ２１のオン状態並びにオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。 The gate control circuit 25 controls the ON state and OFF state of the power MISFET 9 and the ON state and OFF state of the sensor MISFET 21 . The gate control circuit 25 is connected to the current/voltage control circuit 23 , the protection circuit 24 , the gate of the power MISFET 9 and the gate of the sensor MISFET 21 .

ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７にゲート制御信号ＶＧを出力する。ゲート制御信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。ゲート制御回路２５は、具体的に述べると、入力電極１３に印加された電気信号（入力信号ＩＮ）に応じてゲート制御信号ＶＧを制御することによりパワーＭＩＳＦＥＴ９をオン／オフする。 The gate control circuit 25 outputs a gate control signal VG to the gate control wiring 17 according to the electric signal from the current/voltage control circuit 23 and the electric signal from the protection circuit 24 . A gate control signal VG is input to the gate of the power MISFET 9 and the gate of the sensor MISFET 21 via the gate control wiring 17, respectively. Specifically, the gate control circuit 25 turns on/off the power MISFET 9 by controlling the gate control signal VG according to the electric signal (input signal IN) applied to the input electrode 13 .

ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号に基づいて昇圧電圧ＶＣＰを生成する。チャージポンプ回路３９によって生成される昇圧電圧ＶＣＰは、駆動信号出力回路４０に入力される。 Gate control circuit 25 more specifically includes an oscillation circuit 38 , a charge pump circuit 39 and a drive signal output circuit 40 . The oscillator circuit 38 oscillates according to the electrical signal from the current/voltage control circuit 23 and generates a predetermined electrical signal. An electrical signal generated by the oscillator circuit 38 is input to the charge pump circuit 39 . The charge pump circuit 39 generates a boosted voltage VCP based on the electrical signal from the oscillation circuit 38. FIG. A boosted voltage VCP generated by the charge pump circuit 39 is input to the drive signal output circuit 40 .

駆動信号出力回路４０は、チャージポンプ回路３９から出力される昇圧電圧ＶＣＰを受けて動作し、保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じてゲート制御信号ＶＧを生成する。ゲート制御信号ＶＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。 The drive signal output circuit 40 receives the boosted voltage VCP output from the charge pump circuit 39 to operate, and receives a gate control signal in response to an electrical signal from the protection circuit 24 (more specifically, the overcurrent protection circuit 34). Generate a VG. A gate control signal VG is input to the gate of the power MISFET 9 and the gate of the sensor MISFET 21 via the gate control wiring 17 . Sensor MISFET 21 and power MISFET 9 are controlled simultaneously by gate control circuit 25 .

アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。 Active clamp circuit 26 protects power MISFET 9 from back electromotive force. Active clamp circuit 26 is connected to drain electrode 11 , the gate of power MISFET 9 and the gate of sensor MISFET 21 . Active clamp circuit 26 may include multiple diodes.

アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。 Active clamp circuit 26 may include multiple diodes forward biased together. Active clamp circuit 26 may include multiple diodes that are reverse biased together. The active clamp circuit 26 may include multiple diodes forward biased together and multiple diodes reverse biased together.

複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。 The plurality of diodes may include pn junction diodes, Zener diodes, or pn junction diodes and Zener diodes. Active clamp circuit 26 may include multiple Zener diodes biased together. Active clamp circuit 26 may include a Zener diode and a pn junction diode that are reverse biased together.

電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号（＝出力電流ＩＯＵＴ）およびセンサＭＩＳＦＥＴ２１によって生成された電気信号（＝出力電流ＩＯＵＴと同じ挙動を示すセンス電流）に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。 A current detection circuit 27 detects currents flowing through the power MISFET 9 and the sensor MISFET 21 . The current detection circuit 27 is connected to the protection circuit 24 , the abnormality detection circuit 29 , the source of the power MISFET 9 and the source of the sensor MISFET 21 . The current detection circuit 27 generates a current detection signal according to the electrical signal (=output current IOUT) generated by the power MISFET 9 and the electrical signal (=sense current exhibiting the same behavior as the output current IOUT) generated by the sensor MISFET 21. Generate. The current detection signal is input to the abnormality detection circuit 29 .

電源逆接続保護回路２８は、直流電源２が逆接続された際に、逆電圧から電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。 The power supply reverse connection protection circuit 28 protects the current/voltage control circuit 23, the power MISFET 9, etc. from the reverse voltage when the DC power supply 2 is reversely connected. A reverse power connection protection circuit 28 is connected to the reference voltage electrode 14 and the current/voltage control circuit 23 .

異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。 The abnormality detection circuit 29 monitors the voltage of the protection circuit 24 . The abnormality detection circuit 29 is connected to the current/voltage control circuit 23 , the protection circuit 24 and the current detection circuit 27 . When an abnormality (such as voltage fluctuation) occurs in any of the overcurrent protection circuit 34, open load detection circuit 35, overheat protection circuit 36, and low voltage malfunction suppression circuit 37, the abnormality detection circuit 29 detects the voltage of the protection circuit 24. Generates an abnormality detection signal according to the condition and outputs it to the outside.

異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。 Abnormality detection circuit 29 more specifically includes a first multiplexer circuit 41 and a second multiplexer circuit 42 . The first multiplexer circuit 41 includes two inputs, one output and one selection control input. The input portion of the first multiplexer circuit 41 is connected to the protection circuit 24 and the current detection circuit 27, respectively. A second multiplexer circuit 42 is connected to the output of the first multiplexer circuit 41 . A current/voltage control circuit 23 is connected to the selection control input section of the first multiplexer circuit 41 .

第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。 The first multiplexer circuit 41 generates an abnormality detection signal according to the electric signal from the current/voltage control circuit 23 , the voltage detection signal from the protection circuit 24 and the current detection signal from the current detection circuit 27 . The abnormality detection signal generated by the first multiplexer circuit 41 is input to the second multiplexer circuit 42 .

第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびイネーブル電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、センス電極１６が接続されている。 The second multiplexer circuit 42 includes two inputs and one output. The input section of the second multiplexer circuit 42 is connected to the output section of the second multiplexer circuit 42 and the enable electrode 15 respectively. The sense electrode 16 is connected to the output of the second multiplexer circuit 42 .

イネーブル電極１５にＭＣＵが接続され、センス電極１６にプルアップ用またはプルダウン用の抵抗器が接続されている場合、ＭＣＵからイネーブル電極１５にオン信号が入力され、センス電極１６から異常検出信号が取り出される。異常検出信号は、センス電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。 When an MCU is connected to the enable electrode 15 and a resistor for pull-up or pull-down is connected to the sense electrode 16 , an ON signal is input from the MCU to the enable electrode 15 and an abnormality detection signal is taken out from the sense electrode 16 . be The abnormality detection signal is converted into an electrical signal by a resistor connected to the sense electrode 16. FIG. An abnormal state of the semiconductor device 1 is detected based on this electrical signal.

＜異なる電圧ドメイン間でのゲート制御に関する考察＞
Ｎチャネル型ＭＩＳＦＥＴは、同じ素子面積のＰチャネル型ＭＩＳＦＥＴと比べてオン抵抗が２～３倍ほど優れている（オン抵抗が低い）。これを鑑み、電源スイッチ素子（例えばハイサイドスイッチ素子）としては、Ｎチャネル型ＭＩＳＦＥＴが優先的に用いられる。ただし、Ｎチャネル型ＭＩＳＦＥＴを完全にオン状態とするためには、Ｎチャネル型ＭＩＳＦＥＴに正極性のゲート・ソース間電圧を印加する必要がある。そこで、電源電圧（例えばバッテリ電圧）よりも高い昇圧電圧を生成する回路、例えば、比較的安価なチャージポンプ回路が半導体装置に内蔵されることが多い。特に、大電流及び高電圧を取り扱うＩＰＤでは、チャージポンプ回路と他のフローティング電源回路が統合されており、縦型構造のＮチャネル型ＭＩＳＦＥＴが適切に制御される。 <Study on gate control between different voltage domains>
An N-channel MISFET has an on-resistance two to three times better than a P-channel MISFET having the same element area (lower on-resistance). In view of this, N-channel MISFETs are preferentially used as power switch elements (for example, high-side switch elements). However, in order to turn the N-channel MISFET completely on, it is necessary to apply a positive gate-source voltage to the N-channel MISFET. Therefore, a semiconductor device often incorporates a circuit that generates a boosted voltage higher than a power supply voltage (for example, a battery voltage), for example, a relatively inexpensive charge pump circuit. In particular, in an IPD that handles large currents and high voltages, the charge pump circuit and other floating power supply circuits are integrated, and the vertical N-channel MISFETs are appropriately controlled.

ところで、殆ど全ての半導体装置では、低耐圧デバイス（例えば耐圧５Ｖ）と高耐圧デバイス（例えば４０Ｖ耐圧）が組み合わせてモノリシック実装される。高耐圧デバイスを使用すれば、半導体装置の電圧ロバスト性を向上し得る。ただし、システム全体のコスト削減を鑑みると、高耐圧デバイスの使用は必要最小限に止めて、できる限り低耐圧デバイスを使用することが望ましい。 By the way, almost all semiconductor devices are monolithically mounted by combining low-voltage devices (for example, 5V voltage resistance) and high-voltage devices (for example, 40V voltage resistance). Using a high voltage device can improve the voltage robustness of the semiconductor device. However, in view of cost reduction of the entire system, it is desirable to limit the use of high-voltage devices to the minimum necessary and use low-voltage devices as much as possible.

このように、低耐圧デバイスと高耐圧デバイスが混在する半導体装置において、異なる電圧ドメイン間（低電位系と高電位系との間）で内部信号を伝達する場合には、一般に、レベルシフタが必要となる。以下、図面を参照しながら具体的に説明する。 As described above, in a semiconductor device in which a low-voltage device and a high-voltage device are mixed, a level shifter is generally required when an internal signal is transmitted between different voltage domains (between a low potential system and a high potential system). Become. A specific description will be given below with reference to the drawings.

＜ゲート制御回路（比較例）＞
図３は、ゲート制御回路２５の比較例（＝後出の各種実施形態と対比される一般的な構成）を示す図である。本比較例のゲート制御回路２５は、レベルシフタＬＶＳと、トランジスタＭ１１～Ｍ１３（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ１４及びＭ１５（例えばＮチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ１１と、スイッチＳＷ１１及びＳＷ１２と、を含む。 <Gate control circuit (comparative example)>
FIG. 3 is a diagram showing a comparative example of the gate control circuit 25 (=general configuration compared with various embodiments described later). The gate control circuit 25 of this comparative example includes a level shifter LVS, transistors M11 to M13 (for example, P-channel MISFET), transistors M14 and M15 (for example, N-channel MISFET), current source CS11, and switches SW11 and SW12. ,including.

レベルシフタＬＶＳは、電流・電圧制御回路２３から入力制御信号Ｓ１の入力を受け付けてスイッチ制御信号Ｓ２を生成し、スイッチＳＷ１１及びＳＷ１２に出力する。 The level shifter LVS receives the input control signal S1 from the current/voltage control circuit 23, generates a switch control signal S2, and outputs it to the switches SW11 and SW12.

入力制御信号Ｓ１は、電源電圧ＶＢと接地電圧ＧＮＤとの間でパルス駆動される低電位系（ＶＢ／ＧＮＤドメイン）の論理信号である。例えば、入力制御信号Ｓ１は、入力信号ＩＮがハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であるときにハイレベル（＝ＶＢ）となり、入力信号ＩＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフ状態とするときの論理レベル）であるときにローレベル（＝ＧＮＤ）となる。つまり、入力制御信号Ｓ１は、パワーＭＩＳＦＥＴ９のオン／オフ制御信号に相当する。 The input control signal S1 is a low potential system (VB/GND domain) logic signal that is pulse-driven between the power supply voltage VB and the ground voltage GND. For example, the input control signal S1 becomes high level (=VB) when the input signal IN is high level (=logic level when the power MISFET 9 is turned on), and the input signal IN is low level (=power MISFET 9). is turned off), it becomes low level (=GND). That is, the input control signal S1 corresponds to an ON/OFF control signal for the power MISFET9.

一方、スイッチ制御信号Ｓ２は、昇圧電圧ＶＣＰと出力電圧ＶＯＵＴとの間でパルス駆動される高電位系（ＶＣＰ／ＶＯＵＴドメイン）の論理信号である。例えば、スイッチ制御信号Ｓ２は、入力制御信号Ｓ１がハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であるときにハイレベル（＝ＶＣＰ）となり、入力制御信号Ｓ１がローレベル（＝パワーＭＩＳＦＥＴ９をオフ状態とするときの論理レベル）であるときにローレベル（＝ＶＯＵＴ）となる。なお、スイッチ制御信号Ｓ２は、スイッチＳＷ１１及びＳ１２それぞれのオン／オフ制御信号として用いられる。 On the other hand, the switch control signal S2 is a logic signal of a high potential system (VCP/VOUT domain) pulse-driven between the boosted voltage VCP and the output voltage VOUT. For example, the switch control signal S2 becomes high level (=VCP) when the input control signal S1 is high level (=logic level when the power MISFET 9 is turned on), and the input control signal S1 becomes low level (= When it is the logic level when the power MISFET 9 is turned off), it becomes low level (=VOUT). Note that the switch control signal S2 is used as an on/off control signal for each of the switches SW11 and S12.

トランジスタＭ１１～Ｍ１３それぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ１１～Ｍ１３それぞれのゲートは、いずれもトランジスタＭ１１のドレインに接続されている。このように接続されたトランジスタＭ１１～Ｍ１３は、トランジスタＭ１１のドレインに入力される基準電流Ｉｇａｔｅをミラーし、トランジスタＭ１２及びＭ１３それぞれのドレインからミラー電流Ｉｍ及びゲート充電電流Ｉｃｈｇとして出力するカレントミラーＣＭ１１として機能する。 The sources of the transistors M11 to M13 are all connected to the boosted voltage VCP application terminal. Gates of the transistors M11 to M13 are all connected to the drain of the transistor M11. The transistors M11 to M13 connected in this manner serve as a current mirror CM11 that mirrors the reference current Igate input to the drain of the transistor M11 and outputs the mirror current Im and the gate charging current Ichg from the respective drains of the transistors M12 and M13. Function.

トランジスタＭ１４及びＭ１５それぞれのソースは、いずれも出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＭ１４及びＭ１５それぞれのゲートは、いずれもトランジスタＭ１４のドレインに接続されている。トランジスタＭ１４のドレインは、トランジスタＭ１２のドレインに接続されている。このように接続されたトランジスタＭ１４及びＭ１５は、トランジスタＭ１４のドレインに入力されるミラー電流Ｉｍをミラーし、トランジスタＭ１５のドレインからゲート放電電流Ｉｄｃｈｇとして出力するカレントミラーＣＭ１２として機能する。 The sources of the transistors M14 and M15 are both connected to the application terminal of the output voltage VOUT. The gates of the transistors M14 and M15 are both connected to the drain of the transistor M14. The drain of transistor M14 is connected to the drain of transistor M12. The transistors M14 and M15 connected in this way function as a current mirror CM12 that mirrors the mirror current Im input to the drain of the transistor M14 and outputs the gate discharge current Idchg from the drain of the transistor M15.

スイッチＳＷ１１の第１端は、トランジスタＭ１１のドレインに接続されている。スイッチＳＷ１１の第２端は、電流源ＣＳ１１の第１端に接続されている。電流源ＣＳ１１の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＭ１３のドレインとスイッチＳＷ１２の第１端は、いずれもパワーＭＩＳＦＥＴ９のゲートに接続されている。スイッチＳＷ１２の第２端は、トランジスタＭ１５のドレインに接続されている。 A first end of the switch SW11 is connected to the drain of the transistor M11. A second end of the switch SW11 is connected to a first end of the current source CS11. A second end of the current source CS11 is connected to the application end of the output voltage VOUT. Both the drain of the transistor M13 and the first end of the switch SW12 are connected to the gate of the power MISFET9. A second end of the switch SW12 is connected to the drain of the transistor M15.

電流源ＣＳ１１は、基準電流Ｉｇａｔｅを生成する。なお、電流源ＣＳ１１は、一般に低電位系（ＶＢ－ＧＮＤ系）から基準電流Ｉｇａｔｅの元となる電流の入力を受け付けるカレントミラーとして実装される。 Current source CS11 generates a reference current Igate. Note that the current source CS11 is generally implemented as a current mirror that receives input of a current that is the source of the reference current Igate from the low potential system (VB-GND system).

スイッチ制御信号Ｓ２がハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であるときには、スイッチＳＷ１１がオン状態となり、スイッチＳＷ１２がオフ状態となる。その結果、パワーＭＩＳＦＥＴ９のゲート容量（不図示）がゲート充電電流Ｉｃｈｇにより充電されるので、ゲート制御信号ＶＧがハイレベル（＝ＶＣＰ）に立ち上がり、パワーＭＩＳＦＥＴ９がオン状態となる。 When the switch control signal S2 is at a high level (=logic level for turning on the power MISFET 9), the switch SW11 is turned on and the switch SW12 is turned off. As a result, the gate capacitance (not shown) of the power MISFET 9 is charged by the gate charge current Ichg, so the gate control signal VG rises to high level (=VCP) and the power MISFET 9 is turned on.

一方、スイッチ制御信号Ｓ２がローレベル（＝パワーＭＩＳＦＥＴ９をオフ状態とするときの論理レベル）であるときには、スイッチＳＷ１１及びＳＷ１２がいずれもオン状態となる。その結果、パワーＭＩＳＦＥＴ９のゲート容量（不図示）がゲート放電電流Ｉｄｃｈｇ（ただしＩｄｃｈｇ＞Ｉｃｈｇ）により放電されるので、ゲート制御信号ＶＧがローレベル（＝ＶＯＵＴ）に立ち下がり、パワーＭＩＳＦＥＴ９がオフ状態となる。 On the other hand, when the switch control signal S2 is at low level (=the logic level when turning off the power MISFET 9), both the switches SW11 and SW12 are turned on. As a result, the gate capacitance (not shown) of the power MISFET 9 is discharged by the gate discharge current Idchg (where Idchg>Ichg), so the gate control signal VG falls to the low level (=VOUT), turning the power MISFET 9 off. Become.

ところで、例えば、半導体装置１がバッテリに接続された車載ＩＰＤである場合には、出力電圧ＶＯＵＴが正電圧（例えば＋数十Ｖ）から負電圧（例えば－数十Ｖ）まで広い動作範囲を持ち得る。この場合、半導体装置１の内部信号（電流信号又は電圧信号）を低電位系（ＶＢ／ＧＮＤドメイン）から高電位系（ＶＣＰ－ＶＯＵＴ）へレベルシフトする際に一つの問題が発生する。 By the way, for example, when the semiconductor device 1 is an in-vehicle IPD connected to a battery, the output voltage VOUT has a wide operating range from a positive voltage (for example, +several tens of V) to a negative voltage (for example, -several tens of V). obtain. In this case, a problem occurs when level-shifting the internal signal (current signal or voltage signal) of the semiconductor device 1 from the low potential system (VB/GND domain) to the high potential system (VCP-VOUT).

先述の通り、半導体装置１には、低耐圧デバイスと高耐圧デバイスの両方が組み込まれている。昇圧電圧ＶＣＰは、電源電圧ＶＢよりも高電圧であり、殆どの場合には出力電圧ＶＯＵＴよりも所定値（例えば５Ｖ）だけ高い電圧にクランプされる。なお、パワーＭＩＳＦＥＴ９がオン状態であるときには、パワーＭＩＳＦＥＴ９のゲート容量（不図示）をチャージポンプ回路３９からのゲート充電電流Ｉｃｈｇにより充電する必要がある。 As described above, the semiconductor device 1 incorporates both a low-voltage device and a high-voltage device. The boosted voltage VCP is higher than the power supply voltage VB, and in most cases is clamped to a voltage higher than the output voltage VOUT by a predetermined value (eg, 5V). When the power MISFET 9 is on, the gate capacitance (not shown) of the power MISFET 9 must be charged with the gate charge current Ichg from the charge pump circuit 39 .

一方、パワーＭＩＳＦＥＴ９がオン状態であるときには、出力電圧ＶＯＵＴが電源電圧ＶＢとほぼ等しい電圧（＝電源電圧ＶＢの数ｍＶ以内）まで引き上げられていなければならない。ただし、ＶＯＵＴ≒ＶＢであるときには、レベルシフタＬＶＳが適切に機能するためのヘッドルーム電圧が乏しくなる。具体的に述べると、スイッチＳＷ１１又はＳＷ１２をオン／オフするためのヘッドルーム電圧、或いは、電流源ＣＳ１１で基準電流Ｉｇａｔｅを生成するためのヘッドルーム電圧に余裕がなくなる。 On the other hand, when the power MISFET 9 is on, the output voltage VOUT must be raised to a voltage substantially equal to the power supply voltage VB (=within several mV of the power supply voltage VB). However, when VOUT≈VB, there is insufficient headroom voltage for the level shifter LVS to function properly. Specifically, the headroom voltage for turning on/off the switch SW11 or SW12 or the headroom voltage for generating the reference current Igate in the current source CS11 runs out.

なお、電流源ＣＳ１１としてゲート・ソース間を短絡したデプレションＮチャネル型ＭＩＳＦＥＴを用いれば、ヘッドルーム電圧の余裕を確保しやすくなる。ただし、デプレションＮチャネル型ＭＩＳＦＥＴは、特性ばらつき（温度特性及び製造ばらつきなど）が非常に大きい（例えば全ての特性ばらつきを合わせると±５０％以上）。そのため、パワーＭＩＳＦＥＴ９のオン遷移時におけるスルーレートを高精度に制御することが難しくなり、延いては、ＥＭＣ［electromagnetic compatibility］の向上と消費電力の低減を両立することが困難となる。 If a depletion N-channel MISFET in which the gate and the source are short-circuited is used as the current source CS11, it becomes easier to secure a margin of the headroom voltage. However, the depletion N-channel MISFET has very large characteristic variations (temperature characteristics, manufacturing variations, etc.) (for example, ±50% or more when all characteristic variations are combined). Therefore, it becomes difficult to control the slew rate at the time of ON transition of the power MISFET 9 with high precision, and eventually it becomes difficult to achieve both improvement of EMC (electromagnetic compatibility) and reduction of power consumption.

また、アクティブクランプ回路２６の働きにより、出力電圧ＶＯＵＴが負電圧（＜ＧＮＤ）となっているときには、基準電流Ｉｇａｔｅを流すことができない。そのため、パワーＭＩＳＦＥＴ９のオン／オフ制御を高速に繰り返すアプリケーションでは、適切なゲート制御を行うことが難しい。 Further, due to the function of the active clamp circuit 26, the reference current Igate cannot flow when the output voltage VOUT is a negative voltage (<GND). Therefore, it is difficult to perform appropriate gate control in an application that repeats ON/OFF control of the power MISFET 9 at high speed.

以下では、上記の考察を鑑み、異なる電圧ドメイン間でのゲート制御を適切に行うことのできるゲート制御回路２５の第１実施形態を提案する。 In view of the above considerations, a first embodiment of the gate control circuit 25 that can appropriately perform gate control between different voltage domains is proposed below.

＜ゲート制御回路（第１実施形態）＞
図４は、ゲート制御回路２５の第１実施形態を示す図である。第１実施形態のゲート制御回路２５は、電源電圧ＶＢの印加端と出力電圧ＶＯＵＴの印加端との間に接続されるパワーＭＩＳＦＥＴ９のゲート制御信号ＶＧを生成する回路ブロックであり、コントローラＣＴＲＬと、出力段ＯＵＴＳと、電流源ＣＳ２１及びＣＳ２２と、スイッチＳＷ２１及びＳＷ２２と、逆流防止素子ＭＸ（例えば高耐圧Ｎチャネル型ＭＩＳＦＥＴ）と、を含む。 <Gate control circuit (first embodiment)>
FIG. 4 is a diagram showing a first embodiment of the gate control circuit 25. As shown in FIG. The gate control circuit 25 of the first embodiment is a circuit block that generates a gate control signal VG for the power MISFET 9 connected between the application terminal of the power supply voltage VB and the application terminal of the output voltage VOUT. It includes an output stage OUTS, current sources CS21 and CS22, switches SW21 and SW22, and a backflow prevention element MX (for example, a high voltage N-channel MISFET).

コントローラＣＴＲＬは、電流・電圧制御回路２３から入力制御信号Ｓ２０の入力を受け付けてスイッチ制御信号Ｓ２１及びＳ２２をそれぞれ生成し、スイッチＳＷ２１及びＳＷ２２にそれぞれ出力する。 The controller CTRL receives an input control signal S20 from the current/voltage control circuit 23, generates switch control signals S21 and S22, respectively, and outputs them to the switches SW21 and SW22, respectively.

入力制御信号Ｓ２０は、電源電圧ＶＢと接地電圧ＧＮＤとの間でパルス駆動される低電位系（ＶＢ／ＧＮＤドメイン）の論理信号である。例えば入力制御信号Ｓ２０は、入力信号ＩＮがハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であるときにハイレベル（＝ＶＢ）となり、入力信号ＩＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフ状態とするときの論理レベル）であるときにローレベル（＝ＧＮＤ）となる。つまり、入力制御信号Ｓ１は、パワーＭＩＳＦＥＴ９のオン／オフ制御信号に相当する。 The input control signal S20 is a low potential system (VB/GND domain) logic signal that is pulse-driven between the power supply voltage VB and the ground voltage GND. For example, the input control signal S20 becomes high level (=VB) when the input signal IN is high level (=logic level when the power MISFET 9 is turned on), and the input signal IN becomes low level (=power MISFET 9 is turned on). It becomes low level (=GND) when it is in the off state). That is, the input control signal S1 corresponds to an ON/OFF control signal for the power MISFET9.

スイッチ制御信号Ｓ２１は、電源電圧ＶＢと第１中間電圧ＶＢＭ５（＝ＶＢ－５Ｖ）との間でパルス駆動される低電位系（ＶＢ／ＶＢＭ５ドメイン）の論理信号である。スイッチ制御信号Ｓ２１は、例えば、入力制御信号Ｓ２０がハイレベル（＝パワーＭＩＳＦＥＴ９をオン状態とするときの論理レベル）であり、かつ、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ（例えば第１中間電圧ＶＢＭ５）よりも低いときにローレベル（＝ＶＢＭ５）となる。また、スイッチ制御信号Ｓ２１は、例えば、入力制御信号Ｓ２０がハイレベルであり、かつ、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝ＶＢ）となる。なお、スイッチ制御信号Ｓ２１は、スイッチＳＷ２１のオン／オフ制御信号に相当する。 The switch control signal S21 is a logic signal of a low potential system (VB/VBM5 domain) pulse-driven between the power supply voltage VB and the first intermediate voltage VBM5 (=VB-5V). For example, the switch control signal S21 is such that the input control signal S20 is at a high level (=the logic level when the power MISFET 9 is turned on), and the output voltage VOUT is higher than the threshold voltage Vth (for example, the first intermediate voltage VBM5). is low (=VBM5). Further, the switch control signal S21 becomes high level (=VB), for example, when the input control signal S20 is high level and the output voltage VOUT is higher than the threshold voltage Vth. Note that the switch control signal S21 corresponds to an on/off control signal for the switch SW21.

スイッチ制御信号Ｓ２２は、第２中間電圧ＶＲＥＦ（＝５Ｖ）と接地電圧ＧＮＤとの間でパルス駆動される低電位系（ＶＲＥＦ／ＧＮＤドメイン）の論理信号である。スイッチ制御信号Ｓ２２は、例えば、入力制御信号Ｓ２０がハイレベルであり、かつ、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈよりも低いときにローレベル（＝ＧＮＤ）となる。また、スイッチ制御信号Ｓ２２は、例えば、入力制御信号Ｓ２０がハイレベルであり、かつ、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝ＶＲＥＦ）となる。なお、スイッチ制御信号Ｓ２２は、スイッチＳＷ２２のオン／オフ制御信号に相当する。 The switch control signal S22 is a low potential system (VREF/GND domain) logic signal that is pulse-driven between the second intermediate voltage VREF (=5 V) and the ground voltage GND. The switch control signal S22 becomes low level (=GND), for example, when the input control signal S20 is high level and the output voltage VOUT is lower than the threshold voltage Vth. Also, the switch control signal S22 becomes high level (=VREF), for example, when the input control signal S20 is high level and the output voltage VOUT is higher than the threshold voltage Vth. Note that the switch control signal S22 corresponds to an on/off control signal for the switch SW22.

また、電源電圧ＶＢ、第１中間電圧ＶＢＭ５、第２中間電圧ＶＲＥＦ、及び、接地電圧ＧＮＤの間には、ＧＮＤ＜ＶＲＥＦ≦ＶＢＭ５＜ＶＢという大小関係が成立している。 Further, the power supply voltage VB, the first intermediate voltage VBM5, the second intermediate voltage VREF, and the ground voltage GND have a magnitude relationship of GND<VREF≦VBM5<VB.

このように、コントローラＣＴＲＬは、パワーＭＩＳＦＥＴ９のゲート容量を充電するときに、出力電圧ＶＯＵＴに応じてスイッチＳＷ２１及びＳＷ２２を排他的（相補的）にオン／オフすることにより、出力段ＯＵＴＳで電流源ＣＳ２１及びＣＳ２２のいずれを用いるかを切り替える（詳細については後述）。 In this way, when charging the gate capacitance of the power MISFET 9, the controller CTRL exclusively (complementarily) turns on/off the switches SW21 and SW22 according to the output voltage VOUT, whereby the current source at the output stage OUTS. Switches between CS21 and CS22 (details will be described later).

電流源ＣＳ２１は、電源電圧ＶＢの印加端と出力電圧ＶＯＵＴの印加端との間に接続されており、電源電圧ＶＢの印加端から出力段ＯＵＴＳに向けて流れるソース側の基準電流Ｉｇａｔｅを生成する。 The current source CS21 is connected between the application end of the power supply voltage VB and the application end of the output voltage VOUT, and generates a source-side reference current Igate that flows from the application end of the power supply voltage VB toward the output stage OUTS. .

電流源ＣＳ２２は、昇圧電圧ＶＣＰの印加端と接地電圧ＧＮＤの印加端との間に接続されており、出力段ＯＵＴＳから接地電圧ＧＮＤの印加端に向けて流れるシンク側の基準電流Ｉｇａｔｅを生成する。なお、昇圧電圧ＶＣＰは、半導体装置１の定常時において、電源電圧ＶＢよりも高い電圧値まで引き上げられる。 The current source CS22 is connected between the application end of the boosted voltage VCP and the application end of the ground voltage GND, and generates a sink-side reference current Igate that flows from the output stage OUTS toward the application end of the ground voltage GND. . The boosted voltage VCP is raised to a voltage value higher than the power supply voltage VB when the semiconductor device 1 is in a steady state.

スイッチＳＷ２１は、電流源ＣＳ２１と出力段ＯＵＴＳ（本図では後述するトランジスタＭ２５のドレイン）との間に接続されており、スイッチ制御信号Ｓ２１に応じてオン／オフされる。スイッチＳＷ２１は、例えば、スイッチ制御信号Ｓ２１がローレベル（＝ＶＢ）であるときにオン状態となり、スイッチ制御信号Ｓ２１がハイレベル（＝ＶＢＭ５）であるときにオフ状態となる。 The switch SW21 is connected between the current source CS21 and the output stage OUTS (in this figure, the drain of the transistor M25 described later), and is turned on/off according to the switch control signal S21. The switch SW21 is, for example, turned on when the switch control signal S21 is at low level (=VB), and turned off when the switch control signal S21 is at high level (=VBM5).

スイッチＳＷ２２は、電流源ＣＳ２２と出力段ＯＵＴＳ（本図では後述のトランジスタＭ２１のドレイン）との間に接続されており、スイッチ制御信号Ｓ２２に応じてオン／オフされる。スイッチＳＷ２２は、例えば、スイッチ制御信号Ｓ２２がハイレベル（＝ＶＲＥＦ）であるときにオン状態となり、スイッチ制御信号Ｓ２２がローレベル（＝ＧＮＤ）であるときにオフ状態となる。 The switch SW22 is connected between the current source CS22 and the output stage OUTS (in this figure, the drain of the transistor M21, which will be described later), and is turned on/off according to the switch control signal S22. The switch SW22 is, for example, turned on when the switch control signal S22 is at high level (=VREF), and turned off when the switch control signal S22 is at low level (=GND).

逆流防止素子ＭＸは、スイッチＳＷ２２と出力段ＯＵＴＳ（本図では後述するトランジスタＭ２１のドレイン）との間に接続されており、出力電圧ＶＯＵＴが接地電圧ＧＮＤよりも低くなったときに出力電圧ＶＯＵＴの印加端からの電流逆流経路を遮断する。 The backflow prevention element MX is connected between the switch SW22 and the output stage OUTS (in this figure, the drain of the transistor M21, which will be described later), and the output voltage VOUT is reduced when the output voltage VOUT becomes lower than the ground voltage GND. It cuts off the current reverse flow path from the application end.

逆流防止素子ＭＸのソースは、出力段ＯＵＴＳ（本図では後述するトランジスタＭ２１のドレイン）に接続されている。逆流防止素子ＭＸのドレインは、スイッチＳＷ２２に接続されている。なお、逆流防止素子ＭＸは、そのゲート・ソース間が短絡されている。 The source of the backflow prevention element MX is connected to the output stage OUTS (the drain of the transistor M21 described later in this figure). The drain of backflow prevention element MX is connected to switch SW22. The gate and source of the backflow prevention element MX are short-circuited.

次に、逆流防止素子ＭＸに付随する寄生素子について述べる。逆流防止素子ＭＸがＰ型半導体基板に形成されている場合、逆流防止素子ＭＸには、逆流防止素子ＭＸのバックゲートをアノードとし、逆流防止素子ＭＸのソース及びドレインそれぞれをカソードとするボディダイオードが付随する。なお、パワーＭＩＳＦＥＴ９が縦型構造である場合、Ｐ型半導体基板は、出力電圧ＶＯＵＴの印加端（＝ソース電極１２）と電気的に導通される。 Next, parasitic elements associated with the backflow prevention element MX will be described. When the backflow prevention element MX is formed on the P-type semiconductor substrate, the backflow prevention element MX has a body diode whose anode is the back gate of the backflow prevention element MX and whose cathode is the source and drain of the backflow prevention element MX. Accompany. When the power MISFET 9 has a vertical structure, the P-type semiconductor substrate is electrically connected to the application terminal (=source electrode 12) of the output voltage VOUT.

従って、逆流防止素子ＭＸに付随するボディダイオードは、出力電圧ＶＯＵＴが接地電圧ＧＮＤよりも低くなるとき（例えばアクティブクランプ動作時）に逆バイアスとなる。従って、出力電圧ＶＯＵＴが接地電圧ＧＮＤよりも低くなったときに出力電圧ＶＯＵＴの印加端からの電流逆流経路を遮断することができる。 Therefore, the body diode associated with the backflow prevention element MX is reverse biased when the output voltage VOUT becomes lower than the ground voltage GND (for example, during active clamping). Therefore, when the output voltage VOUT becomes lower than the ground voltage GND, the reverse current path from the application end of the output voltage VOUT can be cut off.

出力段ＯＵＴＳは、電流源ＣＳ２１及びＣＳ２２の一方を用いてパワーＭＩＳＦＥＴ９のゲート容量を充電するためのゲート充電電流Ｉｃｈｇを生成する回路ブロックであり、トランジスタＭ２１～Ｍ２４（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ２５及びＭ２６（例えばＮチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ２３と、を含む。 The output stage OUTS is a circuit block that uses one of the current sources CS21 and CS22 to generate a gate charging current Ichg for charging the gate capacitance of the power MISFET 9, and includes transistors M21 to M24 (for example, P-channel MISFETs), It includes transistors M25 and M26 (eg, N-channel MISFETs) and a current source CS23.

トランジスタＭ２５及びＭ２６それぞれのソースは、いずれも出力電圧ＶＯＵＴの印加端に接続されている。トランジスタＭ２５及びＭ２６それぞれのゲートは、いずれもトランジスタＭ２５のドレインに接続されている。トランジスタＭ２５のドレインは、スイッチＳＷ２１を介して電流源ＣＳ２１に接続されている。このように接続されたトランジスタＭ２５及びＭ２６は、トランジスタＭ２５のドレインに入力される基準電流ＩｇａｔｅをトランジスタＭ２６のドレインにミラーするカレントミラーＣＭ２１として機能する。 The sources of the transistors M25 and M26 are both connected to the application terminal of the output voltage VOUT. The gates of the transistors M25 and M26 are both connected to the drain of the transistor M25. The drain of the transistor M25 is connected to the current source CS21 via the switch SW21. The transistors M25 and M26 connected in this manner function as a current mirror CM21 that mirrors the reference current Igate input to the drain of the transistor M25 to the drain of the transistor M26.

トランジスタＭ２１及びＭ２２それぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ２１及びＭ２２それぞれのゲートは、いずれもトランジスタＭ２１のドレインに接続されている。トランジスタＭ２１のドレインは、トランジスタＭ２６のドレイン及び逆流防止素子ＭＸのソースに接続されている。トランジスタＭ２２のドレインは、パワーＭＩＳＦＥＴ９のゲートに接続されている。このように接続されたトランジスタＭ２１及びＭ２２は、トランジスタＭ２１のドレインに入力される基準電流Ｉｇａｔｅ（＝電流源ＣＳ２１及びＣＳ２２の一方から入力される基準電流に相当）をミラーし、トランジスタＭ２２のドレインからゲート充電電流Ｉｃｈｇとして出力するカレントミラーＣＭ２２として機能する。 The sources of the transistors M21 and M22 are both connected to the application end of the boosted voltage VCP. The gates of the transistors M21 and M22 are both connected to the drain of the transistor M21. The drain of the transistor M21 is connected to the drain of the transistor M26 and the source of the backflow prevention element MX. The drain of transistor M22 is connected to the gate of power MISFET9. Transistors M21 and M22 connected in this way mirror the reference current Igate input to the drain of transistor M21 (=corresponding to the reference current input from one of current sources CS21 and CS22), and from the drain of transistor M22 It functions as a current mirror CM22 that outputs as the gate charging current Ichg.

トランジスタＭ２３及びＭ２４それぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ２３及びＭ２４それぞれのゲートは、いずれもトランジスタＭ２４のドレインに接続されている。トランジスタＭ２４のドレインは、電流源ＣＳ２３に接続されている。トランジスタＭ２３のドレインは、トランジスタＭ２１及びＭ２２それぞれのゲートに接続されている。このように接続されたトランジスタＭ２３及びＭ２４は、トランジスタＭ２４のドレインに入力されるデプレション電流ＩｄｅｐｌをトランジスタＭ２６のドレインにミラーするカレントミラーＣＭ２３として機能する。 The sources of the transistors M23 and M24 are both connected to the boosted voltage VCP application terminal. The gates of the transistors M23 and M24 are both connected to the drain of the transistor M24. The drain of transistor M24 is connected to current source CS23. The drain of transistor M23 is connected to the gates of transistors M21 and M22. The transistors M23 and M24 connected in this manner function as a current mirror CM23 that mirrors the depletion current Idepl input to the drain of the transistor M24 to the drain of the transistor M26.

電流源ＣＳ２３は、トランジスタＭ２４のドレインと出力電圧ＶＯＵＴの印加端との間に接続されており、微小なデプレション電流Ｉｄｅｐｌを生成する。なお、電流源ＣＳ２３としては、例えば、ゲート・ソース間を短絡したデプレションＮチャネル型ＭＩＳＦＥＴを用いてもよい。 A current source CS23 is connected between the drain of the transistor M24 and the application terminal of the output voltage VOUT to generate a small depletion current Idepl. As the current source CS23, for example, a depletion N-channel MISFET whose gate and source are short-circuited may be used.

次に、本実施形態のゲート制御回路２５によるゲート制御信号ＶＧのハイレベル遷移動作（＝ゲート容量の充電動作）について詳細に説明する。 Next, the high-level transition operation of the gate control signal VG (=charging operation of the gate capacitance) by the gate control circuit 25 of this embodiment will be described in detail.

出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ（＝ＶＢＭ５＝ＶＢ－５Ｖ）よりも低いときには、スイッチＳＷ２１がオン状態となり、スイッチＳＷ２２がオフ状態となる。その結果、出力段ＯＵＴＳには、電源電圧ＶＢの印加端から電流源ＣＳ２１及びスイッチＳＷ２１を介して出力段ＯＵＴＳに向かうソース側の基準電流Ｉｇａｔｅが入力される。出力段ＯＵＴＳは、カレントミラーＣＭ２１及びＣＭ２２を用いて上記の基準電流Ｉｇａｔｅをミラーすることにより、昇圧電圧ＶＣＰの印加端からパワーＭＩＳＦＥＴ９のゲートに向けて流れるゲート充電電流Ｉｃｈｇを出力する。従って、パワーＭＩＳＦＥＴ９のゲート容量が充電されるので、パワーＭＩＳＦＥＴ９がオン状態となる。 When the output voltage VOUT is lower than the threshold voltage Vth (=VBM5=VB-5V), the switch SW21 is turned on and the switch SW22 is turned off. As a result, the source-side reference current Igate directed to the output stage OUTS from the application terminal of the power supply voltage VB through the current source CS21 and the switch SW21 is input to the output stage OUTS. The output stage OUTS mirrors the reference current Igate using current mirrors CM21 and CM22, thereby outputting a gate charge current Ichg flowing from the boosted voltage VCP application terminal to the gate of the power MISFET9. Therefore, since the gate capacitance of the power MISFET 9 is charged, the power MISFET 9 is turned on.

一方、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈよりも高いときには、スイッチＳＷ２１がオフ状態となり、スイッチＳＷ２２がオン状態となる。その結果、出力段ＯＵＴＳには、出力段ＯＵＴＳから逆流防止素子ＭＸ、スイッチＳＷ２２及び電流源ＣＳ２２を介して接地電圧ＧＮＤの印加端に向かうシンク側の基準電流Ｉｇａｔｅが入力される。出力段ＯＵＴＳは、カレントミラーＣＭ２２を用いて上記の基準電流Ｉｇａｔｅをミラーすることにより、昇圧電圧ＶＣＰの印加端からパワーＭＩＳＦＥＴ９のゲートに向けて流れるゲート充電電流Ｉｃｈｇを出力する。従って、パワーＭＩＳＦＥＴ９のゲート容量が充電されるので、パワーＭＩＳＦＥＴ９がオン状態となる。 On the other hand, when the output voltage VOUT is higher than the threshold voltage Vth, the switch SW21 is turned off and the switch SW22 is turned on. As a result, the output stage OUTS is supplied with the sink-side reference current Igate directed to the application end of the ground voltage GND from the output stage OUTS via the backflow prevention element MX, the switch SW22 and the current source CS22. The output stage OUTS mirrors the reference current Igate using a current mirror CM22 to output a gate charging current Ichg flowing from the boosted voltage VCP application terminal to the gate of the power MISFET9. Therefore, since the gate capacitance of the power MISFET 9 is charged, the power MISFET 9 is turned on.

このように、本実施形態のゲート制御回路２５であれば、先出の比較例（図３）と異なり、低電位系（ＶＢ－ＧＮＤドメイン）と高電位系（ＶＣＰ－ＶＯＵＴドメイン）との間で電圧制御信号を受け渡すためのレベルシフタＬＶＳを必要としない。従って、レベルシフタＬＶＳのヘッドルーム電圧を考慮することなく、異なる電圧ドメイン間でのゲート制御を適切に行うことが可能となる。 As described above, in the gate control circuit 25 of the present embodiment, unlike the comparative example (FIG. 3), the voltage between the low potential system (VB-GND domain) and the high potential system (VCP-VOUT domain) does not require a level shifter LVS to pass the voltage control signal in. Therefore, it is possible to appropriately perform gate control between different voltage domains without considering the headroom voltage of the level shifter LVS.

また、本実施形態のゲート制御回路２５であれば、電流源ＣＳ２１及びＣＳ２２として精度に難のあるデプレションＮチャネル型ＭＩＳＦＥＴを用いる必要がない。従って、パワーＭＩＳＦＥＴ９のオン遷移時におけるスルーレートを高精度に制御することができるので、ＥＭＣの向上と消費電力の低減を両立することが可能となる。 Further, with the gate control circuit 25 of the present embodiment, it is not necessary to use depletion N-channel MISFETs, which have difficulty in accuracy, as the current sources CS21 and CS22. Therefore, it is possible to control the slew rate of the power MISFET 9 at the time of ON transition with high precision, so that it is possible to achieve both the improvement of EMC and the reduction of power consumption.

また、本実施形態のゲート制御回路２５において、先出のカレントミラーＣＭ２３は、昇圧電圧ＶＣＰの印加端からトランジスタＭ２１及びＭ２２のゲートに向けて、常に微小なデプレション電流Ｉｄｅｐｌを流し込んでいる。従って、カレントミラーＣＭ２１及びＣＭ２２に基準電流Ｉｇａｔｅが入力されていないときには、トランジスタＭ２１及びＭ２２のゲート・ソース間電圧が低下し、カレントミラーＣＭ２２が完全に非動作状態となる。その結果、例えば、パワーＭＩＳＦＥＴ９がオフ状態とされているときに、意図しないゲート充電電流Ｉｃｈｇの生成を未然に防止することが可能となる。 In addition, in the gate control circuit 25 of the present embodiment, the current mirror CM23 always feeds a minute depletion current Idepl from the boosted voltage VCP application terminal toward the gates of the transistors M21 and M22. Therefore, when the reference current Igate is not input to the current mirrors CM21 and CM22, the voltage between the gate and source of the transistors M21 and M22 is lowered, and the current mirror CM22 is completely inoperative. As a result, for example, when the power MISFET 9 is turned off, it is possible to prevent the unintended generation of the gate charging current Ichg.

なお、電流源ＣＳ２３で生成されるデプレション電流Ｉｄｅｐｌは、基準電流Ｉｇａｔｅに比べて十分に小さいので、ゲート充電電流Ｉｃｈｇの精度には影響を及ぼさない。 Note that the depletion current Idepl generated by the current source CS23 is sufficiently smaller than the reference current Igate, so it does not affect the accuracy of the gate charging current Ichg.

また、仮に、トランジスタＭ２１及びＭ２２のゲート・ソース間に短絡スイッチを設けた場合には、短絡スイッチの制御信号を異なる電圧ドメイン間で受け渡すためのレベルシフタが必要となるので、ヘッドルーム電圧の確保という先述の問題が再燃してしまう。一方、本実施形態のゲート制御回路２５であれば、カレントミラーＣＭ２２を完全に非動作状態とするための制御信号が不要なので、レベルシフタを設ける必要がない。 Further, if a short-circuit switch is provided between the gates and sources of the transistors M21 and M22, a level shifter is required to pass the control signal of the short-circuit switch between different voltage domains. The problem mentioned above recurs. On the other hand, the gate control circuit 25 of the present embodiment does not require a control signal for completely inactivating the current mirror CM22, so there is no need to provide a level shifter.

＜ゲート制御回路（第２実施形態）＞
図５は、ゲート制御回路２５の第２実施形態を示す図である。第２実施形態のゲート制御回路２５は、先出の第１実施形態（図４）を基本としつつ、逆流防止素子ＭＸのゲートがトランジスタＭ２１のドレインではなくトランジスタＭ２１のソース（＝昇圧電圧ＶＣＰの印加端）に接続されている。 <Gate Control Circuit (Second Embodiment)>
FIG. 5 is a diagram showing a second embodiment of the gate control circuit 25. As shown in FIG. The gate control circuit 25 of the second embodiment is based on the first embodiment (FIG. 4), but the gate of the backflow prevention element MX is the source of the transistor M21 (=boosted voltage VCP) instead of the drain of the transistor M21. application end).

このような構成を採用することにより、第１実施形態（図４）と同様の作用・効果を奏しつつ、半導体装置１の通常動作中により多くのマージンを確保して、逆流防止素子ＭＸのドレイン電圧を出力電圧ＶＯＵＴよりも高い電位に維持することが可能となる。 By adopting such a configuration, the same functions and effects as those of the first embodiment (FIG. 4) can be obtained, and a larger margin can be secured during normal operation of the semiconductor device 1, and the drain of the backflow prevention element MX can be reduced. It is possible to maintain the voltage at a potential higher than the output voltage VOUT.

すなわち、スイッチＳＷ２２がオン状態であり、電流源ＣＳ２２を用いてゲート充電電流Ｉｃｈｇが生成されている場合には、逆流防止素子ＭＸのドレイン電圧がトランジスタＭ２１のゲート電圧に近くなる。 That is, when the switch SW22 is in the ON state and the gate charging current Ichg is generated using the current source CS22, the drain voltage of the backflow prevention element MX becomes close to the gate voltage of the transistor M21.

＜ゲート制御回路（第３実施形態）＞
図６は、ゲート制御回路２５の第３実施形態を示す図である。第３実施形態のゲート制御回路２５は、先出の第２実施形態（図５）を基本としつつ、スイッチＳＷ２１及びＳＷ２２として、それぞれ、トランジスタＭ３１（例えば高耐圧Ｐチャネル型ＭＩＳＦＥＴ）及びトランジスタＭ３２（例えば高耐圧Ｎチャネル型ＭＩＳＦＥＴ）が用いられている。また、電流源ＣＳ２２は、昇圧電圧ＶＣＰの印加端と基準電圧ＶＢＭ５（＝先出の第１中間電圧ＶＢＭ５を読み替え）との間に接続されている。さらに、先出のスイッチ制御信号Ｓ２１及びＳ２２に代えて、単一のスイッチ制御信号ＥＮが用いられている。以下では、既出の構成要素についての説明を省略し、本実施形態の特徴部分について詳述する。 <Gate control circuit (third embodiment)>
FIG. 6 is a diagram showing a third embodiment of the gate control circuit 25. As shown in FIG. The gate control circuit 25 of the third embodiment is based on the above-described second embodiment (FIG. 5), and the switches SW21 and SW22 are the transistor M31 (for example, high voltage P-channel MISFET) and the transistor M32 (for example, For example, a high voltage N-channel MISFET) is used. Also, the current source CS22 is connected between the application end of the boosted voltage VCP and the reference voltage VBM5 (=rereading the first intermediate voltage VBM5 described earlier). Further, a single switch control signal EN is used instead of the switch control signals S21 and S22 described above. In the following, descriptions of the components already mentioned will be omitted, and the features of this embodiment will be described in detail.

トランジスタＭ３１のソースは、電流源ＣＳ２１に接続されている。トランジスタＭ３１のドレインは、トランジスタＭ２５のドレインに接続されている。トランジスタＭ３１のゲートは、スイッチ制御信号ＥＮの印加端に接続されている。トランジスタＭ３１は、スイッチ制御信号ＥＮがローレベル（＝ＶＢＭ５）であるときにオン状態となり、スイッチ制御信号ＥＮがハイレベル（＝ＶＢ）であるときにオフ状態となる。 The source of transistor M31 is connected to current source CS21. The drain of transistor M31 is connected to the drain of transistor M25. The gate of the transistor M31 is connected to the application terminal of the switch control signal EN. The transistor M31 is turned on when the switch control signal EN is at low level (=VBM5), and turned off when the switch control signal EN is at high level (=VB).

トランジスタＭ３２のドレインは、逆流防止素子ＭＸのドレインに接続されている。トランジスタＭ３２のソースは、電流源ＣＳ２２に接続されている。トランジスタＭ３２のゲートは、スイッチ制御信号ＥＮの印加端に接続されている。トランジスタＭ３２は、スイッチ制御信号ＥＮがハイレベル（＝ＶＢ）であるときにオン状態となり、スイッチ制御信号ＥＮがローレベル（＝ＶＢＭ５）であるときにオフ状態となる。 The drain of the transistor M32 is connected to the drain of the backflow prevention element MX. The source of transistor M32 is connected to current source CS22. The gate of the transistor M32 is connected to the application terminal of the switch control signal EN. The transistor M32 is turned on when the switch control signal EN is at high level (=VB), and turned off when the switch control signal EN is at low level (=VBM5).

なお、スイッチ制御信号ＥＮは、例えば、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓを監視するコンパレータ（不図示）により生成してもよい。ただし、スイッチ制御信号ＥＮの生成手法については、何らこれに限定されるものではなく、その他の生成手法を採用してもよい。 Note that the switch control signal EN may be generated by a comparator (not shown) that monitors the drain-source voltage Vds of the power MISFET 9, for example. However, the method of generating the switch control signal EN is not limited to this, and other generation methods may be employed.

図７は、第３実施形態におけるゲート制御回路２５の各部信号波形を示す図であって、上段には入力信号ＩＮが描写されており、下段には出力電圧ＶＯＵＴ（実線）、昇圧電圧ＶＣＰ（小破線）及びスイッチ制御信号ＥＮ（大破線）が描写されている。 FIG. 7 is a diagram showing signal waveforms of each part of the gate control circuit 25 according to the third embodiment. The upper part shows the input signal IN, and the lower part shows the output voltage VOUT (solid line) and the boosted voltage VCP ( A small dashed line) and a switch control signal EN (large dashed line) are depicted.

チャージポンプ回路３９で生成される昇圧電圧ＶＣＰは、常に出力電圧ＶＯＵＴよりも所定値（＝内部クランプ又はその他の調整構造により定義される電圧値であり、例えば、約５Ｖ）だけ上回っている。 The boosted voltage VCP generated by the charge pump circuit 39 is always higher than the output voltage VOUT by a predetermined value (=voltage value defined by an internal clamp or other regulation structure, eg about 5V).

入力信号ＩＮがハイレベルに立ち上げられた直後には、出力電圧ＶＯＵＴが低いので、ヘッドルーム電圧に十分な余裕がある。従って、スイッチ制御信号ＥＮがローレベル（＝ＶＢＭ５）となる。このとき、トランジスタＭ３１がオン状態となり、トランジスタＭ３２がオフ状態となる。その結果、電源電圧ＶＢの印加端と出力段ＯＵＴＳとの間に設けられた電流源ＣＳ２１を用いて、出力段ＯＵＴＳにソース側の基準電流Ｉｇａｔｅを供給することができる。 Since the output voltage VOUT is low immediately after the input signal IN rises to a high level, there is sufficient margin in the headroom voltage. Therefore, the switch control signal EN becomes low level (=VBM5). At this time, the transistor M31 is turned on and the transistor M32 is turned off. As a result, the source-side reference current Igate can be supplied to the output stage OUTS using the current source CS21 provided between the application terminal of the power supply voltage VB and the output stage OUTS.

なお、出力電圧ＶＯＵＴが低いか否かを判定するための閾値電圧Ｖｔｈとしては、例えば、基準電圧ＶＢＭ５を用いるとよい。もちろん、閾値電圧Ｖｔｈは、何らこれに限定されるものではなく、他の任意の内部フローティング電圧を用いてもよい。 As the threshold voltage Vth for determining whether the output voltage VOUT is low, for example, the reference voltage VBM5 may be used. Of course, the threshold voltage Vth is not limited to this, and any other internal floating voltage may be used.

その後、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈ（＝基準電圧ＶＢＭ５）を上回ると、スイッチ制御信号ＥＮがハイレベル（＝ＶＢ）となる。このとき、トランジスタＭ３１がオフ状態となり、トランジスタＭ３２がオン状態となる。従って、出力段ＯＵＴＳと基準電圧ＶＢＭ５の印加端との間に設けられた電流源ＣＳ２２を用いて、出力段ＯＵＴＳにシンク側の基準電流Ｉｇａｔｅを供給することができる。 After that, when the output voltage VOUT exceeds the threshold voltage Vth (=reference voltage VBM5), the switch control signal EN becomes high level (=VB). At this time, the transistor M31 is turned off and the transistor M32 is turned on. Therefore, the reference current Igate on the sink side can be supplied to the output stage OUTS using the current source CS22 provided between the output stage OUTS and the application terminal of the reference voltage VBM5.

さらに、入力信号ＩＮがローレベルに立ち下がり、アクティブクランプ回路２６が動作すると、出力電圧ＶＯＵＴが接地電圧ＧＮＤを下回る。このとき、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓは、当然のことながらＶＢ－ＶＢＭ５（＝５Ｖ）よりも高くなる。従って、スイッチ制御信号ＥＮがローレベルとなるので、トランジスタＭ３１がオン状態となり、トランジスタＭ３２がオフ状態となる。このような状態は、先にも述べたように、ヘッドルーム電圧に十分な余裕がある状態に他ならない。 Furthermore, when the input signal IN falls to low level and the active clamp circuit 26 operates, the output voltage VOUT falls below the ground voltage GND. At this time, the drain-source voltage Vds of the power MISFET 9 naturally becomes higher than VB-VBM5 (=5V). Therefore, since the switch control signal EN becomes low level, the transistor M31 is turned on and the transistor M32 is turned off. Such a state is nothing but a state in which the headroom voltage has a sufficient margin, as described above.

従って、例えば、パワーＭＩＳＦＥＴ９のオン／オフ制御を高速に繰り返すアプリケーションでも適切なゲート制御を行うことが可能となり、延いては、顧客の厳しい要望にも応えることが可能となる。 Therefore, for example, it is possible to perform appropriate gate control even in an application in which on/off control of the power MISFET 9 is repeated at high speed, and by extension it is possible to meet the severe demands of customers.

＜ゲート制御回路（第４実施形態）＞
図８は、ゲート制御回路２５の第４実施形態を示す図である。第４実施形態のゲート制御回路２５は、先出の第３実施形態（図６）を基本としつつ、逆流防止素子ＭＸのゲートがトランジスタＭ２１のドレインではなくトランジスタＭ２１のソース（＝昇圧電圧ＶＣＰの印加端）に接続されている。 <Gate Control Circuit (Fourth Embodiment)>
FIG. 8 is a diagram showing a fourth embodiment of the gate control circuit 25. As shown in FIG. The gate control circuit 25 of the fourth embodiment is based on the above-described third embodiment (FIG. 6), but the gate of the backflow prevention element MX is the source of the transistor M21 (=boosted voltage VCP) instead of the drain of the transistor M21. application end).

このような構成を採用することにより、第３実施形態（図６）と同様の作用・効果を奏しつつ、半導体装置１の通常動作中により多くのマージンを確保して、逆流防止素子ＭＸのドレイン電圧を出力電圧ＶＯＵＴよりも高い電位に維持することが可能となる。 By adopting such a configuration, the same functions and effects as those of the third embodiment (FIG. 6) can be obtained, and a larger margin can be secured during the normal operation of the semiconductor device 1, and the drain of the backflow prevention element MX can be reduced. It is possible to maintain the voltage at a potential higher than the output voltage VOUT.

すなわち、スイッチＳＷ２２がオン状態であり、電流源ＣＳ２２を用いてゲート充電電流Ｉｃｈｇが生成されている場合には、逆流防止素子ＭＸのドレイン電圧がトランジスタＭ２１のゲート電圧に近くなる。これらの点については、先述の第２実施形態（図５）と同様である。 That is, when the switch SW22 is in the ON state and the gate charging current Ichg is generated using the current source CS22, the drain voltage of the backflow prevention element MX becomes close to the gate voltage of the transistor M21. These points are the same as those of the above-described second embodiment (FIG. 5).

＜ゲート制御回路（第５実施形態）＞
図９は、ゲート制御回路２５の第５実施形態を示す図である。第５実施形態のゲート制御回路２５は、先出の第１実施形態（図４）を基本としつつ、出力段ＯＵＴＳの構成要素として、トランジスタＭ２７及びＭ２８（例えばＰチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ２９（例えばデプレションＮチャネル型ＭＩＳＦＥＴ）と、電流源ＣＳ２４が追加されている。 <Gate Control Circuit (Fifth Embodiment)>
FIG. 9 is a diagram showing a fifth embodiment of the gate control circuit 25. As shown in FIG. The gate control circuit 25 of the fifth embodiment is based on the above-described first embodiment (FIG. 4), and includes transistors M27 and M28 (for example, P-channel MISFETs) and a transistor M29 as components of the output stage OUTS. (eg, a depletion N-channel MISFET) and a current source CS24 are added.

トランジスタＭ２７のソースは、昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＭ２７のゲートは、トランジスタＭ２１のゲートに接続されている。トランジスタＭ２７のドレインは、トランジスタＭ２８のゲート及びトランジスタＭ２９のドレインに接続されている。 The source of the transistor M27 is connected to the boosted voltage VCP application terminal. The gate of transistor M27 is connected to the gate of transistor M21. The drain of transistor M27 is connected to the gate of transistor M28 and the drain of transistor M29.

このように接続されたトランジスタＭ２７は、先出のカレントミラーＣＭ２２の一部として機能し、トランジスタＭ２１のドレインに流れる基準電流ＩｇａｔｅをトランジスタＭ２７のドレイン電流Ｉｄとしてミラーする。 The transistor M27 connected in this manner functions as part of the current mirror CM22 described above, and mirrors the reference current Igate flowing through the drain of the transistor M21 as the drain current Id of the transistor M27.

トランジスタＭ２８のソースは、パワーＭＩＳＦＥＴ９のゲートに接続されている。トランジスタＭ２８のドレインは、電流源ＣＳ２４の第１端に接続されている。電流源ＣＳ２４の第２端と、トランジスタＭ２９のゲート及びソースは、いずれも出力電圧ＶＯＵＴの印加端に接続されている。 The source of transistor M28 is connected to the gate of power MISFET9. The drain of transistor M28 is connected to the first end of current source CS24. The second terminal of the current source CS24 and the gate and source of the transistor M29 are both connected to the application terminal of the output voltage VOUT.

なお、電流源ＣＳ２４は、所定のゲート放電電流Ｉｄｃｈｇを生成する。また、トランジスタＭ２９は、ドレイン電流Ｉｄが流れていないときにトランジスタＭ２８のゲート電圧をローレベル（＝ＶＯＵＴ）にプルダウンするための論理固定素子として機能する。 A current source CS24 generates a predetermined gate discharge current Idchg. Also, the transistor M29 functions as a logic fixed element for pulling down the gate voltage of the transistor M28 to a low level (=VOUT) when the drain current Id does not flow.

本実施形態のゲート制御回路２５において、パワーＭＩＳＦＥＴ９のゲート容量を充電するときには、先に説明したように、スイッチＳＷ２１又はＳＷ２２がオン状態となる。従って、出力段ＯＵＴＳに基準電流Ｉｇａｔｅが入力されるので、パワーＭＩＳＦＥＴ９のゲートにゲート充電電流Ｉｃｈｇが供給される。このとき、トランジスタＭ２７にドレイン電流Ｉｄが流れて、トランジスタＭ２８のゲート電圧がハイレベルとなるので、トランジスタＭ２８がオフ状態となる。その結果、パワーＭＩＳＦＥＴ９のゲートと電流源ＣＳ２４との間が遮断されるので、パワーＭＩＳＦＥＴ９のゲートからゲート放電電流Ｉｄｃｈｇが引き抜かれることはない。 In the gate control circuit 25 of this embodiment, when charging the gate capacitance of the power MISFET 9, the switch SW21 or SW22 is turned on as described above. Therefore, since the reference current Igate is input to the output stage OUTS, the gate of the power MISFET 9 is supplied with the gate charging current Ichg. At this time, the drain current Id flows through the transistor M27 and the gate voltage of the transistor M28 becomes high level, so that the transistor M28 is turned off. As a result, the gate of the power MISFET 9 and the current source CS24 are cut off, so that the gate discharge current Idchg is not extracted from the gate of the power MISFET 9. FIG.

一方、パワーＭＩＳＦＥＴ９のゲート容量を放電するときには、例えば、スイッチＳＷ２１及びＳＷ２２がいずれもオフ状態となる。従って、出力段ＯＵＴＳに基準電流Ｉｇａｔｅが入力されないので、カレントミラーＣＭ２２が非動作状態となり、パワーＭＩＳＦＥＴ９のゲートにゲート充電電流Ｉｃｈｇが供給されなくなる。このとき、トランジスタＭ２７のドレイン電流Ｉｄも流れなくなり、トランジスタＭ２８のゲート電圧がローレベルにプルダウンされるので、トランジスタＭ２８がオン状態となる。その結果、パワーＭＩＳＦＥＴ９のゲートと電流源ＣＳ２４との間が導通されるので、パワーＭＩＳＦＥＴ９のゲートからゲート放電電流Ｉｄｃｈｇが引き抜かれる。 On the other hand, when discharging the gate capacitance of the power MISFET 9, for example, both the switches SW21 and SW22 are turned off. Therefore, since the reference current Igate is not input to the output stage OUTS, the current mirror CM22 is in a non-operating state and the gate charging current Ichg is not supplied to the gate of the power MISFET9. At this time, the drain current Id of the transistor M27 also stops flowing, and the gate voltage of the transistor M28 is pulled down to a low level, so that the transistor M28 is turned on. As a result, the gate of the power MISFET 9 and the current source CS24 are electrically connected, so that the gate discharge current Idchg is drawn out from the gate of the power MISFET 9 .

このように、本実施形態のゲート制御回路２５において、出力段ＯＵＴＳは、カレントミラーＣＭ２２に基準電流Ｉｇａｔｅが入力されていないときにパワーＭＩＳＦＥＴ９のゲート容量を放電するためのゲート放電電流Ｉｄｃｈｇを生成する機能を備えている。従って、パワーＭＩＳＦＥＴ９のターンオンフェイズのみならず、ターンオフフェイズにもこれまでに説明してきたトポロジを適用することができる。 Thus, in the gate control circuit 25 of this embodiment, the output stage OUTS generates the gate discharge current Idchg for discharging the gate capacitance of the power MISFET 9 when the reference current Igate is not input to the current mirror CM22. It has functionality. Therefore, the topology described so far can be applied not only to the turn-on phase of the power MISFET 9 but also to the turn-off phase.

＜変形例＞
なお、これまでの第１～第５実施形態では、パワーＭＩＳＦＥＴ９のゲート充電時に電流源ＣＳ２１及びＣＳ２２のいずれを用いるかを切り替える例を挙げたが、コントローラＣＴＲＬは、出力電圧に応じて電流源ＣＳ２１及びＣＳ２２の少なくとも一方を用いてもよい。すなわち、パワーＭＩＳＦＥＴ９のゲート充電時に電流源ＣＳ２１及びＣＳ２２の両方を用いても構わない。 <Modification>
In the first to fifth embodiments described so far, an example of switching which one of the current sources CS21 and CS22 is used when charging the gate of the power MISFET 9 was given. and CS22 may be used. That is, both the current sources CS21 and CS22 may be used when charging the gate of the power MISFET9.

＜車両への適用＞
図１０は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。 <Application to vehicles>
FIG. 10 is an external view showing one configuration example of the vehicle X. As shown in FIG. A vehicle X of this configuration example is equipped with a battery (not shown in the drawing) and various electronic devices X11 to X18 that operate with power supplied from the battery.

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。 In addition to the engine vehicle, the vehicle X includes an electric vehicle (BEV [battery electric vehicle], HEV [hybrid electric vehicle], PHEV / PHV (plug-in hybrid electric vehicle / plug-in hybrid vehicle), or FCEV / FCV (xEV such as fuel cell electric vehicle/fuel cell vehicle).

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。 Note that the mounting positions of the electronic devices X11 to X18 in this figure may differ from the actual ones for convenience of illustration.

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。 The electronic device X11 performs engine-related control (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto-cruise control, etc.) or motor-related control (torque control, power regeneration control, etc.). It is an electronic control unit that performs

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。 The electronic device X12 is a lamp control unit that controls lighting and extinguishing of HID [high intensity discharged lamp] and DRL [daytime running lamp].

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。 The electronic device X13 is a transmission control unit that performs control related to the transmission.

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。 The electronic device X14 is a braking unit that performs control related to the motion of the vehicle X (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。 The electronic device X15 is a security control unit that drives and controls door locks, security alarms, and the like.

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。 Electronic device X16 is an electronic device built into vehicle X at the factory shipment stage as a standard equipment or manufacturer's option, such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat. is.

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。 The electronic device X17 is an electronic device arbitrarily mounted on the vehicle X as a user option, such as an in-vehicle A/V [audio/visual] device, a car navigation system, and an ETC [electronic toll collection system].

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。 The electronic device X18 is an electronic device having a high withstand voltage motor, such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.

なお、先に説明した電子機器Ａは、電子機器Ｘ１１～Ｘ１８として理解することができる。すなわち、先に説明した半導体装置１は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。 Note that the electronic device A described above can be understood as electronic devices X11 to X18. That is, the semiconductor device 1 described above can be incorporated in any of the electronic devices X11 to X18.

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。 <Summary>
The following provides a general description of the various embodiments described above.

例えば、本明細書中に開示されているゲート制御回路は、電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタのゲート制御信号を生成するように構成されたものであって、前記電源電圧の印加端と前記出力電圧の印加端との間に接続されるように構成された第１電流源と、定常時には前記電源電圧よりも高い電圧値まで引き上げられる昇圧電圧の印加端と基準電圧の印加端との間に接続されるように構成された第２電流源と、前記第１電流源及び前記第２電流源の少なくとも一方を用いて前記出力トランジスタのゲート容量を充電するためのゲート充電電流を生成するように構成された出力段と、前記出力電圧に応じて前記第１電流源及び前記第２電流源の少なくとも一方を用いように構成されたコントローラとを備える構成（第１の構成）とされている。 For example, the gate control circuit disclosed herein is configured to generate a gate control signal for an output transistor configured to be connected between a supply voltage application terminal and an output voltage application terminal. a first current source configured to be connected between an application terminal of the power supply voltage and an application terminal of the output voltage; a second current source configured to be connected between an application end of a boosted voltage to be raised and an application end of a reference voltage; an output stage configured to generate a gate charge current for charging a gate capacitance of a transistor; and configured to use at least one of the first current source and the second current source in response to the output voltage. and a controller (first configuration).

なお、上記第１の構成によるゲート制御回路は、前記第１電流源と前記出力段との間に接続されるように構成された第１スイッチと、前記第２電流源と前記出力段との間に接続されるように構成された第２スイッチとをさらに備え、前記コントローラは、前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチをオン／オフする構成（第２の構成）にしてもよい。 The gate control circuit according to the first configuration includes a first switch configured to be connected between the first current source and the output stage, and a switch between the second current source and the output stage. and a second switch configured to be connected between the controller, wherein the controller is configured to turn on/off the first switch and the second switch according to the output voltage (second configuration). may

また、上記第２の構成によるゲート制御回路において、前記コントローラは、前記電源電圧と前記基準電圧との間でパルス駆動される入力制御信号の入力を受け付けて、前記電源電圧と第１中間電圧（ただし前記第１中間電圧＜前記電源電圧）との間でパルス駆動される第１スイッチ制御信号、及び、第２中間電圧と前記基準電圧（ただし前記基準電圧＜前記第２中間電圧≦前記第１中間電圧）との間でパルス駆動される第２スイッチ制御信号をそれぞれ生成し、前記第１スイッチ制御信号及び前記第２スイッチ制御信号をそれぞれ前記第１スイッチ及び前記第２スイッチに出力する構成（第３の構成）にしてもよい。 Further, in the gate control circuit according to the second configuration, the controller receives input of an input control signal pulse-driven between the power supply voltage and the reference voltage, and controls the power supply voltage and the first intermediate voltage ( However, a first switch control signal that is pulse-driven between the first intermediate voltage<the power supply voltage), and a second intermediate voltage and the reference voltage (where the reference voltage<the second intermediate voltage≦the first intermediate voltage), and output the first switch control signal and the second switch control signal to the first switch and the second switch, respectively ( 3rd configuration).

また、上記第３の構成によるゲート制御回路は、前記基準電圧＜前記第２中間電圧≦前記第１中間電圧＜前記電源電圧が成立する構成（第４の構成）にしてもよい。 Further, the gate control circuit according to the third configuration may be configured so that the reference voltage<the second intermediate voltage≦the first intermediate voltage<the power supply voltage (fourth configuration).

また、上記第１～第４いずれかの構成によるゲート制御回路において、前記出力段は、前記第１電流源及び前記第２電流源の一方から入力される基準電流をミラーして前記ゲート充電電流を生成するように構成されたカレントミラーを含む構成（第５の構成）にしてもよい。 In the gate control circuit having any one of the first to fourth configurations, the output stage mirrors a reference current input from one of the first current source and the second current source to generate the gate charging current. A configuration (fifth configuration) including a current mirror configured to generate .

また、上記第５の構成によるゲート制御回路において、前記出力段は、前記カレントミラーに前記基準電流が入力されていないときに前記カレントミラーを非動作状態とする機能を備えている構成（第６の構成）にしてもよい。 Further, in the gate control circuit according to the fifth configuration, the output stage has a function of setting the current mirror to a non-operating state when the reference current is not input to the current mirror (sixth configuration). configuration).

上記第５又は第６の構成によるゲート制御回路において、前記出力段は、前記カレントミラーに前記基準電流が入力されていないときに前記出力トランジスタのゲートを放電するためのゲート放電電流を生成する機能を備えている構成（第７の構成）にしてもよい。 In the gate control circuit according to the fifth or sixth configuration, the output stage has a function of generating a gate discharge current for discharging the gate of the output transistor when the reference current is not input to the current mirror. A configuration (seventh configuration) may be provided.

また、上記第１～第７いずれかの構成によるゲート制御回路は、前記出力電圧が前記基準電圧よりも低くなったときに前記出力電圧の印加端からの電流逆流経路を遮断するように構成された逆流防止素子をさらに備える構成（第８の構成）にしてもよい。 Further, the gate control circuit having any one of the first to seventh configurations is configured to cut off a reverse current path from the output voltage application terminal when the output voltage becomes lower than the reference voltage. A configuration (eighth configuration) that further includes a backflow prevention element may be employed.

また、例えば、本明細書中に開示されている半導体装置は、電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタと、前記出力トランジスタのゲート制御信号を生成するように構成された上記第１～第８いずれかの構成によるゲート制御回路と、を備える構成（第９の構成）とされている。 Further, for example, the semiconductor device disclosed in this specification includes an output transistor configured to be connected between a power supply voltage application terminal and an output voltage application terminal, and a gate control device for the output transistor. and a gate control circuit having any one of the first to eighth configurations configured to generate a signal (ninth configuration).

また、例えば、本明細書中に開示されている電子機器は、上記第９の構成による半導体装置を備える構成（第１０の構成）とされている。 Further, for example, the electronic equipment disclosed in this specification is configured to include the semiconductor device according to the ninth configuration (tenth configuration).

また、例えば、本明細書中に開示されている車両は、上記第１０の構成による電子機器を備える構成（第１１の構成）とされている。 Further, for example, the vehicle disclosed in this specification is configured to include the electronic device according to the tenth configuration (eleventh configuration).

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、又は、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 <Other Modifications>
In addition to the above embodiments, the various technical features disclosed in this specification can be modified in various ways without departing from the gist of the technical creation. For example, the mutual replacement of bipolar transistors with MOS field effect transistors or the logic level inversion of various signals is optional. That is, the above embodiments should be considered as examples in all respects and not restrictive, and the technical scope of the present invention is defined by the scope of the claims, It should be understood that all changes that come within the meaning and range of equivalency of the claims are included.

１ 半導体装置（ハイサイドスイッチＩＣ）
２ 直流電源
３ 負荷
９ パワーＭＩＳＦＥＴ（出力トランジスタ）
１０ コントロールＩＣ
１１ ドレイン電極（電源電極）
１２ ソース電極（出力電極）
１３ 入力電極
１４ 基準電圧電極
１５ イネーブル電極
１６ センス電極
１７ ゲート制御配線
２１ センサＭＩＳＦＥＴ
２２ 入力回路
２３ 電流・電圧制御回路
２４ 保護回路
２５ ゲート制御回路
２６ アクティブクランプ回路
２７ 電流検出回路
２８ 電源逆接続保護回路
２９ 異常検出回路
３０ 駆動電圧生成回路
３１ 第１定電圧生成回路
３２ 第２定電圧生成回路
３３ 基準電圧・基準電流生成回路
３４ 過電流保護回路
３５ 負荷オープン検出回路
３６ 過熱保護回路
３７ 低電圧誤動作抑制回路
３８ 発振回路
３９ チャージポンプ回路
４０ 駆動信号出力回路
４１ 第１マルチプレクサ回路
４２ 第２マルチプレクサ回路
Ａ 電子機器
ＣＭ１１、ＣＭ１２、ＣＭ２１～ＣＭ２３ カレントミラー
ＣＳ１１、ＣＳ２１～ＣＳ２４ 電流源
ＣＴＲＬ コントローラ
Ｌ インダクタンス成分
ＬＶＳ レベルシフタ
Ｍ１１～Ｍ１３ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｍ１４、Ｍ１５ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｍ２１～Ｍ２４、Ｍ２７、Ｍ２８ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｍ２５～Ｍ２６ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｍ２９ トランジスタ（デプレションＮチャネル型ＭＩＳＦＥＴ）
Ｍ３１ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｍ３２ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
ＭＸ 逆流防止素子（高耐圧Ｎチャネル型ＭＩＳＦＥＴ）
ＯＵＴＳ 出力段
Ｒ 抵抗成分
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２ スイッチ
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器 1 Semiconductor device (high side switch IC)
2 DC power supply 3 Load 9 Power MISFET (output transistor)
10 control IC
11 drain electrode (power supply electrode)
12 source electrode (output electrode)
13 input electrode 14 reference voltage electrode 15 enable electrode 16 sense electrode 17 gate control wiring 21 sensor MISFET
22 input circuit 23 current/voltage control circuit 24 protection circuit 25 gate control circuit 26 active clamp circuit 27 current detection circuit 28 reverse connection protection circuit 29 abnormality detection circuit 30 drive voltage generation circuit 31 first constant voltage generation circuit 32 second constant Voltage generating circuit 33 reference voltage/reference current generating circuit 34 overcurrent protection circuit 35 load open detection circuit 36 overheat protection circuit 37 low voltage malfunction suppression circuit 38 oscillation circuit 39 charge pump circuit 40 drive signal output circuit 41 first multiplexer circuit 42 second 2 multiplexer circuit A Electronic equipment CM11, CM12, CM21 to CM23 Current mirror CS11, CS21 to CS24 Current source CTRL Controller L Inductance component LVS Level shifter M11 to M13 Transistor (P-channel type MISFET)
M14, M15 transistor (N-channel MISFET)
M21 to M24, M27, M28 Transistor (P-channel MISFET)
M25 to M26 transistors (N-channel MISFET)
M29 transistor (depletion N-channel MISFET)
M31 transistor (P-channel MISFET)
M32 transistor (N-channel MISFET)
MX backflow prevention element (high withstand voltage N-channel type MISFET)
OUTS Output stage R Resistance component SW11, SW12, SW21, SW22 Switch X Vehicle X11 to X18 Electronic equipment

Claims (11)

電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタのゲート制御信号を生成するように構成されたゲート制御回路であって、
前記電源電圧の印加端と前記出力電圧の印加端との間に接続されるように構成された第１電流源と、
定常時には前記電源電圧よりも高い電圧値まで引き上げられる昇圧電圧の印加端と基準電圧の印加端との間に接続されるように構成された第２電流源と、
前記第１電流源及び前記第２電流源の少なくとも一方を用いて前記出力トランジスタのゲートを充電するためのゲート充電電流を生成するように構成された出力段と、
前記出力電圧に応じて前記第１電流源及び前記第２電流源の少なくとも一方を用いるように構成されたコントローラと、
を備える、ゲート制御回路。 A gate control circuit configured to generate a gate control signal for an output transistor configured to be connected between a supply voltage application end and an output voltage application end, comprising:
a first current source configured to be connected between the supply voltage application end and the output voltage application end;
a second current source configured to be connected between an application end of a boosted voltage that is raised to a voltage value higher than the power supply voltage in a steady state and an application end of a reference voltage;
an output stage configured to generate a gate charge current for charging the gate of the output transistor using at least one of the first current source and the second current source;
a controller configured to use at least one of the first current source and the second current source in response to the output voltage;
A gate control circuit, comprising: 前記第１電流源と前記出力段との間に接続されるように構成された第１スイッチと、
前記第２電流源と前記出力段との間に接続されるように構成された第２スイッチと、
をさらに備え、
前記コントローラは、前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチをオン／オフする、請求項１に記載のゲート制御回路。 a first switch configured to be connected between the first current source and the output stage;
a second switch configured to be connected between the second current source and the output stage;
further comprising
2. The gate control circuit according to claim 1, wherein said controller turns on/off said first switch and said second switch according to said output voltage. 前記コントローラは、前記電源電圧と前記基準電圧との間でパルス駆動される入力制御信号の入力を受け付けて、前記電源電圧と第１中間電圧との間でパルス駆動される第１スイッチ制御信号、及び、第２中間電圧と前記基準電圧との間でパルス駆動される第２スイッチ制御信号をそれぞれ生成し、前記第１スイッチ制御信号及び前記第２スイッチ制御信号をそれぞれ前記第１スイッチ及び前記第２スイッチに出力する、請求項２に記載のゲート制御回路。 the controller receives an input control signal pulse-driven between the power supply voltage and the reference voltage, and receives a first switch control signal pulse-driven between the power supply voltage and a first intermediate voltage; and generating a second switch control signal that is pulse-driven between a second intermediate voltage and the reference voltage, respectively, and applying the first switch control signal and the second switch control signal to the first switch and the second switch, respectively. 3. The gate control circuit according to claim 2, which outputs to two switches. 前記基準電圧＜前記第２中間電圧≦前記第１中間電圧＜前記電源電圧が成立する、請求項３に記載のゲート制御回路。 4. The gate control circuit according to claim 3, wherein the reference voltage<the second intermediate voltage≦the first intermediate voltage<the power supply voltage. 前記出力段は、前記第１電流源及び前記第２電流源の一方から入力される基準電流をミラーして前記ゲート充電電流を生成するように構成されたカレントミラーを含む、請求項１～４のいずれか一項に記載のゲート制御回路。 5. The output stage includes a current mirror configured to mirror a reference current input from one of the first current source and the second current source to generate the gate charging current. The gate control circuit according to any one of Claims 1 to 3. 前記出力段は、前記カレントミラーに前記基準電流が入力されていないときに前記カレントミラーを非動作状態とする機能を備えている、請求項５に記載のゲート制御回路。 6. The gate control circuit according to claim 5, wherein said output stage has a function of inactivating said current mirror when said reference current is not input to said current mirror. 前記出力段は、前記カレントミラーに前記基準電流が入力されていないときに前記出力トランジスタのゲートを放電するためのゲート放電電流を生成する機能を備えている、請求項５又は６に記載のゲート制御回路。 7. The gate according to claim 5, wherein said output stage has a function of generating a gate discharge current for discharging a gate of said output transistor when said reference current is not input to said current mirror. control circuit. 前記出力電圧が前記基準電圧よりも低くなったときに前記出力電圧の印加端からの電流逆流経路を遮断するように構成された逆流防止素子をさらに備える、請求項１～７のいずれか一項に記載のゲート制御回路。 8. The device according to any one of claims 1 to 7, further comprising a backflow prevention element configured to block a reverse current path from the output voltage application terminal when the output voltage becomes lower than the reference voltage. The gate control circuit described in . 電源電圧の印加端と出力電圧の印加端との間に接続されるように構成された出力トランジスタと、前記出力トランジスタのゲート制御信号を生成するように構成された請求項１～８のいずれか一項に記載のゲート制御回路と、を備える、半導体装置。 9. An output transistor configured to be connected between a supply voltage application end and an output voltage application end, and configured to generate a gate control signal for the output transistor. A semiconductor device comprising: the gate control circuit according to claim 1. 請求項９に記載の半導体装置を備える、電子機器。 An electronic device comprising the semiconductor device according to claim 9 . 請求項１０に記載の電子機器を備える、車両。 A vehicle comprising the electronic device according to claim 10 .
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