JP2023059647A - 接点出力装置 - Google Patents

Abstract

【課題】冗長化した各接点出力回路の接点出力をワイヤードオア接続して構成した接点出力装置において、ある系統の電源ラインが短絡故障しても他系統の接点出力回路の動作が停止することのない接点出力装置の実現。
【解決手段】接点出力装置１は、制御部２０及び制御部２０に電源を供給する電源部３０を備える接点出力回路１０をＮ系統（Ｎ≧２）と、Ｎ系統の接点出力回路１０それぞれの出力ラインＬをワイヤードオア接続したワイヤードオア回路部４０とを具備する。ワイヤードオア回路部４０は、ワイヤードオア接続の前段において、接点出力回路１０の出力ラインＬそれぞれに介在する接続抵抗Ｒ１を有する。
【選択図】図１

Description

本発明は、接点出力装置に関する。

鉄道信号保安システムなどで用いられる接点出力装置は、要求される高い信頼性を実現するために、同一装置を複数備えて冗長化した構成とされる。冗長化した構成として、例えば、特許文献１に開示されているように、接点出力回路（接点出力装置１７，１８）を２重系に構成し、各回路の接点出力をＯＲゲートによってワイヤードオア接続して外部出力とする構成が知られている。この構成では、各回路が自系の故障時には動作を停止して自系の出力を切り離すことで、他系の回路は停止することなく出力を継続することができ、系を切り替える仕組みが不要となっている。

特開昭６０－１９１３３９号公報

しかしながら、冗長化した各接点出力回路の接点出力をワイヤードオア接続して外部出力とした構成では、ある系統の電源ラインが短絡故障した場合に他系統の回路も停止してしまうという問題があった。具体的には、例えば、２重化した接点出力回路の接点出力をワイヤードオア接続した構成において、１系の電源ラインが短絡故障した場合、１系の接点出力回路が動作を停止して自系の出力を切り離すまでにある程度の時間を要する。その切り離すまでの間にワイヤードオア接続を介して２系の電源ラインも１系の電源ラインと同電位となってしまい、その結果として、切り離す前に２系の接点出力回路も動作を停止してしまうという問題である。

本発明が解決しようとする課題は、冗長化した各接点出力回路の接点出力をワイヤードオア接続して構成した接点出力装置であって、ある系統の電源ラインが短絡故障しても他系統の接点出力回路の動作が停止することのない接点出力装置を実現すること、である。

上記課題を解決するための第１の発明は、
制御部、及び、前記制御部に電源を供給する電源部、を備える接点出力回路をＮ系統（Ｎ≧２）と、前記Ｎ系統の接点出力回路それぞれの出力ラインをワイヤードオア接続したワイヤードオア回路部と、を具備する接点出力装置であって、
前記電源部は、
正極ラインに介在する過電流に対する遮断器（例えば、図１のフューズＦ１）、
を有し、
前記制御部は、
出力リレーと、
一端が前記電源部の前記正極ラインに接続され、他端が当該接点出力回路の前記出力ラインに接続された前記出力リレーの動作接点と、
を有し、
前記ワイヤードオア回路部は、
前記ワイヤードオア接続の前段において前記出力ラインそれぞれに介在する抵抗（例えば、図１の接続抵抗Ｒ１ａ，Ｒ１ｂ）、
を有する、
接点出力装置である。

第１の発明によれば、冗長化した各接点出力回路の出力ラインをワイヤードオア接続した接点出力装置であって、ある系統の電源ラインが短絡故障しても他系統の接点出力回路の動作が停止することのない接点出力装置を実現することができる。つまり、ある系統において電源部の正極ラインと負極ラインとが短絡する故障が発生した場合、正極ラインに介在する遮断器の遮断によってその系統の接点出力回路は動作を停止するが、遮断器が遮断するまでにある程度の時間を要する。ワイヤードオア回路部を介して各系統の電源部の正極ラインが接続されている状態であるから、遮断器が遮断するまでの間に、短絡故障が発生した系統の電源部の正極ラインとの間に生じた電位差によって他の系統の電源部の正極ラインに電流が流れる。しかし、その電流は、ワイヤードオア接続の前段において各系統の接点出力回路の出力ラインそれぞれに介在する抵抗によって減流されて小さくなることから、他系統の遮断器が遮断することがない。これにより、他系統の接点出力回路の動作が停止することはない。

第２の発明は、第１の発明において、
前記電源部は、
前記遮断器より電源電流下流側において、前記正極ラインと負極ラインとの間に接続されたコンデンサ、
を有する、
接点出力装置である。

第２の発明によれば、ある系統において、コンデンサの短絡故障により正極ラインと負極ラインとの短絡が生じたとしても、遮断器の遮断によって当該系統の接点出力回路の動作が停止される。当該系統の接点出力回路の動作が停止したとしても、第１の発明の作用効果によって他系統の接点出力回路の動作が停止することはない。

第３の発明は、第１又は第２の発明において、
前記制御部は、
自系の故障が検知されていない時に動作し、故障が検知された時に復旧するように駆動制御される故障リレー、
を有し、
前記ワイヤードオア回路部は、前記ワイヤードオア接続の後段において、
出力抵抗が介在する経路であってＮ系統全ての前記故障リレーの動作接点が構成されている場合に導通する正常時経路と、
何れかの系統の前記故障リレーの復旧接点が構成されている場合に導通する故障時経路と、
を並列に接続して有する、
接点出力装置である。

第３の発明によれば、全ての系統の故障が検知されていない場合には正常時経路を電流が通流し、何れかの系統で故障が検知された場合には故障時経路を電流が通流する構成を実現できる。

第４の発明は、第３の発明において、
２系統（Ｎ＝２）の前記接点出力回路を具備し、
前記出力抵抗の抵抗値は、前記出力ラインそれぞれに介在する前記抵抗を並列接続した抵抗値に相当する、
接点出力装置である。

第４の発明によれば、２系統（Ｎ＝２）の接点出力回路を具備する場合に、出力抵抗と、出力ラインそれぞれに介在する抵抗とのうち、電流が通流する全体の抵抗を、全ての系統の故障が検知されていない正常時と、一方の系統の故障が検知された故障時とで同じにすることができる。従って、一方の系統の故障が検知されてその系統の接点出力回路の出力ラインがワイヤードオア接続から切り離される前後で、ワイヤードオア回路部に流れる電流を変化させないようにすることができる。

第５の発明は、第１～第４の発明において、
前記ワイヤードオア回路部は、
前記ワイヤードオア接続の後段に外部出力リレー、
を有し、
前記外部出力リレーの定格電圧は、前記電源部の電源電圧より低い、
接点出力装置である。

第５の発明によれば、ワイヤードオア接続の後段に外部出力リレーが設けられるが、ワイヤードオア接続の前段において各系統の接点出力回路の出力ラインそれぞれに介在する抵抗によって外部出力リレーに流れる電流が減流されることから、電源部の電源電圧よりも低い定格電圧の外部出力リレーを用いることができる。

接点出力装置の構成図。

以下、図面を参照して本発明の好適な実施形態について説明する。なお、本発明を適用可能な形態が以下の実施形態に限定されるものではない。

図１は、本実施形態の接点出力装置１の回路構成図である。図１に示すように、本実施形態の接点出力装置１は、２系統（Ｎ＝２）の接点出力回路１０（１系接点出力回路１０ａ及び２系接点出力回路１０ｂ）と、ワイヤードオア回路部４０とを具備する２重系の接点出力装置である。なお、各系統の接点出力回路１０（１０ａ，１０ｂ）は同一構成であるので、図１では、１系接点出力回路１０ａの詳細な構成を示し、２系接点出力回路１０ｂの詳細な構成は省略している。また、接点出力回路１０（１０ａ，１０ｂ）が有する構成要素について、１系接点出力回路１０ａの構成要素については符号の末尾に“ａ”を付し、２系接点出力回路１０ｂの構成要素については符号の末尾に“ｂ”を付している。

１系接点出力回路１０ａと２系接点出力回路１０ｂとが同じ回路構成であるため、以下の説明では、包括して「接点出力回路１０」として「接点出力回路１０」の内部回路構成を説明する。また、系統を識別する必要な箇所において構成要素の語頭に“１系”又は“２系”を付し、符号に“ａ”又は“ｂ”の末尾を追加して説明する。

接点出力回路１０は、制御部２０と、制御部２０に電源を供給する電源部３０とを備える。

制御部２０は、制御論理部２１と、出力リレー２２と、出力リレー２２を駆動する出力リレー駆動部２３と、半導体スイッチ２４と、故障リレー２５と、故障リレー２５を駆動する故障リレー駆動部２６とを有する。制御部２０が有する各部は、電源部３０から供給される直流２４Ｖの制御部用電源で動作する。

制御論理部２１は、ＣＰＵ（Central Processing Unit）やＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などで構成される。制御論理部２１は、図示しない上位装置から入力されるリレー制御信号に従って、光電結合方式のフェールセーフ駆動回路である出力リレー駆動部２３を介して出力リレー２２を駆動する。具体的には、リレー制御信号が制御有りのときは、交番信号を出力リレー駆動部２３に出力して出力リレー２２を駆動して動作接点２２ｉを構成させるとともに、接点２２ｉｉの動作接点（Ｃ－Ｎ）を構成させる。一方、リレー制御信号が制御無しのときは、交番信号の出力を停止して出力リレー２２を復旧させて動作接点２２ｉを開放させるとともに、接点２２ｉｉの復旧接点（Ｃ－Ｒ）を構成させる。出力リレー２２の動作接点２２ｉは、一端が制御部用電源の正極ライン（１Ｂ２４，２Ｂ２４）に接続され、他端が接点出力回路１０の出力ラインＬに接続されている。

また、制御論理部２１は、出力リレー２２の接点２２ｉｉの動作接点及び復旧接点と、リレー制御信号との合理性を判定する。すなわち、リレー制御信号の制御有無と、接点２２ｉｉの動作接点（Ｃ－Ｎ）又は復旧接点（Ｃ－Ｒ）の構成との一致を判定し、不一致の場合には、故障を検知したと判定して、故障リレー駆動部２６を介して故障リレー２５を復旧させた後、制御論理部２１の動作を停止する。

また、制御論理部２１は、半導体スイッチ２４のオン・オフを制御する。半導体スイッチ２４は、ソリッドステートリレー（ＳＳＲ：Solid State Relay）である。半導体スイッチ２４は、外部出力リレー４１の動作接点４１ｉを保護するために、反応リレー４２の動作接点４２ｉｉｉと直列接続されて、外部用電源の正極ライン（１Ｂ２８，２Ｂ２８）と外部出力リレー４１の動作接点４１ｉとの間に設けられている。

具体的には、制御論理部２１は、出力リレー２２を動作制御して動作接点２２ｉの状態を確定した後に一定時間が経過することで外部出力リレー４１の動作接点４１ｉ，４１ｉｉが安定状態となった状態で、半導体スイッチ２４をオン制御して、外部出力リレー４１の動作接点４１ｉ，４１ｉｉに外部用電源（直流２８Ｖ）を印加する。また、出力リレー２２を復旧させる場合には、半導体スイッチ２４をオフ制御して、外部出力リレー４１の動作接点４１ｉ，４１ｉｉへの外部用電源（直流２８Ｖ）の印加を遮断した後に、出力リレー２２を復旧制御する。

また、制御論理部２１は、半導体スイッチ２４のオン・オフの状態と、半導体スイッチ２４に出力するオン・オフの制御信号との合理性を判定する。すなわち、制御信号のオン・オフと、半導体スイッチ２４のオン・オフの状態との一致を判定し、不一致の場合には、自系の故障を検知したと判定して、故障リレー駆動部２６を介して故障リレー２５を復旧させた後、制御論理部２１の動作を停止する。

故障リレー駆動部２６は、光電結合方式のフェールセーフ駆動回路であり、制御論理部２１から入力される駆動信号に従って故障リレー２５を駆動する。制御論理部２１は、自系の故障を検知していないときは、駆動信号として交番信号を出力し、故障リレー２５を駆動して動作接点２５ｉを構成させ、故障を検知したときは、交番信号の出力を停止して故障リレー２５を復旧させて動作接点２５ｉを開放させる。

電源部３０は、制御部２０に直流２４Ｖの制御部用電源を供給するとともに、ワイヤードオア回路部４０の外部出力リレー４１の接点出力を構成するための直流２８Ｖの外部用電源を供給する。制御部用電源は、各系統に共通な直流２４Ｖの電源を、正極ライン（１Ｂ２４，２Ｂ２４）に介在するフューズＦ１と、フューズＦ１より電源電流下流側であって正極ライン（１Ｂ２４，２Ｂ２４）と負極ライン（Ｃ２４）との間に接続された電圧安定用のコンデンサＣとを介して供給する。フューズＦ１は、過電流に対する遮断器であり、過電流が流れると溶断することで遮断する。外部用電源は、各系統に共通な直流２８Ｖの電源を、正極ライン（１Ｂ２８，２Ｂ２８）に介在するフューズＦ２を介して供給する。

ワイヤードオア回路部４０は、各系統の接点出力回路１０（１０ａ，１０ｂ）それぞれの出力ラインＬ（Ｌａ，Ｌｂ）をワイヤードオア接続した回路であり、一端に各系統の接点出力回路１０（１０ａ，１０ｂ）それぞれの出力ラインＬ（Ｌａ，Ｌｂ）がワイヤードオア接続された外部出力リレー４１を備える。ワイヤードオア回路部４０は、ワイヤードオア接続の前段において出力ラインＬ（Ｌａ，Ｌｂ）それぞれに介在する接続抵抗Ｒ１（Ｒ１ａ，Ｒ１ｂ）を有する。すなわち、１系接点出力回路１０ａの出力ラインＬａは接続抵抗Ｒ１ａを介して外部出力リレー４１の一端に接続され、２系接点出力回路１０ｂの出力ラインＬｂは接続抵抗Ｒ１ｂを介して外部出力リレー４１の一端に接続されることで、ワイヤードオア接続されている。

ワイヤードオア接続の後段となる外部出力リレー４１の他端には、正常時経路と故障時経路とが、当該他端と制御部用電源の負極ライン（Ｃ２４）との間に並列に接続されている。正常時経路は、出力抵抗Ｒ２と、各系統の反応リレー４２（４２ａ，４２ｂ）の動作接点４２ｉ（４２ａｉ，４２ｂｉ）とを直列接続した経路であり、全ての系統の故障リレー２５の動作接点２５ｉが構成されている場合に導通する経路である。故障時経路は、各系統の反応リレー４２（４２ａ，４２ｂ）の接点４２ｉｉ（４２ａｉｉ，４２ｂｉｉ）を、動作接点（Ｃ－Ｎ）及び復旧接点（Ｃ－Ｒ）について相互に逆接続で直列接続した経路であり、何れかの系統の故障リレー２５の動作接点２５ｉが構成されていない（開放されている）場合に導通する経路である。

反応リレー４２は、系統別に、故障リレー２５の動作接点２５ｉと直列接続され、その直列接続の両端に、制御部用電源の正極ライン（１Ｂ２４，２Ｂ２４）及び負極ライン（Ｃ２４）が接続されている。つまり、反応リレー４２は、故障リレー２５の動作接点２５ｉが構成されている場合に駆動されて動作接点４２ｉ，４２ｉｉｉを構成するとともに接点４２ｉｉの動作接点（Ｃ－Ｎ）を構成する。

従って、全ての系統の故障リレー２５の動作接点２５ｉが構成されている場合、つまり全ての系統の接点出力回路１０が正常である場合には、正常時経路が導通して故障時経路は非導通となる。また、何れかの系統の故障リレー２５の動作接点２５ｉが構成されていない（開放されている）場合、つまり何れかの系統の接点出力回路１０で故障が検知されている場合には、故障時経路が導通して正常時経路は非導通となる。

また、正常時経路に介在する出力抵抗Ｒ２の抵抗値は、各系統の接点出力回路１０（１０ａ，１０ｂ）の出力ラインＬ（Ｌａ，Ｌｂ）それぞれに介在する接続抵抗Ｒ１（Ｒ１ａ，Ｒ１ｂ）を並列接続した抵抗値に相当する。具体的には、例えば、接続抵抗Ｒ１ａ，Ｒ１ｂの抵抗値を「１６０Ω」とした場合には、出力抵抗Ｒ２は「８０Ω」の抵抗とする。

また、全ての系統の接点出力回路１０（１０ａ，１０ｂ）に故障が発生していない正常時には、接続抵抗Ｒ１（Ｒ１ａ，Ｒ１ｂ）及び出力抵抗Ｒ２での電圧降下が生じることから、この電圧降下を考慮して、外部出力リレー４１は、制御部用電源の電圧（直流２４Ｖ）よりも低い定格電圧のリレーが用いられる。例えば、接続抵抗Ｒ１ａ，Ｒ１ｂの抵抗値を「１６０Ω」、出力抵抗Ｒ２の抵抗値を「８０Ω」とした場合には、外部出力リレー４１の定格電圧を「１８Ｖ」とすることができる。

そして、ワイヤードオア回路部４０は、接点出力のための出力正端子（＋）、及び、出力負端子（－）を有する。出力正端子（＋）は、外部出力リレー４１の動作接点４１ｉを介して、各系統の半導体スイッチ２４及び反応リレー４２の動作接点４２ｉｉｉの直列接続を介してワイヤードオア接続された正極ライン（１Ｂ２８、２Ｂ２８）が接続されている。出力負端子（－）は、外部出力リレー４１の動作接点４１ｉｉを介して、外部用電源の負極ライン（Ｃ２８）に接続されている。

接点出力装置１の動作を説明する。先ず、全ての系統の接点出力回路１０において故障が発生していない正常時には、全ての系統の故障リレー２５が駆動されて動作接点２５ｉが構成され、反応リレー４２も全て駆動されて動作接点４２ｉ，４２ｉｉｉ、及び、接点４２ｉｉの動作接点（Ｃ－Ｎ）が構成されている。また、ワイヤードオア回路部４０において、外部出力リレー４１の他端は、正常時経路を介して負極ライン（Ｃ２４）に接続されている。そして、リレー制御信号に従って、各系統の接点出力回路１０が同じ動作をする。すなわち、リレー制御信号に従って、各系統の出力リレー２２が制御（駆動・復旧）されて動作接点２２ｉが構成・開放され、この出力リレー２２の動作接点２２ｉの構成に応じて外部出力リレー４１が駆動されて動作接点４１ｉ，４１ｉｉが構成されて、接点出力が出力正端子（＋）と出力負端子（－）の間に出力される。

次いで、故障時の動作として、“出力リレー２２が駆動されている状態（つまり、動作接点２２ｉが構成されている状態）において、１系電源部３０ａの制御部用電源のコンデンサＣが短絡故障した場合”を想定する。１系電源部３０ａの制御部用電源のコンデンサＣが短絡すると、正極ライン（１Ｂ２４）と負極ライン（Ｃ２４）とが短絡することになり、制御部用電源のフューズＦ１の両端に電位差が生じて電流が流れ、その特性に応じて所定時間後にフューズＦ１が溶断することで、正極ライン（１Ｂ２４）が負極ライン（Ｃ２４）と同電位となる。すると、制御部用電源の供給によって動作する１系制御部２０ａの制御論理部２１ａ、出力リレー駆動部２３ａ、及び、故障リレー駆動部２６ａは動作を停止し、出力リレー２２ａ、及び、故障リレー２５ａは復旧する。

これにより、外部出力リレー４１の一端にワイヤードオア接続されている各系統の接点出力回路１０（１０ａ，１０ｂ）の出力ラインＬ（Ｌａ，Ｌｂ）のうち、故障が発生した１系接点出力回路１０ａの出力ラインＬａがワイヤードオア接続から切り離されることになる。また、故障リレー２５ａが復旧して動作接点２５ａｉが開放されることで、反応リレー４２ａが復旧して動作接点４２ａｉが開放され、接点４２ａｉｉの復旧接点（Ｃ－Ｒ）が構成されることで、外部出力リレー４１の他端に接続される経路が正常時経路から故障時経路に切り替わる。その後は、２系接点出力回路１０ｂの出力ラインＬｂのみが外部出力リレー４１の一端に接続されている状態となり、２系接点出力回路１０ｂの出力リレー２２ｂの制御（駆動又は復旧）に応じた接点出力が、出力正端子（＋）と出力負端子（－）の間に出力される。

このとき、１系電源部３０ａのコンデンサＣの短絡から、１系接点出力回路１０ａの出力ラインＬａがワイヤードオア接続から切り離されるまでの間に、主にフューズＦ１の溶断に要するある程度の所要時間が生じる。この所要時間の間は、各系統の接点出力回路１０（１０ａ，１０ｂ）の出力ラインがワイヤードオア接続されているため、故障が発生していない（正常な）２系電源部３０ｂの正極ライン（２Ｂ２４）も、１系の正極ライン（１Ｂ２４）を介して負極ライン（Ｃ２４）に接続されていることになる。

もし仮に、各系統の接点出力回路１０（１０ａ，１０ｂ）の出力ラインＬ（Ｌａ，Ｌｂ）に接続抵抗Ｒ１（Ｒ１ａ，Ｒ１ｂ）が設けられていない場合には、２系電源部３０ｂの正極ライン（２Ｂ２４）が負極ライン（Ｃ２４）と同電位となり、その結果、２系電源部３０ｂの制御部用電源のフューズＦ１も溶断して、２系接点出力回路１０ｂも動作を停止することになる。

しかし、本実施形態の接点出力装置１では、各系統の接点出力回路１０（１０ａ，１０ｂ）の出力ラインＬ（Ｌａ，Ｌｂ）のワイヤードオア接続の前段において、各系統の出力ラインＬ（Ｌａ，Ｌｂ）に接続抵抗Ｒ１（Ｒ１ａ，Ｒ１ｂ）が直列接続されていることから、故障が発生していない（正常な）系統の接点出力回路１０（１０ａ，１０ｂ）も動作を停止してしまうことを回避することができる。つまり、１系電源部３０ａのコンデンサＣの短絡により、２系電源部３０ｂの正極ライン（２Ｂ２４）が１系電源部３０ａの正極ライン（１Ｂ２４）を介して負極ライン（Ｃ２４）に接続されたとしても、各出力ラインＬ（Ｌａ，Ｌｂ）に直列接続された接続抵抗Ｒ１（Ｒ１ａ，Ｒ１ｂ）によって、２系電源部３０ｂの制御部用電源のフューズＦ１に流れる電流が減流されてフューズＦ１が溶断しない。

また、故障した系統の接点出力回路１０（１０ａ，１０ｂ）の出力ラインＬ（Ｌａ，Ｌｂ）の切り離しの前後で、外部出力リレー４１のコイルに流れる電流は殆ど変化しないために外部出力リレー４１の動作は安定する。

例えば、接続抵抗Ｒ１ａ，Ｒ１ｂの抵抗値を「１６０Ω」、出力抵抗Ｒ２の抵抗値を「８０Ω」とした場合には、切り離し前の正常時には、外部出力リレー４１の前段における合成抵抗の抵抗値は、接続抵抗Ｒ１ａ，Ｒ１ｂ（＝１６０Ω）の並列接続のために「８０Ω」となり、外部出力リレー４１の後段における合成抵抗の抵抗値は、正常時経路に介在する出力抵抗Ｒ２の「８０Ω」となる。従って、外部出力リレー４１の前段及び後段における抵抗値の合計は「１６０Ω」となる。

また、１系接点出力回路１０ａの出力ラインＬａの切り離し後は、外部出力リレー４１の前段における合成抵抗の抵抗値は、２系接点出力回路１０ｂの出力ラインＬｂに直列接続された接続抵抗Ｒ１ｂの「１６０Ω」のみとなり、外部出力リレー４１の後段における合成抵抗の抵抗値は、故障時経路に切り替わっているので「０Ω」となる。従って、外部出力リレー４１の前段及び後段における合成抵抗の抵抗値は「１６０Ω」となり、１系接点出力回路１０ａの出力ラインＬａの切り離し前と同じであるから、外部出力リレー４１のコイルに流れる電流は殆ど変化しないことになる。

なお、接続抵抗Ｒ１ａ，Ｒ１ｂの抵抗値が大きく異なる場合には、１系電源部３０ａ及び２系電源部３０ｂのどちらが短絡故障したか、つまり、出力ラインＬａ，Ｌｂのどちらがワイヤードオア接続から切り離されたかによって、外部出力リレー４１の前段における合成抵抗の抵抗値が大きく変化する。しかし、出力抵抗Ｒ２の抵抗値を、出力ラインＬａ，Ｌｂそれぞれに介在する接続抵抗Ｒ１ａ，Ｒ１ｂを並列接続した抵抗値に相当する抵抗値とすることで、出力ラインＬ（Ｌａ，Ｌｂ）の切り離しの前後で、外部出力リレー４１のコイルに流れる電流の変化を小さく抑えることができる。

また、２系電源部の制御部用電源のコンデンサＣが短絡故障した場合も同様である。この場合、２系電源部のフューズＦ１が溶断して２系接点出力回路１０ｂの出力ラインＬｂがワイヤードオア接続から切り離されるが、１系電源部３０ａのフューズＦ１は溶断せず、１系接点出力回路１０ａは動作を停止しない。

［作用効果］
このように、本実施形態によれば、２系統の接点出力回路１０（１０ａ，１０ｂ）それぞれの接点出力をワイヤードオア接続し、一方の系統の電源部３０（３０ａ，・・・）の電源ライン（正極ライン（１Ｂ２４，２Ｂ２４）及び負極ライン（Ｃ２４））が短絡故障しても他方の系統の接点出力回路１０（１０ａ，１０ｂ）の動作が停止することのない接点出力装置１を実現することができる。

つまり、ある系統において電源部３０（３０ａ，・・・）の正極ライン（１Ｂ２４，２Ｂ２４）と負極ライン（Ｃ２４）とが短絡する故障が発生した場合、正極ライン（１Ｂ２４，２Ｂ２４）に介在するフューズＦ１の溶断によってその系統の接点出力回路１０（１０ａ，１０ｂ）は動作を停止するが、フューズＦ１が溶断するまでにある程度の所要時間がある。接点出力装置１では、ワイヤードオア回路部４０を介して各系統の電源部３０（３０ａ，・・・）の正極ライン（１Ｂ２４，２Ｂ２４）が接続されている状態であるから、フューズＦ１が溶断するまでの所要時間の間に、短絡故障が発生した系統の電源部３０（３０ａ，・・・）の正極ラインとの間に生じた電位差によって、他の系統の電源部の正極ラインに電流が流れる。しかし、その電流は、ワイヤードオア接続の前段において各系統の接点出力回路１０（１０ａ，１０ｂ）の出力ラインＬ（Ｌａ，Ｌｂ）それぞれに介在する接続抵抗Ｒ１（Ｒ１ａ，Ｒ１ｂ）によって減流されて小さくなることから、他の系統のフューズＦ１が溶断することがない。これにより、他方の系統の接点出力回路１０（１０ａ，１０ｂ）の動作が停止することはない。

なお、本発明の適用可能な実施形態は上述の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。

（Ａ）系統の数Ｎ
例えば、上述の実施形態では、２系統（Ｎ＝２）の接点出力回路１０（１０ａ，１０ｂ）を備える接点出力装置１について説明したが、３系統以上（Ｎ＞２）の接点出力回路を備える接点出力装置を構成してもよい。

（Ｂ）反応リレー４２
また、ワイヤードオア回路部４０は、反応リレー４２を有さないとしてもよい。その場合には、ワイヤードオア回路部４０は、反応リレー４２の接点４２ｉ，４２ｉｉ，４２ｉｉｉそれぞれに代えて、故障リレー２５の接点を有するように構成する。これは、反応リレー４２は、対応する故障リレー２５の動作接点２５ｉが構成されているときに駆動されて動作接点を構成し、動作接点２５ｉが開放されているときには動作接点を開放するといったように、対応する故障リレー２５と同様の動作をするからである。

（Ｃ）遮断器
また、上述の実施形態では、過電流に対する遮断器としてフューズＦ１を備えるとしたが、これに限らず、例えば、ＮＦＢ（No Fuse Breaker：ノーヒューズブレーカ）や、ＭＣＢ（Molded Circuit Breaker：サーキットブレーカ）といった他の遮断器としてもよく、短絡や過負荷により過電流が発生したときに配線を遮断する遮断器であればよい。また、フューズＦ２についても同様に、他の遮断器としてもよい。

１…接点出力装置
１０（１０ａ，１０ｂ）…接点出力回路
２０…制御部
２１…制御論理部
２２…出力リレー
２３…出力リレー駆動部
２４…半導体スイッチ
２５…故障リレー
２６…故障リレー駆動部
３０（３０ａ，・・・）…電源部
Ｆ１，Ｆ２…フューズ
Ｃ…コンデンサ
４０…ワイヤードオア回路部
４１…外部出力リレー
Ｒ１（Ｒ１ａ，Ｒ１ｂ）…接続抵抗
Ｒ２…出力抵抗

Claims (5)

1. 制御部、及び、前記制御部に電源を供給する電源部、を備える接点出力回路をＮ系統（Ｎ≧２）と、前記Ｎ系統の接点出力回路それぞれの出力ラインをワイヤードオア接続したワイヤードオア回路部と、を具備する接点出力装置であって、
   前記電源部は、
   正極ラインに介在する過電流に対する遮断器、
   を有し、
   前記制御部は、
   出力リレーと、
   一端が前記電源部の前記正極ラインに接続され、他端が当該接点出力回路の前記出力ラインに接続された前記出力リレーの動作接点と、
   を有し、
   前記ワイヤードオア回路部は、
   前記ワイヤードオア接続の前段において前記出力ラインそれぞれに介在する抵抗、
   を有する、
   接点出力装置。
2. 前記電源部は、
   前記遮断器より電源電流下流側において、前記正極ラインと負極ラインとの間に接続されたコンデンサ、
   を有する、
   請求項１に記載の接点出力装置。
3. 前記制御部は、
   自系の故障が検知されていない時に動作し、故障が検知された時に復旧するように駆動制御される故障リレー、
   を有し、
   前記ワイヤードオア回路部は、前記ワイヤードオア接続の後段において、
   出力抵抗が介在する経路であってＮ系統全ての前記故障リレーの動作接点が構成されている場合に導通する正常時経路と、
   何れかの系統の前記故障リレーの復旧接点が構成されている場合に導通する故障時経路と、
   を並列に接続して有する、
   請求項１又は２に記載の接点出力装置。
4. ２系統（Ｎ＝２）の前記接点出力回路を具備し、
   前記出力抵抗の抵抗値は、前記出力ラインそれぞれに介在する前記抵抗を並列接続した抵抗値に相当する、
   請求項３に記載の接点出力装置。
5. 前記ワイヤードオア回路部は、
   前記ワイヤードオア接続の後段に外部出力リレー、
   を有し、
   前記外部出力リレーの定格電圧は、前記電源部の電源電圧より低い、
   請求項１～４の何れか一項に記載の接点出力装置。

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