JP2023030996A - 情報処理装置 - Google Patents

Abstract

【課題】イベントの検出の精度を向上させる。【解決手段】光電流の対数値に応じた電圧信号を生成する複数の検出画素と、複数の検出画素のうち、入力された選択信号の示す検出画素の電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とを備え、検出回路に含まれるトランジスタのゲートは、複数のメタルの層、High-K層を含む構成である。High-K層は、分極が生じている。本技術は、例えば画素毎にアドレスイベントを検出する情報処理装置に適用できる。【選択図】図１２

Description

本技術は、情報処理装置に関し、例えば、イベントの検出をより精度良くできるようにした情報処理装置に関する。

従来、撮像装置などにおいて、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の撮像素子が用いられている。この一般的な同期型の撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、画素アドレスごとに、その画素の輝度の変化量が閾値を超えた旨をアドレスイベントとして検出する非同期型の撮像素子が提案されている（例えば、特許文献１参照。）。このように、画素毎にアドレスイベントを検出する撮像素子は、ＥＶＳ（event-based Vision Sensor）と呼ばれる。

国際公開第2019/087471号

上述の非同期型の撮像素子では、アドレスイベントの有無の検出により、画像認識などの処理の高速化を図っている。しかしながら、アドレスイベントの有無を検出するには、対数応答部、バッファ、微分器や比較器などの多数の回路を画素毎に配置する必要があり、同期型の撮像素子と比較して、画素毎の回路規模が増大する傾向にある。

これらの回路には複数のトランジスタが含まれ、適切な特性を有するトランジスタが配置されていないと、性能の劣化や高速化の妨げになる可能性がある。適切な特性を有するトランジスタが配置された構成とされることが望まれている。

本技術は、このような状況に鑑みてなされたものであり、適切な特性を有するトランジスタを提供することができるようにするものである。

本技術の一側面の第１の情報処理装置は、光電流の対数値に応じた電圧信号を生成する複数の検出画素と、前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とを備え、前記検出回路に含まれるトランジスタのゲートは、複数のメタルの層、High-K層を含む構成である情報処理装置である。

本技術の一側面の第２の情報処理装置は、光電流の対数値に応じた電圧信号を生成する複数の検出画素と、前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とを備え、前記検出回路に含まれるトランジスタは、NCFET（Negative Capacitance Field Effect Transistor）である情報処理装置である。

本技術の一側面の第３の情報処理装置は、光電流の対数値に応じた電圧信号を生成する複数の検出画素と、前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とを備え、前記検出回路に含まれるトランジスタは、FD-SOI（Fully-Depleted silicon on Insulator）型のトランジスタである情報処理装置である。

本技術の一側面の第４の情報処理装置は、光電流の対数値に応じた電圧信号を生成する複数の検出画素と、前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とを備え、前記検出回路に含まれるトランジスタは、TFET（Tunnel Field Effect Transistor）である情報処理装置である。

本技術の一側面の第１の情報処理装置においては、光電流の対数値に応じた電圧信号を生成する複数の検出画素と、複数の検出画素のうち、入力された選択信号の示す検出画素の電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とが備えられ、検出回路に含まれるトランジスタのゲートが、複数のメタルの層、High-K層を含む構成とされている。

本技術の一側面の第２の情報処理装置においては、光電流の対数値に応じた電圧信号を生成する複数の検出画素と、複数の検出画素のうち、入力された選択信号の示す検出画素の電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とが備えられ、検出回路に含まれるトランジスタが、NCFET（Negative Capacitance Field Effect Transistor）で構成されている。

本技術の一側面の第３の情報処理装置においては、光電流の対数値に応じた電圧信号を生成する複数の検出画素と、複数の検出画素のうち、入力された選択信号の示す検出画素の電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とが備えられ、検出回路に含まれるトランジスタが、FD-SOI（Fully-Depleted silicon on Insulator）型のトランジスタである。

本技術の一側面の第４の情報処理装置は、においては、光電流の対数値に応じた電圧信号を生成する複数の検出画素と、複数の検出画素のうち、入力された選択信号の示す検出画素の電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路とが備えられ、検出回路に含まれるトランジスタが、TFET（Tunnel Field Effect Transistor）で構成されている。

なお、情報処理装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。

本技術を適用したEVSカメラの一実施の形態の構成を示すブロック図である。 撮像素子の概略構成例を示すブロック図である。 アドレスイベント検出回路の構成例を示すブロック図である。 電流電圧変換回路、減算器、および、量子化器の詳細構成を示す回路である。 アドレスイベント検出回路のより詳細な回路構成例を示す図である。 量子化器のその他の構成例を示す回路図である。 量子化器を採用した場合のアドレスイベント検出回路のより詳細な回路構成例を示す図である。 第１の実施の形態におけるトランジスタの構成例を示す図である。 メタルゲート、ＨＫ層について説明するための図である。 分極について説明するための図である。 第２の実施の形態におけるトランジスタの構成例を示す図である。 第３の実施の形態におけるトランジスタの構成例を示す図である。 第４の実施の形態におけるトランジスタの構成例を示す図である。 第５の実施の形態におけるトランジスタの構成例を示す図である。 第６の実施の形態におけるトランジスタの構成例を示す図である。 第７の実施の形態におけるトランジスタの構成例を示す図である。 第８の実施の形態におけるトランジスタの構成例を示す図である。 第９の実施の形態におけるトランジスタの構成例を示す図である。 第１０の実施の形態におけるトランジスタの構成例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。

＜EVSカメラの構成例＞
EVSカメラ１０は、光信号を光電変換した電気信号の時間的変化をイベントデータとして出力するイベントセンサを備えるカメラである。このようなイベントセンサは、EVS(event-based vision sensor)とも呼ばれる。一般的なイメージセンサを備えるカメラは、垂直同期信号に同期して撮影を行い、その垂直同期信号の周期で１フレーム（画面）の画像データであるフレームデータを出力するが、EVSカメラ１０は、イベントが発生したタイミングにおいてのみイベントデータを出力するため、非同期型またはアドレス制御型のカメラであるということができる。

図１に示されるEVSカメラ１０は、光学部１１、撮像素子１２、制御部１３、および、データ処理部１４を備える。

光学部１１は、被写体からの光を集光して撮像素子１２に入射させる。撮像素子１２は、光学部１１を介して入射される入射光を光電変換してイベントデータを生成し、データ処理部１４に供給する。撮像素子１２は、画素の輝度変化をイベントとして、イベントの発生を表すイベントデータを出力する受光素子である。

制御部１３は、撮像素子１２を制御する。例えば、制御部１３は、撮像素子１２に対して、撮像の開始および終了を指示する。

データ処理部１４は、例えば、FPGA（Field Programmable Gate Array）、DSP（Digital Signal Processor）、マイクロプロセッサ等により構成され、所定の処理を実行する。データ処理部１４は、イベントデータ処理部２１と記録部２２とを備える。例えば、イベントデータ処理部２１は、撮像素子１２から供給されるイベントデータを用いたイベントデータ処理、イベント画像を用いた画像データ処理を行う。記録部２２は、所定のデータを必要に応じて所定の記録媒体に記録して蓄積する。

＜撮像素子の構成例＞
図２は、撮像素子１２の概略構成例を示すブロック図である。撮像素子１２は、画素アレイ部４１、駆動部４２、Yアービタ４３、Xアービタ４４、及び、出力部４５を備える。

画素アレイ部４１には、複数の画素６１が二次元格子状に配列されている。各画素６１は、光電変換素子としてのフォトダイオード７１と、アドレスイベント検出回路７２とを備える。アドレスイベント検出回路７２は、フォトダイオード７１の光電変換によって生成される電気信号としての光電流に所定の閾値を超える変化が発生した場合に、その光電流の変化をイベントとして検出する。イベントが検出された場合、アドレスイベント検出回路７２は、イベントの発生を表すイベントデータの出力を要求するリクエストをYアービタ４３およびXアービタ４４に出力する。

駆動部４２は、画素アレイ部４１の各画素６１に制御信号を供給することにより、画素アレイ部４１を駆動する。

Yアービタ４３は、画素アレイ部４１内の同一行の画素６１からのリクエストを調停し、イベントデータの出力の許可又は不許可を表す応答を、リクエストを送信してきた画素６１に返す。Xアービタ４４は、画素アレイ部４１内の同一列の画素６１からのリクエストを調停し、イベントデータの出力の許可又は不許可を表す応答を、リクエストを送信してきた画素６１に返す。Yアービタ４３とXアービタ４４の両方から許可の応答が返信された画素６１が、イベントデータを出力部４５に出力することができる。

なお、撮像素子１２は、Yアービタ４３とXアービタ４４のいずれか一方のみを備える構成としてもよい。例えば、Xアービタ４４のみで構成される場合、リクエストを送信してきた画素６１を含む同一列の全ての画素６１のデータが出力部４５へ転送される。そして、出力部４５または後段のデータ処理部１４（図１）において、実際にイベントを発した画素６１のイベントデータのみが選択される。Yアービタ４３のみで構成される場合には、行単位で画素データが出力部４５へ転送され、後段で必要な画素６１のイベントデータのみが選択される。

出力部４５は、画素アレイ部４１を構成する各画素６１が出力するイベントデータに必要な処理を施し、データ処理部１４（図１）に供給する。

＜アドレスイベント検出回路の構成例＞
図３は、アドレスイベント検出回路７２の構成例を示すブロック図である。アドレスイベント検出回路７２は、電流電圧変換回路８１、バッファ８２、減算器８３、量子化器８４、および、転送回路８５を備える。

電流電圧変換回路８１は、対応するフォトダイオード７１からの光電流を電圧信号に変換する。電流電圧変換回路８１は、光電流の対数値に応じた電圧信号を生成し、バッファ８２に出力する。

バッファ８２は、電流電圧変換回路８１からの電圧信号をバッファリングし、減算器８３に出力する。このバッファ８２により、後段のスイッチング動作に伴うノイズのアイソレーションを確保するとともに、後段を駆動する駆動力を向上させることができる。なお、このバッファ８２は、省略することもできる。

減算器８３は、駆動部４２からの制御信号に従ってバッファ８２からの電圧信号のレベルを低下させる。減算器８３は、低下後の電圧信号を量子化器８４に出力する。

量子化器８４は、減算器８３からの電圧信号をデジタル信号に量子化し、イベントデータとして転送回路８５に供給する。転送回路８５は、イベントデータを、出力部４５に転送（出力）する。すなわち、転送回路８５は、イベントデータの出力を要求するリクエストを、Yアービタ４３およびXアービタ４４に供給する。転送回路８５は、リクエストに対して、イベントデータの出力を許可する旨の応答をYアービタ４３およびXアービタ４４から受け取ると、イベントデータを出力部４５に転送する。

＜アドレスイベント検出回路の詳細構成例＞
図４は、電流電圧変換回路８１、減算器８３、および、量子化器８４の詳細構成を示す回路である。図４では、電流電圧変換回路８１と接続されているフォトダイオード７１も示されている。

電流電圧変換回路８１は、FET１１１乃至１１３で構成される。FET１１１及び１１３としては、例えば、N型のMOS(NMOS) FETを採用することができ、FET１１２としては、例えば、P型のMOS(PMOS) FETを採用することができる。

フォトダイオード７１は、入射する光を受光し、光電変換を行って、電気信号としての光電流を生成して流す。電流電圧変換回路８１はフォトダイオード７１からの光電流を、その光電流の対数に対応する電圧（以下、光電圧ともいう）VLOGに変換して、バッファ８２に出力する。

FET１１１のソースは、FET１１３のゲートと接続され、FET１１１のソースとFET１１３のゲートとの接続点には、フォトダイオード７１による光電流が流れる。FET１１１のドレインは、電源VDDに接続され、そのゲートは、FET１１３のドレインに接続される。

FET１１２のソースは、電源VDDに接続され、そのドレインは、FET１１１のゲートとFET１１３のドレインとの接続点に接続される。FET１１２のゲートには、所定のバイアス電圧Vbiasが印加される。FET１１３のソースは接地される。

FET１１１のドレインは電源VDD側に接続されており、ソースフォロアになっている。ソースフォロアになっているFET１１１のソースには、フォトダイオード７１が接続され、これにより、FET１１１（のドレインからソース）には、フォトダイオード７１の光電変換により生成される電荷による光電流が流れる。FET１１１は、サブスレッショルド領域で動作し、FET１１１のゲートには、そのFET１１１に流れる光電流の対数に対応する光電圧VLOGが現れる。以上のように、フォトダイオード７１では、FET１１１により、フォトダイオード７１からの光電流が、その光電流の対数に対応する光電圧VLOGに変換される。

光電圧VLOGは、FET１１１のゲートとFET１１３のドレインとの接続点から、バッファ８２を介して、減算器８３に出力される。

減算器８３は、電流電圧変換回路８１からの光電圧VLOGについて、現在の光電圧と、現在と微小時間だけ異なるタイミングの光電圧との差を演算し、その差に対応する差信号Vdiffを出力する。

減算器８３は、コンデンサ１３１、オペアンプ１３２、コンデンサ１３３、及び、スイッチ１３４を備える。量子化器１８４は、コンパレータ１５１および１５２を備える。

コンデンサ１３１の一端は、バッファ８２の出力に接続され、他端は、オペアンプ１３２の入力端子に接続される。したがって、オペアンプ１３２の（反転）入力端子には、コンデンサ１３１を介して光電圧VLOGが入力される。

オペアンプ１３２の出力端子は、量子化器１８４のコンパレータ１５１および１５２の非反転入力端子（＋）に接続される。

コンデンサ１３３の一端は、オペアンプ１３２の入力端子に接続され、他端は、オペアンプ１３２の出力端子に接続される。

スイッチ１３４は、コンデンサ１３３の両端の接続をオン／オフするように、コンデンサ１３３に接続される。スイッチ１３４は、駆動部１４２の制御信号に従ってオン／オフすることにより、コンデンサ１３３の両端の接続をオン／オフする。

コンデンサ１３３及びスイッチ１３４は、スイッチドキャパシタを構成する。オフになっているスイッチ１３４が一時的にオンにされ、再び、オフにされることにより、コンデンサ１３３は、電荷が放電され、新たに電荷を蓄積することができる状態にリセットされる。

スイッチ１３４をオンした際のコンデンサ１３１の、フォトダイオード７１側の光電圧VLOGをVinitと表すとともに、コンデンサ１３１の容量（静電容量）をC1と表すこととする。オペアンプ１３２の入力端子は、仮想接地になっており、スイッチ１３４がオンである場合にコンデンサ１３１に蓄積される電荷Qinitは、式（１）により表される。
Qinit = C1 ×Vinit ・・・（１）

また、スイッチ１３４がオンである場合には、コンデンサ１３３の両端は短絡されるため、コンデンサ１３３に蓄積される電荷はゼロとなる。

その後、スイッチ１３４がオフになった場合の、コンデンサ１３１の、フォトダイオード７１側の光電圧VLOGを、Vafterと表すこととすると、スイッチ１３４がオフになった場合にコンデンサ１３１に蓄積される電荷Qafterは、式（２）により表される。
Qafter = C1×Vafter ・・・（２）

コンデンサ１３３の容量をC2と表すこととすると、コンデンサ１３３に蓄積される電荷Q2は、オペアンプ１３２の出力電圧である差信号Vdiffを用いて、式（３）により表される。
Q2 = -C2×Vdiff ・・・（３）

スイッチ１３４がオフする前後で、コンデンサ１３１の電荷とコンデンサ１３３の電荷とを合わせた総電荷量は変化しないため、式（４）が成立する。
Qinit = Qafter + Q2 ・・・（４）

式（４）に式（１）ないし式（３）を代入すると、式（５）が得られる。
Vdiff = -(C1/C2)×(Vafter - Vinit) ・・・（５）

式（５）によれば、減算器８３では、光電圧Vafter及びVinitの減算、すなわち、光電圧VafterとVinitとの差(Vafter - Vinit)に対応する差信号Vdiffの算出が行われる。式（５）によれば、減算器１８３の減算のゲインはC1/C2となる。したがって、減算器１８３は、コンデンサ１３３のリセット後の光電圧VLOGの変化をC1/C2倍した電圧を、差信号Vdiffとして出力する。

減算器１８３は、駆動部１４２が出力する制御信号によりスイッチ１３４がオンオフされることにより、差信号Vdiffを出力する。

減算器１８３から出力される差信号Vdiffは、量子化器１８４のコンパレータ１５１および１５２の非反転入力端子（＋）に供給される。

コンパレータ１５１は、減算器１８３からの差信号Vdiffと、反転入力端子（－）に入力される＋側閾値Vrefpとを比較する。コンパレータ１５１は、＋側閾値Vrefpを超えたか否かを示す、H(High)レベル又はL(Low)レベルの検出信号DET(＋)を、差信号Vdiffの量子化値として転送回路１８５へ出力する。

コンパレータ１５２は、減算器１８３からの差信号Vdiffと、反転入力端子（－）に入力される－側閾値Vrefnとを比較する。コンパレータ１５２は、－側閾値Vrefnを超えたか否かを示す、H(High)レベル又はL(Low)レベルの検出信号DET(-)を、差信号Vdiffの量子化値として転送回路１８５へ出力する。

図５は、図４に示した電流電圧変換回路８１、バッファ８２、減算器８３、および、量子化器８４の、より詳細な回路構成例を示している。図６は、量子化器８４のその他の構成例を示す回路図である。

図５に示した量子化器８４は、減算器８３からの差信号Vdiffを、常時、＋側閾値（電圧）Vrefpと－側閾値（電圧）Vrefnの両方と比較し、比較結果を出力した。

これに対して、図６の量子化器８４は、１つのコンパレータ１５３と、スイッチ１５４とを備え、スイッチ１５４で切り替えられる２つの閾値（電圧）VthONまたはVthOFFのどちらかと比較した比較結果を出力する。

スイッチ１５４は、コンパレータ１５３の反転入力端子（－）に接続されており、駆動部１４２からの制御信号に応じて、端子ａまたはｂを選択する。端子ａには、閾値としての電圧VthONが供給され、端子ｂには、閾値としての電圧VthOFF (<VthON)が供給される。したがって、コンパレータ１５３の反転入力端子には、電圧VthONまたはVthOFFが供給される。

コンパレータ１５３は、減算器８３からの差信号Vdiffと、電圧VthONまたはVthOFFとを比較し、その比較結果を表すHレベル又はLレベルの検出信号DETを、差信号Vdiffの量子化値として転送回路８５へ出力する。

図７は、図６に示した量子化器８４を採用した場合の電流電圧変換回路８１、バッファ８２、減算器８３、および、量子化器８４の、より詳細な回路構成例を示している。

図７の回路構成では、スイッチ１５４の端子として、電圧VthONおよび電圧VthOFF以外に、初期化(Auto Zero)する際の端子VAZも追加されている。減算器８３においてN型のMOS(NMOS) FET で構成されるFET１７１のゲートにH(High)レベルの初期化信号AZが供給されるタイミングで、量子化器８４のスイッチ１５４は端子VAZを選択し、初期化動作を実行する。その後、スイッチ１５４は、駆動部４２からの制御信号に基づいて、電圧VthONまたは電圧VthOFFの端子を選択し、選択された閾値との比較結果を表す検出信号DETが、量子化器８４から転送回路８５へ出力される。

＜トランジスタに求められる性能について＞
上記したようにEVSカメラ１０は、フォト電流を対数電圧に変換し、変化量がある閾値を超えた際にイベントがあったと判定する。イベントは、閾値を超えたかが重要であるため、保持ノードのリニアリティは、リセットから閾値を超える範囲(正負ともに)で良ければよく、それ以上はイベントとして判定されるため、多少リニアリティが悪くても良い、換言すればリークがあっても許容範囲とすることができる。

一方で、EVSカメラ１０では、変化量を求めるために、まずアンプのリセット動作（以下、AZ動作と適宜記載する）が行われる。AZ動作においては、出力と入力を同一電圧にする必要があるため、低抵抗が求められる(低閾値Ｖtが求められる)。一方、変化が起きるまで基準電圧を保持(正確には保持電圧は時間で変化し続けており、閾値を超えるまで保持)する必要があり、低リーク特性が求められる(高閾値)。このようにONとOFFとでは求められる性能が異なる。

EVSカメラ１０では、減算器の前に対数変換が行われる。入力振幅が圧縮されるため、イベントの閾値はリセット電圧に近い値で設定される。EVSカメラ１０で保持部に求められるリニアリティは、リセットから閾値を超える範囲であり、その範囲がフルスイング(電源GND)より狭いことが特徴の１つである。そのため、低閾値を採用することができる。

閾値のフレキシブル性を上げるには、スイッチトランジスタのOFF抵抗は高い方が良い。そこで、スイッチトランジスタにはS値が良いトランジスタが用いられる。

EVSカメラ１０のAZ動作に係わるトランジスタは、閾値Ｖtが0V程度の低閾値であり、かつＳ値の良いデバイスを用いるのが良い。低閾値であればＳ値が良くなり、閾値は、おおよそ０Ｖとすることができる。このようなトランジスタを用いることで、リークを抑えながら、ON抵抗を低くすることができる。

以下に、低閾値ＶtかつＳ値の低いトランジスタとして、減算器８３に含まれるNMOS FET で構成されるFET１７１を例に挙げて説明する。FET１７１をAZトランジスタ１７１として説明を続ける。

なおここでは、AZトランジスタ１７１を例に挙げて説明を続けるが、EVSカメラ１０に含まれる他のトランジスタに対しても以下に説明する技術を適用することはできる。なおここでは、閾値Ｖtが低く、Ｓ値が良いトランジスタを例に挙げて説明を続けるが、本技術によれば、閾値を低閾値にしたり、高閾値にしたりするといった調整を行え、Ｓ値も、低くまたは高く設定するといった調整を行えるため、低閾値0VかつS値の低いトランジスタに本技術の適用範囲が限定されるわけではない。

＜第１の実施の形態におけるトランジスタの構成＞
図８は、第１の実施の形態におけるAZトランジスタ１７１ａの構成例を示す図である。図８のＡは、AZトランジスタ１７１ａの平面視における図である。図８のＢは、図８のＡに示した平面視のAZトランジスタ１７１ａの線分Ｘ－Ｘ’における断面視における図である。

AZトランジスタ１７１ａの中央付近にはゲート２０１が形成され、左側にはＮ＋型のソース２０２、右側にはn＋型のドレイン２０３が形成されている。AZトランジスタ１７１ａは、P-WELL領域２０４に形成されている。ゲート２０１、ソース２０２、およびドレイン２０３は、STI（(Shallow Trench Isolation)２０５で囲まれた構成とされ、素子間が分離される構成とされている。

ゲート２０１は、メタルゲート、High-K（以下、ＨＫと記述）で形成されている。ゲート２０１は、メタルゲート２１０、ＨＫ層２１１、および絶縁層２１２が積層された構成とされている。ゲート２０１の構成について、図９を参照して説明を加える。

図１０は、ゲート２０１の構成について説明するための図である。ゲート２０１は、シリコン基板２２１上に絶縁層（IL : Interfacial Layer）２２２が積層され、絶縁層２２２上にHigh-K（ＨＫ）層２２３が積層され、ＨＫ層２２３上にメタル層２２４が積層された構成とされている。図１０に示した絶縁層２２２、ＨＫ層２２３、およびメタル層２２４は、それぞれ、図９に示した絶縁層２１２、ＨＫ層２１１、およびメタルゲート２１０に該当する。

絶縁層２２２は、例えばSiO2（二酸化ケイ素）などの絶縁性能を有する材料で形成される。ＨＫ層２２３は、二酸化ケイ素と比べて高い比誘電率を持つ材料で形成され、例えば、HfO2（酸化ハフニウム）、HfSiO4（ケイ酸ハフニウム）などを用いることができる。絶縁層２２２とＨＫ層２２３により絶縁層として機能する絶縁層が形成されている。

メタル層２２４は、複数の金属が積層された構成とされ、仕事関数を制御することができる層として構成される。図９に示した例のうち、nチャネル電界効果トランジスタ（NFET）を低閾値電圧（LVt）側になるように構成した場合、メタル層２２４は、TiN（錫）層２２４－１NL、TaN（窒化タンタル）層２２４－２NL、TiAl（チタン アルミニウム）層２２４－３NLから構成される。

図９に示した例のうち、nチャネル電界効果トランジスタ（NFET）を標準閾値電圧（SVt）側になるように構成した場合、メタル層２２４は、TiN層２２４－１NS、TaN層２２４－２NS、TaN層２２４－４NS、TiAl層２２４－３NSから構成される。

NFETのゲートであっても、低閾値電圧（LVt）側になるように構成した場合と標準閾値電圧（SVt）側になるように構成した場合とでは、メタル層２２４に含まれるメタルの材料や厚さは異なる。図９に示した例では、標準閾値電圧（SVt）側になるように構成したゲート２０１には、低閾値電圧（LVt）側になるように構成したゲート２０１にTaN層２２４－４NSが追加された構成とされている。

図９に示した例のうち、ｐチャネル電界効果トランジスタ（PFET）を標準閾値電圧（SVt）側になるように構成した場合、メタル層２２４は、TiN層２２４－１PS、TaN層２２４－２PS、TaN層２２４－４PS、TiAl層２２４－３PSから構成される。

図９に示した例のうち、ｐチャネル電界効果トランジスタ（PFET）を低閾値電圧（LVt）側になるように構成した場合、メタル層２２４は、TiN層２２４－１PL、TaN層２２４－２PL、TaN層２２４－４PL、TiAl層２２４－３PLから構成される。

PFETのゲートの場合、低閾値電圧（LVt）側になるように構成した場合と標準閾値電圧（SVt）側になるように構成した場合とで、メタル層２２４に含まれるメタルの材料や積層順は同一で構成されているが、その厚さは異なる。図９に示した例において、標準閾値電圧（SVt）側になるように構成したゲート２０１と、低閾値電圧（LVt）側になるように構成したゲート２０１を比較した場合、TaN層２２４－４PSの厚さよりも、TaN層２２４－４PLの厚さの方が厚くなる構成とされる。

NFETの標準閾値電圧（SVt）側になるように構成したゲート２０１とPFETの標準閾値電圧（SVt）側になるように構成したゲート２０１とを比較した場合、TaN層２２４－４NSの厚さよりも、TaN層２２４－４PSの厚さの方が厚くなる構成とされる。

メタル層２２４では、TiN層２２４－１やTaN層２２４－２などをHigh-K Cap層として機能させる他に、金属の仕事関数を利用して、閾値Ｖtを制御することができる。例えば、図９に示したNFET（図９中の左側に示した図）で閾値を下げるデバイスは、Conduction band(Ec)に近い仕事関数を有するAlを含むTiAl層２２４－３がHigh-k cap層上に設けられている。

一方で、NFETの閾値Ｖtを高くするには、P metal gateとなるTiN層２２４－４をHigh-k cap層上に薄く設けることで実現できる。またTiN層２２４－４PLの膜厚を厚くし、Valence band（Ev）側に仕事関数を制御することでPFETに適した閾値を実現することもできる。

このように、メタル層２２４に含まれるメタルの種類や厚さを変えることで、所望とする電圧に近いゲート２０１を構成することができる。図９を参照して説明したゲート２０１の構成は一例であり、限定を示すものではない。トランジスタに求められる性能に応じたメタルの種類や厚さで構成することができる。

ゲート２０１をメタルゲートとHigh-Kを組み合わせたゲートとすることで、閾値Ｖtを低く（低閾値Ｖｔ化）することができる。またこれによりカウンタードープなどの不純物注入をすることなく低閾値Ｖｔ化することでＳ値を劣化させないため、AZトランジスタ１７１ａに求められる特性を有するトランジスタを提供することができる。

なお、上記したように、メタル層２２４に含まれるメタルの種類や厚さを変えることで、所望とする電圧に近いゲートを構成することができるため、低閾値Ｖt化、Ｓ値が良いデバイス以外の、例えば、高Ｖｔ化、Ｓ値が良いデバイスなども形成することができる。

ＨＫ層２２３を設ける場合に、ＨＫ層２２３内にダイポールが形成される構成とし、閾値Ｖｔをさらに下げられるような構成とすることもできる。図１０に示すように、ＨＫ層２２３に、例えば、Ｌａ（ランタン）２３１を混ぜた構成とする。このように、Ｈｆ（ハフニウム）とフェルミレベルが異なるＬａ（ランタン）などの原子を導入することで、NFETの閾値を下げることもできる。

図示はしないが、ＨＫ層２２３に、アルミニウムを導入した場合、ランタンを導入した場合と逆の極性を作り出すことができる。すなわち、ＨＫ層２２３に導入する原子により極性の方向を制御することができ、所望とする極性を得ることができる。

このように、ＨＫ層２２３にダイポールが形成される構成とし、閾値Ｖtを調整できる構成としても良い。

第１の実施の形態におけるAZトランジスタ１７１ａにおいては、例えば閾値Ｖｔを、０乃至０．２ｖ程度の範囲内に収め、Ｓ値を６０乃至９０mv/dec程度の範囲内に収めたトランジスタとすることができる。

＜第２の実施の形態におけるトランジスタの構成＞
図１１は、第２の実施の形態におけるAZトランジスタ１７１ｂの構成例を示す図である。第２の実施の形態におけるAZトランジスタ１７１ｂの平面視における構成は、図８のＡに示したAZトランジスタ１７１ａと同様であるため、図示は省略する。図１１に示したAZトランジスタ１７１bは、図８のＡの線分Ｘ－Ｘ’における断面構成例を示す図である。

図１１に示したAZトランジスタ１７１ｂは、完全空乏型シリコン・オン・インシュレータ（FD-SOI：Fully-Depleted silicon on Insulator）などと称される構成を有するトランジスタである。FD-SOI型のAZトランジスタ１７１ｂのゲート２０１は、ＳＯＩ基板上に設けられた絶縁層２１２上に形成されている。絶縁層２１２下であり、ソース２０２とドレイン２０３の間には、ノンドープの領域２５３が設けられている。

FD-SOI型のAZトランジスタ１７１ｂは、SOI基板に埋め込み酸化層（以下、BOX(buried Oxide)層２５１と称する）が、非常に薄い(例えば、10乃至300ｎｍ)層として形成されている。

FD-SOI型のAZトランジスタ１７１bは、BOX層２５１により、ソース２０２とドレイン２０３の間の寄生容量値を低減させることができる。ソース２０２からドレイン２０３に流れる電子を効率的に制御することができるようになり、リーク電流を大幅に低減させることができる。すなわち、低閾値Ｖt化でき、S値を良くすることができる。

図１１に示したAZトランジスタ１７１ｂは、BOX層２５１の下層は、N-Well層２５２とされている。ソース２０２とドレイン２０３が、Ｎ型で構成されているNMOSである場合、ＳＯＩ基板内であり、BOX層２５１の下層はＮ型のWELL層とされる。このN-Well層２５２に、フォワードバイアスをかける構成としても良い。

NMOSにフォワードバイアスをかける場合、N-Well層２５２には、プラス（＋）のバイアスがかけられる。フォワードバイアスの電圧は、固定（バイアスをかけ続ける）であっても良いし、可変（バイアスを必要に応じてかける）であっても良い。可変に構成した場合、AZトランジスタ１７１ｂの動作中に、動的な調整が行える構成とすることができる。N-Well層２５２にフォワードバイアスをかける構成とすることで、さらに閾値Ｖtを下げ、Ｓ値を良くすることができる。

BOX層２５１の上層に形成されているソース２０２とドレイン２０３と、BOX層２５１の形成されているWELL層を同極、図１１に示した例の場合、Ｎ極とすることで、またN-Well層２５２にフォワードバイアスをかける構成とすることで、より所望とされる閾値Ｖtであり、S値であるAZトランジスタ１７１ｂを得ることができる。

なおここでは、NMOSを例に挙げて説明したが、PMOSに対しても適用できる。上記したNMOSの場合の極性をPMOSの場合の極性に入れ替えるだけで適用できる。例えば、NMOSの場合、N-Well領域２５２であるが、PMOSの場合、P-WELL領域とすれば良い。以下の説明においても、NMOSである場合を例に上げて説明を続けるが、PMOSに対しても適用できる。

第２の実施の形態におけるAZトランジスタ１７１ｂに、第１の実施の形態におけるAZトランジスタ１７１ａを適用し、ゲート２０１を、メタルゲート２１０、ＨＫ層２１１、および絶縁層２１２から構成されるゲートとする構成としても良い。

＜第３の実施の形態におけるトランジスタの構成＞
図１２は、第３の実施の形態におけるAZトランジスタ１７１ｃの構成例を示す図である。第３の実施の形態におけるAZトランジスタ１７１ｃの平面視における構成は、図８のＡに示したAZトランジスタ１７１ａと同様であるため、図示は省略する。図１２に示したAZトランジスタ１７１ｃは、図８のＡの線分Ｘ－Ｘ’における断面構成例を示す図である。

図１２に示した第３の実施の形態におけるAZトランジスタ１７１ｃは、ソース２０２とドレイン２０３との間のチャネル領域２６１に、ソース２０２とドレイン２０３と同極の不純物をカウンタードープした領域とされている点が、図１１に示した第２の実施の形態におけるAZトランジスタ１７１ｂとは異なり、他の点は同様である。

図１２に示した例では、ソース２０２とドレイン２０３は、Ｎ型の領域であるため、チャネル領域２６１も、Ｎ型の不純物がカウンタードープされたＮ型の領域として構成されている。このように、ソース２０２、ドレイン２０３、およびチャネル領域２６１を、同極で構成することで、閾値Ｖｔをより下げることができ、Ｓ値が良いトランジスタとすることができる。

なお、閾値Ｖｔを上げたい場合、チャネル領域２６１の極を、ソース２０２やドレイン２０３とは異なる極とすることで実現できる。例えば、ソース２０２とドレイン２０３をＮ型の領域とした場合、チャネル領域２６１は、Ｐ型の不純物がカウンタードープされたＰ型の領域として構成することで、閾値Ｖtを上げることができる。

このように、チャネル領域２６１に不純物をカウンタードープすることで、閾値Ｖtを調整することができる。カウンタードープする不純物の量を調整することで、閾値Ｖtを調整することもでき、より所望とされる特性を有するトランジスタを得ることができる。

＜第４の実施の形態におけるトランジスタの構成＞
図１３は、第４の実施の形態におけるAZトランジスタ１７１dの構成例を示す図である。第４の実施の形態におけるAZトランジスタ１７１ｄの平面視における構成は、図８のＡに示したAZトランジスタ１７１ａと同様であるため、図示は省略する。図１３に示したAZトランジスタ１７１ｄは、図８のＡの線分Ｘ－Ｘ’における断面構成例を示す図である。

図１３に示した第４の実施の形態におけるAZトランジスタ１７１ｄは、第１乃至第３の実施の形態を組み合わせた構成とされている。図１３に示したAZトランジスタ１７１ｄのゲート２０１は、メタルゲート２１０、ＨＫ層２１１、絶縁層２１２が積層された構造を有する。

図１３に示したAZトランジスタ１７１ｄは、FD-SOI型のトランジスタであり、N-Well層２５２にフォワードバイアスがかけられる構成とされている。図１３に示したAZトランジスタ１７１ｄは、チャネル領域２６１が、Ｎ型の不純物でカウンタードープされた構成とされている。

このよう構成とすることで、より所望とされる閾値Ｖt、この場合、低閾値vtであり、S値が良いAZトランジスタ１７１dを得ることができる。

＜第５の実施の形態におけるトランジスタの構成＞
図１４は、第５の実施の形態におけるAZトランジスタ１７１ｅの構成例を示す図である。図１４のＢに示したAZトランジスタ１７１eは、図１４のＡに示したAZトランジスタ１７１eの平面視の線分Ｘ－Ｘ’における断面構成例を示し、図１４のＣに示したAZトランジスタ１７１eは、図１４のＡの線分Ｙ－Ｙ’における断面構成例を示す。

第５の実施の形態におけるAZトランジスタ１７１ｅは、FinFETを適用した構成とされている点が、第１乃至第４の実施の形態におけるAZトランジスタ１７１と異なる。FinFETは、マルチゲートトランジスタの一例であり、ソース・ドレイン間に形成されるフィン形状の（起立型の）シリコンチャネルと、そのシリコンチャネルを覆うように形成されたゲート電極を有するFET（Field Effect Transistor）である。

図１４のＡを参照するに、FinFET型のAZトランジスタ１７１ｅのソース２０２ｅとドレイン２０３ｅは、それぞれフィン形状で形成され、平面視においては、ソース２０２ｅと絶縁層２１２ｅが交互に配置された構成、およびドレイン２０３ｅと絶縁層２１２ｅが交互に配置された構成とされている。ゲート２０１ｅの部分、換言すれば、ソース２０２ｅとドレイン２０３ｅの間の部分であり、平面視においてはゲート２０１ｅに含まれる部分には、チャネル領域２６１ｅが形成されている。

図１４のＢを参照するに、ゲート２０１ｅ、ソース２０２ｅ、およびドレイン２０３ｅを含む断面構成例において、AZトランジスタ１７１ｅは、図８に示した第１の実施の形態におけるAZトランジスタ１７１ａと同じく、ゲート２０１は、メタルゲート２１０ｅ、ＨＫ層２１１ｅ、および絶縁層２１２ｅが積層された構成とされている。

AZトランジスタ１７１ｅは、図１３に示したAZトランジスタ１７１ｄと同じく、Ｎ型の不純物がカウンタードープされたチャネル領域２６１ｅを有する。なおここでは、チャネル領域２６１ｅは、カウンタードープされている領域である場合を例に挙げて説明するが、ノンドープの領域としても良い。チャネル領域２６１ｅに不純物が少ない領域にした場合、例えば、１ｅ１８／ｃｍ３以下とすることができる。

図１４のＣを参照するに、ゲート２０１ｅの部分には、チャネル領域２６１ｅがフィン形状で形成されている。このフィン形状のチャネル領域２６１ｅのそれぞれは、絶縁層２１２ｅで覆われている。この絶縁層２１２ｅは、P-WELL領域２０４内のチャネル領域２６１ｅ間にも形成されている。チャネル領域２６１ｅに積層された絶縁層２１２ｅには、さらにＨＫ層２１１ｅが積層されている。

チャネル領域２６１ｅ、絶縁層２１２ｅ、およびＨＫ層２１１ｅが積層された各チャネル領域２６１ｅは、メタルゲート２１０ｅで覆われている。

このように、ゲート２０１ｅは、図８などを参照して説明した絶縁層２１２ｅ、ＨＫ層２１１ｅ、メタルゲート２１０ｅが積層された構成とされている。ゲート２０１ｅをこのような構成とすることで、上述した実施の形態と同じく、閾値Ｖｔを下げ、Ｓ値を良くすることができる。メタルゲート２１０ｅに用いる材料や厚さを調整する、換言すれば仕事関数を選択することで、より所望とする特性を有するトランジスタを得ることができる。ＨＫ層２１１ｅは、ダイポールが形成された構成とすることもできる。

ソース２０２ｅとドレイン２０３ｅは、フィン形状で形成され、ソース２０２ｅとドレイン２０３ｅとの間に形成されるチャネル領域２６１ｅも、フィン形状で形成されている。FinFETは、その特徴として、チャネル領域２６１ｅを複数の方向からゲート２０１ｅが囲むため、ゲート面積が広くなり、チャネルの電流駆動力を上げることができる。

３方向のゲート２０１ｅによってフィン形状の部分がほぼ空乏化されるため、完全空乏型のFinFETとすることができ、図１１に示した第２の実施の形態における完全空乏型シリコン・オン・インシュレータ（FD-SOI）型のAZトランジスタ１７１ｂと同じく、閾値Ｖｔを下げ、Ｓ値を良くすることができる。リーク電流を減らすこともできるという効果も得られる。よって、閾値Ｖｔを下げ、Ｓ値を良くすることができる。

チャネル領域２６１ｅを、カウンタードープ構造にすることで、上述した実施の形態と同じく、閾値Ｖｔを下げ、Ｓ値を良くすることができる。

このように、第５の実施の形態におけるAZトランジスタ１７１ｄにおいても、閾値Ｖｔを下げ、Ｓ値を良くしたトランジスタとすることができる。

＜第６の実施の形態におけるトランジスタの構成＞
図１５は、第５の実施の形態におけるAZトランジスタ１７１ｆの構成例を示す図である。第６の実施の形態におけるAZトランジスタ１７１ｆの平面視における構成は、図１４のＡに示したAZトランジスタ１７１ｅと同様であるため、図示は省略する。図１５のＡに示したAZトランジスタ１７１ｆは、図１４のＡに示したAZトランジスタ１７１ｅの平面視の線分Ｘ－Ｘ’における断面構成例を示し、図１５のＢに示したAZトランジスタ１７１ｆは、図１４のＡの線分Ｙ－Ｙ’における断面構成例を示す。

第６の実施の形態におけるAZトランジスタ１７１ｆは、GAAFET（Gate All Around FET）またはNano Wire FETなどと称されるトランジスタの構造を適用した構成とされている点が、第１乃至第５の実施の形態におけるAZトランジスタ１７１と異なる。

GAAFETの構造は、チャネル領域２６１ｆが、ゲート２０１ｆ中に形成されている。図１５のＢを参照するに、ゲート２０１f内には、図１５のＢに示した例では、３×４の１２個のチャネル領域２６１fが形成されている。各チャネル領域２６１fは、絶縁層２１２fで囲まれ、絶縁層２１２ｆは、ＨＫ層２１１ｆで囲まれている。

図１５では、四角形状のチャネル領域２６１ｆを示したが、チャネル領域２６１ｆの断面における形状は、円形状や多角形状であっても良い。チャネル領域２６１ｆの形状に合わせて、絶縁層２１２ｆやＨＫ層２１１ｆも形成される。

絶縁層２１２ｆとＨＫ層２１１ｆが積層されたチャネル領域２６１ｆは、メタルゲート２１０ｆ内に形成されている。メタルゲート２１０ｆ、ＨＫ層２１１ｆ、および絶縁層２１２ｆからゲート２０１ｆが形成され、そのゲート２０１ｆ内に複数のチャネル領域２６１ｆが含まれる構成とされている。

図１５のＡを参照するに、ゲート２０１ｆ、ソース２０２ｆ、およびドレイン２０３ｆを含む断面構成例において、AZトランジスタ１７１ｆのゲート２０１ｆは、メタルゲート２１０ｆ、ＨＫ層２１１ｆ、絶縁層２１２ｆ、およびチャネル領域２６１ｆが積層された構成とされている。

このように、ゲート２０１ｆは、図８などを参照して説明したゲート２０１の構成と同じく、絶縁層２１２ｆ、ＨＫ層２１１ｆ、メタルゲート２１０ｆが積層された構成とされている。ゲート２０１ｆをこのような構成とすることで、上述した実施の形態と同じく、閾値Ｖｔを下げ、Ｓ値を良くすることができる。メタルゲート２１０ｆに用いる材料や厚さを調整する、換言すれば仕事関数を選択することで、より所望とする特性を有するトランジスタを得ることができる。ＨＫ層２１１ｆは、ダイポールが形成されたた構成とすることもできる。

チャネル領域２６１ｆが複数の方向からゲート２０１ｆで囲まれた構成であるため、ゲート面積が広くなり、チャネルの電流駆動力を上げることができる。第５の実施の形態のAZトランジスタ１７１eと比較して、チャネル領域２６１ｆは、４面がゲート２０１ｆに囲まれているため、よりチャネルの電流駆動力を上げることができる。

４方向のゲート２０１ｆによってチャネル領域２６１ｆの部分がほぼ空乏化されるため、完全空乏型のGAAFETとすることができ、図１１に示した第２の実施の形態におけるFD-SOI型のAZトランジスタ１７１ｂと同じく、リーク電流を減らし、閾値Ｖｔを下げ、Ｓ値を良くすることができる。

チャネル領域２６１ｆを、カウンタードープ構造にすることで、上述した実施の形態と同じく、閾値Ｖｔを下げ、Ｓ値を良くすることができる。

このように、第６の実施の形態におけるAZトランジスタ１７１ｄにおいても、閾値Ｖｔを下げ、Ｓ値を良くしたトランジスタとすることができる。

＜第７の実施の形態におけるトランジスタの構成＞
図１６は、第７の実施の形態におけるAZトランジスタ１７１ｇの構成例を示す図である。第７の実施の形態におけるAZトランジスタ１７１ｇの平面視における構成は、図８のＡに示したAZトランジスタ１７１ａと同様であるため、図示は省略する。図１６に示したAZトランジスタ１７１ｇは、図８のＡに示したAZトランジスタ１７１ａの平面視の線分Ｘ－Ｘ’における断面構成例を示す。

第７の実施の形態におけるAZトランジスタ１７１ｇは、NCFET（Negative Capacitance FET）を適用した構成とされている点が、第１乃至第６の実施の形態におけるAZトランジスタ１７１と異なる。NCFETは、ＭＯＳトランジスタのゲート絶縁層を強誘電体薄膜で置き換えたもので、強誘電体で生じる負性容量を利用して表面ポテンシャルを増大させ、サブスレッショルド特性を急峻にできるとされるトランジスタである。

誘電体をゲート絶縁膜とする負性容量トランジスタ（NCFET）は、ゲート絶縁膜の容量が負になることでトランジスタの表面ポテンシャルが増幅されることを利用したトランジスタである。これにより、サブスレッショルド係数（Ｓ値）を通常のＭＯＳトランジスタ限界である６０mV/decより小さくすることができる。よって、NCFETを適用することで、閾値Ｖtを下げ、Ｓ値を良くすることができる。

図１６に示したAZトランジスタ１７１ｇは、図１３に示した第４の実施の形態におけるAZトランジスタ１７１ｃに対してNCFETの構造を適用した構成例を示している。NCFETの構造を適用したAZトランジスタ１７１ｇは、ゲート２０１ｇが、絶縁層２１２ｇ、強誘電体層２９１、およびメタルゲート２１０ｇを積層した構成とされている。絶縁層２１２ｇをHigh-Kで形成されたＨＫ層２１１ｇとしても良い。

第７の実施の形態におけるAZトランジスタ１７１ｄにおいても、閾値Ｖｔを下げ、Ｓ値を良くしたトランジスタとすることができる。

＜第８の実施の形態におけるトランジスタの構成＞
図１７は、第８の実施の形態におけるAZトランジスタ１７１ｈの構成例を示す図である。第８の実施の形態におけるAZトランジスタ１７１ｈの平面視における構成は、図１４のＡに示したAZトランジスタ１７１ｅと同様であるため、図示は省略する。図１７に示したAZトランジスタ１７１ｈは、図１４のＡに示したAZトランジスタ１７１ｅの平面視の線分Ｙ－Ｙ’における断面構成例を示す。

図１７に示した第８の実施の形態におけるAZトランジスタ１７１ｈは、図１４に示した第５の実施の形態におけるAZトランジスタ１７１ｅにNCFETの構造を適用した構成とされている。図１４に示した第５の実施の形態におけるAZトランジスタ１７１ｅと同様の部分には、同一の符号を付し、その説明は適宜省略する。

図１７に示したAZトランジスタ１７１hは、フィン形状のチャネル領域２６１ｅを備えたFinFETの構造を有し、チャネル領域２６１ｅは、絶縁層２１２ｅと強誘電体層２９１ｈが積層されたNCFETの構造を有する。絶縁層２１２ｅと強誘電体層２９１ｈが積層されたチャネル領域２６１eは、ゲート２０１hを構成するメタルゲート２１０ｅにより覆われている。

第８の実施の形態におけるAZトランジスタ１７１ｄにおいても、閾値Ｖｔを下げ、Ｓ値を良くしたトランジスタとすることができる。

＜第９の実施の形態におけるトランジスタの構成＞
図１８は、第９の実施の形態におけるAZトランジスタ１７１ｉの構成例を示す図である。第９の実施の形態におけるAZトランジスタ１７１ｉの平面視における構成は、図１４のＡに示したAZトランジスタ１７１ｅと同様であるため、図示は省略する。図１８に示したAZトランジスタ１７１ｉは、図１４のＡに示したAZトランジスタ１７１ｅの平面視の線分Ｙ－Ｙ’における断面構成例を示す。

図１８に示した第９の実施の形態におけるAZトランジスタ１７１ｉは、図１５に示した第６の実施の形態におけるAZトランジスタ１７１ｆにNCFETの構造を適用した構成とされている。図１５に示した第６の実施の形態におけるAZトランジスタ１７１ｆと同様の部分には、同一の符号を付し、その説明は適宜省略する。

図１８に示したAZトランジスタ１７１ｉは、Gate All Around FET構造のチャネル領域２６１fを備え、チャネル領域２６１fは、絶縁層２１２fと強誘電体層２９１iが積層されたNCFETの構造を有する。絶縁層２１２fと強誘電体層２９１iが積層されたチャネル領域２６１fは、ゲート２０１iを構成するメタルゲート２１０fにより覆われている。

第９の実施の形態におけるAZトランジスタ１７１iにおいても、閾値Ｖｔを下げ、Ｓ値を良くしたトランジスタとすることができる。

なお、第７乃至第９の実施の形態は、第４乃至第６の実施の形態にNCFETの構造を適用した例を示したが、第１乃至第３の実施の形態におけるAZトランジスタ１７１にNCFETの構造を適用することもできる。

＜第１０の実施の形態におけるトランジスタの構成＞
図１９は、第１０の実施の形態におけるAZトランジスタ１７１jの構成例を示す図である。図１９は、AZトランジスタ１７１jの断面構成例を示す。

図１９に示した第１０の実施の形態におけるAZトランジスタ１７１jは、TFET（Tunnel FET）の構造を有するトランジスタである点が、第１乃至第９の実施の形態におけるAZトランジスタ１７１と異なる。

AZトランジスタ１７１ｊは、ゲート３０１の図中左側にＰ＋型の半導体領域のソース３０２が形成され、図中右側にＮ＋型の半導体領域のドレイン３０３が形成されている。上記したAZトランジスタ１７１、例えば、図８に示したAZトランジスタ１７１aのソース２０２とドレイン２０３は、ともにＮ型の半導体領域として形成されていたのに対して、AZトランジスタ１７１jのソース３０２とドレイン３０３は、異なる極性の半導体領域で構成されている。

ソース３０２とドレイン３０３との間にはｉチャネル領域３０５が形成されている。ｉチャネル領域３０５は、真性半導体の領域であり、i（intrinsic）型半導体などと称される領域である。

Ｐ＋型のソース３０２、ｉチャネル領域３０５、Ｎ＋型のドレイン３０３の材料の組み合わせとしては、Ｐ＋型のソース３０２をＰ＋型のＧａＡｓＳｂで形成し、ｉチャネル領域３０５をｉ型のＧａＡｓで形成し、Ｎ＋型のドレイン３０３をＮ＋型のＩｎＧａＡｓで形成する組み合わせを適用できる。他の組み合わせとして、Ｐ＋型のソース３０２をＧｅまたはＳｉなどを用いて形成し、ｉチャネル領域３０５をＭｏＳ２などで形成し、Ｎ＋型のドレイン３０３をＧｅまたはＳｉなどを用いて形成する組み合わせも適用できる。

ｉチャネル領域３０５は、Ｓｉ、III-Ｖ属化合物、２次元材料（原子の二次元的結合構造を持った薄膜物質）などを用いることもできる。

TFETは、MOSFETに比べて急峻なオン/オフ特性が得られ、Ｓ値を約６０mV/decよりも小さくできる。第１０の実施の形態におけるAZトランジスタ１７１jにおいても、閾値Ｖｔを下げ、Ｓ値を良くしたトランジスタとすることができる。

上述した実施の形態においては、AZトランジスタ１７１を例に挙げて説明した。AZトランジスタ１７１は、低閾値Ｖt（０Ｖ）付近でのＳ値が良いトランジスタを用いるのが良いため、例に挙げて説明したが、同様に、低閾値Ｖt付近でのＳ値が良いトランジスが所望される部分には、本技術を適用したトランジスタを用いることができる。

上述した実施の形態は、低閾値Ｖt付近でのＳ値が良いトランジスを例に挙げて説明したが、メタルゲートを構成する材料や厚さなどを調整して仕事関数を調整したり、チャネル領域にカウンタードープする不純物や濃度を調整したりすることで、また、第１乃至第１０の実施の形態のいずれか適切な構造を適用することで、閾値ＶtやＳ値を調整することができ、所望の閾値ＶtやＳ値を有するトランジスタとすることができる。よって、本技術は、低閾値ＶtやＳ値が良いトランジスタ以外にも適用できる。そのようなトランジスを含む装置に対しても本技術を適用することはできる。

＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２１は、撮像部１２０３１の設置位置の例を示す図である。

図２１では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。
（１）
光電流の対数値に応じた電圧信号を生成する複数の検出画素と、
前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路と
を備え、
前記検出回路に含まれるトランジスタのゲートは、複数のメタルの層、High-K層を含む構成である
情報処理装置。
（２）
前記High-K層は、分極が生じている
前記（１）に記載の情報処理装置。
（３）
前記トランジスタは、FD-SOI（Fully-Depleted silicon on Insulator）型のトランジスタである
前記（１）または（２）に記載の情報処理装置。
（４）
前記トランジスタのウェル層に、フォワードバイアスを印加する
前記（３）に記載の情報処理装置。
（５）
前記トランジスタのチャネル領域は、カウンタードープされた領域である
前記（３）に記載の情報処理装置。
（６）
前記トランジスタは、Fin FET（Field Effect Transistor）である
前記（１）乃至（５）のいずれかに記載の情報処理装置。
（７）
前記トランジスタは、GAA FET（Gate All Around Field Effect Transistor）である
前記（１）乃至（５）のいずれかに記載の情報処理装置。
（８）
前記トランジスタのチャネルは、カウンタードープされた領域である。
前記（６）または（７）に記載の情報処理装置。
（９）
前記トランジスタは、リセット動作に係わる処理を実行する
前記（１）乃至（８）のいずれかに記載の情報処理装置。
（１０）
光電流の対数値に応じた電圧信号を生成する複数の検出画素と、
前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路と
を備え、
前記検出回路に含まれるトランジスタは、NCFET（Negative Capacitance Field Effect Transistor）である
情報処理装置。
（１１）
前記トランジスタは、Fin FET（Field Effect Transistor）である
前記（１０）に記載の情報処理装置。
（１２）
前記トランジスタは、GAA FET（Gate All Around Field Effect Transistor）である
前記（１０）に記載の情報処理装置。
（１３）
光電流の対数値に応じた電圧信号を生成する複数の検出画素と、
前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路と
を備え、
前記検出回路に含まれるトランジスタは、FD-SOI（Fully-Depleted silicon on Insulator）型のトランジスタである
情報処理装置。
（１４）
前記トランジスタのチャネル領域は、カウンタードープされた領域である
前記（１３）に記載の情報処理装置。
（１５）
光電流の対数値に応じた電圧信号を生成する複数の検出画素と、
前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路と
を備え、
前記検出回路に含まれるトランジスタは、TFET（Tunnel Field Effect Transistor）である
情報処理装置。

１０ EVSカメラ， １１ 光学部， １２ 撮像素子， １３ 制御部， １４ データ処理部， ２１ イベントデータ処理部， ２２ 記録部， ４１ 画素アレイ部， ４２ 駆動部， ４３ Yアービタ， ４４ Xアービタ， ４５ 出力部， ６１ 画素， ７１ フォトダイオード， ７２ アドレスイベント検出回路， ８１ 電流電圧変換回路， ８２ バッファ， ８３ 減算器， ８４ 量子化器， ８５ 転送回路， １３１ コンデンサ， １３２ オペアンプ， １３３ コンデンサ， １３４ スイッチ， １４２ 駆動部， １５１ コンパレータ， １５２ コンパレータ， １５３ コンパレータ， １５４ スイッチ， １７１ AZトランジスタ， １８３ 減算器， １８４ 量子化器， １８５ 転送回路， ２０１ ゲート， ２０２ ソース， ２０３ ドレイン， ２０４ WELL領域， ２１０ メタルゲート， ２１１ ＨＫ層， ２１２ 絶縁層， ２２１ シリコン基板， ２２２ 絶縁層， ２２３ ＨＫ層， ２２４ メタル層， ２５１ BOX層， ２５２ Well層， ２５３ 領域， ２６１ チャネル領域， ２９１ 強誘電体層， ３０１ ゲート， ３０２ ソース， ３０３ ドレイン， ３０５ ｉチャネル領域

Claims (15)

1. 光電流の対数値に応じた電圧信号を生成する複数の検出画素と、
   前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路と
   を備え、
   前記検出回路に含まれるトランジスタのゲートは、複数のメタルの層、High-K層を含む構成である
   情報処理装置。
2. 前記High-K層は、分極が生じている
   請求項１に記載の情報処理装置。
3. 前記トランジスタは、FD-SOI（Fully-Depleted silicon on Insulator）型のトランジスタである
   請求項１に記載の情報処理装置。
4. 前記トランジスタのウェル層に、フォワードバイアスを印加する
   請求項３に記載の情報処理装置。
5. 前記トランジスタのチャネル領域は、カウンタードープされた領域である
   請求項３に記載の情報処理装置。
6. 前記トランジスタは、Fin FET（Field Effect Transistor）である
   請求項１に記載の情報処理装置。
7. 前記トランジスタは、GAA FET（Gate All Around Field Effect Transistor）である
   請求項１に記載の情報処理装置。
8. 前記トランジスタのチャネルは、カウンタードープされた領域である。
   請求項６に記載の情報処理装置。
9. 前記トランジスタは、リセット動作に係わる処理を実行する
   請求項１に記載の情報処理装置。
10. 光電流の対数値に応じた電圧信号を生成する複数の検出画素と、
    前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路と
    を備え、
    前記検出回路に含まれるトランジスタは、NCFET（Negative Capacitance Field Effect Transistor）である
    情報処理装置。
11. 前記トランジスタは、Fin FET（Field Effect Transistor）である
    請求項１０に記載の情報処理装置。
12. 前記トランジスタは、GAA FET（Gate All Around Field Effect Transistor）である
    請求項１０に記載の情報処理装置。
13. 光電流の対数値に応じた電圧信号を生成する複数の検出画素と、
    前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路と
    を備え、
    前記検出回路に含まれるトランジスタは、FD-SOI（Fully-Depleted silicon on Insulator）型のトランジスタである
    情報処理装置。
14. 前記トランジスタのチャネル領域は、カウンタードープされた領域である
    請求項１３に記載の情報処理装置。
15. 光電流の対数値に応じた電圧信号を生成する複数の検出画素と、
    前記複数の検出画素のうち、入力された選択信号の示す検出画素の前記電圧信号の変化量が所定の閾値を超えたか否かを検出する検出回路と
    を備え、
    前記検出回路に含まれるトランジスタは、TFET（Tunnel Field Effect Transistor）である
    情報処理装置。

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