JP2023010417A

JP2023010417A - 光検出装置

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Publication number: JP2023010417A
Application number: JP2021114536A
Authority: JP
Inventors: 貴徳綱島; Takanori Tsunashima
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2021-07-09
Filing date: 2021-07-09
Publication date: 2023-01-20

Abstract

【課題】光検出素子の出力を安定に積分増幅することができる光検出装置を提供する。【解決手段】光検出装置は、検出領域に設けられた複数の検出素子３１（光検出素子）と、検出素子３１から出力される電気信号を積分増幅する積分増幅回路３２と、積分増幅回路３２の出力に接続される出力回路３３と、を備える。積分増幅回路３２は、奇数段の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００と、増幅器アレイ３００の入出力間に接続された積分容量Ｃｆｂと、増幅器アレイ３００を構成する初段の反転増幅器３０１の両端に接続された第１リセット回路ＳＷ１と、を備える。【選択図】図３

Description

本発明は、光検出装置に関する。

例えば、検出用の光電変換素子を用いた検出装置が知られている（例えば、特許文献１参照）。光電変換素子を用いた検出装置は、光電変換素子で発生した電荷を電圧信号に変換して検出回路に出力し、当該電圧信号を検出回路に設けられた積分回路にて積分することにより、検出処理が行われる。

特開２０１１－１００５４号公報

検出用の光電変換素子として、例えばＯＰＤ（Organic Photo Diode）等のフォトダイオードがある。低照度下での検出に用いられる検出装置では、例えばフォトダイオード等の検出素子から得られる信号の変化量が小さいため、検出素子の出力を増幅する必要がある。また、検出素子の出力増幅は、ノイズの混入を防ぐために検出素子の近傍で行うことが望ましい。このため、増幅器を多段化した積分回路を検出素子の近傍に配置する構成が考えられる。特に、中性子線やＸ線等を検出する場合、大面積化や検出効率の向上が望まれており、大面積化が容易な低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicone）で構成された薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられる。

しかしながら、ＬＴＰＳで構成されたＴＦＴは、結晶シリコンで構成されたトランジスタに比べて電子の移動度が低く、閾値電圧や応答特性等の素子特性ばらつきが大きいといった課題がある。このため、回路規模が大きくなると、回路の入力と出力との間で生じる遅延が大きくなり、回路発振やリンギングが発生し易くなる。

本発明は、光検出素子の出力を安定に積分増幅することができる光検出装置を提供することを目的とする。

本発明の一態様に係る光検出装置は、複数の分割領域に分割された検出領域において、複数の前記分割領域にそれぞれ設けられた複数の光検出素子と、前記光検出素子から出力される電気信号を積分増幅する積分増幅回路と、前記積分増幅回路の出力に接続される出力回路と、を備え、前記積分増幅回路は、奇数段の反転増幅器が直列接続された増幅器アレイと、前記増幅器アレイの入出力間に接続された積分容量と、前記増幅器アレイを構成する初段の反転増幅器の両端に接続された第１リセット回路と、を備える。

図１Ａは、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｂは、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図２は、実施形態に係る検出装置を示す平面図である。図３は、実施形態１に係る分割領域の構成例を示すブロック図である。図４は、積分増幅回路を構成する反転増幅器の具体的な構成例を示す図である。図５は、各リセット回路の具体的な構成例を示す図である。図６は、実施形態１に係る分割領域の動作例を示すタイミングチャートである。図７は、比較例に係る積分増幅回路の構成例を示すブロック図である。図８は、実施形態１の変形例に係る分割領域の構成例を示すブロック図である。図９は、実施形態２に係る分割領域の構成例を示すブロック図である。図１０は、実施形態２に係る分割領域の動作例を示すタイミングチャートである。図１１は、実施形態２の変形例１に係る分割領域の構成例を示すブロック図である。図１２は、実施形態２の変形例２に係る分割領域の構成例を示すブロック図である。図１３は、実施形態２の変形例２に係る分割領域の動作例を示すタイミングチャートである。図１４は、実施形態３に係る分割領域の構成例を示すブロック図である。図１５は、実施形態３に係る分割領域の動作例を示すタイミングチャートである。図１６は、検出素子の変形例を示す図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

ここでは、まず、本実施形態に係る検出装置の適用例について、図１Ａ及び図１Ｂを参照して説明する。

図１Ａは、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ａに示すように、照明装置付き検出機器１２０は、検出装置１（光検出装置）と、照明装置１２１と、カバーガラス１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、カバーガラス１２２の順に積層されている。

照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light Emitting Diode）が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。

検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及びカバーガラス１２２を透過する。検出装置１は、カバーガラス１２２と空気との界面で反射した光Ｌ２を検出することで、検出対象（図１Ａに示す例では、指Ｆｇの表面の凹凸（例えば、指紋））を検出できる。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。

カバーガラス１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。カバーガラス１２２は、例えばガラス基板である。なお、カバーガラス１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス１２２が設けられていなくてもよい。この場合、検出装置１の表面に保護層が設けられ、検出対象（ここでは、指Ｆｇ）は検出装置１の保護層に接する。

照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。

図１Ｂは、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｂに示すように、照明装置付き検出機器１２０Ａは、検出装置１の表面に垂直な方向において、検出装置１、照明装置１２１、カバーガラス１２２の順に積層されている。本変形例においても、照明装置１２１として、有機ＥＬディスプレイパネル等の表示パネルを採用することができる。

照明装置１２１から照射された光Ｌ１は、カバーガラス１２２を透過した後、指Ｆｇで反射する。指Ｆｇで反射した光Ｌ２は、カバーガラス１２２を透過し、さらに、照明装置１２１を透過する。検出装置１は、照明装置１２１を透過した光Ｌ２を受光することで、指紋検出等、生体に関する情報を検出することができる。

図２は、実施形態に係る検出装置を示す平面図である。図２に示すように、検出装置１は、基板２上に、センサ部３と、電源回路４と、駆動回路５と、検出回路６と、を有する。

基板２は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部３が有する複数の分割領域３０と重なる領域である。すなわち、検出領域ＡＡは、複数の分割領域３０に分割されている。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、分割領域３０と重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の端部との間の領域である。図２では、周辺領域ＧＡに電源回路４、駆動回路５、検出回路６が設けられた例を示している。

図２に示す例において、センサ部３は、検出領域ＡＡに分割領域３０がマトリクス状に配列されている。センサ部３の態様はこれに限らず、検出領域ＡＡが複数の分割領域３０に分割された態様であれば良い。

電源回路４は、分割領域３０に印加する各種電位や各種電源電圧を供給する回路である。分割領域３０に印加する各種電位や各種電源電圧については、後述する実施形態に係る分割領域３０の構成において説明する。

駆動回路５は、分割領域３０に読出制御信号や各種リセット制御信号を出力し、分割領域３０の動作を制御する回路である。分割領域３０に出力する読出制御信号や各種リセット制御信号については、後述する実施形態に係る分割領域３０の構成において説明する。

検出回路６は、分割領域３０から出力される検出信号に基づき所定の検出処理を行う回路である。検出回路６は、例えば分割領域３０から出力される検出信号をＡＤ変換してデジタル画像データに変換し、後段の処理装置（不図示）等に出力する。

以下、実施形態に係る分割領域３０の構成を説明する。

（実施形態１）
図３は、実施形態１に係る分割領域の構成例を示すブロック図である。図３に示すように、実施形態１に係る分割領域３０は、検出素子３１（光検出素子）と、積分増幅回路３２と、出力回路３３と、を備える。

検出素子３１は、例えばＯＰＤ（Organic Photo Diode）等のフォトダイオードＰＤを有する。フォトダイオードＰＤは、照射される放射線に応じて蓄積される電荷に応じた電気信号を出力する。容量Ｃｓは、フォトダイオードＰＤの寄生容量である。本開示において、フォトダイオードＰＤにより検出される放射線は、可視光線、Ｘ線、中性子線等を含む。なお、検出素子３１による検出対象は、放射線に限らず、例えば、検出領域ＡＡに近接あるいは接触した物体であっても良い。この場合、センサ部３は、例えば静電容量型や圧力検知型のタッチセンサであっても良い。

フォトダイオードＰＤのアノードには、電源回路４から電位ＶＰＤ（例えば、－１．０［Ｖ］）が印加される。フォトダイオードＰＤのカソードには、リセット回路ＳＷ０を介して電位Ｖｒｅｆ（例えば、１．０［Ｖ］）が印加される。

リセット回路ＳＷ０には、駆動回路５からリセット制御信号ＲＳＴ０が供給される。駆動回路５から供給されるリセット制御信号ＲＳＴ０によってリセット回路ＳＷ０がオン状態に制御されると、フォトダイオードＰＤのカソード電位が電位Ｖｒｅｆに初期化される。換言すれば、フォトダイオードＰＤのカソード電位は、リセット回路ＳＷ０を介して、電位Ｖｒｅｆに初期化される。

検出素子３１は、容量Ｃ０を介して交流的に積分増幅回路３２に接続されている。

本開示において、積分増幅回路３２は、奇数段の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００の入出力間に積分容量Ｃｆｂが接続されて構成される。図３では、３段の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００を例示している。

積分増幅回路３２には、容量Ｃ０を介して検出素子３１から出力される電気信号が入力される。積分増幅回路３２は、検出素子３１から出力される電気信号を積分増幅する。

積分増幅回路３２の初段の反転増幅器３０１の両端（入力部と出力部）間には、リセット回路（第１リセット回路）ＳＷ１が接続されている。

リセット回路ＳＷ１には、駆動回路５からリセット制御信号ＲＳＴ１が供給される。駆動回路５から供給されるリセット制御信号ＲＳＴ１によってリセット回路ＳＷ１がオン状態に制御されると、積分増幅回路３２の入出力間電位が初期化される。換言すれば、積分増幅回路３２を構成する増幅器アレイ３００の入出力間電位は、リセット回路ＳＷ１を介して初期化される。すなわち、積分増幅回路３２を構成する増幅器アレイ３００の入力と出力の電位は同電位となる。

積分増幅回路３２は、容量Ｃ１を介して交流的に出力回路３３に接続されている。

出力回路３３は、リセットトランジスタＭｒｓｔと、ソースフォロワトランジスタＭｓｆと、読出トランジスタＭｒｄと、を有する。

ソースフォロワトランジスタＭｓｆは、フォトダイオードＰＤにより蓄積される電荷に応じて積分増幅回路３２により積分増幅された信号を出力する。

読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆの出力信号を読み出して、検出回路６に出力する。

ソースフォロワトランジスタＭｓｆのゲートには、容量Ｃ１を介して積分増幅回路３２から出力される電気信号が入力される。ソースフォロワトランジスタＭｓｆのソース又はドレインの一方には、電源回路４から基準電位ＧＮＤＡ（例えば、０［Ｖ］）が印加される。ソースフォロワトランジスタＭｓｆのソース又はドレインの他方は、読出トランジスタＭｒｄのソース又はドレインの一方に接続されている。読出トランジスタＭｒｄのソース又はドレインの他方は、検出回路６に接続される。

読出トランジスタＭｒｄのゲートには、駆動回路５から読出制御信号ＲＤが供給される。駆動回路５から供給される読出制御信号ＲＤが高電位（例えば、６．０［Ｖ］）となり、読出トランジスタＭｒｄがオンに制御されることにより、フォトダイオードＰＤにより蓄積される電荷に応じた電気信号が検出信号として検出回路６に出力される。検出回路６の入力端子には、読出トランジスタＭｒｄにバイアス電流Ｉｂを流すための定電流源が接続されている。これにより、分割領域３０から出力される検出信号を検出可能となる。この定電流源は、検出回路６内に設けられていても良いし、基板２内に設けられていても良い。また、定電流源に代えて、プルアップ抵抗を用いてもよい。

ソースフォロワトランジスタＭｓｆのゲートは、リセットトランジスタＭｒｓｔのソース又はドレインの一方に接続されている。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、電源回路４からリセット電位Ｖｒｓｔ（例えば、－１．０［Ｖ］）が印加される。

リセットトランジスタＭｒｓｔのゲートには、駆動回路５からリセット制御信号ＲＳＴが供給される。駆動回路５から供給されるリセット制御信号ＲＳＴが高電位（例えば、６．０［Ｖ］）となり、リセットトランジスタＭｒｓｔがオン状態に制御されると、ソースフォロワトランジスタＭｓｆのゲート電位がリセット電位Ｖｒｓｔに初期化される。換言すれば、リセットトランジスタＭｒｓｔのゲート電位は、リセットトランジスタＭｒｓｔを介して、リセット電位Ｖｒｓｔ（例えば、－１．０［Ｖ］）に初期化される。

リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ、及びソースフォロワトランジスタＭｓｆは、図３で示した態様に限らない。これらリセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ、及びソースフォロワトランジスタＭｓｆは、それぞれ、ｎ型ＴＦＴ（Thin Film Transistor）あるいはｐ型ＴＦＴで構成され、使用されるトランジスタに応じた回路形態とされる。また、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、図３に示すシングルゲート構造でも良いし、２つのトランジスタが直列に接続されて構成された、所謂ダブルゲート構造であっても良く、３つ以上のトランジスタが直列に接続された態様であっても良い。

図４は、積分増幅回路を構成する反転増幅器の具体的な構成例を示す図である。図４に示すように、積分増幅回路３２を構成する反転増幅器３０１，３０２，３０３は、電源回路４から供給される高電位電源ＶＤＤ（例えば、６．０［Ｖ］）と低電位電源ＶＳＳ（例えば、０［Ｖ］）との間にｐ型ＴＦＴとｎ型ＴＦＴとが直列接続されて構成される。換言すれば、積分増幅回路３２を構成する反転増幅器３０１，３０２，３０３は、電源回路４から高電位電源ＶＤＤと低電位電源ＶＳＳとが供給されることにより動作する。

図５は、各リセット回路の具体的な構成例を示す図である。図５に示すように、検出素子３１のリセット回路ＳＷ０及び積分増幅回路３２のリセット回路ＳＷ１は、入出力間にｐ型ＴＦＴとｎ型ＴＦＴとが並列接続されて構成される。ｎ型ＴＦＴのゲートには、正論理の制御信号（例えば、６．０［Ｖ］でオン制御、－３．０［Ｖ］でオフ制御）が入力される。ｐ型ＴＦＴのゲートには、負論理の制御信号（例えば、６．０［Ｖ］でオフ制御、－３．０［Ｖ］でオン制御）が入力される。

上述した実施形態１に係る分割領域３０の動作について、図６を参照して説明する。図６は、実施形態１に係る分割領域の動作例を示すタイミングチャートである。図６では、リセット回路ＳＷ０に対する正論理のリセット制御信号ＲＳＴ０を示し、リセット回路ＳＷ１に対する正論理のリセット制御信号ＲＳＴ１を示している。また、図６において、時刻ｔ１から時刻ｔ３までの期間Ｔ１Ａ＋Ｔ２を、分割領域３０におけるリセット期間とし、時刻ｔ３から時刻ｔ４までの期間ＴＳＴＢを、分割領域３０における蓄積期間とし、時刻ｔ４から時刻ｔ５までの期間Ｔ３を読出期間としている。

分割領域３０は、時刻ｔ１から時刻ｔ３までのリセット期間Ｔ１Ａ＋Ｔ２において初期化される。リセット期間Ｔ１Ａ＋Ｔ２は、分割領域３０から出力される検出信号の電圧変動分の基準値となる初期電圧をセットする期間である。

また、分割領域３０は、時刻ｔ３から時刻ｔ４までの蓄積期間ＴＳＴＢにおいて、フォトダイオードＰＤに照射された放射線に応じた電荷が蓄積される。蓄積期間ＴＳＴＢは、フォトダイオードＰＤに照射された放射線に応じた電荷が蓄積される期間である。

また、分割領域３０は、時刻ｔ４から時刻ｔ５までの読出期間Ｔ３において、フォトダイオードＰＤにより蓄積される電荷に応じて変動した検出信号の電圧変動分を読み出す。読出期間Ｔ３は、フォトダイオードＰＤにより蓄積される電荷に応じて変動した検出信号の電圧変動分を読み出し、検出回路６に出力する期間である。

時刻ｔ１において、リセット制御信号ＲＳＴ０が高電位（例えば、６．０［Ｖ］）に制御されると、リセット回路ＳＷ０がオン状態に制御され、フォトダイオードＰＤのカソード電位が電位Ｖｒｅｆ（例えば、１．０［Ｖ］）にリセットされる。このとき、フォトダイオードＰＤのアノード－カソード間電位は、電位Ｖｒｅｆと電位ＶＰＤ（例えば、－１．０［Ｖ］）との差分で逆バイアスされる。

また、同時刻ｔ１において、リセット制御信号ＲＳＴ１が高電位（例えば、６．０［Ｖ］）に制御されると、リセット回路ＳＷ１がオン状態に制御され、積分増幅回路３２を構成する増幅器アレイ３００の入出力間電位が実質０Ｖ（入力と出力の電位が実質同電位）となるように初期化される。

また、同時刻ｔ１において、リセット制御信号ＲＳＴが高電位（例えば、６．０［Ｖ］）に制御されると、リセットトランジスタＭｒｓｔがオン状態に制御され、ソースフォロワトランジスタＭｓｆのゲート電位がリセット電位Ｖｒｓｔ（例えば、－１．０［Ｖ］）に初期化される。

時刻ｔ２において、リセット制御信号ＲＳＴ０が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ０がオフ状態に制御され、フォトダイオードＰＤのリセット期間Ｔ１Ａが終了する。フォトダイオードＰＤのリセット期間Ｔ１Ａは、概ね５０［μｓ］とされる。

また、時刻ｔ２後から概ね５［μｓ］経過後にリセット制御信号ＲＳＴ１が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ１がオフ状態に制御され、積分増幅回路３２を構成する増幅器アレイ３００のリセット期間Ｔ１Ｂが終了する。積分増幅回路３２のリセット期間Ｔ１Ｂは、概ね５５［μｓ］とされる。

さらに、フォトダイオードＰＤのリセット期間Ｔ１Ａが終了した時刻ｔ２後から期間Ｔ２が経過した時刻ｔ３において、リセット制御信号ＲＳＴが低電位（例えば、－３．０［Ｖ］）に制御されると、リセットトランジスタＭｒｓｔがオフ状態に制御され、分割領域３０におけるリセット期間Ｔ１Ａ＋Ｔ２が終了する。期間Ｔ２は、概ね２０［μｓ］とされる。

時刻ｔ３から時刻ｔ４までの蓄積期間ＴＳＴＢは、フォトダイオードＰＤに照射される放射線量あるいは光量、容量Ｃｓの値、フォトダイオードＰＤの光電流特性等に応じた適切な長さとすれば良い。時刻ｔ４から時刻ｔ５までの読出期間Ｔ３は、概ね５０［μｓ］とされる。

上述した実施形態１の構成によれば、奇数段（ここでは、３段）の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００により積分増幅回路３２が構成されているので、検出装置１の高感度化が可能である。ここで、比較例を示して、本開示の構成のさらなる利点について説明する。図７は、比較例に係る積分増幅回路の構成例を示すブロック図である。

図７に示す比較例の積分増幅回路では、奇数段（ここでは、３段）の反転増幅器が直列接続された増幅器アレイの両端（入力部と出力部）、すなわち、積分容量Ｃｆｂと並列にリセット回路ＳＷ１を接続している。

反転増幅器を複数段接続した増幅器アレイでは、入力と出力との間で生じる遅延が大きくなる。このため、増幅器アレイの入出力間、すなわち、反転増幅器を複数段直列接続した積分増幅回路の入出力間にリセット回路ＳＷ１を接続すると、初期化動作時に回路発振やリンギング等が発生し、動作が不安定となる可能性がある。

本実施形態では、図３に示したように、積分増幅回路３２を構成する増幅器アレイ３００の初段の反転増幅器３０１の両端（入力部と出力部の間）にリセット回路ＳＷ１を接続している。このため、リセット回路ＳＷ１の両端間に接続される回路の規模を、比較例よりも小さくすることができる。これにより、積分増幅回路３２の初期化動作時の回路発振やリンギング等の発生を抑制することができ、検出装置１の安定動作に寄与することができる。

（変形例）
図８は、実施形態１の変形例に係る分割領域の構成例を示すブロック図である。図８に示す実施形態１の変形例における分割領域３０ａの動作例を示すタイミングチャートは、上述した実施形態１と同様であるので、ここでは説明を省略する。

図８に示す実施形態１の変形例に係る分割領域３０ａにおいて、積分増幅回路３２ａは、図３に示す奇数段の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００と積分容量Ｃｆｂとで構成された積分増幅回路３２の後段に、さらに反転増幅器３０４を設けた構成である。実施形態１で説明した図３に示す構成では増幅度が不足する場合には、図８に示すように、さらに反転増幅器３０４を設ける態様であっても良い。なお、反転増幅器３０４の構成は、上述した反転増幅器３０１，３０２，３０３と同様である。また、図３に示す構成に対して追加する反転増幅器３０４の数は１つの限らず、複数の反転増幅器３０４を設けた構成であっても良い。

（実施形態２）
図９は、実施形態２に係る分割領域の構成例を示すブロック図である。なお、実施形態１と同等あるいは同一の構成部については、重複する説明を省略する。

図９に示す実施形態２に係る分割領域３０ｂにおいて、積分増幅回路３２ｂは、図３に示す奇数段の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００と積分容量Ｃｆｂとで構成された積分増幅回路３２に対し、最終段の反転増幅器３０３の両端（入力部と出力部の間）に、初段の反転増幅器３０１の両端（入力部と出力部の間）に接続したリセット回路（第１リセット回路）ＳＷ１と同様のリセット回路（第２リセット回路）ＳＷ２を接続している。積分増幅回路３２ｂにおいて、増幅器アレイ３００の最終段の反転増幅器３０３は、容量Ｃ２を介して交流的にその前段の反転増幅器３０２に接続されている。リセット回路ＳＷ２の構成は、図５で示したリセット回路ＳＷ０及びリセット回路ＳＷ１と同様である。

リセット回路ＳＷ１には、駆動回路５からリセット制御信号ＲＳＴ１が供給される。駆動回路５から供給されるリセット制御信号ＲＳＴ１によってリセット回路ＳＷ１がオン状態に制御されると、反転増幅器３０１の入出力電圧が実質同電位となるように初期化される。また、リセット回路ＳＷ２には、駆動回路５からリセット制御信号ＲＳＴ２が供給される。駆動回路５から供給されるリセット制御信号ＲＳＴ２によってリセット回路ＳＷ２がオン状態に制御されると、反転増幅器３０３の入出力電圧が実質同電位となるように初期化される。これにより、積分増幅回路３２ｂの入出力電圧が実質同電位となるように初期化される。

上述した実施形態２に係る分割領域３０ｂの動作について、図１０を参照して説明する。図１０は、実施形態２に係る分割領域の動作例を示すタイミングチャートである。図１０では、リセット回路ＳＷ２に対する正論理のリセット制御信号ＲＳＴ２を示している。なお、実施形態２に係る分割領域３０ｂにおけるリセット期間Ｔ１Ａ＋Ｔ２、蓄積期間ＴＳＴＢ、読出期間Ｔ３については、実施形態１と同様であるので、ここでは説明を省略する。

また、同時刻ｔ１において、リセット制御信号ＲＳＴ１が高電位（例えば、６．０［Ｖ］）に制御されると、リセット回路ＳＷ１がオン状態に制御され、反転増幅器３０１の入出力電圧が実質同電位となるように初期化される。

また、同時刻ｔ１において、リセット制御信号ＲＳＴ２が高電位（例えば、６．０［Ｖ］）に制御されると、リセット回路ＳＷ２がオン状態に制御され、反転増幅器３０３の入出力電圧が実質同電位となるように初期化される。

また、時刻ｔ２後から概ね５［μｓ］経過後にリセット制御信号ＲＳＴ１が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ１がオフ状態に制御され、積分増幅回路３２ｂを構成する増幅器アレイ３００の初段の反転増幅器３０１の入力と次段の反転増幅器３０２の出力との間の電位のリセット期間Ｔ１Ｂが終了する。リセット期間Ｔ１Ｂは、概ね５５［μｓ］とされる。

また、時刻ｔ２後から概ね１０［μｓ］経過後にリセット制御信号ＲＳＴ２が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ２がオフ状態に制御され、積分増幅回路３２ｂの最終段の反転増幅器３０３の入出力間電位のリセット期間Ｔ１Ｃが終了する。積分増幅回路３２ｂの最終段の反転増幅器３０３の入出力間電位のリセット期間Ｔ１Ｃは、概ね６０［μｓ］とされる。

上述した実施形態２の構成によれば、実施形態１と同様に、奇数段（ここでは、３段）の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００により積分増幅回路３２ｂが構成されているので、検出装置１の高感度化が可能である。また、積分増幅回路３２ｂの初期化動作時の回路発振やリンギング等の発生を抑制することができ、検出装置１の安定動作に寄与することができる。

実施形態２の構成は、実施形態１の構成では、素子特性のばらつきが許容できない場合に有効である。すなわち、実施形態２の構成では、実施形態１の構成よりも検出装置１の安定動作に寄与することができる。

（変形例１）
図１１は、実施形態２の変形例１に係る分割領域の構成例を示すブロック図である。図１１に示す実施形態２の変形例１における分割領域３０ｃの動作例を示すタイミングチャートは、上述した実施形態２と同様であるので、ここでは説明を省略する。

図１１に示す実施形態２の変形例１に係る分割領域３０ｃにおいて、積分増幅回路３２ｃは、図９に示す構成に対して、実施形態１の変形例と同様に、さらに反転増幅器３０４を設けた構成である。実施形態２で説明した図９に示す構成では増幅度が不足する場合には、図１１に示すように、さらに反転増幅器３０４を設ける態様であっても良い。なお、図９に示す構成に対して追加する反転増幅器３０４の数は１つに限らず、複数の反転増幅器３０４を設けた構成であっても良い。

（変形例２）
図１２は、実施形態２の変形例２に係る分割領域の構成例を示すブロック図である。ここでは、実施形態２の変形例１との相違点について説明する。

図１２に示す実施形態２の変形例２に係る分割領域３０ｄにおいて、積分増幅回路３２ｄは、図１１に示す構成において追加した反転増幅器３０４の両端（入力部と出力部の間）にリセット回路（第３リセット回路）ＳＷ３を接続している。積分増幅回路３２ｄにおいて、図１１に示す構成において追加した反転増幅器３０４は、容量Ｃ３を介して交流的に積分増幅回路３２ｄを構成する増幅器アレイ３００に接続されている。リセット回路ＳＷ３の構成は、上述したリセット回路ＳＷ０、リセット回路ＳＷ１（第１リセット回路）、及びリセット回路２（第２リセット回路）と同様である。

リセット回路ＳＷ３には、駆動回路５からリセット制御信号ＲＳＴ３が供給される。駆動回路５から供給されるリセット制御信号ＲＳＴ３によってリセット回路ＳＷ３がオン状態に制御されると、反転増幅器３０４の入出力電圧が実質同電位となるように初期化される。これにより、積分増幅回路３２ｄの入出力電圧が実質同電位となるように初期化される。

上述した実施形態２の変形例２に係る分割領域３０ｄの動作について、図１３を参照して説明する。図１３は、実施形態２の変形例２に係る分割領域の動作例を示すタイミングチャートである。図１３では、リセット回路ＳＷ３に対する正論理のリセット制御信号ＲＳＴ３を示している。なお、実施形態２の変形例２に係る分割領域３０ｄにおけるリセット期間Ｔ１Ａ＋Ｔ２、蓄積期間ＴＳＴＢ、読出期間Ｔ３については、実施形態１及び実施形態２と同様であるので、ここでは説明を省略する。

また、同時刻ｔ１において、リセット制御信号ＲＳＴ３が高電位（例えば、６．０［Ｖ］）に制御されると、リセット回路ＳＷ３がオン状態に制御され、反転増幅器３０４の入出力電圧が実質同電位となるように初期化される。

また、時刻ｔ２後から概ね５［μｓ］経過後にリセット制御信号ＲＳＴ１が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ１がオフ状態に制御され、積分増幅回路３２ｄを構成する増幅器アレイ３００の初段の反転増幅器３０１の入力と次段の反転増幅器３０２の出力との間の電位のリセット期間Ｔ１Ｂが終了する。リセット期間Ｔ１Ｂは、概ね５５［μｓ］とされる。

また、時刻ｔ２後から概ね１０［μｓ］経過後にリセット制御信号ＲＳＴ２が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ２がオフ状態に制御され、積分増幅回路３２ｄの最終段の反転増幅器３０３の入出力間電位のリセット期間Ｔ１Ｃが終了する。積分増幅回路３２ｄの最終段の反転増幅器３０３の入出力間電位のリセット期間Ｔ１Ｃは、概ね６０［μｓ］とされる。

また、時刻ｔ２後から概ね１５［μｓ］経過後にリセット制御信号ＲＳＴ３が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ３がオフ状態に制御され、積分増幅回路３２ｄを構成する増幅器アレイ３００に接続されている反転増幅器３０４の入出力間電位のリセット期間Ｔ１Ｄが終了する。積分増幅回路３２ｄを構成する増幅器アレイ３００に接続されている反転増幅器３０４の入出力間電位のリセット期間Ｔ１Ｄは、概ね６５［μｓ］とされる。

上述した実施形態２の変形例２の構成によれば、実施形態１と同様に、奇数段（ここでは、３段）の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００により積分増幅回路３２ｄが構成されているので、検出装置１の高感度化が可能である。

実施形態２の変形例２の構成は、実施形態２の変形例１の構成では、素子特性のばらつきが許容できない場合に有効である。すなわち、実施形態２の変形例２の構成では、実施形態２の変形例１の構成よりも積分増幅回路３２ｄの初期化動作時の回路発振やリンギング等の発生を抑制することができ、検出装置１の安定動作に寄与することができる。

（実施形態３）
図１４は、実施形態３に係る分割領域の構成例を示すブロック図である。なお、実施形態１あるいは実施形態２と同等あるいは同一の構成部については、重複する説明を省略する。

図１４に示す実施形態３に係る分割領域３０ｅにおいて、積分増幅回路３２ｅは、実施形態１の変形例において説明した図８の構成に対し、実施形態２の変形例２において説明したリセット回路ＳＷ３を設けた構成である。

上述した実施形態３に係る分割領域３０ｅの動作について、図１５を参照して説明する。図１５は、実施形態３に係る分割領域の動作例を示すタイミングチャートである。なお、実施形態３に係る分割領域３０ｅにおけるリセット期間Ｔ１Ａ＋Ｔ２、蓄積期間ＴＳＴＢ、読出期間Ｔ３については、実施形態１及び実施形態２と同様であるので、ここでは説明を省略する。

また、同時刻ｔ１において、リセット制御信号ＲＳＴ１が高電位（例えば、６．０［Ｖ］）に制御されると、反転増幅器３０１の入出力電圧が実質同電位となるように初期化される。

また、同時刻ｔ１において、リセット制御信号ＲＳＴ３が高電位（例えば、６．０［Ｖ］）に制御されると、反転増幅器３０４の入出力電圧が実質同電位となるように初期化される。

また、時刻ｔ２後から概ね５［μｓ］経過後にリセット制御信号ＲＳＴ１が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ１がオフ状態に制御され、積分増幅回路３２ｅを構成する増幅器アレイ３００の初段の反転増幅器３０１の入力と次段の反転増幅器３０２の出力との間の電位のリセット期間Ｔ１Ｂが終了する。リセット期間Ｔ１Ｂは、概ね５５［μｓ］とされる。

また、時刻ｔ２後から概ね１５［μｓ］経過後にリセット制御信号ＲＳＴ３が低電位（例えば、－３．０［Ｖ］）に制御されると、リセット回路ＳＷ３がオフ状態に制御され、積分増幅回路３２ｅを構成する増幅器アレイ３００に接続されている反転増幅器３０４の入出力間電位のリセット期間Ｔ１Ｄが終了する。積分増幅回路３２ｅを構成する増幅器アレイ３００に接続されている反転増幅器３０４の入出力間電位のリセット期間Ｔ１Ｄは、概ね６５［μｓ］とされる。

上述した実施形態３の構成によれば、実施形態１及び実施形態２と同様に、奇数段（ここでは、３段）の反転増幅器３０１，３０２，３０３が直列接続された増幅器アレイ３００により積分増幅回路３２ｅが構成されているので、検出装置１の高感度化が可能である。

実施形態３の構成は、実施形態１の変形例の構成では、素子特性のばらつきが許容できない場合に有効である。すなわち、実施形態３の構成では、実施形態１の変形例の構成よりも積分増幅回路３２ｅの初期化動作時の回路発振やリンギング等の発生を抑制することができ、検出装置１の安定動作に寄与することができる。

上述した実施形態により、検出装置１は、検出素子の出力を安定に積分増幅することができる。

なお、上述したように、本開示における検出装置の検出素子による検出対象は、放射線に限らず、例えば、検出領域ＡＡに近接あるいは接触した物体であっても良い。図１６は、検出素子の変形例を示す図である。上述した実施形態では、検出素子３１としてフォトダイオードＰＤを例示したが、上述したように、例えば、自己静電容量方式や相互静電容量方式による静電容量型のタッチセンサに適用することも可能である。例えば自己静電容量方式のタッチセンサの場合、検出素子３１ａは、検出領域ＡＡに設けられた電極に駆動信号を供給し、当該電極に生じる静電容量Ｃの変化に伴って変化する検出信号を検出する態様とすれば良い。また、例えば相互静電容量方式のタッチセンサの場合、検出素子３１ａは、検出領域ＡＡに設けられた２層の電極のうち、一方に駆動信号を供給し、他方の電極に生じる静電容量Ｃの変化に伴って変化する検出信号を検出する態様とすれば良い。

上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１検出装置（光検出装置）
２基板
３センサ部
４電源回路
５駆動回路
６検出回路
３０，３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ分割領域
３１，３１ａ検出素子（光検出素子）
３２，３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ積分増幅回路
３３出力回路
３００増幅器アレイ
３０１，３０２，３０３，３０４反転増幅器
ＡＡ検出領域
ＧＡ周辺領域
Ｍｒｓｔリセットトランジスタ
Ｍｒｄ読出トランジスタ
Ｍｓｆソースフォロワトランジスタ
ＳＷ０リセット回路
ＳＷ１リセット回路（第１リセット回路）
ＳＷ２リセット回路（第２リセット回路）
ＳＷ３リセット回路（第３リセット回路）

Claims

複数の分割領域に分割された検出領域において、複数の前記分割領域にそれぞれ設けられた複数の光検出素子と、
前記光検出素子から出力される電気信号を積分増幅する積分増幅回路と、
前記積分増幅回路の出力に接続される出力回路と、
を備え、
前記積分増幅回路は、
奇数段の反転増幅器が直列接続された増幅器アレイと、
前記増幅器アレイの入出力間に接続された積分容量と、
前記増幅器アレイを構成する初段の反転増幅器の両端に接続された第１リセット回路と、
を備える、
光検出装置。
前記増幅器アレイを構成する最終段の反転増幅器の両端に接続された第２リセット回路をさらに備える、
請求項１に記載の光検出装置。
前記増幅器アレイの後段に、さらに反転増幅器が直列に接続されている、
請求項１又は２に記載の光検出装置。
前記増幅器アレイの後段に設けられた反転増幅器の両端に接続された第３リセット回路をさらに備える、
請求項３に記載の光検出装置。
前記光検出素子は、フォトダイオードを含む、
請求項１から４の何れか一項に記載の光検出装置。
前記出力回路は、
前記フォトダイオードにより蓄積される電荷に応じて前記積分増幅回路により積分増幅された信号を出力するソースフォロワトランジスタと、
前記ソースフォロワトランジスタの出力信号を読み出して出力する読出トランジスタと、
を備える、
請求項５に記載の光検出装置。
前記積分増幅回路及び前記出力回路は、複数の前記光検出素子とともに、それぞれ複数の前記分割領域に設けられている、
請求項１から６の何れか一項に記載の光検出装置。