JP2022553495A - メタマテリアル色分割を有するｃｍｏｓカラーイメージセンサ - Google Patents

Abstract

製造プロセスによって課せられる厳しい要件を遵守しながら、多機能散乱構造体を構築する方法について説明する。説明される方法およびデバイスは、ターゲット関数を実行するために、３Ｄ構造体に埋め込まれたワイヤネットワークをエッチングしてボイドを形成することに基づく。製造要件を満たす２値化デバイスを設計するための最適化アルゴリズムをも開示する。

Description

（関連出願の相互参照）
本出願は、２０１９年１０月１７日に出願された「Ｃｏｌｏｒ Ａｎｄ Ｍｕｌｔｉ－Ｓｐｅｃｔｒａｌ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｂａｓｅｄ Ｏｎ ３Ｄ Ｅｎｇｉｎｅｅｒｅｄ Ｍａｔｅｒｉａｌ」（代理人整理番号Ｐ２４０４－ＵＳ）と題する米国特許第１６／６５６，１５６号に関連し、その内容は、参照によりその全体が本明細書に援用される。

（政府支援についての声明）
本発明は、助成金番号ＨＲ００１１－１７－２－００３５の下、ＤＡＲＰＡ（米国国防高等研究計画局）によって授与された米国政府の支援を受けて行われた。米国政府は、本発明に一定の権利を有する。

（技術分野）
本開示は、イメージセンサ、より具体的には、ＣＭＯＳ製造技術を使用して製造されたメタマテリアルスペクトルスプリッタに関する。

光学システムは通常、要素のモジュール式の組み合わせを介して設計され、複雑な機能を実現する。例えば、レンズと回折光学系とを組み合わせることによって、ハイパースペクトルイメージングが実行され得る。このアプローチは直感的かつ柔軟であり、限られた要素のセットから幅広い機能へのアクセスを提供する。しかしながら、光学システムの全体的なサイズおよび重量によって、適用範囲が制限される場合があり得る。近年のナノファブリケーションの進歩は、かさばる要素をメタサーフェス、つまりサブ波長の厚さを有する共鳴ナノ構造体の平面アレイに置き換えることによって、この制約を緩和し得る。アレイ内の個々の要素の散乱を設計することによって、これらのデバイスは、複雑な光学システムの多機能性を単一の要素において再現し得る。しかしながら、より複雑な機能のために複数のメタサーフェスを組み合わせる試みは、同時タスクの数に反比例した規模になる散乱効率の低下によって妨げられてきた。

これらのシステムの多機能性と効率との間の固有のトレードオフは、デバイスの体積および最大屈折率コントラストに対応した規模になる有限の自由度によるものである。特に、これによって、周波数、偏光、入射角に応じて光を分類することなど、任意の超薄型システムによって実現可能な独立した機能の範囲が制限される。対照的に、波長よりも大きい厚さの３次元散乱要素は、が、これまでのところ、散乱が弱く、屈折率コントラストが低いため、低い効率を有するのみであるが、通常、多くの同時関数をエンコードする。

歴史的に、光学設計はモジュール式であり、光学セットアップを構築および再構成するための直感的な方法を提供するパラダイムであった。ナノファブリケーション技術の進歩によって、より複雑なセットアップの機能を組み合わせた多機能光学素子を可能にするサブ波長の特徴サイズを備えた構造体を作製することが可能になった。例として、異なる偏光とスペクトル帯域とを分割し得るメタサーフェスレンズを含む。しかしながら、メタサーフェスおよびその他の平面構造体で実現され得る性能および機能の程度は、制御され得る光学モードの数によって本質的に制限される。

サブ波長スケールで高コントラストの屈折率を構造体化することによって、多機能光学素子を実証するために利用され得る広範な光学設計空間が提供される。これまでのところ、これは主に２次元構造体またはメタサーフェスで使用されてきた。しかしながら、それらの性能は、利用可能な光学自由度によって制限される。

以下のセクションで本開示の教示の利点を強調するために、ここではイメージセンサの例を検討する。現在、センサの大部分は、吸光フィルタを使用して色を記録する。図１Ａは、従来技術のイメージセンサを示しており、隣接する４つのピクセルの各々は、上部に吸光カラーフィルターを有する。２つは緑用、１つは青用および１つは赤用である。このようなイメージセンサの問題は、ほとんどの光が吸収されるため、効率が約３０％に制限されることである。カラーイメージセンサは、携帯電話、カメラおよびさまざまな種類の機器に広く使用される。色は、各ピクセルの真上に配置された単純な吸光フィルタによって検出される。フィルタの吸光性は、光の２／３以上が実際に吸光によって失われることを意味する。つまり、例えば、緑のピクセルに入射する赤と青の光が吸収され、緑だけが通過する。

例えば、より高い効率でベイヤーパターン上の色の分割を可能にする複雑な３次元（３Ｄ）散乱構造体は、本出願において開示される。偏光情報を提供する設計についても説明する。

このような構造体の費用効率が高く大規模な製造は、設計プロセスに重大な課題をもたらす。その目的は、ＣＭＯＳ大量生産プロセスに関する固有の制約の中で、最高の性能を達成することである。

開示された方法およびデバイスは、記載された課題に対処し、上記の問題に対する実用的な解決策を提供する。

特に、開示された方法およびデバイスは、拡大縮小可能な製造プロセスを使用して３Ｄ散乱構造体を設計するための様々なステップを教示する。現在、１００ｎｍ未満の寸法を処理できる最も拡大縮小可能な製造は、ＣＭＯＳファウンドリ製造プロセスである。ＣＭＯＳプロセスでは、銅線を互いに積み重ねてＳｉＯ_２に埋め込んだ非常に複雑なネットワークを作成することが可能である。図１Ｂは、このようなネットワークの例を示し、ここで、明るい灰色および暗い灰色は、それぞれ金属およびＳｉＯ_２を表す。しかしながら、本開示の一実施形態によれば、ワイヤは、液体エッチャントを使用してエッチング除去され得、その結果、最終的な３Ｄ散乱構造体は、ＳｉＯ_２中のボイドから構成される。本開示の別の実施形態によれば、３Ｄ散乱構造体は、ＳｉＯ_２中にボイドとして残り得、またはボイドは、原子層堆積プロセスを使用して、ＴｉＯ_２のようなより高い屈折率の材料で満たされ得る。

本開示の第１の態様によれば、第１の誘電体および金属ワイヤのネットワークを備える誘電体構造体を形成し、ここで、金属ワイヤの位置、形状、およびサイズは、１つ以上のターゲット関数に従って選択される、誘電体構造体を形成することと、金属ワイヤを誘電体構造体からエッチング除去して第１の誘電体およびボイドで満たされた空間を収容する構造体を形成することと、を含み、ここで、ボイドの位置、形状、およびサイズは、１つ以上のターゲット関数に従い、ここで、このように形成された３Ｄ光散乱構造体は、１つ以上のターゲット関数に従って電磁波を受信し、電磁波を散乱するように構成される、３次元（３Ｄ）散乱構造体を構築するための方法が開示される。

本開示のさらなる態様は、本出願の説明、図面および特許請求の範囲に提供される。

従来技術のイメージセンサを示す図である。 １００ｎｍ未満の特徴サイズを備えた、ＣＭＯＳファウンドリ製造技術を使用して実現され得るワイヤの従来技術の構造体を示す図である。 本開示の一実施形態による例示的な３次元（３Ｄ）散乱構造体を示す図である。 図２Ａ’は、本開示の一実施形態による例示的な３次元（３Ｄ）散乱構造体を示す図である。 図２Ａの実施形態の波長分割機能を示す図である。 図２Ａ’の実施形態の波長分割機能を示す図である。 本開示の別の実施形態による例示的な３次元（３Ｄ）散乱構造体を示す図である。 本開示の別の実施形態による例示的な３次元（３Ｄ）散乱構造体を示す図である。 図３Ｂ’は、本開示の別の実施形態による例示的な３次元（３Ｄ）散乱構造体を示す図である。 本開示の別の実施形態による例示的な３次元（３Ｄ）散乱構造体を示す図である。 本開示の一実施形態による例示的な最適化アルゴリズムの複数のステップを示す図である。 本開示の一実施形態による、誘電体から作製されワイヤネットワークを備える例示的な３Ｄ構造体を示す図である。 本開示のさらなる実施形態による、３Ｄ構造体内のワイヤネットワークをエッチング除去する例示的なプロセスを示す図である。 本開示の教示に従って３Ｄ散乱構造体を設計する様々なステップを示す例示的なフローチャートを示す図である。 水平位置に沿った屈折率分布を示す例示的なグラフである。 本開示の教示に従って実施された３Ｄ散乱構造体の性能を表すグラフである。 本開示の教示に従って実施された３Ｄ散乱構造体の性能を表すグラフである。 本開示の教示に従って実施された３Ｄ散乱構造体の性能を表すグラフである。

図２Ａは、本開示の一実施形態によるイメージセンサ２００を示す。イメージセンサ２００は、スペクトルスプリッタとして機能する３次元（３Ｄ）散乱構造体２０１を備える。３Ｄ散乱構造体２０１は、所定のパターンで光を散乱するように形成された複数の誘電体ピラー２０５を備える。３Ｄ散乱構造体２０１を通過する入射光２０２は、誘電体ピラーから散乱される。１つ以上のターゲット関数に従って誘電体ピラー２０５を配置することを通して、散乱パターンは、所望の機能を実行するように調整される。一例として、図２Ａに示すように、３Ｄ散乱構造体２０１は、３Ｄ散乱構造体２０１の下に配置された焦点面２０３上の個々のピクセルに各々向けられた任意の数の波長（λ_１，．．．λ_ｎ）へ入射光２０２を同時に分類および集束するスペクトルスプリッタとして設計され得る。本開示の実施形態によれば、３Ｄ散乱構造体２０１は、多孔質ポリマー立方体であり得、またはＳｉＯ_２マトリックスに埋め込まれた誘電体もしくは半導体（例えば、Ｓｉ）粒子のクラスターであり得る。本開示のさらなる実施形態によれば、３Ｄ散乱構造体２０１は、多孔質ポリマー立方体であり得、または低屈折率マトリックスに埋め込まれた高屈折率粒子のクラスターであり得る。

当業者は、図１Ａの従来技術のイメージセンサ１００とは対照的に、図２Ａのイメージセンサ２００は、吸光に基づいて機能せず、したがって、それによって既存のソリューションと比較して効率が大幅に向上することを理解するであろう。これは、本教示の例示的な実施形態を使用して後に定量化されるであろう。また、本開示を通じてより詳細に説明されるように、開示されたデバイスおよび方法は、既存の解決策に対して以下の追加の利点を提供する。
・図２Ａの３Ｄ散乱構造体２０１は、既知の拡大縮小可能なリソグラフィプロセスによって製造され得る。
・図２Ａの３Ｄ散乱構造体２０１は、赤外線、中赤外線などの任意のスペクトル帯域のスペクトルスプリッタとして機能するように設計され得る。言い換えれば、ハイパースペクトルイメージングに加えて、熱イメージングは、開示された教示の別の潜在的な用途である。
・スペクトル分割機能は、偏光分割などの他の所望の機能と組み合わせられ得る。
・本開示による実施形態はまた、エッジ検出のためのガボールフィルタリングなどの光学画像処理を実行するようにも設計され得る。

図２Ａ’は、本開示の一実施形態による、スペクトルフィルタとして機能する例示的な３次元（３Ｄ）散乱構造体２１を備えるイメージセンサ（２００’）を示す。上方から入射する入射光２２は、３Ｄ散乱構造体２１を通過しながら散乱され、赤、青、緑（ｘ偏光）および緑（ｙ偏光）として示される４つのサブピクセルからなる焦点面２３に分類される。図２Ａ’にも示されるように、赤（６００ｎｍ～７００ｎｍ）および青（４００ｎｍ～５００ｎｍ）のスペクトル帯域は、反対の象限に分類される。さらに、緑色（５００ｎｍ～６００ｎｍ）のスペクトル帯域は、直線偏光に従ってさらに分割される。赤および青の象限は偏光に依存しない場合があり得る。

本開示の実施形態によれば、３Ｄ散乱構造体２１は、特定の目的関数を最適化する構造体を生成する随伴変数法を使用して設計され得る。一例として、図２Ａ’を参照すると、目的関数は、周波数および偏光に応じて、４つのターゲット領域のうちの１つへの入射光の集束効率に基づいて選択され得る。空の体積から始まり、全波有限差分時間領域（ＦＤＴＤ）シミュレーションを実装して、屈折率の摂動に対するこの性能指数の感度を計算する。所定の散乱構造体が形成され、繰り返し更新される。言い換えると、初期幾何形状を繰り返し更新することで最適な設計が生成され、各ステップで能力が向上する。感度は２つのシミュレーションから計算され得、適度なリソースで３Ｄデバイスを効率的に最適化することが可能になる。可視スペクトル全体の複数の入射波長の感度を計算して、各スペクトル帯域を、赤（６００ｎｍ～７００ｎｍ）、緑（５００ｎｍ～６００ｎｍ）、青（４００ｎｍ～５００ｎｍ）の異なる象限に割り当て得る。次に、スペクトル平均化された感度を使用して、デバイスの屈折率を更新し得る。

図２Ｂ～２Ｃは、図２Ａ’の３Ｄ散乱構造体２１内の入射光のシミュレーションされた強度を示す。強度は、図２Ａ’の赤および青の象限と交差する対角断面に沿って分析される。各波長は、それぞれのターゲット領域に集束する前に多重散乱を受ける。図２Ｃは、２つの直交する入力偏光の緑色ピクセルを通る対角断面内の入射光の強度分布を示す。両方の場合において、上から入射する平面波（λ＝５５０ｎｍ）は、その偏光に対応するピクセルに優先的にルーティングされる。一方、両方の偏光には、赤および青のスペクトル帯域について同じ領域が割り当てられ、目的関数の鏡面対称性を維持する。

本開示の実施形態によれば、図２Ａ’の３Ｄ散乱構造体２１は、それぞれ８４％、６０％および８７％の効率で赤、緑および青の光を分類する。本開示を通して、効率は、デバイスが設計されるスペクトル、すなわち図２Ａ’の実施形態の可視スペクトル全体にわたって平均化するターゲット象限に到達する、デバイスに入射する総電力の割合として定義される。

図２Ａおよび２Ａ’を参照して、当業者は、開示された概念が、任意の入射偏光、角度、または周波数を独立して制御して、ターゲット散乱関数を定義する際に実質的な柔軟性を提供することを理解するであろう。しかしながら、複雑な３次元構造体は、製造に大きな課題をもたらす。可視波長のイメージセンサにこれらのデバイスを大規模に実装するには、サブ１００ｎｍの解像度で高い製造スループットが必要となる。これは、３次元デバイスが材料の堆積およびパターン化を繰り返すことによって構築される、多層リソグラフィによって達成され得る。ここで、各層は、高屈折率誘電体で構成される一連のパターン化されたメサで構成される。格子間空間は、低屈折率誘電体で満たされ、後続の層の基板として機能する平坦な表面を形成する。

上記の層状製造アプローチをさらに明確にするために、図３Ｃの３Ｄ散乱構造体３１の層状設計を示す図３Ａおよび３Ｃを参照する。言い換えると、図３Ｃの３Ｄ散乱構造体３１は、図３Ａの複数の層３０１，．．．，３０５を互いに積み重ねることによって構造体化され得る。製造プロセスは、製造の制約が設計アルゴリズムに直接組み込まれ得る、ＣＭＯＳ互換であり得る。各層３０１，．．．，３０５は、リソグラフィを使用して製造され得る。３Ｄ散乱構造体３１は、可視周波数で透明な材料であるＴｉＯ_２およびＳｉＯ_２で構成され得る。層３０１，．．．，３０５は、各々４００ｎｍの高さの２μｍ×２μｍ層であり得る。当業者は、これらが説明の目的のための例示的な寸法であり、本開示に従う、ならびに上記以外の寸法および層の数を有する実施形態もまた想定され得ることを理解するであろう。図３Ｂに示すように、各層は、ＳｉＯ_２に囲まれた不規則なＴｉＯ_２メサのセットを備え得る。図３Ｂ’を参照すると、リソグラフィプロセスは、基板（例えば、ＳｉＯ_２）の上に誘電体（例えば、ＴｉＯ_２）の薄層を成長させることによって開始され得る。パターンはリソグラフィによってこの層に転写され、保護されていない材料がエッチングで除去されて、２次元誘電体構造体が生成される。最後に、表面は、低屈折率誘電体でコーティング（堆積）され、機械的に研磨（平面化）される。各層に対して同じプロセスを繰り返し、層を積み重ねることによって、所望の３Ｄ構造体が生成される。このようなリソグラフィプロセスは、材料設計に柔軟性を提供し、上記のように業界標準のＣＭＯＳ製造プロセスと互換性がある。

（最適化アルゴリズム）
（最急降下法）
再び図２Ａ’～３Ｃを参照し、前述のように、ターゲット光散乱機能を実行するように最適化された３次元誘電体構造体は、本開示の教示に従って設計される。図２Ａ’～３Ｃに示される例示的な実施形態の場合、そのようなターゲット散乱関数は、周波数および偏光に応じて、入射平面波を異なる位置に集束させることからなる。例示的な３次元（３Ｄ）散乱構造体２１、３１は、立方体設計領域内の空間依存性屈折率分布ｎ（ｘ^→）によって定義される。これは、幅広い複雑な光学的多機能性を表現する能力を備えた広範な設計空間を表す。しかしながら、所与のターゲット関数の最適な率分布を特定することは、特に強く散乱するデバイスの場合、依然として困難な逆設計問題のままである。

そのような課題を克服するために、そして本開示の教示によれば、最急降下法によって導かれる反復アプローチが実施され得、ここで、初期屈折率分布から開始して、全波シミュレーション（ＦＤＴＤ）が屈折率の摂動に関する集束効率の感度を計算するために使用される。感度は、２つのシミュレーションから計算され得るため、適度なリソースで３次元デバイスを効率的に最適化することが可能である。この感度に基づいて、製造上の制約に準拠しながら性能を最大化するために、初期設計が変更される。この更新プロセスは、最適化されたデバイスがターゲット関数を効率的に実行し得るまで繰り返される。

上記のことをさらに明確にするために、本開示の一実施形態による勾配ベースの最適化アルゴリズムの複数のステップを示す図３Ｄを参照する。アルゴリズムは、均一な屈折率分布ｎ_０（ｘ^→）＝（ｎ_ｍａｘ＋ｎ_ｍｉｎ）／２で初期化される（ステップ８１）。ここで、ｎ_ｍａｘおよびｎ_ｍｉｎは、それぞれ屈折率の最大値および最小値を表す。この分布は、焦点面のターゲット位置での電磁強度ｆ（ｎ（ｘ^→））＝｜Ｅ^→（ｘ_０ ^→）｜^２を最大化するために連続的に更新される。この目的関数は、感度計算を簡素化しながら、集束効率の代用として機能する。感度ｄｆ／ｄｎ（ｘ^→）は、次の式に従って、２つのＦＤＴＤシミュレーション（前進および随伴）（ステップ７２、７３）の電磁場から計算される（ステップ７４）。

ここで、Ｅ^→ _ｆｗｄは平面波で上から照らされたときの立方体内の電場であり（ステップ７２）、Ｅ^→ _ａｄｊは、ターゲット位置に点源を有する、下から照らされたときの立方体内の電場である（ステップ７３）。点源の位相および振幅は、前進シミュレーションにおけるターゲット位置での電場によって与えられる。感度は、可視スペクトル全体の複数の入射波長および偏光について計算され得、赤（６００ｎｍ～７００ｎｍ）、緑（５００ｎｍ～６００ｎｍ）および青（４００ｎｍ～５００ｎｍ）の各スペクトル帯域を異なる象限に割り当てる。次に、スペクトル平均された感度を使用し、次の式を使用して、デバイスの屈折率を更新する（ステップ７４）。

ステップサイズαは、屈折率の変化が線形領域の摂動として扱われ得ることを確実にするように、小さな割合（例えば、α＝０．００１）に固定され得る。感度は、更新のたびに再計算される。数回の反復の後、アルゴリズムは最適化された設計に収束し（ステップ７５）、ここで、結果として得られる構造体は、入射光を所望の効率で集束させる。

図４Ａは、誘電体で作られた３Ｄ散乱構造体４１０を示し、３Ｄ構造体４１０は、散乱構造体４１０の内部に埋め込まれたワイヤネットワーク４１５を備える。誘電体は、ＳｉＯ_２などの酸化物から作製され得、ワイヤネットワーク４１５は、金属、例えば、銅から作製され得る。前述のように、ターゲット関数を実行する複雑な３Ｄ散乱要素を生成するために、３Ｄ散乱構造体４１０内に最初に作製されたワイヤネットワーク４１５をエッチング除去することによって、ボイドは、３Ｄ構造体４１０内に形成され得る。これを行うために、ここで図４Ａおよび４Ｂを参照すると、本開示のさらなる実施形態によると、ビア４２０は、誘電体中にエッチングされ、ワイヤネットワーク４０５内のワイヤの端部にアクセスし、次いで、ボイド４１５’を得るために、液体エッチャントを使用してワイヤをエッチング除去する。

本開示を通して、「ワイヤピッチ」という用語は、３Ｄ構造体内のワイヤネットワークの２つの隣接するワイヤが互いに離間し得る最小間隔を指す。また、製造プロセスの制限によって課せられる最小のワイヤ特徴サイズが存在する。したがって、ワイヤをエッチングして３Ｄ構造体内にボイドを形成するとき、最小ワイヤピッチが最小誘電体特徴サイズを設定し、最小ワイヤサイズが最小ボイド／空気特徴サイズを設定する。以下では、製造プロセスの制約を尊重しながら３Ｄ散乱構造体４１０を設計するための本開示の教示による方法の例示的なステップが説明される。

（自由最適化、連続最適化）
以下では、ターゲット関数に従ってボイドが形成される誘電体で作製された３Ｄ構造体について説明する。このプロセスは、図２Ａ～３Ｄに関する前述のセクションで説明したように、屈折率が空気（ｎ＝１．０）および低屈折率の材料であるＳｉＯ_２（ｎ＝１．５）との間で連続的に変化することが可能である、自由最適化で開始し得る。例として、最急降下アルゴリズムは、率の変化に対する目的関数の感度を設計領域のすべての点で計算するために使用され得る。図２Ａ’および３Ｃの例を参照すると、最適化される目的関数は、異なる波長帯域の異なる焦点での電場強度として選択され得る。このような目的関数は、波長スプリッタを設計するときに使用され得る。自由最適化および連続最適化によって得られた設計は、製造上の制約によって課せられた要件と一致していない場合があり得る。この文書全体を通して、「自由最適化」という用語は、製造上の制約が課されない最適化方法を指し、「連続最適化」という用語は、特定の製造上の制約が解除される最適化方法を指す。一例として、そのような最適化方法では、屈折率は、極値だけでなく、設定された範囲内の任意の値を取り得る。次の段落で詳述するように、開示された方法は、屈折率の２値化を実装し、続いて、製造要件を尊重しながら、例えば、最急降下アプローチを使用して設計をさらに最適化することによって、この問題に対処する。

（２次元（２Ｄ）形状表示および２値化）
この文献全体を通して、「２値化」という用語は、少数の材料しか選択し得ないため連続的な率分布が可能でない製造上の制約を指す。一例として、ＣＭＯＳ技術はそのような製造上の制約を課す。２Ｄ形状の例を考えると、そのような形状の明示的な表示は、そのような形状の境界を画定する２Ｄ平面内の一連の点であり得る。長方形の場合、形状は、平面内の４点によって画定され得る。長方形または任意の形状などのいずれかの特定の形状を表す別の方法は、暗黙的な表示を使用することである。この文書全体を通して、「レベルセット関数」という用語は、幾何形状の暗黙的な表示である関数を指す。例えば、２Ｄ形状の場合、レベルセット関数は、関数ｆ（ｘ、ｙ）、つまり３次元の表面として定義され得る。ｆ（ｘ、ｙ）＝定数（例えば、定数は０に等しい）は、２次元で形状の境界を画定する。

後述するように、本開示の実施形態によれば、自由最適化および連続最適化アルゴリズムによって可能になるような自由形状の代わりに長方形などの幾何学的形状を有する特徴を表すレベルセット関数が想定され得る。後で説明するように、このアプローチによって、製造プロセスによって課せられる厳しい要件を満たしながら、最適化された設計が可能になる。次に、連続最適化法からの勾配情報をレベルセット関数の摂動にマッピングして、その結果、形状の境界は、設計を改善する方法で移動する。例えば、長方形（または他のパラメータ化可能な形状）を有する特徴に単純化するとき、この境界の摂動は、例えば、長方形、中心点および２つの幅の場合、特徴パラメータの摂動に変換され得る。以下では、長方形以外の形状の特徴も想定され得ることを念頭に置きながら、長方形の形状を有する特徴の例を使用して、本開示の教示を説明する。

（レベルセット表示）
本開示の実施形態によれば、前述の３Ｄ構造体の設計は、入力ソースの伝播の方向に階層化を実現しながら、２Ｄで実施される。言い換えると、例えば長方形の特徴を参照すると、制御されるパラメータは、特徴の位置および幅である。図５は、本開示の実施形態による、設計プロセスの様々なステップを説明するフローチャート５００を示す。フローチャート５００に見られるように、最初に、自由／連続最適化に基づく初期最適化設計が提供される（ステップ５１０）。この設計は、実質的に各層の水平方向に沿った屈折率分布を提供し、そのような初期設計を生成するときに製造上の制約は課されない。次に、各層に対して、以下の手順が実行される。
１．ボイド率分布のピークを特定する手順を実行する（ステップ５２０）。このようにして見つかった最小値は、前述のように自由／連続最適化に従って必ずしも完全にボイドであるとは限らないボイド領域を表し得る。言い換えると、一部の領域は、極小値を表し得る。
２．次に、識別された領域は、それらがボイドにどれだけ近いかに基づいてランク付けされる（ステップ５３０）。これは、前述のように、自由／連続最適化アルゴリズムに基づく設計の結果を使用して実行される。言い換えると、ボイド特徴は、自由設計によって最も望ましいと思われる場所に配置されることが優先される。
３．最高ランクから最低ランクのボイド特徴に進むと、各ボイドは、元の率分布に近い長方形に置き換えられる（ステップ５４０）。長方形の寸法は、元の分布と同じ体積平均屈折率を維持するように選択され、バイナリインデックスの置き換えを提供する。これは、率分布対水平位置を表すグラフの例が示される、図６に図示される。
４．製造（ＣＭＯＳプロセスなど）の制約は、各特徴（ステップ５５０～５７０）によって満たされる必要がある。言い換えると、各特徴の幅は、前述のように、製造可能な最小ワイヤサイズによって設定される最小幅要件を満たす必要がある。製造ピッチの要件を満たすには、隣接する特徴の中心間の距離が必要である。このような要件のいずれも満たさない特徴は、無視され得る。
５．前述のステップで見つけた各特徴の中心／幅を使用して、レベルセット関数が作成され、各特徴に割り当てられる（ステップ５８０）。後で説明するように、作成されたレベル関数は、２値化された設計の性能を改善するために更新されるであろう（ステップ５８０）。

（２値化された設計の性能の改善）
前述のように、本開示の実施形態によれば、３Ｄ構造体は、製造上の制約を満たすために、長方形の棒などの特定の形状に基づいて設計され得る。自由／連続最適化を使用する設計で一般的であるように、そのような設計は、既存のソリューションと比較して、向上した全体的な性能を既に提供する。しかしながら、自由形状に基づいて設計すると、より具体的な特徴に基づいた設計と比較して、全体的な性能がよりよくなり得る。本開示の教示に従って、２値化されたデバイスから始めて、設計を繰り返し更新して全体的な性能をさらに改善するために、勾配情報を使用し得る。図５のフローチャート５００のステップ５８０に示されるように、自由／連続最適化方法からの勾配情報は、２値化された設計で使用されるすべての長方形の特徴の幅／中心の摂動にマッピングされ得る（図５のステップ５８０）。言い換えると、率分布に関する目的関数の勾配は、ハミルトン－ヤコビ方程式を介して境界の摂動にマッピングされ得る。これは、連続勾配率構造体を最適化するために使用されるものと同じ情報を使用して、境界（ここでは幅）を更新し得ることを意味する。本発明者らは、そのようなアプローチを採用するとき、および数回の反復の後、製造プロセス（例えば、ＣＭＯＳプロセス）によって課される制約を尊重しながら、２値化された設計のすでに良好な性能を大幅に改善することに気付いた。以下では、説明された設計アプローチの性能は、本開示の例示的な実施形態を使用して説明される。

図７Ａ～７Ｃは、単一偏光および３色焦点（例えば、赤、緑、および青）のために最適化された例示的な３Ｄ散乱構造体に関連する性能結果を示す。３Ｄ構造体はＳｉＣＯＨ（ｎ＝１．３）でできており、エアギャップ（ｎ＝１）は、前述の方法を使用して形成される。前述の２Ｄアプローチは、８層（４５０ｎｍ／層）を使用して使用された。図７Ａは、自由／連続最適化に基づく設計に関連する透過スペクトルを示す。グラフ７０１Ａ、７０２Ａ、７０３Ａは、それぞれ色（青、緑、赤）の波長の関数としての透過率のプロットを表す。図７Ｂは、２値化された設計に関連する透過スペクトルを示す。グラフ７０１Ｂ、７０２Ｂ、７０３Ｂは、さまざまな焦点領域の波長の関数としての透過率のプロットを表す。自由最適化の場合に得られた結果と比較して、性能の低下が見られる。図７Ｃは、自由／連続最適化手法からの勾配情報が２値化された設計で使用されるすべての長方形特徴の幅／中心の摂動にマッピングされた後、２値化された設計をさらに最適化した後に得られた透過スペクトルを示す。グラフ７０１Ｃ、７０２Ｃ、７０３Ｃは、それぞれ色（青、緑、赤）の波長の関数としての透過率のプロットを表す。２値化された設計の性能に対する大幅な改善が見られ得る。

Claims (13)

1. ３次元（３Ｄ）散乱構造体を構築するための方法であって、
   第１の誘電体および金属ワイヤのネットワークを備える誘電体構造体を形成することであって、ここで、前記金属ワイヤの位置、形状およびサイズは、１つ以上の前記ターゲット関数に従って選択される、第１の誘電体および金属ワイヤのネットワークを備える誘電体構造体を形成することと、
   前記金属ワイヤを前記誘電体構造体からエッチング除去し、こうして、前記第１の誘電体およびボイドで充填された空間を収容する構造体を形成することと、を含み、ここで、前記ボイドの位置、形状およびサイズは、１つ以上のターゲット関数に従い、
   ここで、このように形成された３Ｄ光散乱構造体は、電磁波を受信し、１つ以上の前記ターゲット関数に従って前記電磁波を散乱するように構成される、
   ３次元（３Ｄ）散乱構造体を構築するための方法。
2. 前記第１の誘電体とは異なる第２の誘電体でボイドを充填することをさらに含み、こうして、２つの異なる誘電体から作製される３Ｄ光散乱構造体を得る、請求項１に記載の方法。
3. 前記エッチングは、前記３Ｄ散乱構造体内にビアを生成することによって実行される、請求項１または２に記載の方法。
4. 前記形成は、ＣＭＯＳプロセスを通して実行される、請求項１から３のいずれか一項に記載の方法。
5. 前記第１および第２の誘電体材料は、それぞれ、ＳｉＣＯＨおよびＴｉＯ_２を備える、請求項２に記載の方法。
6. 前記形成は、積層を使用して行われる、請求項１から５のいずれか一項に記載の方法。
7. 前記ボイドの位置およびサイズは、最急降下法に基づく最適化方法を使用して提供される、請求項６に記載の方法。
8. 各層内の前記ボイドは、１つ以上のパラメータによって各々表される幾何学的形状を有する、請求項７に記載の方法。
9. 各幾何学的形状は、長方形であり、前記１つ以上のパラメータは、中心および水平方向に沿った２つの幅を備える、請求項８に記載の方法。
10. 前記最適化方法は、連続最適化アルゴリズムを使用して初期３Ｄパターンを提供し、各層内の水平方向に沿って屈折率分布を生成することを含む、請求項９に記載の方法。
11. 前記最適化方法は、
    各層について、
    ボイドの前記位置を提供するために屈折率分布の最小値を特定することと、
    前記連続最適化アルゴリズムに基づいて、ボイドをランク付けして、各ボイドがどの程度２値化されるかを示すことと、
    最高ランクのボイドから最低ランクのボイドに進み、各ボイドの前記２つの幅および前記中心を設定することと、
    許容可能なボイドのセットを提供するために、設定されたサイズおよび設定されたピッチ要件に対して各ボイドをチェックすることと、
    前記連続最適化アルゴリズムに基づいて、前記許容可能なボイドのセットのボイドの前記２つの幅を摂動させて、前記３Ｄ散乱構造体の全体的な性能をさらに最適化および改善することと、
    をさらに含む、請求項１０に記載の方法。
12. 前記設定されたサイズおよびピッチ要件は、ＣＭＯＳ製造上の制約に関連する、請求項１１に記載の方法。
13. 請求項１から１２のいずれか一項に記載の方法に基づいて構築されたイメージセンサ。

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