JP2022546947A - 同期式にシリアルデータ伝送するための装置及び方法 - Google Patents

Abstract

本発明は、差動データチャネル６２と差動クロックチャネル６０とを介して同期式にシリアルデータ伝送するための装置３０に関する。この装置は、クロック発生器４４とデータコントローラ４２とを有するインターフェースコントローラ４０と、クロック送信モジュール５０と、データ受信モジュール５４とを備える。この場合、－データ伝送周期中に周期期間Ｔを有する周期パルス列ＴＰを含む送信器クロック信号ＣＬＫ＿Ｓが、前記クロック発生器４４によって生成可能であり、－前記送信器クロック信号ＣＬＫ＿Ｓが、前記クロックチャネル６０を介して出力するためにこの送信器クロック信号ＣＬＫ＿Ｓを差動クロック信号Ｃ＋，Ｃ－に変換する前記クロック送信モジュール５０に供給されていて、－前記差動データチャネル６２を介して到達する差動データ信号Ｄ＋，Ｄ－が、この差動データ信号Ｄ＋，Ｄ－をデータ信号ＤＴに変換し、前記データコントローラ４２に供給する前記データ受信モジュール５４に供給されていて、－前記送信器クロック信ＣＬＫ＿Ｓが、前記データ信号ＤＴの入力に同期するために前記データコントローラ４２に供給されている。前記差動クロック信号Ｃ＋，Ｃ－の発生する最大差動電圧が、前記クロック送信モジュール５０の最大差動電圧ＵＤｍａｘよりも小さい、動的な稼働状態にあるデータ伝送周期時に、前記クロックパルス列ＴＰの最初のクロック周期Ｔ１の最初のクロック期間ＴＨ１の長さを、後続するクロック周期の最初のクロック期間ＴＨよりも長く、且つ前記最大差動電圧ＵＤｍａｘに達するために必要な期間よりも短く設定するように、前記クロック発生器４４は適切に構成されている。さらに、本発明は、同期式にシリアルデータ伝送するための方法に関する。（図１）

Description

本発明は、請求項１又は６に記載の同期式にシリアルデータ伝送するための装置及び方法に関する。さらに、本発明は、請求項１１に記載の後続電子ユニットに関する。本発明は、自動化技術の用途で非常に有益である。何故なら、ここでは、多くの場合に、長いケーブルを介したデータ伝送が必要であるからである。

自動化技術では、デジタル値を処理する測定機器が頻繁に使用される。例えば、工作機械を制御するために使用される数値制御の分野では、当該自動化技術は、特に、直線運動又は回転運動を測定するためのエンコーダに対して適用される。デジタル式の（絶対）測定値を生成するエンコーダは、アブソリュートエンコーダと呼ばれる。

絶対位置値及びその他のデータを伝送するため、シリアルデータ伝送を使用することが主流になりつつある。何故なら、当該シリアルデータ伝送は、データ伝送ケーブルの数が僅かで済み、それにもかかわらず高いデータ伝送速度を有するからである。多くの場合、当該データ伝送は、長いケーブル長によって実行されるので、インターフェース信号が、例えばＲＳ４８５規格にしたがってディファレンシャルに伝送される。このため、送信機側では、シングルエンド方式のデジタル信号が、特別なドライバモジュールによって差動信号に変換され出力される。受信機側では、当該伝送された信号が、受信器モジュール内でさらなる処理のために再変換される。当該伝送は、複数のケーブルが互いに撚られているケーブル対を経由して実行される。

単方向又は双方向にドライブされるデータケーブル対とクロックケーブル対とを有するいわゆる同期式シリアルインターフェースが、特に有益である。当該クロックケーブル対上のクロック信号に対して同期するように、データパケットが、当該データケーブル対を介して伝送される。当該自動化技術では、多数のこのようなデジタル式の標準インターフェースが認められている。同期式のシリアルインターフェース用の好評な製品は、例えば本出願人のＥｎＤａｔインターフェースである。その他のインターフェースは、型番ＳＳＩで知られている。

ＳＳＩインターフェースは、欧州特許出願公開第０１７１５７９号明細書に記載されている。このＳＳＩインターフェースは、単方向にドライブされる１つのデータケーブル対と単方向にドライブされるクロックケーブル対とを有する同期式のシリアルデータインターフェースである。ここでは、当該クロックケーブル対を介して伝送されるクロック信号に対して同期するように、位置値が、エンコーダから読み出される。

これに対して、欧州特許出願公開第０６６０２０９号明細書は、本出願のＥｎＤａｔインターフェースの原理を記載している。このＥｎＤａｔインターフェースは、同様に同期式のシリアルインターフェースである。しかしながら、当該同期式のシリアルインターフェースは、単方向にドライブされるクロックケーブル対に加えて、双方向にドライブされるデータケーブル対を有する。これにより、双方向へのデータの伝送－後続電子ユニット（例えば、数値制御装置）からエンコーダへの伝送及びエンコーダから後続電子ユニットへの伝送－が可能である。ここでも、当該データ伝送は、クロック信号に対して同期するように実行される。

当該伝送に使用されるケーブル対は、オーミック抵抗に加えて、当該ケーブル対に依存する静電容量性の特性と電磁誘導性の特性とをも有する。伝送技術では、これに関連して、単位長当たりのキャパシタンスと単位長当たりのインダクタンスとに配慮する。データ伝送時にこれらの特性から発生する複数の過渡現象（Ｕｍｌａｄｅｖｏｒｇａｅｎｇｅ）が、伝送される信号を変形させる。それ故に、確実に伝送し、一定のデータ速度を達成可能な最大のケーブル長は、受信機側の差動受信機の性能によって決まり、最初に送信されたデジタル信号を受信された信号から復元することを前提条件として必要とする。

欧州特許出願公開第０１７１５７９号明細書 欧州特許出願公開第０６６０２０９号明細書

本発明の課題は、同期式のシリアルインターフェースの場合に最大ケーブル長を長くするための装置を提供することにある。

さらに、本発明の課題は、同期式のシリアルインターフェースの場合に最大ケーブル長を長くするための方法を提供することにある。

この課題は、請求項１に記載の装置によって解決される。

クロック発生器とデータコントローラとを有するインターフェースコントローラと、クロック送信モジュールと、データ受信モジュールとを備える、差動データチャネルと差動クロックチャネルとを介して同期式にシリアルデータ伝送するための装置が提唱される。この場合、
－データ伝送周期中に周期期間を有する周期パルス列を含む送信器クロック信号が、当該クロック発生器によって生成可能であり、
－当該送信器クロック信号が、当該クロックチャネルを介して出力するためにこの送信器クロック信号を差動クロック信号に変換する当該クロック送信モジュールに供給されていて、
－当該差動データチャネルを介して到達する差動データ信号が、この差動データ信号をデータ信号に変換し、当該データコントローラに供給する当該データ受信モジュールに供給されていて、
－当該送信器クロック信号が、当該データ信号の入力に同期するために当該データコントローラに供給されている。

本発明によれば、当該差動クロック信号の発生する最大差動電圧が、当該クロック送信モジュールの最大差動電圧よりも小さい、動的な稼働状態にあるデータ伝送周期時に、当該クロックパルス列の最初のクロック周期の最初のクロック期間の長さを、後続するクロック周期の最初のクロック期間よりも長く、且つ当該最大差動電圧に達するために必要な期間よりも短く設定するように、当該クロック発生器は適切に構成されている。

この課題は、請求項６に記載の法によって解決される。

クロック発生器とデータコントローラとを有するインターフェースコントローラと、クロック送信モジュールと、データ受信モジュールとを備える装置によって、差動データチャネルと差動クロックチャネルとを介して同期式にシリアルデータ伝送するための方法が提唱される。この場合、
－データ伝送周期中に周期期間を有する周期パルス列を含む送信器クロック信号が、当該クロック発生器によって生成され、
－当該送信器クロック信号が、当該クロックチャネルを介して出力するためにこの送信器クロック信号を差動クロック信号に変換する当該クロック送信モジュールに供給され、
－当該差動データチャネルを介して到達する差動データ信号が、この差動データ信号をデータ信号に変換し、当該データコントローラに供給する当該データ受信モジュールに供給され、
－当該送信器クロック信号が、当該データ信号の入力に同期するために当該データコントローラに供給される。

本発明によれば、動的な稼働状態（ＤＹＮ）にあるデータ伝送周期時に、当該差動クロック信号（Ｃ＋，Ｃ－）の発生する最大差動電圧が、当該クロック送信モジュール（５０）の最大差動電圧（ＵＤｍａｘ）よりも小さい、当該クロックパルス列の最初のクロック周期（ＴＨ）の最初のクロック期間（ＴＨ１）の長さを、後続するクロック周期の最初のクロック期間よりも長く、且つ当該最大差動電圧に達するために必要な期間よりも短く設定するように、当該クロック発生器（４４）は適切に構成されている。

後続電子ユニット内の本発明の装置のブロック図である。 長いケーブル長Ｌの場合の送信器クロック信号の伝送の従来の技術による信号チャートを概略的に示す。 長いケーブル長Ｌの場合の送信器クロック信号ＣＬＫ＿Ｓの伝送の本発明による信号チャートを概略的に示す。 本発明のクロック発生器の第１の実施の形態のブロック図である。 本発明のクロック発生器の別の実施の形態のブロック図である。 本発明のクロック発生器の別の実施の形態のブロック図である。

図１は、クロックチャネル６０とデータチャネル６２とを有するインターフェース接続部によって、データ伝送の目的でエンコーダ１００に接続されている後続電子ユニット１０のブロック図である。当該データ伝送を制御するため、本発明の装置を構成し、且つエンコーダ１００のスレーブインターフェース１２０と通信するマスターインターフェース３０が、後続電子ユニット１０側に設けられている。マスターインターフェース３０は、同期式シリアルインターフェースとして構成されている。この場合、当該データ伝送は、例えばＲＳ４８５規格にしたがってディファレンシャルに実行される。したがって、クロックチャネル６０及びデータチャネル６２はそれぞれ、１つのケーブル対を有する。

後続電子ユニット１０は、自動化技術の機器、例えば工作機械の数値制御装置、産業用ロボットの制御装置、位置指示器又はその他のシステム制御装置である。後続電子ユニット１０は、コンピュータとして構成されているプログラム制御される中央制御装置２０を有する。したがって、後続電子装置１０は、少なくとも１つのマイクロプロセッサ又はマイクロコントローラ及び複数の記憶装置を有し、例えば周辺機器（キーボード、マウス、モニタ等）に接続するために様々なさらなるインターフェースを有し得る。例えば電動機を制御するため、電力装置が、制御装置２０に付設され得る。当該図示されたマスターインターフェース３０に加えて、当然に、本発明によるさらに別のマスターインターフェースが、別のエンコーダに接続するために設けられてもよい。

エンコーダ１００は、ロータリーエンコーダ、測角器、測長器又は絶対位置値を生成するその他の位置エンコーダとして構成され得る。エンコーダ１００は、走査装置によって測定目盛を走査することによって位置に依存する複数の信号を生成し、これらの信号から複数の絶対位置値を算出し、マスターインターフェース３０の要求に応じてスレーブインターフェース１２０を介して後続電子ユニット１０に伝送するために適している位置検出装置１１０を有する。さらに、別のデータを記憶可能である記憶装置が、エンコーダ１００内に設けられ得る。同様に、当該別のデータも、スレーブインターフェース１２０を介して後続電子ユニット１０から伝送され得て、後続電子ユニット１０に伝送され得る。

マスターインターフェース３０は、クロック発生器４４とデータコントローラ４２とを有するインターフェースコントローラ４０と、クロック送信モジュール５０と、（オプションの）データ送信モジュール５２と、データ受信モジュール５４とを備える。マスターインターフェース３０のインターフェースコントローラ４０が、内部インターフェース２５を介して制御装置２０に接続されている。内部インターフェース２５は、制御装置２０とインターフェースコントローラ４０との間の通信を可能にする。したがって、制御装置２０からエンコーダ１００に送信されなければならない命令及び場合によってはデータが、インターフェースコントローラ４０に伝送可能である。エンコーダ１００からマスターインターフェース３０に到達するデータが、インターフェースコントローラ４０から内部インターフェース２５を介して別の処理のために制御装置２０に転送され得る。したがって、クロックチャネル６０とデータチャネル６２とを介したマスターインターフェース３０の通信が、内部インターフェース２５を介して制御装置２０によって制御される。

クロック発生器４４は、送信器クロック信号ＣＬＫ＿Ｓを生成する。送信器クロック信号ＣＬＫ＿Ｓは、一方ではエンコーダ１００に伝送され、他方でデータコントローラ４２に供給されている。送信器クロック信号ＣＬＫ＿Ｓは、２つのデータ伝送周期間に一定のレベルを有する。クロック発生器４４は、１つのデータ伝送周期中に送信器クロック信号ＣＬＫ＿Ｓ介してクロックパルス列を出力する。

データコントローラ４２は、一方では命令及び場合によってはデータをエンコーダ１００に伝送するように適切に構成されていて、他方ではデータをエンコー１００から受信するように適切に構成されている。双方向のデータ信号ＤＴが、シリアルに且つ送信器クロック信号ＣＬＫ＿Ｓに対して同期して出力又は入力される。

送信器クロック信号ＣＬＫ＿Ｓを、クロックチャネル６０を介して伝送するため、送信器クロック信号ＣＬＫ＿Ｓは、クロック送信モジュール５０に供給される。クロック送信モジュール５０は、シングルエンド（ｓｉｎｇｌｅ－ｅｎｄｅｄ）信号を、非反転クロック信号Ｃ＋と反転クロック信号Ｃ－とから成る差動クロック信号に変換する。このようなモジュールは、差動ドライバとも呼ばれる。

（同様に、シングルエンド方式の）データ信号ＤＴを出力するため、このデータ信号ＤＴは、データ送信モジュール５２に供給される。データ送信モジュール５２は、このデータ送信モジュール５２から、非反転データ信号Ｄ＋と反転データ信号Ｄ－とから成る差動データ信号を生成する。データを受信するため、差動データ信号Ｄ＋，Ｄ－は、データ受信モジュール５４（差動受信器）に供給される。データ受信モジュール５４は、このデータ受信モジュール５４から、シングルエンド方式のデジタルデータ信号ＤＴを再び生成する。信号衝突を回避するため、データ方向信号ＴＲが設けられている。データコントローラ４２が、データ方向信号ＴＲによって当該それぞれのモジュール（データ受信モジュール５４又はデータ送信モジュール５２）を稼働させるか又はハイインピーダンスに切り替える。何時どちらのモジュールを稼働させなければならないかは、インターフェースプロトコルに規定されている。

エンコー１００側では、差動クロック信号Ｃ＋，Ｃ－が、クロック受信モジュール１５０に供給される。クロック受信モジュール１５０は、この差動クロック信号Ｃ＋，Ｃ－をシングルエンド信号に再変換する。当該シングルエンド信号は、受信器クロック信号ＣＬＫ＿Ｒとして後続電子ユニットのインターフェースコントローラ４０に相当する、データ入力又はデータ出力を同期させるためのインターフェースコントローラ１３０に供給されている。一方では、差動データ信号Ｄ＋，Ｄ－が、データ受信モジュール１５４に供給され、このデータ受信モジュール１５４は、この差動データ信号Ｄ＋，Ｄ－をシングルエンド信号ＤＴに再変換する。他方では、データ送信モジュール１５２が設けられていて、このデータ送信モジュール１５２は、反対のデータ方向に、後続電子ユニット１０に伝送するために出力すべきデータ信号ＤＴを差動データ信号Ｄ＋，Ｄ－に変換する。ここでも、当該データ方向は、インターフェースプロトコルにしたがって切り替えられるデータ方向信号ＴＲによって設定される。

スレーブインターフェース１２０に到達した、後続電子ユニット１０のデータ要求命令が、今度は内部インターフェース１１５を介して位置検出装置１１０に供給される。位置検出装置１１０は、当該要求されたデータを準備し、当該要求されたデータをスレーブインターフェース１２０に転送する。到達したデータが、同様に内部インターフェース１１５を介して位置検出装置１１０に転送され、この位置検出装置１１０で処理又は記憶される。

したがって、図示されたエンコー１００は、欧州特許出願公開第０６６０２０９号明細書に記載されている双方向のデータ伝送を実行するために適している。

代わりに、エンコー１００は、欧州特許出願公開第０１７１５７９号明細書にしたがって構成されてもよい。この場合、データ受信モジュール１５４（及び後続電子ユニットの対応するデータ送信モジュール５２）が省略され得る。その結果、データ伝送は、一方向に実行される。

双方の場合において、クロックチャネル６０は、一方方向である。すなわち、クロック信号ＣＬＫ＿Ｓは、マスターインターフェース３０からスレーブインターフェース１２０に伝送されている。同期式の同期シリアルデータ伝送の基本原理にしたがって、シリアル伝送データビットが、クロックチャネル６０を介して伝送される送信クロック信号ＣＬＫ＿Ｓによってデータチャネル６２上で同期される。この場合、１つのデータ伝送周期中に、送信器クロック信号ＣＬＫ＿Ｓを介して出力されるクロックパルス列のクロック周期ごとに、１つのデータビットが伝送又は読み込みされる。したがって、当該クロックパルス列の周波数だけが、後続電子ユニット１０とエンコー１００との間の達成可能なケーブル長Ｌに対する制限要因であることが分かる。何故なら、データ信号ＤＴ中に発生し得る最大周波数は、送信器クロック信号ＣＬＫ＿Ｓの半分のクロック周波数だけに相当するからである。換言すれば、送信器クロック信号ＣＬＫ＿Ｓの伝送経路（差動ドライバ、ケーブル対、差動受信器）と、データ信号ＤＴの伝送経路（差動ドライバ、ケーブル対、差動受信器）とが、ほぼ同じ特性を有する限り、送信器クロック信号ＣＬＫ＿Ｓのクロックパルス列が、（受信器クロック信号ＣＬＫ＿Ｒとして）受信機側で（エンコー１００側で）復元され得る場合は、確実なデータ伝送が実行され得る。

図２は、長いケーブル長Ｌの場合に送信器クロック信号ＣＬＫ＿Ｓを後続電子ユニット１０からエンコーダ１００に伝送する従来の技術による信号チャートを概略的に示す。ただし、エンコーダ１００で復元された受信器クロック信号ＣＬＫ＿Ｒの、ケーブル長Ｌから生じる時間遅延は示されていない。エンコー１００側の差動伝送及び復元の影響だけが示されている。

従来のクロック発生器内でデータ伝送の期間中に発生した、送信器クロック信号ＣＬＫ＿Ｓのクロックパルス列が、周期期間Ｔによって決定されている一定の周波数を有する。当該クロック周期は対称である。すなわち、それぞれの周期の高振幅期間ＴＨと低振幅期間ＴＬとは同じ長さであり、それぞれの振幅期間は、Ｔ／２に相当する。

データが伝送されない期間では、送信器クロック信号ＣＬＫ＿Ｓは、一定の論理レベルを有し、図示された例では低レベルを有する。その結果、差動クロック信号Ｃ＋，Ｃ－は、最大差動電圧ＵＤｍａｘを示す。エンコーダ１００内で当該クロック信号Ｃ＋，Ｃ－から復元された受信器クロック信号ＣＬＫ＿Ｒも同様に、一定の低い論理レベルを有する。したがって、クロックチャネル６０は、静的な稼働状態ＳＴＡＴにある。クロックパルス列が伝送される時点に対して、すなわちデータが伝送される時点に対して、長いケーブル長Ｌの場合に、当該クロックパルス列が、その信号周期の期間中にもはや最大差動電圧ＵＤｍａｘに到達されない。すなわち、クロックチャネル６０のケーブル対の複数の過渡現象（Ｕｍｌａｄｅｖｏｒｇａｅｎｇｅ）が重畳する。データ伝送周期後に、クロック信号ＣＬＫ＿Ｒが、再び静的レベルに移行した時に初めて、当該ケーブル対は、再び最大差動電圧ＵＤｍａｘまで印加される。データを伝送するための最初のクロックパルスが出力された時点から、当該データ伝送後に静的な稼働状態ＳＴＡＴに再び到達されるまで、クロックチャネル６０は、動的な稼働状態ＤＹＮにある。

クロック受信器モジュール１５０が非反転クロック信号Ｃ＋と反転クロック信号Ｃ－とから受信器クロック信号ＣＬＫ＿Ｒを復元することから、当該復元された最初のパルス（最初の高振幅期間ＴＨ１）のパルス期間が、受信器クロック信号ＣＬＫ＿Ｒをレベル変化させるために、データ伝送のクロック列の（図示された例では、最初の高振幅期間ＴＨ１の）当該最初のパルスと共に印加されなければならないより高い差動電圧によって短くされることを認識することができる。当該最初のパルスの端部の差動電圧が、当該パルス期間の短縮によってより小さくなるために、復元された信号の最初の低振幅期間ＴＬ１が僅かに長くなる。その他のパルスは、送信器クロック信号ＣＬＫ＿Ｓのクロックパルス列にほぼ一致する。

受信器クロック信号ＣＬＫ＿Ｒの最初の高振幅期間ＴＨ１が短くなると、クロック信号が、もはや正確に評価できない。その結果、エラーが、データ伝送中に発生する。

図３は、長いケーブル長Ｌの場合に送信器クロック信号ＣＬＫ＿Ｓを後続電子ユニット１０からエンコーダ１００に伝送する本発明による信号チャートを概略的に示す。データ伝送周期が、動的な稼働状態ＤＹＮで実行される。すなわち、差動クロック信号Ｃ＋，Ｃ－の最大差動電圧ＵＤｍａｘが達成されない。本発明によれば、送信器クロック信号ＣＬＫ＿Ｓを生成するため、クロック発生器４４は、データ伝送周期のクロックパルス列ＴＰの最初のクロック周期Ｔ１の最初のクロック期間の長さを長くするように構成されている。その結果、復元されたクロックパルス列の最初のクロック周期Ｔ１の対応するクロック期間（高振幅期間ＴＨ１）が、エンコー１００側で再び評価可能である。ただし、当該最初のクロック期間の長さ（最初の高振幅期間ＴＨ１）は、差動クロック信号Ｃ＋，Ｃ－が最大差動電圧ＵＤｍａｘに達する程度に長くされてはならない。

この解決手段は、送信器クロック信号ＣＬＫ＿Ｓのクロックパルス列ＴＰの周波数が変わらないままであり、ケーブル長Ｌが増大すると、エラーが、当該クロックパルス列の最初のクロック期間だけから発生する一方で、全てのその他のクロック期間は、受信機側で（すなわち、エンコー１００側で）正確に復元され得るという認識を前提とする。

さらに、データ信号ＤＴが、後続電子ユニット１０側とエンコー１００側との双方で送信器クロック信号ＣＬＫ＿Ｓ又は受信器クロック信号ＣＬＫ＿Ｒの割り当てられたクロックエッジに対して同期して送信され受信される。それ故に、データコントローラ４２の適合は不要である。したがって、図３には、データ信号ＤＴだけが示されている。当該図示された場合では、受信器クロック信号ＣＬＫ＿Ｒの立下りエッジで走査される。

図４ａは、本発明のクロック発生器４４の第１の実施の形態のブロック図である。クロック発生器４４は、１つのクロック出力装置４６と少なくとも１つのレジスタ４８とを有する。

クロック出力装置４６は、送信器クロック信号ＣＬＫ＿Ｓを出力するように構成されている。このため、クロックパルス列ＴＰの最初のクロック期間（最初の高振幅期間ＴＨ１）の長さが、レジスタ４８内に記憶されている。クロックパルス列ＴＰの正常なクロックパルスに関する情報、例えば高振幅期間ＴＨ１の長さ及び低振幅期間ＴＬの長さ又は対称なクロック信号の場合は周期期間Ｔが、少なくとも１つの別のレジスタ４９内に記憶され得る。クロックパルス列ＴＰを生成するための時間基準として使用される稼働クロック信号ＣＬＫと、クロックパルス列ＴＰの出力を開始する開始信号とが、クロック出力装置４６に供給されている。

クロックパルス列ＴＰを生成するため、例えばカウンタが、クロック出力装置４６内に設けられ得る。当該カウンタは、稼働クロック信号ＣＬＫのタイムグリッドごとに計数し、レジスタ４８，４９内に記憶された値の期間ごとに、要求された論理レベルを出力する。

好ましくは、レジスタ４８の値は、後続電子ユニット１０の制御装置２０によって書き込まれ得る。こうして、様々なケーブル長Ｌ、ケーブル仕様、送信器クロック信号ＣＬＫ＿Ｓの周波数等を適合することが可能である。

最初のクロック期間の長さが、計算、測定及びステップごとの近似（逐次近似法）によって算出され得る。

図４ｂは、本発明のクロック発生器４４の別の実施の形態のブロック図である。ここでは、ケーブル長Ｌが、レジスタ４８内に記録され、クロック出力装置４６が、計算によって又はテーブルから選択することによって最初のクロック期間の必要な長さを決定する（好ましくは、当該期間の値は、メーカー側で既に決定され記憶される）。送信器クロック信号ＣＬＫ＿Ｓのクロック周波数が可変である場合は、例えば、高振幅期間ＴＨの期間及び／又は低振幅期間ＴＬの長さ、又は周期期間Ｔが、別のレジスタ４９内に記憶されていて、クロック出力装置４６に供給されていることによって、当該可変の周波数が同様に考慮され得る。

図４ｃは、本発明のクロック発生器４４のさらに別の実施の形態のブロック図である。ここでは、定数Ｋだけが、レジスタ４８内に記憶されている。クロック出力装置４６は、この定数Ｋに基づいて、送信器クロック信号ＣＬＫ＿Ｓの最初のクロック期間ＴＨ１の長さを設定する。当該最初のクロック期間ＴＨ１の長さは、最初のクロック期間ＴＨ１を正常なクロック期間ＴＨからの延長部分を決定する乗数でもよい。すなわち、ＴＨ１＝Ｋ＊ＴＨが成立する。送信器クロック信号ＣＬＫ＿Ｓのクロックパルス列ＴＰの少なくとも１つの周波数に対して、所定の最大ケーブル長まで、エラーのない伝送が可能になるように、定数Ｋは選択されている。この場合、当該最大ケーブル長は、本発明にしたがって改良されていないマスターインターフェース３０の場合に達成可能なケーブル長よりも長い。従来の技術に比べてより長いケーブル長Ｌを達成するために実証された当該最初のクロック期間に対する値は、送信器クロック信号ＣＬＫ＿Ｓの正常なクロック期間ＴＨの２倍の期間である。当該最初のクロック期間が、図３に示された高振幅期間ＴＨ１である場合、ＴＨ１＝２＊ＴＨが成立する。

１０ 後続電子ユニット
２０ 制御装置
２５ 内部インターフェース
３０ マスターインターフェース
４０ インターフェースコントローラ
４２ データコントローラ
４４ クロック発生器
４６ クロック出力装置
４８ レジスタ
４９ 別のレジスタ
５０ クロック送信モジュール
５２ データ送信モジュール
５４ データ受信モジュール
６０ クロックチャネル
６２ データチャネル
１００ エンコーダ
１１０ 位置検出装置
１１５ 内部インターフェース
１２０ スレーブインターフェース
１３０ インターフェースコントローラ
１５０ クロック受信モジュール
１５２ データ送信モジュール
１５４ データ受信モジュール
Ｌ ケーブル長
ＣＬＫ＿Ｓ 送信器クロック信号
ＣＬＫ＿Ｒ 受信器クロック信号
ＤＴ データ信号
ＴＲ データ方向信号
Ｃ＋，Ｃ－ 差動クロック信号
Ｔ 周期期間
ＴＨ 高振幅期間
ＴＬ 低振幅期間
ＵＤｍａｘ 最大差動電圧
ＳＴＡＴ 静的な稼働状態
ＤＹＮ 動的な稼働状態
ＴＰ クロックパルス列
Ｔ１ クロック周期
ＣＬＫ 稼働クロック信号
Ｋ 定数
ＳＴＡＲＴ 開始命令

Claims (11)

1. クロック発生器（４４）とデータコントローラ（４２）とを有するインターフェースコントローラ（４０）と、クロック送信モジュール（５０）と、データ受信モジュール（５４）とを備える、差動データチャネル（６２）と差動クロックチャネル（６０）とを介して同期式にシリアルデータ伝送するための装置（３０）であって、
   －データ伝送周期中に周期期間（Ｔ）を有する周期パルス列（ＴＰ）を含む送信器クロック信号（ＣＬＫ＿Ｓ）が、前記クロック発生器（４４）によって生成可能であり、
   －前記送信器クロック信号（ＣＬＫ＿Ｓ）が、前記クロックチャネル（６０）を介して出力するためにこの送信器クロック信号（ＣＬＫ＿Ｓ）を差動クロック信号（Ｃ＋，Ｃ－）に変換する前記クロック送信モジュール（５０）に供給されていて、
   －前記差動データチャネル（６２）を介して到達する差動データ信号（Ｄ＋，Ｄ－）が、この差動データ信号（Ｄ＋，Ｄ－）をデータ信号（ＤＴ）に変換し、前記データコントローラ（４２）に供給する前記データ受信モジュール（５４）に供給されていて、
   －前記送信器クロック信号（ＣＬＫ＿Ｓ）が、前記データ信号（ＤＴ）の入力に同期するために前記データコントローラ（４２）に供給されている当該装置（３０）において、
   前記差動クロック信号（Ｃ＋，Ｃ－）の発生する最大差動電圧が、前記クロック送信モジュール（５０）の最大差動電圧（ＵＤｍａｘ）よりも小さい、動的な稼働状態にあるデータ伝送周期時に、前記クロックパルス列（ＴＰ）の最初のクロック周期（Ｔ１）の最初のクロック期間（ＴＨ１）の長さを、後続するクロック周期の最初のクロック期間（ＴＨ）よりも長く、且つ前記最大差動電圧（ＵＤｍａｘ）に達するために必要な期間よりも短く設定するように、前記クロック発生器（４４）は適切に構成されていることを特徴とする装置（３０）。
2. 前記クロック発生器（４４）は、
   －前記最初のクロック期間（ＴＨ１）の長さが記憶可能である１つのレジスタ（４８）と、
   －前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報が記憶可能である少なくとも１つの別のレジスタ（４９）と、
   －開始命令（ＳＴＡＲＴ）の結果として、前記レジスタ（４８，４９）内に記憶された前記情報から、前記クロックパルス列（ＴＰ）を出力する１つのクロック出力装置（４６）と、をさらに有する請求項１に記載の装置（３０）。
3. 前記クロック発生器（４４）は、
   －ケーブル長（Ｌ）が記憶可能である１つのレジスタ（４８）と、
   －前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報が記憶可能である少なくとも１つの別のレジスタ（４９）と、
   －前記ケーブル長（Ｌ）と、前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報とに基づいて、前記最初のクロック期間（ＴＨ１）の長さを算出し、開始命令（ＳＴＡＲＴ）の結果として、前記クロックパルス列（ＴＰ）を出力する１つのクロック出力装置（４６）と、をさらに有する請求項１に記載の装置（３０）。
4. 前記クロック発生器（４４）は、
   －定数（Ｋ）が記憶可能である１つのレジスタ（４８）と、
   －前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報が記憶可能である少なくとも１つの別のレジスタ（４９）と、
   －前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報と、乗数としての前記定数（Ｋ）とに基づいて、前記最初のクロック期間（ＴＨ１）の長さを算出し、開始命令（ＳＴＡＲＴ）の結果として、前記クロックパルス列（ＴＰ）を出力する１つのクロック出力装置（４６）と、をさらに有する請求項１に記載の装置（３０）。
5. 前記データ信号（ＤＴ）は、双方向式に構成されていて、出力すべき前記データ信号（ＤＴ）を差動データ信号（Ｄ＋，Ｄ－）に変換するデータ送信モジュール（５２）が設けられていて、前記データコントローラ（４２）は、前記差動データチャネル（６２）のデータ方向をインターフェースプロトコルにしたがって設定するためにデータ方向信号（ＴＲ）を生成する請求項１～４のいずれか１項に記載の装置（３０）。
6. クロック発生器（４４）とデータコントローラ（４２）とを有するインターフェースコントローラ（４０）と、クロック送信モジュール（５０）と、データ受信モジュール（５４）とを備える装置（３０）によって、差動データチャネル（６２）と差動クロックチャネル（６０）とを介して同期式にシリアルデータ伝送するための方法であって、
   －データ伝送周期中に周期期間（Ｔ）を有する周期パルス列（ＴＰ）を含む送信器クロック信号（ＣＬＫ＿Ｓ）が、前記クロック発生器（４４）によって生成され、
   －前記送信器クロック信号（ＣＬＫ＿Ｓ）が、前記クロックチャネル（６０）を介して出力するためにこの送信器クロック信号（ＣＬＫ＿Ｓ）を差動クロック信号（Ｃ＋，Ｃ－）に変換する前記クロック送信モジュール（５０）に供給され、
   －前記差動データチャネル（６２）を介して到達する差動データ信号（Ｄ＋，Ｄ－）が、この差動データ信号（Ｄ＋，Ｄ－）をデータ信号（ＤＴ）に変換し、前記データコントローラ（４２）に供給する前記データ受信モジュール（５４）に供給され、
   －前記送信器クロック信号（ＣＬＫ＿Ｓ）が、前記データ信号（ＤＴ）の入力に同期するために前記データコントローラ（４２）に供給される当該方法において、
   前記差動クロック信号（Ｃ＋，Ｃ－）の発生する最大差動電圧が、前記クロック送信モジュール（５０）の最大差動電圧（ＵＤｍａｘ）よりも小さい、動的な稼働状態にあるデータ伝送周期時に、前記クロックパルス列（ＴＰ）の最初のクロック周期（Ｔ１）の最初のクロック期間（ＴＨ１）の長さを、後続するクロック周期の最初のクロック期間（ＴＨ）よりも長く、且つ前記最大差動電圧（ＵＤｍａｘ）に達するために必要な期間よりも短く設定するように、前記クロック発生器（４４）は適切に構成されていることを特徴とする方法。
7. 前記クロック発生器（４４）は、
   －前記最初のクロック期間（ＴＨ１）の長さが記憶される１つのレジスタ（４８）と、
   －前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報が記憶される少なくとも１つの別のレジスタ（４９）と、
   －開始命令（ＳＴＡＲＴ）の結果として、前記レジスタ（４８，４９）内に記憶された前記情報から、前記クロックパルス列（ＴＰ）を出力する１つのクロック出力装置（４６）と、をさらに有する請求項６に記載の方法。
8. 前記クロック発生器（４４）は、
   －ケーブル長（Ｌ）が記憶される１つのレジスタ（４８）と、
   －前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報が記憶される少なくとも１つの別のレジスタ（４９）と、
   －前記ケーブル長（Ｌ）と、前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報とに基づいて、前記最初のクロック期間（ＴＨ１）の長さを算出し、開始命令（ＳＴＡＲＴ）の結果として、前記クロックパルス列（ＴＰ）を出力する１つのクロック出力装置（４６）と、をさらに有する請求項６に記載の方法。
9. 前記クロック発生器（４４）は、
   －定数（Ｋ）が記憶される１つのレジスタ（４８）と、
   －前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報が記憶される少なくとも１つの別のレジスタ（４９）と、
   －前記クロックパルス列（ＴＰ）の正常なクロックパルスに関する情報と、乗数としての前記定数（Ｋ）とに基づいて、前記最初のクロック期間（ＴＨ１）の長さを算出し、開始命令（ＳＴＡＲＴ）の結果として、前記クロックパルス列（ＴＰ）を出力する１つのクロック出力装置（４６）と、をさらに有する請求項６に記載の方法。
10. 前記データ信号（ＤＴ）は、双方向式に構成されていて、出力すべき前記データ信号（ＤＴ）を差動データ信号（Ｄ＋，Ｄ－）に変換するデータ送信モジュール（５２）が設けられていて、データ方向信号（ＴＲ）が、前記差動データチャネル（６２）のデータ方向をインターフェースプロトコルにしたがって設定するために前記データコントローラ（４２）によって生成される請求項６～９のいずれか１項に記載の方法。
11. 内部インターフェース（２５）を介して装置（３０）のインターフェースコントローラ（４０）に接続されている制御装置（２０）をさらに有する請求項１～５のいずれか１項に記載の装置（３０）を備える後続電子ユニット。

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