JP2022545618A - 超伝導体に結合された半導体ナノワイヤの製造方法 - Google Patents

Abstract

デバイスを製造する方法が提供される。基板の上面には第１堆積材料の第１層を形成される。第１堆積材料の第１層はパターン化され、残りの第１堆積材料のシードパターンを生成する。シードパターンの上に第１堆積材料の第２層を成長させるために、ホモエピタキシーが使用される。

Description

本出願は、ホモエピタキシャル成長を用いたナノスケール構造といったデバイスの製造に関する。例示的なアプリケーションは、量子コンピュータにおける使用のための超伝導体－半導体プラットフォームの製造である。

量子コンピューティングは、量子状態の重ね合わせ（superposition）および絡み合い（entanglement）といった、本質的に量子力学的現象が、従来のコンピュータが可能とするよりもはるかに速い特定の計算を実行するために利用される、コンピューティングのクラスである。「トポロジー的（“topological”）」量子コンピュータにおいては、「非アーベルエニオン（“non-abelian anyon”）」と呼ばれる、所定の物理系で生じる準粒子（quasiparticle）を操作することによって計算が実行される。エニオンは、フェルミオン（fermion）とボソン（boson）の両方と区別する独特の物理的特性をもっている。非アーベルエニオンも、また、アーベルエニオンに関してユニークな特性を有している。これらのユニークな特性は、トポロジー量子コンピューティングの基礎として役立ち、情報は非アーベルエニオンのトポロジー特性、特定的には、それらの時空世界線（space-time worldlines）の編組（braiding）としてエンコーディングされる。これは、量子計算の他のモデルよりも所定の利点を有している。１つの主要な利点は、安定性である。量子編組は、他のタイプの量子コンピュータにおいて誤差を誘発する量子デコヒーレンス（quantum decoherence）を引き起こし得るスケールでの摂動（perturbation）によって影響されないからである。

大まかに言えば、今日まで、２つのタイプの物理システムが非アーベルエニオンの潜在的ホストとして考えられてきた。すなわち、物性物理学における「5/2分数的量子ホール（“5/2fractional quantum Hall”）」システム、および(より最近では)半導体－超伝導体(SE//SU)ナノワイヤである。後者については、超伝導体(superconductor、SU)に結合した半導体(semiconductor、SE)ナノワイヤ(nanowire、NW)中に「マヨラナゼロモード（“Majonara zero mode”）」(MZM)の形態における非アーベルエニオンの実現が、この分野における重要な進歩であった。

SE//SUナノワイヤのコンテキストで遭遇する問題の１つは、いわゆる「ソフトギャップ（“soft gap”）」状態の存在である。ソフトギャップ問題は、公けに利用可能な文献に記載されており、そして、これらのソフトギャップ状態が存在する場合、MZMのデコヒーレンスの原因であると言えば十分である。解析と実験は、ソフトギャップの原因がSE//SU界面の無秩序（disorder）であることを示し、そして、より安定なMZMを提供する目的でSE//SU界面の品質を改善する分野での最近の研究がある。

基板上の半導体の従来の選択的領域成長(selective area growth、SAG)では、アモルファスマスクが、その上で半導体が成長する基板の領域を画定するために使用される。SE素子は、次いで、ヘテロエピタキシャル成長により成長する。本発明者は、InP基板上のInSb SAGといった所定の材料の組み合わせについて、この方法は、アモルファスマスクによって指定された位置において、成功裡に成長した半導体素子の低いイールド（yield）を結果として生じることを確認した。これらの素子の低いイールドは、半導体材料と基板材料が異なるせいであり、そうして、基板上に形成される可能性が低い半導体材料、並びに、高密度の欠陥を含む成長した材料を結果として生じている。

成功裡に成長した素子のイールドを向上させるために、本発明者は、SE素子をヘテロエピタキシャル成長によって成長させる必要なく、SE//SUナノワイヤを製造する方法を考案した。

ここにおいて開示される第１態様に従って、デバイスを製造する方法が提供される。本方法は、基板の上面に第１堆積材料（deposition material）の第１層を形成するステップと、残りの第１堆積材料のシードパターンを生成するために前記第１堆積材料の前記第１層をパターン化するステップと、前記シードパターン上に前記第１堆積材料の第２層を成長させるために、ホモエピタキシー（homoepitaxy）を使用するステップと、を含む。

本発明の第２態様に従って、電気デバイスが提供される。本デバイスは、基板と、基板の上面から外側に突出して、第１堆積材料を含む、シードパターンと、前記シードパターンの上面で成長した前記第１堆積材料の第２層と、を含む。ここで、前記シードパターンは、前記第２層が前記シードパターン上で成長する前に前記基板上に形成され、かつ、前記第２層はホモエピタキシャル成長される。

本開示の理解を助けるため、かつ、実施形態がどのように実施され得るかを示すために、単なる例示として、添付図面が参照される。
図1は、ヘテロエピタキシー（heteroepitaxy）によるSAGの一つの例を示している。 図2は、異なるイールド（yield）を伴う３つの成長した構造を示している。 図3は、ホモエピタキシャル成長により構造を成長させる方法を示している。 図4は、エピタキシャル成長により構造を成長させるために使用されるシードパターンの一つの例を示している。 図5は、SE/SUナノワイヤおよび側面ゲート（side-gate）領域を含む量子回路の概略的な平面図を示している。 図6aは、基板上に形成されるSE//SUナノワイヤの概略図である。 図6bは、基板上に形成されるSE//SUナノワイヤの概略図である。 図6cは、基板上に形成されるSE//SUナノワイヤの概略図である。 図6dは、基板上に形成されるSE//SUナノワイヤの概略図である。

ここにおいて開示される製造技術においては、ホモエピタキシーが、基板上に結晶性半導体のネットワークを成長させるために使用される。

用語は、当技術分野において常に一貫して使用されるわけではないが、本目的のために、「ウェハ（“wafer”）」は、ここではベース層を指すものとして理解され、そして、「基板(“substrate”)」は、ウェハ、および、製造プロセスにおいてその時点までにウェハに追加され得る任意の追加の層を指す。

用語の別の観点で、「上に（“over”）」又はここにおける類似なものは、必ずしも重力について意味するものではなく、むしろ、加工される側、すなわち、堆積（deposition）が現在実行されている側の、ウェハ(または、その少なくとも一部)をカバーするという意味で理解されるべきことに留意すること。マスク（mask）の場合、このことは、ウェハとソースとの間を意味する(必ずしもウェハと物理的に接触していることを要しないが)。「根底にある（“underlying”）」といった用語に対しても、また、相互解釈が与えられるべきである。

図1は、当技術分野で知られている、ヘテロエピタキシーによるウェハ10上の半導体のSAGに係る一つの例を示している。ステップ1は、ブランクウェハ10を示している。ウェハ10は、例えば、結晶ウェハであってよい。

ステップ2では、アモルファス（amorphous）マスキング材料12の層が、基板10の上面に堆積（deposit）される。このアモルファスマスキング材料は、例えば、誘電体材料であってよい。

ステップ3では、アモルファスマスキング材料12の層がパターン化される。層12において生成されるパターンは、SAGにより成長する素子の所望のパターンに対応している。層12は、フォトリソグラフィといったリソグラフィ技術を用いてパターン化されてよく、またはエッチングされてよく、もしくは何らかの他の機械的または化学的技術によってパターン化されてもよい。パターン化プロセスは、所望の成長パターンに対応して、層12内にギャップ14を生成する。

ステップ4において、結晶構造16は、ヘテロエピタキシーSAGにより成長する。結晶構造を形成するために使用される材料は、半導体であり得る。結晶構造16は、アモルファスマスキング材料層12のギャップ14において成長し、その結果、基板10の上面で成長して、ウェハ10と電気的に接触する。

ステップ5では、超電導材料の層が基板の露出した表面上に堆積される。すなわち、アモルファスマスキング材料層12の上面および結晶構造16の露出した表面である。基板の上面を形成する２つの異なる材料上に堆積されると、超伝導材料は異なる分子配列をとる。結晶構造16上に堆積されると、超伝導体は凝固して、結晶性超伝導体（crystalline superconductor）層18を形成する。しかしながら、アモルファスマスキング材料層12上に堆積されると、超伝導体は凝固して、アモルファスまたは多結晶（polycrystalline）超伝導体層20を形成する。結晶性超伝導体層18は、エピタキシャル成長によって形成される。対照的に、非エピタキシャル成長によって、アモルファスまたは多結晶超伝導体層20が形成される。

基板の上面に堆積されたSU層は、高度の結晶性を有することが望ましい。この問題は、本発明の発明者によって特定されている。

本発明者により特定される別の問題は、InAsおよびInSbといった所定の半導体材料について、半導体がウェハ10上に成長するときに生じる歪み誘起転位（strain induced dislocation）が存在することである。これは２つの材料の異なる格子パラメータのせいである。

本発明が克服する第３の問題は、上述したヘテロエピタキシーSAG法を使用する成長構造のイールドが、InSbといった所定の材料について、低いことである。製造方法をスケーラブルにするためには、イールドを向上させる必要がある。

イールドは、図2を参照して説明される、２つの方法のいずれかで定義され得る。

図2は、成長した結晶構造16a、16b、16cによって異なる程度に満たされたギャップ14a、14b、14cに係る３つの例を示している。Aでは、成長した結晶構造16aによってカバーされているギャップ14aの全フットプリントは60%であり、Bでは、ギャップ14bの全フットプリントが結晶構造16aによってカバーされており、そして、Cでは、結晶構造16cによってカバーされているギャップ14cのフットプリントはたった35%である。

ギャップ14の全フットプリントは、ウェハ10と結晶構造16の特性が異なるせいで、成長した結晶構造16によってカバーされないことがある。上述のように、これは、ヘテロエピタキシャル成長の最中に結晶構造16が形成される可能性を結果として低くする。場合によっては、成長した結晶構造16が小さ過ぎて、使用できないことがある。これは、デバイスのイールドに有害な影響を及ぼすことがある。なぜなら、デバイスのイールドは、全体の構造がデバイスに使用される場合には、成長構造のイールドよりも高くないからである。

考慮される１番目のイールドは、全構造イールドである。すなわち、完全な結晶構造16のパーセンテージである。図2の例では、３つの構造16a、16b、16cのうち１つのみが完全である。すなわち、３つの結晶構造16a、16b、16cのうちの１つだけが、それが形成されるギャップ14a、14b、14cのフットプリント全体をカバーしている。従って、図2の全構造イールドは33%である。使用について許容可能であるとみなされる結晶構造16によってカバーされるギャップ14のフットプリントの下限が定義され得る。例えば、ギャップ14の80%をカバーする結晶構造16、そして、それがカバーするように設計された面積の80%が許容されることであり得る。そして、従って、それらが成長するギャップ14のフットプリントの少なくとも80%をカバーする全ての構造16が、全構造イールドに寄与することができる。いくつかの実施形態において、このことは、成長したネットワークに係るある特定の領域がデバイスに使用され、前記領域がSEで満たされる場合にのみ当てはまる。

考慮される２番目のイールドは、所望のカバーされる領域のパーセンテージであり、領域は結晶構造16によって実際にカバーされている。図2の例において、全体のカバーされる面積は65%である。

本発明者は、上記の問題を克服する方法を考案した。

図3は、本発明者によって提案されるデバイスを製造する方法の概略図である。この方法は、真空中で実行され得る。

本方法は、ブランクウェハ10を用いて開始する。図3には示されていないが、ウェハ10の上には、擬似変成（metamorphic）バッファスタックといった複雑な層も存在し得る。そうしたスタック（stack）は、当技術分野で知られており、そして、ウェハ10の材料特性からウェハ10の上で成長する材料の特性まで徐々に異なる材料特性を有する異なる材料の層を含む。これは、結晶特性のより良好なマッチングを可能にする。疑似変成バッファスタックは、厚さが数ミクロンであってよい。比較すると、ウェハ10の厚さは約0.5mmであり得る。ステップ1において、基板の一部として複雑な材料スタックを使用して、基板は、例えば、ウェハ10がその上に疑似変成スタックを有するので、欠陥工学的なパス（defect engineering path）を提供することによって、最終デバイスの品質を改善することができる。

ステップ2では、第１堆積材料22の第１層が、基板の上面の上に形成される。ここで、基板は、疑似変成バッファスタックといった、第１堆積材料22の層の形成前にウェハ10およびその上に存在し得る任意の他の層を指す。第１堆積材料22の第１層は、基板の上面全体にわたり形成される。第１層22は、実質的に均一な厚さを有している。

第１堆積材料は、結晶材料である。それは、結晶構造16を形成するために使用される材料と同じである。従って、半導体であり得る。

第１堆積材料22の第１層は、いくつかの方法で形成され得る。この第１層22を形成するために使用される方法は、基板の特性に依存し得る。例えば、基板が結晶ウェハを含む場合、第１堆積材料層22は、ヘテロエピタキシーにより成長され得る。この成長法は、結晶ウェハで可能である。基板と第１堆積材料の両方が結晶性だからである。

別の実施形態において、基板は、非結晶ウェハを含み得る。ここでは、ヘテロエピタキシーは使用できない。代わりに、第１堆積材料層22が機械的に転写され得る。この方法は、また、結晶ウェハ基板と使用することもできる。

基板上に第１堆積材料22の第１層を形成する他の方法も、また、使用され得る。例えば、第１堆積材料を基板の上面にわたり均一に堆積させるために、ケミカル堆積（chemical deposition）は使用され得る。

第１層22を形成するためにヘテロエピタキシーを使用する場合には、第１層22はが板の上面全体にわたり形成されるので、形成の確率が1になる傾向がある。このことは、従って、構造体の最終的なイールドを増加させる。

ステップ3では、第１堆積材料22の第１層がパターン化される。このことは、基板の上面に残るシードパターン24を結果として生じる。シードパターン24は、基板の上面から外方に突出している。シードパターン24は、結晶構造16が成長する基板の領域を画定する。

図4は、ステップ3以降の基板の一つの例を示している。すなわち、基板は、ウェハ10と、擬似変成スタックといったステップ1の基板の任意の追加層と、シードパターン24と、を含んでいる。図4の実施例は、InSbの厚さ60nmの平面層からエッチングされたInSbネットワークを示している。ここで、InSbは第１堆積材料であり、そして、平面層は第１堆積材料22の第１層である。枝（branch）の幅は72.9nmである。

ステップ4においては、第1堆積材料26の第２層が、シードパターン24上で成長する。これら２つの材料は両方とも結晶性であるので、この実施例では、第１堆積材料26の第２層を成長させるために、同様に、ホモエピタキシーが使用され得る。一緒に、シードパターン24および第２層26は結晶構造16を構成する。いくつかの実施態様において、第２層26は、シードパターン24よりも厚く、そうして、第１層22よりも厚いが、これは、全ての実施態様において必要条件ではないことが理解されるだろう。結晶構造16の全体の厚さは、10ナノメートルのオーダーであり得る。例えば、結晶質構造体16は、10nmの深さを有し得る。結晶構造の幅は、同様のオーダーの大きさであってよい。

シードパターンを形成するために使用される材料およびシードパターン24の上部で成長する材料は、異なる材料であり得ることが理解されるだろう。そうした実施形態において、第２層は、ヘテロエピタキシーにより成長する。これらの２つの材料は、両方とも結晶性SE材料であり得る。

第１堆積材料は、半導体であり得る。第１堆積材料26のシードパターン24および第２層を含む、結晶構造16は、ナノワイヤを形成する。シードパターン24は、従って、結果として得られるデバイス上のナノワイヤの範囲を画定するために使用され得る。長さが10ミクロンのオーダーのナノワイヤを成長させることができる。

ステップ5において、第２堆積材料18の層が、基板の上面にわたり形成される。このステップでは、基板は、ウェハ10と、存在し得る任意のバッファ層と、シードパターン24と、第１堆積材料の第２層26と、を含むことが理解されるだろう。第２堆積材料18のこの層は、エピタキシャル成長により成長され得る。これは、基板の頂部表面があらゆる場所で結晶性であるため、結晶材料上に成長するからである。

第２堆積材料は超伝導材料であり得る。第２堆積材料層18と接触している基板の全ての素子は結晶性なので、第２堆積材料18の層も、また、結晶性である。従って、図1の方法における超電導層の結晶性低下の問題が克服される。

いくつかの従来技術の製造方法では、結晶構造16の成長後にアモルファスマスク層12を除去することができる。すなわち、マスク層12は、図1のステップ4が実行された後であるが、ステップ5の前に除去される。そうした製造方法では、ステップ5で基板の表面上に堆積された超伝導体の層は、どこでも結晶質である。これは、また、堆積された超伝導体層を通してより高い結晶化度を達成するが、マスク層12を除去するための技術は、しばしば、破壊的であり、そして、時間とコストがかかる。そうした方法は、ときどき、例えば、アンダーエッチングを結果として生じさせ、また、結果として得られる成分の品質を低下させる。従って、本発明によって提案される超電導層の結晶性を改善するためのソリューションは、デバイスの品質を損なわないので好ましい。

提案されるソリューションのさらなる利点は、第１堆積材料26の第２層および第２堆積材料18の層の両方が、真空の同一のチャンバまたは接続されたチャンバにおいて堆積され得ることである。従って、装置は、製造の最中に空気に曝されない。従来技術において、空気への曝露は、結晶デバイス16と第２堆積材料の層18との間の界面品質に対して有害である。かくして、製造方法は、これら２つの層の間の界面の劣化を除去し、そして、得られたデバイス品質を改善する。

図3の方法は、結晶構造16のイールドを増加させる。上述のように、これは、基板の上面全体にわたる第１堆積材料の第１層の堆積を通じて達成される。

加えて、成長した結晶構造16自体は、図1の方法で製造されたものよりも高品質であり得る。これは、結晶構造のバルクボリューム（bulk volume）が、ヘテロエピタキシーではなくホモエピタキシーによって成長するためである。すなわち、より少ない欠陥が第１堆積材料22の第２層に存在するので、結晶構造16の品質が改善される。

「ホモエピタキシー（“homoepitaxy”）」という用語は、ホモエピタキシャル成長条件下での材料の成長を指すことに留意すること。同様に、「ヘテロエピタキシー（“hetroepitaxy”）」という用語は、ヘテロエピタキシャル成長条件下での成長を指す。

ヘテロエピタキシャル成長は、ホモエピタキシャル成長よりも大きな欠陥密度を結果として生じる。これらの欠陥は、得られた結晶構造16の品質を低下させる。それらは、また、SAGについてヘテロエピタキシーを使用する場合のイールド低下にも貢献した。従って、ホモエピタキシーにより成長した結晶構造16は、より高いイールドを有し、そして、より少ない歪み誘起転位を含む。

ヘテロエピタキシーとホモエピタキシーとの間で変化し得る成長条件の一つの例は、成長のために必要とされる温度である。ホモエピタキシーは、ヘテロエピタキシーよりも高温で実行される。例えば、ウェハ10がInPであり、かつ、第１堆積材料がInSbである場合、InSbの第１層22は、約400℃で成長させることができ、一方で、第２層26は、約500℃で成長させることができる。400℃は、高品質な平面成長（planar growth）を確保し、一方で、500℃は、シードパターン24の上部層の上だけに選択的な領域成長を可能にする。これは、より高い温度では、最も強い化学結合だけが生き残れるからである。従って、同－同結合（same-on-same bond）(例えばInSb-InSb)が形成される確率は、より弱い同－異結合（same-on-different bond）(例えばInP-InSb)よりも低い。

上述のように、ホモエピタキシーに使用される温度で、基板の上面に第１堆積材料の層を成長させることは不可能である。これが、図1の既知の方法のように、マスクを必要としない理由である。しかしながら、ホモエピタキシー条件下では、第１堆積材料26の第２層を、シードパターン24上に成長させることが容易である。それらが同じ材料だからである。

第１堆積材料は、半導体であってよい。例えば、それはInSbであってよい。他のIII-V族化合物が、第１堆積材料として代替的に使用され得る。

SE//SUナノワイヤまたはナノワイヤネットワークにおいて半導体を形成するために、上述の技術のいずれかが使用され得る上述のように、このSE//SUナノワイヤは、任意の材料で構成される基板10上に形成され得る。SE//SUナノワイヤのバルク半導体は、上述のように、半導体材料内にシードパターン22を形成した後で、ホモエピタキシーによって成長させることができる。SE//SUナノワイヤの超伝導体は、図3のステップ5に示すように、成長の後で半導体上に堆積されてよい。

図6aは、一つの例示的なデバイス(または、その一部)を示している。デバイスは、ウェハ2およびウェハ2の上に形成された多層（multiple layer）を含む、基板13を含んでいる。多層は、半導体4の構造部分を含む、少なくとも第１層を含んでいる。この半導体4は、結晶構造16であってよい。例えば、ウェハ2と半導体4との間に、半導体層といった、１つ以上の介在層（intervening layer）が存在し得る。

半導体4の部分は、任意の適切な既知の堆積技術によって、ウェハ2の上に形成される。図示されていないが、半導体部分4の一部または全部のそれぞれの上に、少なくとも部分的に、成長した強磁性絶縁体のコーティングが存在し得る。この層は、エピタクシーによって成長させることができる。

任意的に、１つ以上のさらなる層が半導体4の上に形成されてよい。図6bは、酸化物層8が各半導体構造4(または、少なくとも一部の半導体構造)の一部または全部にわたり形成される一つの例を示している。酸化物層は、空気中の0₂またはH₂0に対して半導体構造4を保護するために使用することができる。それらは、TEM(透過型電子顕微鏡)でのサンプル、または、PNR(偏光中性子反射率)での反射層の保護のために使用され得る。酸化物層8は、例えば、酸化ケイ素（silicon oxide）、SiOxであってよく、または、より一般的には、その代わりに任意の誘電体または他の絶縁材料が使用され得る。しかしながら、酸化物層8は任意であり、そして、他の場合に、この保護は必要とされず、もしくは、基板またはICパッケージの他の上層(図示ない)によって提供され得ることに留意すること。場合によって、酸化物層8は、実験段階の最中のサンプル内にのみ、または、製造の中間段階として使用され得るが、最終製品の中には残留しない。

図6cは、各半導体4(または、少なくとも半導体4の一部)の一部または全部の上に超伝導体材料6のコーティングが形成されている一つの例を示している。この超伝導体6は、結晶性超伝導体18であってよい。実施形態において、半導体構造4の少なくとも一部は、それぞれ、半導体材料4の長さまたはライン（line）を含む。この場合、図6cは、ラインに垂直な平面における断面を表している。次いで、超伝導体6が、そうした半導体構造4それぞれの上に形成され、ラインの長さの一部または全部に沿って、ラインの周囲の一部または全部をカバーしている。そうした各半導体構造4及びそれぞれの超電導体コーティング6は、従って、それぞれの半導体超電導体ナノワイヤを形成する。そうしたナノワイヤのネットワークは、ウェハ2上に形成されてよく、そして、１つ以上のトポロジー量子ビット（topological qubits）を含むトポロジー量子計算デバイスを形成するように構成され得る。動作において、マヨラナゼロモード(MZM)、および、従って、トポロジーレジーム（regime）は、磁場および超伝導体6が超伝導挙動を示す温度への冷却によって、ナノワイヤのいくつか又は全ての一部に誘導され得る。実施形態において、MZMおよびトポロジーレジームの誘起は、さらに、電磁ポテンシャルを伴うゲート（gating）を含んでよい。量子ビットを形成するための構造、および、半導体－超伝導体ナノワイヤにおけるMZMおよびトポロジーレジームの誘起は、それ自体、当該技術分野において既知である。

図6dは、超伝導体層6と酸化物層8の両方を伴う一つの例を示している。超伝導体6は、その長さの一部または全部に沿って、半導体4の周辺の一部または全部の周囲に、ナノワイヤの半導体4の上または上に形成されてよい。酸化物8は、その長さの一部または全部に沿って、ナノワイヤの周辺の一部または全部の周囲に、超伝導体6の一部または全部の上または上に形成されてよい。

さらなる例においては、半導体4上に形成される他の代替的または追加的な層が存在し得る。半導体4間、及び／又は、半導体4と１つ以上の他の構成要素との間の導電性ビア、といったものである。別の例として、プラスチックまたはワックスの上部保護層が、構造全体の上に形成され得る。

図6a－図6dは概略的なものであり、そこで示されている形状および寸法は限定的であるものと意図されていない留意すること。

図5は、量子回路400を形成するT字型（T-shaped）SE//SUナノワイヤ構造406および追加素子の概略的な上面図を示している。SE//SUナノワイヤ406は、少なくとも部分的に、超伝導体を用いてコーティングされた長さの半導体から形成されている。図3に示されるように、開示される方法は、SE//SUナノワイヤ構造406を形成するために使用され得る。

量子回路400の接点402がSE/SUナノワイヤに追加されており、その間の電気的接続を可能にする。ゲート材料（gating material）から形成された側面ゲート404が示されている。これらの側面ゲートは、SE//SUナノワイヤを操作するために設計されており、－例えば、トポロジー量子計算のコンテキストにおいて－量子計算を実行するために、SE//SUナノワイヤによってホストされるマヨラナゼロモードを操作するためである。

側面ゲート404および接点402は、多くの既知の技術を介して形成され得る。例えば、ステンシルマスクが使用されてよい。これは、基板とソースとの間に配置された穴を含む物（object）であり、そして、ホールによって画定された領域に材料が堆積されるように、ソース材料によってカバーされない基板の領域をマスクする。

代替的に、フォトレジストマスクを使用するリソグラフィが使用されよい。パターン化されたフォトレジスト、すなわちフォトマスクが基板上に堆積され、そして、次いで、フォトレジストを通して光(UV)を照射することによってパターンが形成される。照射された領域は、それらの化学組成を変化させることによって反応する。開口部は、次いで、化学的にレジストを展開した後で、洗い流される。これらの開口部は、それを通して根底にある材料をエッチングするか、または、後続の材料を堆積するために使用することができる。従って、フォトレジストは一種のマスクとして作用する。その後、フォトレジストは、溶剤を使用して除去される。

他の可能なマスキング技術は、シャドウマスクまたはシャドウ構造の使用である。これらは、基板上に配置され、かつ、方向性堆積ビーム（directional deposition beam）のパス（path）をブロックするために使用される構造である。構造は、基板上に転写されてよく、または、基板上で成長され得る。構造は、ソース材料の堆積後に基板上に残されてよく、または、除去されてもよい。

量子回路400の素子を形成するための材料は、形成される素子に依存する。例えば、側面ゲート404が形成されているとき、使用される材料は金属であり得る。接点402が形成されているとき、使用される材料は、金属または超伝導体であり得る。

図5は、上述の技術を介して形成された１つ以上の素子を有する量子回路400の一つの例示的な平面図を示している。この例は、限定的な事案ではなく、そして、量子回路の他のレイアウトが、上記の方法によって形成され得る。当業者は、MZMを製造するための別の方法を知るであろうことが理解されよう。

上記の実施形態は、単なる例示として説明されてきたことが理解されるだろう。

より一般的に、ここにおいて開示される一つの態様に従って、デバイスを製造する方法が提供される。本方法は、基板の上面に、第１堆積材料の第１層を形成するステップと、前記第１堆積材料の前記第１層をパターン化するステップであり、残りの第１堆積材料のシードパターンを生成するステップと、ホモエピタキシーを使用するステップであり、前記シードパターンの上に前記第１堆積材料の第２層を成長させるステップと、を含む。

いくつかの実施形態において、前記第１堆積材料の前記第１層は、前記基板の上面全体にわたり形成され、かつ、実質的に均一な厚さを有し得る。

いくつかの実施形態において、前記第１堆積材料の前記第２層は、前記第１堆積材料の前記第１層よりも厚くてよい。

いくつかの実施形態において、前記第１堆積材料は、結晶材料であり得る。

いくつかの実施形態において、前記方法は、前記第１堆積材料の前記第２層が成長した後で、前記基板の上面および前記第１堆積材料の前記第２層の上に第２堆積材料の層を形成するステップ、を含み得る。

いくつかの実施形態において、前記第２堆積材料の層は、エピタキシャル成長によって成長され得る。

いくつかの実施形態において、前記第２堆積材料は、超電導材料であり得る。

いくつかの実施形態において、少なくとも前記基板の上面は、前記第１堆積材料とは異なる材料を含み、かつ、前記第１堆積材料の前記第１層は、ヘテロエピタキシャル成長によって形成され得る。少なくとも前記基板の上部層は、結晶性材料を含み得る。

ホモエピタキシャル成長のための温度は、前記ヘテロエピタキシャル成長のための温度より少なくとも１０°Ｃ高くてよい。

いくつかの実施形態において、前記第１堆積材料の前記第１層は、機械的転写によって形成され得る。

いくつかの実施形態において、前記基板は、結晶ウェハを含み得る。

いくつかの実施形態において、前記基板は、擬似変成バッファスタックを備え、前記基板の上面は、前記スタックの上面であり得る。

いくつかの実施形態において、前記第１堆積材料は、半導体であり、かつ、前記第１堆積材料のシードパターンおよび第２層は、ナノワイヤまたはナノワイヤネットワークを形成し得る。

いくつかの実施形態において、前記方法のステップは、真空中で実行され得る。

本発明の第２の態様に従って、電気デバイスが提供される。本電気デバイスは、基板と、第１堆積材料を含むシードパターンであり、前記基板の上面から外側に突出している、シードパターンと、前記シードパターンの上で成長した前記第１堆積材料の第２層と、を含む。ここで、前記シードパターンは、前記第２層が前記シードパターンの上で成長する前に、前記基板の上に形成されており、かつ、前記第２層は、ホモエピタキシーによって成長する。

前記第１堆積材料は、半導体であり、かつ、前記第１堆積材料のシードパターンおよび第２層は、ナノワイヤまたはナノワイヤネットワークを形成し得る。

開示された技術の他の変形および応用は、一旦ここにおいて開示が与えられると当業者にとって明らかになり得る。本開示の範囲は、上述の実施形態によって限定されるものではなく、添付の請求項によってのみ限定される。

Claims (15)

1. デバイスを製造する方法であって、
   基板の上面に、第１堆積材料の第１層を形成するステップと、
   前記第１堆積材料の前記第１層をパターン化するステップであり、残りの第１堆積材料のシードパターンを生成する、ステップと、
   ホモエピタキシーを使用するステップであり、前記シードパターンの上に前記第１堆積材料の第２層を成長させる、ステップと、
   を含む、方法。
2. 前記第１堆積材料の前記第１層は、前記基板の上面全体にわたり形成されており、かつ、実質的に均一な厚さを有する、
   請求項１記載の方法。
3. 前記第１堆積材料は、結晶材料である、
   請求項１または２に記載の方法。
4. 前記方法は、
   前記第１堆積材料の前記第２層が成長した後で、前記基板の上面および前記第１堆積材料の前記第２層の上に第２堆積材料の層を形成するステップ、
   を含む、請求項１乃至３いずれか一項に記載の方法。
5. 前記第２堆積材料の層は、エピタキシャル成長によって成長する、
   請求項４に記載の方法。
6. 前記第２堆積材料は、超電導材料である、
   請求項４または５に記載の方法。
7. 少なくとも前記基板の上面は、前記第１堆積材料とは異なる材料を含み、かつ、
   前記第１堆積材料の前記第１層は、ヘテロエピタキシャル成長によって形成される、
   請求項１乃至６いずれか一項に記載の方法。
8. 少なくとも前記基板の上部層は、結晶性材料を含む、
   請求項７に記載の方法。
9. ホモエピタキシャル成長のための温度は、前記ヘテロエピタキシャル成長のための温度より少なくとも１０°Ｃ高い、
   請求項７または８に記載の方法。
10. 前記第１堆積材料の前記第１層は、機械的転写によって形成される、
    請求項１乃至６いずれか一項に記載の方法。
11. 前記基板は、結晶ウェハを含む、
    請求項１乃至１０いずれか一項に記載の方法。
12. 前記基板は、擬似変成バッファスタックを備え、
    前記基板の上面は、前記スタックの上面である、
    請求項１乃至１１いずれか一項に記載の方法。
13. 前記第１堆積材料は、半導体であり、かつ、
    前記第１堆積材料のシードパターンおよび第２層は、ナノワイヤまたはナノワイヤネットワークを形成する、
    請求項１乃至１２いずれか一項に記載の方法。
14. 電気デバイスであって、
    基板と、
    第１堆積材料を含むシードパターンであり、前記基板の上面から外側に突出している、シードパターンと、
    前記シードパターンの上で成長した前記第１堆積材料の第２層と、
    を含み、
    前記シードパターンは、前記第２層が前記シードパターンの上で成長する前に、前記基板の上に形成されており、かつ、
    前記第２層は、ホモエピタキシーによって成長する、
    電気デバイス。
15. 前記第１堆積材料は、半導体であり、かつ、
    前記第１堆積材料のシードパターンおよび第２層は、ナノワイヤまたはナノワイヤネットワークを形成する、
    請求項１４に記載の電気デバイス。
    
    

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