KR102623309B1 - 초전도체에 커플링된 반도체 나노와이어에 대한 제조 방법 - Google Patents
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Abstract
디바이스를 제조하기 위한 방법이 제공된다. 기판(10)의 상면 상에, 제 1 퇴적 재료의 제 1 층(22)이 형성된다. 제 1 퇴적 재료의 제 1 층이 패터닝되어 잔여 제 1 퇴적 재료의 시드 패턴(24)을 생성한다. 호모에피택시는 시드 패턴 상에 제 1 퇴적 재료의 제 2 층(26)을 성장시키는 데 사용된다.
Description
본 출원은 호모에피택셜 성장에 의한 나노 스케일 구조체와 같은 디바이스의 제조에 관한 것이다. 예를 들어, 본 출원은 양자 컴퓨터에 사용하기 위한 초전도체-반도체 플랫폼을 제조하는 것이다.
양자 컴퓨팅은, 양자 상태 중첩 및 얽힘(quantum state superposition and entanglement)과 같이, 본질적으로 양자 기계적 현상들이, 임의의 종래의 컴퓨터가 지금까지 가능했던 것보다 훨씬 더 빠르게 특정 컴퓨테이션을 수행하도록 활용되는 컴퓨팅의 한 부류(class)이다. "토폴로지" 양자 컴퓨터에서, 계산은 특정한 물리 시스템에서 발생하는 준입자(quasiparticle) - 이른바 "비-아벨 애니온(non-abelian anyons)"을 조작함으로써 수행된다. 애니온은 페르미온(fermions) 및 보손(bosons)의 양쪽 모두와 구별되는 고유한 물리적 특성을 갖는다. 비-아벨 애니온은 또한 아벨 애니온에 대해 독특한 속성을 갖는다. 정보가 비-아벨 애니온들의 토폴로지 속성; 특히, 그들의 시공간 세계선(space-time worldline)의 브레이딩(braiding)으로 인코딩되는 토폴로지 양자 컴퓨팅의 기초로 되는 것은 이러한 고유한 속성이다. 이는 다른 모델의 양자 컴퓨테이션에 비해 특정한 이익을 갖는다. 하나의 핵심적인 이익은 안정성이고, 이는 양자 브레이딩이 다른 유형의 양자 컴퓨터에서 오류를 유도하는 양자 결잃음(quantum decoherence)을 유발할 수 있는 규모의 섭동(perturbation)에 영향을 받지 않기 때문이다.
대체로, 현재까지, 비-아벨 애니온의 잠재적 호스트로서 2개 유형의 물리 시스템, 즉, 응집 물질 물리학(condensed matter physics)에서의 "5/2 프랙셔널 양자 홀(5/2 fractional quantum Hall)" 시스템 및 (보다 최근에는) 반도체-초전도체(SE/SU: semiconductor-superconductor) 나노와이어가 고려되었다. 후자에 관하여, 이 분야에서의 핵심적인 진보는, 비-아벨 애니온이 마요라나 제로 모드(MZM; "Majorana zero mode")의 형태로 초전도체(SU)에 커플링된 반도체(SE) 나노와이어(NW: nanowire)에 형성될 수 있다는 인식이었다.
SE//SU 나노와이어의 맥락에서 직면한 이슈 중 하나는, 소위 "소프트 갭(soft gap)" 상태의 존재이다. 소프트 갭 이슈는 공개적으로 이용 가능한 문헌으로 문서화되어 있으며, 이들 소프트 갭 상태는, 존재 시에, MZM의 결잃음의 원인이라 하기에 충분하다. 분석 및 실험은 소프트 갭의 원인이 SE//SU 계면에서의 무질서(disorder)임을 나타내며, 최근에는, 보다 안정적인 MZM을 제공할 목적으로 SE//SU 계면의 품질을 개선하는 것에 관한 당해 분야의 연구가 진행되고 있다.
기판 상의 반도체의 통상적인 SAG(Selective Area Growth)에서, 반도체가 성장될 기판의 영역을 정의하기 위해 비정질 마스크가 사용된다. 그런 다음, SE 소자는 헤테로에피택셜 성장을 통해 성장된다. 본 발명의 발명자들은, InP 기판 상의 InSb SAG와 같은 특정 재료 조합에 대해, 이 방법이 비정질 마스크에 의해 지정된 위치에서 성공적으로 성장된 반도체 소자의 낮은 수율을 초래한다는 것을 확인했다. 이들 소자의 수율이 낮은 것은, 반도체 재료와 기판 재료가 서로 달라서, 반도체 재료가 기판 상에 형성될 확률이 낮은 것은 물론, 성장 재료의 결함 밀도가 높기 때문이다.
성장된 소자의 수율을 성공적으로 증가시키기 위해, 본 발명자들은 SE 소자가 헤테로에피택셜 성장을 통해 성장될 필요없이 SE//SU 나노와이어를 제조하는 방법을 고안했다.
본 명세서에 개시된 일 양태에 따르면, 디바이스를 제조하기 위한 방법이 제공되고, 이 방법은: 기판의 상면 상에, 제 1 퇴적 재료의 제 1 층을 형성하는 단계; 제 1 퇴적 재료의 제 1 층을 패터닝하여 잔여 제 1 퇴적 재료의 시드 패턴을 생성하는 단계; 및 시드 패턴 상에 제 1 퇴적 재료의 제 2 층을 성장시키기 위해 호모에피택시를 사용하는 단계를 포함한다.
본 발명의 제 2 양태에 따르면, 기판; 제 1 퇴적 재료를 포함하는, 기판의 상면으로부터 외측으로 돌출되는 시드 패턴; 및 시드 패턴의 상부 상에 성장된 제 1 퇴적 재료의 제 2 층을 포함하고, 여기서, 시드 패턴은, 시드 패턴 상에 제 2 층이 성장되기 전에, 기판 상에 형성되고; 제 2 층은 호모에피택시를 통해 성장되는 전자 디바이스가 제공된다.
본 개시 내용의 이해를 돕고, 실시예가 어떻게 실행될 수 있는지 보여주기 위해, 단지 예로서, 다음의 첨부 도면을 참조한다:
도 1은 헤테로에피택시를 통한 SAG의 예를 도시한다.
도 2는 수율이 다른 3개의 성장 구조체를 나타낸다.
도 3은 호모에피택셜 성장을 통해 구조체를 성장시키는 방법을 도시한다.
도 4는 에피택셜 성장을 통해 구조체를 성장시키는 데 사용되는 시드 패턴의 예를 도시한다.
도 5는 SE/SU 나노와이어와 사이드 게이트 영역을 포함하는 양자 회로의 개략적인 상면도를 도시한다.
도 6a 내지 도 6d는 기판 상에 형성된 SE//SU 나노와이어의 개략도이다.
도 1은 헤테로에피택시를 통한 SAG의 예를 도시한다.
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도 4는 에피택셜 성장을 통해 구조체를 성장시키는 데 사용되는 시드 패턴의 예를 도시한다.
도 5는 SE/SU 나노와이어와 사이드 게이트 영역을 포함하는 양자 회로의 개략적인 상면도를 도시한다.
도 6a 내지 도 6d는 기판 상에 형성된 SE//SU 나노와이어의 개략도이다.
본 명세서에 개시된 제조 기술에서, 호모에피택시는 기판 상에 결정질 반도체(crystalline semiconductors)의 네트워크를 성장시키기 위해 사용된다.
용어가 해당 기술 분야에서 항상 일관되게 사용되는 것은 아니지만, 본 목적을 위해, "웨이퍼"는 본원에서 베이스 층을 지칭하는 것으로 간주될 것이고, "기판"은 웨이퍼, 및 제조 공정에서 해당 지점까지 해당 웨이퍼에 추가었을 수 있는 임의의 추가층을 지칭할 것이다.
용어의 다른 관점에서, "위(over)" 또는 이와 유사한 것은 반드시 중력과 관련하여 의미하는 것이 아니라, 작업되는 측면(즉, 퇴적이 현재 수행되고 있는 측면) 상에서 웨이퍼(또는 웨이퍼의 적어도 일부)를 덮는다는 의미로 이해되어야 한다는 점에 유의한다. 마스크의 경우, 이것은 웨이퍼와 소스 사이를 의미한다(반드시 웨이퍼와 물리적으로 접촉할 필요는 없음). "하부(underlying)"와 같은 용어에 대해서도 상호 해석이 이루어져야 한다.
도 1은 당업계에 공지된 헤테로에피택시를 통한 웨이퍼(10) 상의 반도체의 SAG의 예를 도시한다. 단계 1은 블랭크 웨이퍼(10)를 도시한다. 웨이퍼(10)는, 예를 들어, 결정질 웨이퍼일 수 있다.
단계 2에서, 비정질 마스킹 재료의 층(12)이 기판(10)의 상면 상에 퇴적된다. 이 비정질 마스킹 재료는, 예를 들어, 유전 재료일 수 있다.
단계 3에서, 비정질 마스킹 재료의 층(12)이 패터닝된다. 이 층(12)에서 생성된 패턴은 SAG를 통해 성장될 소자의 원하는 패턴에 대응한다. 이 층(12)은 포토리소그래피와 같은 리소그래피 기술을 사용하여 패터닝될 수 있거나, 에칭될 수 있거나, 또는 일부 다른 기계적 또는 화학적 기술에 의해 패터닝될 수 있다. 패터닝 프로세스는 해당 층(12)에 갭(14)을 생성하고, 이는 원하는 성장 패턴에 대응한다.
단계 4에서, 결정질 구조체(16)는 헤테로에피택시 SAG를 통해 성장된다. 결정질 구조체를 형성하는 데 사용되는 재료는 반도체일 수 있다. 결정질 구조체(16)는 비정질 마스킹 재료층(12)의 갭(14) 내에서 성장되어, 기판(10)의 상면 상에 성장되고 웨이퍼(10)와 전기적으로 접촉된다.
단계 5에서, 초전도 재료의 층이 기판의 노출 표면 상에 퇴적된다. 즉, 비정질 마스킹 재료층(12)의 상면 및 결정질 구조체(16)의 노출 표면. 기판의 상면을 형성하는 2개의 다른 재료 상에 퇴적될 때, 초전도 재료는 다른 분자 배열을 취한다. 결정질 구조체(16) 상에 퇴적될 때, 초전도체는 결정질 초전도체층(18)을 형성하도록 응고된다. 그러나, 비정질 마스킹 재료층(12) 상에 퇴적될 때, 초전도체는 응고되어 비정질 또는 다결정 초전도체층(20)을 형성한다. 결정질 초전도체층(18)은 에피택셜 성장을 통해 형성된다. 이에 반해, 비정질 또는 다결정 초전도체층(20)은 비에피택셜 성장을 통해 형성된다.
기판의 상면에 퇴적된 SU 층은 결정화도(crystallinity)가 높은 것이 바람직하다. 이 문제는 본 발명의 발명자들에 의해 확인되었다.
본 발명자들에 의해 확인된 다른 문제는, InAs 및 InSb와 같은 특정 반도체 재료에 대해, 반도체가 웨이퍼(10) 상에서 성장될 때, 변형으로 인한 전위(dislocation)가 발생한다는 것이다. 이는 두 재료의 격자 파라미터가 다르기 때문이다.
본 발명이 극복하는 세 번째 문제는, InSb와 같은 특정 재료에 대해, 상술한 헤테로에피택시 SAG 방법을 사용하여 성장 구조체의 수율이 낮다는 것이다. 제조 방법을 확장 가능하게 하려면 수율을 향상시켜야 한다.
수율은 두 가지 방법 중 하나로 정의될 수 있으며, 이에 대해서는 도 2를 참조하여 설명한다.
도 2는 성장된 결정질 구조체(16a, 16b, 16c)에 의해 각기 다른 범위로 채워진 갭(14a, 14b, 14c)의 3가지 예를 도시한다. A에서, 성장된 결정질 구조체(16a)에 의해 덮인 갭(14a)의 총 풋프린트는 60%이고; B에서, 갭(14b)의 전체 풋프린트는 결정질 구조체(16a)에 의해 덮였으며; C에서, 갭(14c)의 풋프린트의 35%만이 결정질 구조체(16c)에 의해 덮였다.
갭(14)의 전체 풋프린트는, 웨이퍼(10) 및 결정질 구조체(16)의 상이한 특성으로 인해, 성장된 결정질 구조체(16)에 의해 덮이지 않을 수 있다. 위에서 설명된 바와 같이, 이것은, 헤테로에피택셜 성장 동안, 결정질 구조체(16)의 형성 확률이 낮다. 일부 경우에, 성장된 결정질 구조체(16)는 사용하기에 너무 작을 수 있다. 이것은, 전체 구조체가 디바이스에 사용되는 경우, 작동 디바이스의 수율이 성장 구조체의 수율보다 높지 않기 때문에 디바이스의 수율에 나쁜 영향을 미칠 수 있다.
고려되는 제 1 수율은 전체 구조체 수율이다. 즉, 완전한 결정질 구조체(16)의 백분율이다. 도 2의 예에서, 3개의 구조체(16a, 16b, 16c) 중 하나만이 완전하다. 즉, 3개의 결정질 구조체(16a, 16b, 16c) 중 하나만이, 형성되는 갭(14a, 14b, 14c)의 전체 풋프린트를 덮는다. 따라서, 도 2의 전체 구조체 수율은 33%이다. 사용이 허용되는 것으로 간주되는 결정질 구조체(16)에 의해 덮인 갭(14)의 풋프린트에 대한 하한이 정의될 수 있다. 예를 들어, 갭(14)의 80%를 덮는 결정질 구조체(16)가, 설계된 면적의 80%를 덮도록, 허용될 수 있고, 그에 따라, 그들이 성장하는 갭(14)의 풋프린트의 적어도 80%를 덮는 모든 구조체(16)가 전체 구조체 수율에 기여할 수 있다. 일부 실시예에서, 이것은 성장된 네트워크의 임의의 특정 영역이 디바이스에 사용되는 경우에만 해당되며, 해당 영역은 SE로 채워진다.
고려되는 제 2 수율은 덮인 면적 수율이다. 이것은 결정질 구조체(16)에 의해 실제로 덮인 원하는 커버 영역의 백분율이다. 도 2의 예에서, 전체 커버 면적은 65%이다.
본 발명자들은 상기에 제시된 문제점을 극복하기 위한 방법을 고안하였다.
도 3은 본 발명자들이 제안한 디바이스를 제조하기 위한 방법의 개략도를 도시한다. 이 방법은 진공에서 수행될 수 있다.
방법은 블랭크 웨이퍼(10)로 시작한다. 도 3에 도시되지는 않았지만, 이는 웨이퍼(10) 상부에 의사 변성 버퍼 스택(pseudo metamorphic buffer stack)과 같은 복합층일 수도 있다. 이러한 스택은 당업계에 공지되어 있고, 웨이퍼(10)의 특성과 웨이퍼(10)의 상부에서 성장될 재료의 특성까지 점진적으로 다른 재료 특성을 포함하는 상이한 재료층을 포함한다. 이것은 결정 특성의 더 나은 매칭을 가능하게 한다. 의사 변성 버퍼 스택은 두께가 몇 마이크론일 수 있다. 이에 비해 웨이퍼(10)의 두께는 약 0.5mm일 수 있다. 예를 들어, 의사 변성 스택이 위에 있는 웨이퍼(10)와 같이 기판이 구성되도록 단계 1에서 복합 재료 스택을 기판의 일부로 사용하면, 결함 엔지니어링 경로를 제공하여 최종 디바이스의 품질을 향상시킬 수 있다.
단계 2에서, 제 1 퇴적 재료의 제 1 층(22)이 기판의 상면 위에 형성된다. 여기서, 기판은 웨이퍼(10), 및 의사 변성 버퍼 스택과 같은 제 1 퇴적 재료의 층(22)의 형성 이전에 그 위에 있을 수 있는 임의의 다른 층을 지칭한다. 제 1 퇴적 재료의 제 1 층(22)은 기판의 전체 상면 위에 형성된다. 제 1 층(22)은 실질적으로 균일한 두께를 갖는다.
제 1 퇴적 재료는 결정질 재료이다. 이는 결정질 구조체(16)를 형성하는 데 사용되는 재료와 동일하다. 따라서, 이것은 반도체일 수 있다.
제 1 퇴적 재료의 제 1 층(22)은 다양한 방식으로 형성될 수 있다. 이 제 1 층(22)을 형성하기 위해 사용되는 방법은 기판의 특성에 따라 다를 수 있다. 예를 들어, 기판이 결정질 웨이퍼를 포함하는 경우, 제 1 퇴적 재료층(22)은 헤테로에피택시를 통해 성장될 수 있다. 이 성장 방법은 기판과 제 1 퇴적 재료의 양쪽 모두가 결정질이기 때문에 결정질 웨이퍼를 사용할 수 있다.
다른 실시예에서, 기판은 비결정질 웨이퍼를 포함할 수 있다. 여기서, 헤테로에피택시는 사용될 수 없다. 그 대신, 제 1 퇴적 재료층(22)은 기계적으로 전사(transfer)될 수 있다. 이 방법은 결정질 웨이퍼 기판에도 사용될 수 있다.
기판 상에 제 1 퇴적 재료의 제 1 층(22)을 형성하는 다른 방법이 사용될 수도 있다. 예를 들어, 화학적 퇴적은 제 1 퇴적 재료를 기판의 상면 위에 균일하게 퇴적하기 위해 사용될 수 있다.
헤테로에피택시를 사용하여 제 1 층(22)을 형성하는 경우, 제 1 층(22)이 기판의 전체 상면에 걸쳐 형성되기 때문에, 형성 확률은 1로 되는 경향이 있다. 따라서, 이것은 구조체의 최종 수율을 증가시킨다.
단계 3에서, 제 1 퇴적 재료의 제 1 층(22)이 패터닝된다. 이는 기판의 상면 상에 잔류하는 시드 패턴(24)을 생성한다. 시드 패턴(24)은 기판의 상면으로부터 외측으로 돌출된다. 시드 패턴(24)은 결정질 구조체(16)가 성장될 기판의 영역을 정의한다.
도 4는 단계 3 이후의 기판의 예를 도시한다. 즉, 기판은 웨이퍼(10), 의사 변성 스택과 같은 단계 1의 기판의 임의의 추가층, 및 시드 패턴(24)을 포함한다. 도 4의 예는 60nm 두께의 InSb 평면층으로부터 에칭된 InSb 네트워크를 도시하고, 여기서, InSb는 제 1 퇴적 재료이고 평면층은 제 1 퇴적 재료의 제 1 층(22)이다. 브랜치의 폭은 72.9nm이다.
단계 4에서, 제 1 퇴적 재료의 제 2 층(26)은 시드 패턴(24) 상에 성장된다. 이들 2개의 재료는 양쪽 모두 결정질이고, 이 예에서는, 동일하기 때문에, 호모에피택시는 제 1 퇴적 재료의 제 2 층(26)을 성장시키는 데 사용될 수 있다. 시드 패턴(24) 및 제 2 층(26)은 함께 결정질 구조체(16)를 구성한다. 일부 실시예에서, 제 2 층(26)은 시드 패턴(24)보다 더 두껍고, 따라서 제 1 층(22)보다 더 두껍지만, 이것이 모든 실시예에서의 요건은 아니라는 것이 이해될 것이다. 결정질 구조체(16)의 총 두께는 10 나노미터 정도일 수 있다. 예를 들어, 결정질 구조체(16)는 100nm의 깊이를 가질 수 있다. 결정질 구조체의 폭은 비슷한 정도의 크기일 수 있다.
시드 패턴을 형성하는 데 사용되는 재료와 시드 패턴(24)의 상부에서 성장되는 재료는 서로 다른 재료일 수 있음을 이해할 것이다. 이러한 실시예에서, 제 2 층은 헤테로에피택시를 통해 성장될 것이다. 이들 두 재료는 모두 결정질 SE 재료일 수 있다.
제 1 퇴적 재료는 반도체일 수 있다. 시드 패턴(24)과 제 1 퇴적 재료의 제 2 층(26)을 포함하는 결정질 구조체(16)는 나노와이어를 형성한다. 따라서, 시드 패턴(24)은 최종 디바이스에서 나노와이어의 범위를 정의하는 데 사용될 수 있다. 나노와이어는 10 마이크론 정도의 길이로 성장될 수 있다.
단계 5에서, 제 2 퇴적 재료의 층(18)이 기판의 상면 위에 형성된다. 이 단계에서, 기판은 웨이퍼(10), 존재할 수 있는 임의의 버퍼층, 시드 패턴(24) 및 제 1 퇴적 재료의 제 2 층(26)을 포함한다는 것이 이해될 것이다. 이 제 2 퇴적 재료층(18)은 에피택셜 성장을 통해 성장될 수 있다. 이것은, 기판의 상면이 모든 곳에서 결정질이어서 그 결정질 재료 상에서 성장되기 때문이다.
제 2 퇴적 재료는 초전도체 재료일 수 있다. 제 2 퇴적 재료층(18)과 접촉하는 기판의 모든 소자가 결정질이기 때문에, 제 2 퇴적 재료의 층(18)도 결정질이다. 따라서, 도 1의 방법에서 초전도층의 결정화도(crystallinity)가 감소되는 문제가 극복된다.
일부 종래 기술의 제조 방법에서, 비정질 마스크층(12)은 결정질 구조체(16)의 성장 후에 제거될 수 있다. 즉, 마스크층(12)은 도 1의 단계 4가 수행되고 나서 단계 5 이전에 제거된다. 이러한 제조 방법에서, 단계 5에서의 기판 표면에 퇴적된 초전도체의 층은 모든 곳에서 결정질일 것이다. 이것은 또한 퇴적된 초전도체층을 통해 더 높은 결정화도를 달성하지만, 마스크층(12)을 제거하기 위한 기술은 종종 파괴적이고 시간 집약적 및 비용 집약적이다. 예를 들어, 이러한 방법은 때때로 언더에칭(under-etching)을 일으키거나 최종 구성요소의 품질을 저하시킨다. 따라서, 초전도층의 결정화도를 개선하기 위해, 본 발명에서 제안하는 해결책은 디바이스의 품질을 손상시키지 않기 때문에 바람직하다.
제안된 해결책의 추가적인 이점은 제 1 퇴적 재료의 제 2 층(26) 및 제 2 퇴적 재료의 층(18)의 양쪽 모두가 동일한 챔버 또는 연결된 진공 챔버에서 퇴적될 수 있다는 점이다. 따라서, 디바이스는 제조 중에 공기에 노출되지 않는다. 종래 기술에서, 공기에 대한 노출은 결정질 디바이스(16)와 제 2 퇴적 재료의 층(18) 사이의 계면 품질에 해롭다. 이와 같이, 제조 방법은 이들 두 층 사이의 계면 열화를 제거하고, 최종 디바이스 품질을 향상시킨다.
도 3의 방법은 결정질 구조체(16)의 수율을 증가시킨다. 전술한 바와 같이, 이것은 기판의 전체 상면 위에 제 1 퇴적 재료의 제 1 층을 퇴적함으로써 달성된다.
또한, 성장된 결정질 구조체(16) 자체는 도 1의 방법을 통해 생성된 것보다 더 고품질일 수 있다. 이는 헤테로에피택시가 아닌 호모에피택시를 통해 성장되는 결정질 구조체의 벌크 부피 때문이다. 즉, 제 1 퇴적 재료의 제 2 층(22)에 결함이 더 적어서 결정질 구조체(16)의 품질이 향상된다.
"호모에피택시"라는 용어는 호모에피택셜 성장 조건 하에서의 재료 성장을 의미하는 것으로 이해될 것이다. 유사하게, 용어 "헤테로에피택시"는 헤테로에피택셜 성장 조건 하에서의 성장을 의미한다.
헤테로에피택셜 성장은 호모에피택셜 성장보다 더 큰 결함 밀도를 초래한다. 이들 결함은 최종 결정질 구조체(16)의 품질을 저하시킨다. 이들 결함 또한 SAG에 헤테로에피택시를 사용할 때 수율을 낮추는 원인으로 된다. 이와 같이, 호모에피택시를 통해 성장된 결정질 구조체(16)는 수율이 더 높고 변형 유도 전위(strain induced dislocations)가 더 적다.
헤테로에피택시와 호모에피택시 사이에서 다를 수 있는 성장 조건의 일 예는 성장에 필요한 온도이다. 호모에피택시는 헤테로에피택시보다 높은 온도에서 수행된다. 예를 들어, 웨이퍼(10)가 InP이고 제 1 퇴적 재료가 InSb인 경우, InSb의 제 1 층(22)은 약 400℃에서 성장될 수 있는 반면, 제 2 층(26)은 약 500℃에서 성장될 수 있다. 400℃는 고품질 평면 성장을 보장하는 한편, 500℃는 시드 패턴(24)의 상층에서만 선택적 영역 성장을 가능하게 한다. 이것은, 더 높은 온도에서, 가장 강한 화학 결합만이 살아남을 수 있기 때문이다. 따라서, 일부 동일 재료간 결합(예컨대, InSb-InSb)의 형성 확률은 더 약한 상이한 재료간 결합(예컨대, InP-InSb)의 형성 확률보다 높다.
상술한 바와 같이, 호모에피택시에 사용되는 온도에서 기판 상면 상에 제 1 퇴적 재료의 층을 성장시키는 것이 불가능하다. 이것이 도 1의 공지된 방법에서와 같이 마스크에 대한 요구사항이 없는 이유이다. 그러나, 호모에피택시 조건 하에서, 이들은 동일 재료이기 때문에, 시드 패턴(24) 상에 제 1 퇴적 재료의 제 2 층(26)을 성장시키는 것이 용이하다.
제 1 퇴적 재료는 반도체일 수 있다. 예를 들어, InSb일 수 있다. 대안적으로, 다른 III-V족 화합물이 제 1 퇴적 재료로 사용될 수 있다.
전술한 기술 중 어느 하나는 SE//SU 나노와이어 또는 나노와이어 네트워크에서 반도체를 형성하는 데 사용될 수 있다. 상술한 바와 같이, 이 SE//SU 나노와이어는 임의의 재료로 구성된 기판(10) 상에 형성될 수 있다. SE//SU 나노와이어의 벌크 반도체는, 전술한 바와 같이, 반도체 재료에 시드 패턴(22)을 형성한 후, 호모에피택시를 통해 성장될 수 있다. SE//SU 나노와이어의 초전도체는, 도 3의 단계 5로 도시된 바와 같이, 반도체가 성장된 후 반도체 위에 퇴적될 수 있다.
도 6a는 예시적인 디바이스(또는 그 일부)를 나타낸다. 디바이스는 웨이퍼(2), 및 웨이퍼(2) 위에 형성된 다중층을 포함하는 기판(13)을 포함한다. 다중층은 반도체(4)의 구조화된 부분을 포함하는 적어도 제 1 층을 포함한다. 이 반도체(4)는 결정질 구조체(16)일 수 있다. 예를 들어, 반도체층과 같이, 반도체(4)와 웨이퍼(2) 사이에 하나 이상의 개재층이 있을 수 있다.
반도체(4)의 부분은 임의의 적절한 공지된 퇴적 기술에 의해 웨이퍼(2) 위에 형성된다. 도시되지는 않았지만, 반도체 부분(4)의 일부 또는 전체의 각각에 적어도 부분적으로 성장된 강자성 절연체의 코팅이 있을 수 있다. 이 층은 에피택시에 의해 성장될 수 있다.
선택적으로 하나 이상의 추가층이 반도체(4) 위에 형성될 수 있다. 도 6b는 산화층(8)이 각각의 반도체 구조체(4)(또는 반도체 구조체의 적어도 일부)의 일부 또는 전부의 위에 형성되는 일 예를 나타낸다. 산화층은 공기 중의 O2 또는 H2O에 대해 반도체 구조체(4)를 보호하기 위해 사용될 수 있다. 이들은 TEM(Transmission Electron Microscopy)에서의 샘플을 보호하거나 PNR(Polarized Neutron Reflectivity)의 반사층을 보호하는 데 사용될 수 있다. 산화층(8)은, 예를 들어, 실리콘 산화물, SiOx; 또는 더 일반적으로 임의의 유전체 또는 기타 절연 재료가 그 위치에 사용될 수 있다. 그러나, 산화층(8)은 선택 사항이고, 다른 경우에 이러한 보호가 필요하지 않거나, 기판 또는 IC 패키지의 다른 상부층(도시되지 않음)에 의해 제공될 수 있음을 유의한다. 일부 경우에, 산화층(8)은 실험 단계 동안 샘플에만 사용되거나 제조 시의 중간 단계로 사용될 수 있지만, 최종 제품에는 남아 있지 않을 수 있다.
도 6c는 초전도체 재료(6)의 코팅이 각 반도체(4)의 일부 또는 전부(또는 반도체(4)의 적어도 일부) 위에 형성되는 예를 도시한다. 이 초전도체(6)는 결정질 초전도체(18)일 수 있다. 실시예에서, 적어도 일부의 반도체 구조체(4)는 각각 반도체 재료(4)의 길이 또는 라인을 포함한다. 이 경우, 도 6c는 선에 수직인 평면의 단면을 나타낸다. 그런 다음, 초전도체(6)는 라인 길이의 일부 또는 전체를 따라 라인 둘레의 일부 또는 전체를 덮는 이러한 반도체 구조체(4) 각각의 위에 형성된다. 따라서, 각각의 그러한 반도체 구조체(4) 및 그 각각의 초전도체 코팅(6)은 각각의 반도체-초전도체 나노와이어를 형성한다. 이러한 나노와이어의 네트워크는 웨이퍼(2) 위에 형성될 수 있고, 하나 이상의 토폴로지 큐비트를 포함하는 토폴로지 양자 컴퓨팅 디바이스를 형성하도록 배치될 수 있다. 작동 중에, 마조라나 제로 모드(MZM) 및 이에 따른 토폴로지 체제(topological regime)는 자기장을 통해 나노와이어의 일부 또는 전체에 유도될 수 있으며, 초전도체(6)가 초전도 거동을 나타내는 온도로 냉각될 수 있다. 실시예에서, MZM 및 토폴로지 체제의 유도는 전자기 전위로 게이팅하는 것을 추가로 포함할 수 있다. 반도체-초전도체 나노와이어에서 큐비트 및 MZM의 유도를 형성하기 위한 구조 및 토폴로지 체제는 그 자체로 당업계에 공지되어 있다.
도 6d는 초전도체층(6)과 산화층(8)의 양쪽 모두가 있는 예를 도시한다. 초전도체(6)는 나노와이어의 반도체(4) 상이나 그 위에 형성될 수 있고, 그 길이의 일부 또는 전부를 따라 반도체(4)의 둘레의 일부 또는 전부의 주위에 형성될 수 있다. 산화물(8)은 길이의 일부 또는 전부를 따라 나노와이어의 주변부의 일부 또는 전부의 주위에 초전도체(6)의 일부 또는 전부 상이나 그 위에 형성될 수 있다.
추가 예에서, 반도체(4) 사이 및/또는 반도체(4)와 하나 이상의 다른 구성요소 사이를 거쳐 전도성 비아와 같은 반도체(4) 위에 형성된 다른 대안적이거나 추가적인 층이 있을 수 있다. 다른 예로서, 플라스틱 또는 왁스의 상부 보호층은 전체 구조체의 위에 형성될 수 있다.
도 6a 내지 도 6d는 개략적이고, 여기에 도시된 형상 및 치수는 한정하려고 의도하는 것이 아님을 유의한다.
도 5는 T형 SE//SU 나노와이어 구조체(406) 및 양자 회로(400)를 형성하는 추가 소자의 개략적인 상면도를 도시한다. SE//SU 나노와이어(406)는 적어도 부분적으로 초전도체로 코팅된 반도체의 길이로 형성된다. 도 3에 도시된 바와 같이, 개시된 방법은 SE//SU 나노와이어 구조체(406)를 형성하는 데 사용될 수 있다.
양자 회로(400)의 콘택트(402)는 SE//SU 나노와이어에 추가되어 이와 전기적 연결을 가능하게 한다. 사이드게이트(404)가 게이팅 재료로 형성된 것이 도시되어 있다. 이들 사이드게이트는 SE//SU 나노와이어를 조작하기 위해 설계되고, - 예를 들어, 토폴로지 양자 컴퓨팅과 관련하여 - SE//SU 나노와이어가 호스팅하는 마조라나 제로 모드를 조작하여 양자 계산을 수행하도록 설계된다.
사이드게이트(404) 및 콘택트(402)는 다수의 공지된 기술을 통해 형성될 수 있다. 예를 들어, 스텐실 마스크가 사용될 수 있다. 이것은 기판과 소스 사이에 배치된 홀을 포함하는 대상체이며, 소스 재료로 덮이지 않아야 하는 기판 영역을 마스킹하여 재료가 홀에 의해 정의된 영역에 퇴적되도록 한다.
대안적으로, 포토레지스트 마스크를 사용하는 리소그래피가 사용될 수 있다. 패턴화된 포토 레지스트, 즉, 포토 마스크가 기판 상에 퇴적된 다음 포토 레지스트를 통해 광(UV)을 비추어 패턴이 정의된다. 조명 영역은 화학 조성을 변경함으로써 반응한다. 그런 다음, 개구부는 레지스트를 화학적으로 전개한 후 세정한다. 이들 개구부는 개구부를 통해 기본 재료를 에칭하거나 후속 재료를 퇴적하는 데 사용할 수 있다. 따라서, 포토레지스트는 일종의 마스크로 작용된다. 그 후, 포토 레지스트는 용매를 사용하여 제거된다.
또 다른 가능한 마스킹 기술은 섀도우 마스크 또는 섀도우 구조체를 사용하는 것이다. 이들은 기판 상에 위치되며 지향성 퇴적 빔의 경로를 차단하는 데 사용되는 구조체이다. 구조체는 기판 상으로 전사되거나 기판 상에서 성장될 수 있다. 구조체는 소스 재료의 퇴적 후에 기판 상에 남겨지거나 제거될 수 있다.
양자 회로(400)의 소자를 형성하기 위한 재료는 형성되는 소자에 따라 달라진다. 예를 들어, 사용된 재료는 사이드게이트(404)가 형성될 때의 금속일 수 있다. 콘택트(402)가 형성될 때, 사용된 재료는 금속 또는 초전도체일 수 있다.
도 5는 상술한 기술을 통해 형성된 하나 이상의 소자를 포함하는 양자 회로(400)의 평면도의 일 예를 도시한다. 이 예는 한정적인 경우가 아니며, 양자 회로의 다른 레이아웃은 위의 방법에 의해 형성될 수 있다. 당업자가 MZM을 제조하기 위한 대안적인 방법을 알고 있음을 이해할 것이다.
위의 실시예들은 단지 예로만 설명되었다는 것을 이해할 것이다.
더욱 일반적으로, 본 명세서에 개시된 일 양태에 따르면, 디바이스를 제조하기 위한 방법이 제공되고, 이 방법은: 기판의 상면 상에, 제 1 퇴적 재료의 제 1 층을 형성하는 단계; 제 1 퇴적 재료의 제 1 층을 패터닝하여 잔여 제 1 퇴적 재료의 시드 패턴을 생성하는 단계; 및 시드 패턴 상에 제 1 퇴적 재료의 제 2 층을 성장시키기 위해 호모에피택시를 사용하는 단계를 포함한다.
일부 실시예에서, 제 1 퇴적 재료의 제 1 층은 기판의 전체 상면 위에 형성될 수 있고, 실질적으로 균일한 두께를 가질 수 있다.
일부 실시예들에서, 제 1 퇴적 재료의 제 2 층은 제 1 퇴적 재료의 제 1 층보다 더 두꺼울 수 있다.
일부 실시예에서, 제 1 퇴적 재료는 결정질 재료일 수 있다.
일부 실시예에서, 방법은, 제 1 퇴적 재료의 제 2 층이 성장된 후에, 기판의 상면 및 제 1 퇴적 재료의 제 2 층 위에 제 2 퇴적 재료의 층을 형성하는 단계를 포함할 수 있다.
일부 실시예에서, 제 2 퇴적 재료의 층은 에피택셜 성장을 통해 성장될 수 있다.
일부 실시예에서, 제 2 퇴적 재료는 초전도체 재료일 수 있다.
일부 실시예에서, 적어도 기판의 상면은 제 1 퇴적 재료와는 상이한 재료를 포함할 수 있고, 제 1 퇴적 재료의 제 1 층은 헤테로에피택셜 성장을 통해 형성될 수 있다. 적어도 기판의 상층은 결정질 재료를 포함할 수 있다.
호모에피택셜 성장을 위한 온도는 헤테로에피택셜 성장을 위한 온도보다 적어도 10℃ 더 높을 수 있다.
일부 실시예에서, 제 1 퇴적 재료의 제 1 층은 기계적 전사를 통해 형성될 수 있다.
일부 실시예에서, 기판은 결정질 웨이퍼를 포함할 수 있다.
일부 실시예에서, 기판은 의사 변성 버퍼 스택을 포함할 수 있고, 여기서, 기판의 상면은 스택의 상면이다.
일부 실시예에서, 제 1 퇴적 재료는 반도체일 수 있고, 시드 패턴 및 제 1 퇴적 재료의 제 2 층은 나노와이어 또는 나노와이어 네트워크를 형성한다.
일부 실시예에서, 방법 단계는 진공에서 수행될 수 있다.
본 발명의 제 2 양태에 따르면, 기판; 제 1 퇴적 재료를 포함하는 기판의 상면으로부터 외측으로 돌출되는 시드 패턴; 및 시드 패턴의 상부에 성장된 제 1 퇴적 재료의 제 2 층을 포함하고, 시드 패턴은, 시드 패턴 상에 제 2 층이 성장되기 전에, 기판 상에 형성되고; 제 2 층은 호모에피택시를 통해 성장되는 전자 디바이스가 제공된다.
일부 실시예에서, 제 1 퇴적 재료는 반도체일 수 있고, 시드 패턴 및 제 1 퇴적 재료의 제 2 층은 나노와이어 또는 나노와이어 네트워크를 형성한다.
개시된 기술의 다른 변형예 및 적용예는 본 명세서의 개시가 주어지면 당업자에게 명백해질 수 있다. 본 발명의 범주는 전술한 실시예에 의해 제한되지 않고, 첨부된 청구범위에 의해서만 한정된다.
Claims (15)
- 디바이스를 제조하기 위한 방법으로서,
기판의 상면 상에, 제 1 퇴적 재료의 제 1 층을 형성하는 단계;
잔여 제 1 퇴적 재료의 시드 패턴(seed pattern)을 생성하기 위해 상기 제 1 퇴적 재료의 제 1 층을 패터닝하는 단계;
상기 시드 패턴 상에 상기 제 1 퇴적 재료의 제 2 층을 성장시키기 위해 호모에피택시(homoepitaxy)를 사용하는 단계; 및
상기 제 1 퇴적 재료의 제 2 층이 성장된 후에, 상기 기판의 상면 및 상기 제 1 퇴적 재료의 제 2 층 위에 제 2 퇴적 재료의 층을 형성하는 단계
를 포함하고,
상기 제 2 퇴적 재료는 초전도 재료인 것인, 디바이스를 제조하기 위한 방법. - 제 1 항에 있어서, 상기 제 1 퇴적 재료의 제 1 층은 상기 기판의 전체 상면 위에 형성되고, 균일한 두께를 갖는 것인, 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 퇴적 재료는 결정질 재료(crystalline material)인 것인, 방법.
- 제 1 항에 있어서, 상기 제 2 퇴적 재료의 층은 에피택셜 성장을 통해 성장되는 것인, 방법.
- 제 1 항 또는 제 2 항에 있어서, 적어도 상기 기판의 상면은 상기 제 1 퇴적 재료와는 상이한 재료를 포함하고, 상기 제 1 퇴적 재료의 제 1 층은 헤테로에피택셜 성장(heteroepitaxial growth)을 통해 형성되는 것인, 방법.
- 제 5 항에 있어서, 적어도 상기 기판의 상층은 결정질 재료를 포함하는 것인, 방법.
- 제 5 항에 있어서, 호모에피택셜 성장을 위한 온도가 헤테로에피택셜 성장을 위한 온도보다 적어도 10℃ 더 높은 것인, 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 퇴적 재료의 제 1 층은 기계적 전사(mechanical transfer)를 통해 형성되는 것인, 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 기판은 결정질 웨이퍼를 포함하는 것인, 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 기판은 의사 변성 버퍼 스택(pseudo metamorphic buffer stack)을 포함하고, 상기 기판의 상면은 상기 의사 변성 버퍼 스택의 상면인 것인, 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 퇴적 재료는 반도체이고, 상기 제 1 퇴적 재료의 제 2 층 및 시드 패턴은 나노와이어 또는 나노와이어 네트워크를 형성하는 것인, 방법.
- 전자 디바이스로서,
기판;
제 1 퇴적 재료를 포함하는, 상기 기판의 상면으로부터 외측으로 돌출된 시드 패턴;
상기 시드 패턴의 상부 상에 성장된 상기 제 1 퇴적 재료의 제 2 층; 및
상기 기판의 상면 및 상기 제 1 퇴적 재료의 제 2 층 위에 형성된 제 2 퇴적 재료의 층 - 상기 제 2 퇴적 재료는 초전도 재료임 -
을 포함하고,
상기 시드 패턴은 상기 제 2 층이 상기 시드 패턴 상에 성장되기 전에 상기 기판 상에 형성되고;
상기 제 2 층은 호모에피택시를 통해 성장되고;
상기 제 2 퇴적 재료의 층은 상기 제 1 퇴적 재료의 제 2 층이 성장된 후에 형성된 것인, 전자 디바이스. - 제 12 항에 있어서, 상기 제 1 퇴적 재료는 반도체이고, 상기 제 1 퇴적 재료의 제 2 층 및 시드 패턴은 나노와이어 또는 나노와이어 네트워크를 형성하는 것인, 전자 디바이스.
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