JP2022544132A - 乗算のための計算ユニット、方法及びコンピュータプログラム - Google Patents

Abstract

本発明は、第１の値ｘと第１の被乗数ｗとの乗算のための、又は、第１の値ｘとそれぞれ１つの第２の被乗数及び第３の被乗数との乗算のための計算ユニット（４）に関する。計算ユニットは、第１の対数数値フォーマットの被乗数を受け取り、これにより、被乗数がそれぞれ、設定可能な底に対する少なくとも１つの指数として生じる。計算ユニット（４）は、第１の被乗数の２つの指数TIFF2022544132000027.tif6150又は第２の被乗数の指数及び第３の被乗数の指数が格納される第１のレジスタ（４３）を含む。セットされたコンフィギュレーションビット（４０）は、第１の被乗数の２つの指数TIFF2022544132000028.tif6150又は第２の被乗数の指数及び第３の被乗数の指数のいずれが第１のレジスタ（４３）に格納されているかを示す。計算ユニットは、少なくとも２つのビットシフト演算子（３１，３２）を含む。本発明はさらに、値ｘと被乗数との乗算のための方法及びコンピュータプログラムにも関する。

Description

本発明は、ビットシフト演算子を用いた乗算を計算するための計算ユニットに関する。同様に、本発明は、ビットシフト演算子を用いた乗算を実行するようにそれぞれ構成された方法及びコンピュータプログラムにも関する。

従来技術
ニューラルネットワークをリアルタイムで実行可能とするために、専用のハードウェアアクセラレータが開発されてきた。ハードウェアアクセラレータは、ハードウェア実装された、乗算のためのＭＡＣユニット（Multiply-Accumulateユニット）を使用する。ニューラルネットワークにおける作業負荷は、ほぼ乗算及び加算のみから成ることが認識されている。従って、ハードウェアアクセラレータは、ＭＡＣユニットの大規模な並列使用により、高い計算スループットを達成する。一般に、ネットワークは、ＧＰＵ（Graphical Processing Unit）上においてトレーニングされ、これにより、ネットワーク重みと中間結果との表現フォーマットは、Ｆｌｏａｔ３２に対応する。こうした数値フォーマットは、対応するエンベデッドシステムが、大きい必要スペース及び必要エネルギを生じさせるＦｌｏａｔ３２‐ＭＡＣユニットを利用しなければならないため、エンベデッドシステムにおける使用にはあまり適さない。

発明の利点
以下において、数値フォーマットの利用と共に低減された語幅（例えば、４ビット）を可能にし、これにより、有利にはハードウェア内の乗算器を省略してその代わりにビットシフトを使用し得る計算ユニットを提案する。なぜなら、ビットシフトは、ＡＳＩＣ構成において、著しく（１０～２０ｘ）小さいチップ面積しか必要としないからである。故に、こうしたビットシフトは、コストの点において、より都合が良い。また、ビットシフトの使用は、乗算に比較して低減された必要エネルギをもたらす。提案している計算ユニットは、さらに、分解能精度に関してのフレキシビリティ及び大きい計算スループットも提供する。ニューラルネットワークは、特に、画像分類器の一部であるものとするとよい。相応に、計算ユニットは、画像分類器の構成に特に適した計算ユニットであるものとするとよい。

さらに、当該計算ユニットは、ニューラルネットワークの種々の層からの種々の量子化された重みを取り扱うことができる。なぜなら、当該計算ユニットは、使用されている重みの語幅に依存して種々に動作させることができるからである。

上述したアクセラレータの公知のＭＡＣユニットは、線形量子化された重みを使用しており、このため、提案している計算ユニットと同等の規模においては、単純なビットシフトによる費用、エネルギ及びチップ面積の節約を享受することができない。

従って、提案している計算ユニットによれば、数値フォーマットの精度、エネルギ消費及び計算スループットについての要求に応じてフレキシブルに構成可能なアクセラレータが提案される。

発明の開示
第１の態様においては、第１の値ｘと第１の被乗数ｗとの乗算のための、又は、第１の値ｘとそれぞれ１つの第２の被乗数及び第３の被乗数との乗算のための計算ユニットが提案される。計算ユニットは、値ｘと、被乗数の対数数値フォーマットの指数とを受け取る。対数数値フォーマットでは、被乗数は、それぞれ、設定可能な底に対する少なくとも１つの指数によって表される。計算ユニットは、第１の被乗数の第１の対数数値フォーマット（例えば、“ｔｗｏ‐ｈｏｔ”数値フォーマット）の少なくとも２つの指数

又は第２の被乗数及び第３の被乗数の第２の対数数値フォーマット（例えば、“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ（「２の冪乗、累乗」）”数値フォーマット）のそれぞれ１つの指数を受け取る。ここで、指数は、第１の被乗数又は第２の被乗数及び第３の被乗数のいずれかに対応付けられているということができる。指数及び第１の値ｘは、例えば、２ビット、４ビット若しくは８ビットによって又は８ビット超によって量子化されており、２進数として存在し得る。

計算ユニットは、第１の被乗数の２つの指数

又は第２の被乗数の指数及び第３の被乗数の指数のいずれかが格納される第１のレジスタを含む。コンフィギュレーションビットが設けられており、当該コンフィギュレーションビットは、第１の被乗数の２つの指数

又は第２の被乗数の指数及び第３の被乗数の指数のいずれが第１のレジスタに格納されているかを示す。また、第１のレジスタに格納された指数が１つの被乗数に対応付けられているか若しくは複数の被乗数に対応付けられているか又は当該指数が第１の対数数値フォーマットで使用されるか若しくは第２の対数数値フォーマットで使用されるかを、コンフィギュレーションビットが示すことも可能である。コンフィギュレーションビットは、レジスタ内又は計算ユニットのメモリ内、好ましくは第１のレジスタにセットされたビットであるものとしてよい。

さらに、計算ユニットは、第１のビットシフト演算子及び第２のビットシフト演算子を含む。ビットシフト演算子は、設定可能な（２進）値に依存して、２進数を、設定可能な値の桁数だけ左方へ（好適には、ハードウェア内において）シフトさせるように構成されている。第１のビットシフト演算子は、第１の値ｘを、第１のレジスタに格納されている指数のうち第１の指数の値に対応する桁数だけシフトさせる。第２のビットシフト演算子は、第１の値ｘを、第１のレジスタの指数のうち第２の指数の値に対応する桁数だけシフトさせる。計算ユニットはさらに、第１のビットシフト演算子及び第２のビットシフト演算子の結果を加算する加算器を含む。計算ユニットはさらに、第１の被乗数が第１のレジスタに格納されていることをコンフィギュレーションビットが示す場合に、加算器の結果（Ｂ）を出力し、第２の被乗数及び第３の被乗数が第１のレジスタに格納されていることをコンフィギュレーションビットが示す場合に、第２のビットシフト演算子の結果（Ａ）及び第１のビットシフト演算子の結果（Ｃ）を出力するように構成されている。結果（Ｂ）は、加算器がその計算演算を実行した後、その出力側に生じる。結果（Ｂ）は、値ｘと第１の被乗数との乗算結果に対応する。結果（Ａ）は、値ｘと、第２のビットシフト演算子のビットシフトに使用された指数に対応付けられた被乗数との乗算結果に対応する。相応のことが、結果（Ｃ）にも当てはまる。

計算ユニットの利点は、１つには、提案しているハードウェアが好適には分解能／数値表示に関して線形量子化に近似し、そのため、極めて精密に計算可能である上、ビットシフト演算子に基づいて必要面積及び必要エネルギが小さい第１のモード（例えば、“ｔｗｏ‐ｈｏｔ”数値フォーマット）を維持することである。もう１つは、計算ユニットが、計算スループットに関する効率を優先する他のモード（例えば、“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマット）を提供することである。全作業負荷が一定に留まる場合には、回路は、後者のモードにおいては、特に小さいエネルギしか消費しない。全作業負荷が可変である場合には、後者のモードにおいては、計算スループットが２倍の大きさとなる。従って、当該計算ユニットは、エネルギ節約が可能であるだけでなく、より大きいデータスループットのために使用することもできる。また、当該計算ユニットは、２つのモードによって分解能精度を調整可能であり、よって、ニューラルネットワークの種々の層の種々の語幅をサポートするという利点を有する。

計算ユニットが、第１のビットシフト演算子の結果を設定可能な桁数だけ左方へシフトさせる、さらなるビットシフト演算子を含むことが提案される。当該設定可能な数は、第１の被乗数の２つの指数の異なる分解能を表す設定可能な値ζに対応する。加算器は、第２のビットシフト演算子の結果とさらなるビットシフト演算子とを加算する。

さらに、第１のレジスタ内の指数には、それぞれ符号ビット（英語：sign-bit）が対応付けられており、加算器が、当該符号ビットに依存してビットシフト演算子の結果を加算又は減算することが提案される。符号ビットは、それぞれの被乗数、特に当該被乗数に対応付けられた指数が正の数であるか又は負の数であるかを表す。

さらに、計算ユニットが第１の累算器及び第２の累算器を含むことが提案される。第１の被乗数が第１のレジスタに格納されていることをコンフィギュレーションビットが示す場合、累算器の一方のみが加算器の結果（Ｂ）を累算する。第２の被乗数の指数及び第３の被乗数の指数が第１のレジスタに格納されていることをコンフィギュレーションビットが示す場合、第１の累算器が第２のビットシフト演算子の結果（Ａ）を累算し、第２の累算器が第１のビットシフト演算子の結果（Ｃ）を累算する。

累算とは、複数の乗算が実行され、個々の乗算の結果が積算されるということであり、例えば、
ａ←ａ＋（ｗ＊ｘ）
であると理解することができる。

累算器は、それぞれ、２つのレジスタ、１つの累算レジスタ及び１つの加算器を含み得る。第１のレジスタには、結果Ａ，Ｂ又はＣのうち１つが格納される。第２のレジスタには、第１のレジスタからの結果の算定に使用される、対応する被乗数に対応付けられたそれぞれの指数の符号ビットが格納されている。加算器は、第１のレジスタの内容を、累算レジスタにより、第２のレジスタからの符号ビットに依存して加算又は減算し、結果を累算レジスタに格納する。この場合、有利には、極めて効率的なベクトル行列乗算が実行可能となる。

さらに、第１の累算器が、第２のビットシフト演算子に対して使用される指数に対応付けられた符号ビットに依存して結果（Ａ）を加算又は減算し、第２の累算器が、第１のビットシフト演算子に対して使用される指数に対応付けられた符号ビットに依存して結果（Ｃ）を加算又は減算することが提案される。好適には、符号ビットは、上述した場合と同様に第１のレジスタに格納されている。

さらに、計算ユニットがさらに、コンフィギュレーションビットが変化した場合に、第１の累算器及び第２の累算器がリセット（英語：reset）されるように構成されることが提案される。リセットとは、累算器（累算レジスタ）の記憶された値又は内容が、設定可能な初期値へ、好適には値ゼロへセットされることであると理解することができる。

さらに、第１の対数数値フォーマット及び第２の対数数値フォーマットの被乗数の底が値２に対応することが提案される。第１の被乗数の２つの指数の全語幅は、第１の被乗数及び第２の被乗数の全語幅に対応し、また、他の場合も同様である。

第２の態様においては、特にコンピュータ実装された、第１の態様に記載の計算ユニットを動作させる方法が提案される。方法は、２つの指数及び値ｘ並びにコンフィギュレーションビットを供給するステップを含み、コンフィギュレーションビットは、指数が厳密に１つの被乗数に対応付けられているか又はそれぞれ１つの被乗数に対応付けられているかを示す。次いで、値ｘを第１の指数の桁数だけビットシフトさせる第１のビットシフトを行い、かつ、値ｘを第２の指数の桁数だけビットシフトさせる第２のビットシフトを行うステップが続く。次いで、コンフィギュレーションビットに依存してビットシフト演算子の結果を出力するステップが続き、ここで、２つの指数が１つの被乗数に対応付けられていることをコンフィギュレーションビットが示す場合には、ビットシフト演算子の結果が加算されて乗算の結果として出力され、２つの指数がそれぞれ１つの被乗数に対応付けられていることをコンフィギュレーションビットが示す場合には、ビットシフト演算子の結果がそれぞれ、値とそれぞれ１つの被乗数との乗算の結果として出力される。

他の態様においては、コンピュータプログラムが提案される。コンピュータプログラムは、第２の態様の方法を実施するために構成されている。コンピュータプログラムは、当該コンピュータプログラムがコンピュータ上において実行されるときに、当該コンピュータに上記方法のうちの１つの総てのステップを実施させるための命令を含む。また、当該コンピュータプログラムを記憶した機械可読メモリモジュールも提案される。

上述した態様の実施例を添付の図面に示し、以下の説明において詳細に説明する。

ニューラルネットワークの層のフィルタの線形量子化値及び線形非量子化値の分布を示す２つの概略的なグラフである。 ニューラルネットワークの層のフィルタの対数量子化値及び対数非量子化値の分布を示す概略的なグラフである。 ニューラルネットワークの層のフィルタの他の対数量子化値及び対数非量子化値の分布を示す概略的なグラフである。 乗算器を示す概略図である。 他の乗算器を示す概略図である。 種々の対数量子化値を乗算する方法の一実施形態を示す図である。

図１には、訓練されたニューラルネットワークの層のフィルタ（ｃｏｎｖ３＿３）の値、特に重みの分布（１０）を示す第１の概略的なグラフ（１）が示されている。分布（１０）は、Ｆｌｏａｔ３２‐数値表示の量子化値の頻度分布である。第１の概略的なグラフ（１）においては、値がモノモーダル分布に追従することに注意されたい。さらに、第１の概略的なグラフ（１）においては、量子化値（１１）は、４ビットの分解能により表示されている。この場合、４ビットの分解能を有する当該量子化値（１１）は、線形量子化されており、値０を中心として配置されている。

なお、フィルタ値、特にニューラルネットワークの重みが不均一な頻度分布（第２の概略的なグラフ（２）を参照）に追従することが観察されている。従って、小さいビット幅で、不均一な分布においてフィルタ値を最良に量子化するには、線形量子化は不適当である。なぜなら、第２の概略的なグラフ（２）に示されているように、小さいビット幅での線形量子化においては、第１のモード（１２ａ）のみが有意に量子化可能であり、これに対して、第２のモード（１２ｂ）に沿ったフィルタ値は、線形量子化においては、そもそも考慮されないからである。このことは、大きな量子化誤差を生じさせ得る。

以下においては、ニューラルネットワークの層の値が追従する分布（１０，１２ａ，１２ｂ）を不等分布の量子化フォーマットによって取り扱うことを提案する。好適には、対数数値表示が量子化に使用される。対数数値表示は、ある数の値に代えて、指数の値のみを設定された底に使用することであると理解される。例えば、値６４は、対数数値表示では２^６＝６４となることから、値６として記憶される。

好ましくは、以下においては、底２に対する数値表示が使用され、“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマットと称される。

ニューラルネットワークの重みｗ又はフィルタ値が“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”値である

として量子化される場合、それぞれの層又は当該層のニューロンの活性化ｘと重みとの乗算は、活性化ｘのビットシフトによって、

桁だけ左方へ行うことができ、即ち、

となる。

以下においては、指数は、

により表示される。値ｘ及び指数

がそれぞれ量子化されており、好ましくは２進数として存在することに注意されたい。

特にバイモーダル分布のケースにおいては、第２のモード（第２の概略的なグラフ（２）を参照）につき僅かなサンプリング点しか提供されないので、ニューラルネットワークの重みの対数表示は、制限された状態においてしか適当とならないことが認識されてきた。このことについては、図２ｂを参照されたい。

従って、ニューラルネットワークの重みｗを２つの“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”値によって表す、量子化に関する数値フォーマットを使用することが提案され、即ち、

となる。

２つの“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”値により式（２）に従って得られる数値フォーマットを、以下においては、“ｔｗｏ‐ｈｏｔ”数値フォーマットと称する。

乗算につき、“ｔｗｏ‐ｈｏｔ”数値フォーマットでは、

が得られる。

第１の概略的なグラフ（１）及び第２の概略的なグラフ（２）における“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマット及び“ｔｗｏ‐ｈｏｔ”数値フォーマットによる、対応する量子化値は、図２に例示的に示されている。

図２においては、バイモーダル分布の“ｔｗｏ‐ｈｏｔ”数値フォーマットが第２のモードにおける有意なサンプリング値（２１）を提供することが見て取れる。

“ｔｗｏ‐ｈｏｔ”数値表現において、ハードウェアにこれ以上のコスト又は大きい付加コストを生じさせずに自由度を導入するために、パラメータζを挿入することができる。パラメータζは、２つの値ｗ_１及びｗ_２の異なる分解能を表し、即ち、

である。

図３には、“ｔｗｏ‐ｈｏｔ”数値フォーマットでの少なくとも２つの数を乗算するための計算ユニット（３）が概略的に示されている。

計算ユニット（３）は、当該実施形態においては、乗算器（３０）及び任意手段としての累算器（３５）を含む。

乗算器（３０）は、入力値として、値ｘ又は活性化ｘと、“ｔｗｏ‐ｈｏｔ”数値フォーマットでの重み、即ち、重み

及び

の指数とを受け取る。さらに、指数

及び

には、それぞれ１つずつの符号ビット（英語：sign-bit）ｓ_１，ｓ_２が対応付けられる。指数

及び

並びに好ましくは符号ビットが、第１のレジスタ（４３）に格納されている。

好適には、入力値は、８ビットの分解能を有する。任意の他の分解能、好適には１６ビットの分解能又は４ビット未満の分解能も可能である。

乗算器（３０）は、指数

及び

と、活性化ｘとに依存して、式（４）に従って、ビットシフト演算子（３１，３２）によって乗算結果を計算する。パラメータζが与えられている場合、式（４）に示されているように、ビットシフト演算子（３１）の結果は、さらなるビットシフト演算子（３３）によって、パラメータζが記述している桁数だけ左方へシフトさせることができる。

第１の指数

の符号ビットｓ_１に依存して、２つのビットシフト演算子（３１，３２）の結果は、好適には加算器（３４）によって加算又は減算され、中間結果ｐとして出力される。

活性化ｘが多重に種々の重みｗで乗算され、続いて個々の乗算の総ての結果にわたる合計が行われるケースにおいては、累算器（３５）を使用することができる。乗算器（３０）が中間結果（ｐ）を算定すると直ちに、当該中間結果（ｐ）を累算器（３５）によってさらに処理することができる。この場合、累算器（３５）は、中間結果ｐと、指数

の符号ビットｓ_２と、累算レジスタ（ａｃｃ＿ｒｅｇ）に記憶された結果とに依存して、最終結果ｑを算定する。

好適には、累算器（３５）は、中間結果ｐをレジスタ（ｒｅｇ）に記憶する。次いで、他のレジスタ（３７）から符号ビット（ｓｉｇｎ＿２）が読み出され、加算器（３６）により、当該符号ビット（ｓｉｇｎ＿２）に依存して、レジスタ（ｒｅｇ）の中間結果ｐと累算レジスタ（ａｃｃ＿ｒｅｇ）の内容とが加算又は減算される。次いで、加算器（３６）の結果が、累算レジスタ（ａｃｃ＿ｒｅｇ）に記憶され、任意手段ではあるが結果ｑとして出力される。

図４には、有利には“ｔｗｏ‐ｈｏｔ”数値フォーマットでの乗算も“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマットでの乗算も実行可能な他の計算ユニット（４）の概略図が示されている。

計算ユニット（４）は、コンフィギュレーションビット（４０）により、第１のモードへ、即ち、“ｔｗｏ‐ｈｏｔ”数値フォーマットでの重みｗへ移行可能であるように、又は、第２のモードにおいて２つの重みを“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマットで処理するように、構成することができる。

この場合、“ｔｗｏ‐ｈｏｔ”モード（第１のモード）で２つのビットシフトの結果が加算（又は第１の符号ビット（ｓｉｇｎ＿１）に依存して減算）される。乗算結果は、出力Ｂとして供給され、第１の累算器（３５ａ）において第２の符号ビット（ｓｉｇｎ＿２）に依存して累算される。第２の累算器（３５ｂ）の出力は、０であり、及び／又は、使用されない。当該モードにおいては、重みの数値表示の分解能は、第２のモードにおける場合より大きい。

乗算器（３０）の結果（出力Ａ，Ｂ，Ｃ）の転送は、スイッチ（４１，４２）により行われる。当該スイッチは、乗算器（３０）の結果（出力Ａ，Ｂ，Ｃ）を、コンフィギュレーションビット（４０）に依存してそれぞれの累算器（３５ａ，３５ｂ）へ導通する。スイッチは、それぞれがマルチプレクサであるものとしてよい。

代替的に、第１のモードに対して、コンフィギュレーションビット（４０）は、第２の累算器（３５ｂ）を不活性化し、又は、出力側Ａ及び出力側Ｃにおける結果を破棄する。

“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”モード（第２のモード）においては、２つの異なる重みが入力値ｘで並列に２つのビットシフトにより乗算される。２回の乗算結果は、出力側Ａ及び出力側Ｃに供給される。

各結果は、対応する符号ビット（ｓｉｇｎ＿１，ｓｉｇｎ＿２）に依存して第１の累算器（３５ａ）及び第２の累算器（３５ｂ）の累算レジスタ上において加算又は減算される。続いて、２つの結果が２つの累算出力に供給される。当該モードにおいては、数値フォーマットは、重みをより粗く分解する。これに対して、計算ユニット（４）は、２倍の計算スループットを達成する。

好適には、“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”モード（第２のモード）においては、第１の累算器（３５ａ）及び第２の累算器（３５ｂ）の結果は、他の加算器によって加算されるが、このことは図４には示されていない。このことは、好適には、総ての結果が加算器により計算され、総ての乗算結果にわたる合計が出力される場合に実行される。

図５には、特に、値ｘと“ｔｗｏ‐ｈｏｔ”数値フォーマットでの被乗数との乗算のために、又は、値ｘと“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマットでの２つの被乗数との乗算のために、計算ユニット（４）を動作させるためのフローチャート（５）が概略的に示されている。

第１のステップ５００において、値ｘ、“ｔｗｏ‐ｈｏｔ”数値フォーマットでの被乗数の指数、又は、“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマットでの２つの被乗数の指数が供給される。付加的に、２つの指数が“ｔｗｏ‐ｈｏｔ”数値フォーマットでの１つの被乗数に対応付けられているか又は“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマットの２つの被乗数に対応付けられているかを示すコンフィギュレーションビットがセット可能となる。

ステップ５００において、コンフィギュレーションビットに依存して、又は、いずれの数値フォーマットで被乗数が存在するかに依存して、第１のモード又は第２のモードのいずれに従って乗算が実行されるかが決定される。

乗算が第１のモードに従って実行されることが決定された場合には、ステップ５００の後に、ステップ５１０ａが実行される。ステップ５００において、乗算が第２のモードに従って実行されることが決定された場合には、ステップ５１０ｂが続く。

ステップ５１０ａにおいては、“ｔｗｏ‐ｈｏｔ”数値フォーマットの被乗数の指数が式（３）に従って使用され、ビットシフト演算子及び加算によって乗算結果が算定される。

ステップ５１０ａが終了した後、ステップ５２０ａが続く。この場合、ステップ５１０ａの結果が出力される。付加的に又は代替的に、ステップ５２０ａにおいては、ステップ５１０ａの結果についての累算を行うことができる。

ステップ５１０ｂにおいては、“ｐｏｗｅｒ‐ｏｆ‐ｔｗｏ”数値フォーマットの２つの被乗数の指数が、値ｘをそれぞれ指数の桁数だけ、例えば、２つのビットシフト演算子

及び

を用いたシフト演算によって、左方へシフトさせるために使用される。

ステップ５１０ｂが終了した後に、ステップ５２０ｂが続く。ここで、ステップ５１０ｂのそれぞれのシフト演算の結果は、互いに別個に出力される。付加的に又は代替的に、ステップ５２０ｂにおいて、それぞれステップ５１０ｂの２つの結果について別個に累算を行うことができる。

Claims (10)

1. 第１の値ｘと少なくとも１つの被乗数との乗算のための計算ユニット（４）であって、
   前記計算ユニット（４）は、第１の被乗数の第１の対数数値フォーマットの２つの指数
   

   

   又は第２の被乗数及び第３の被乗数の第２の対数数値フォーマットのそれぞれ１つの指数を格納し得る第１のレジスタ（４３）を含み、
   前記計算ユニットは、前記第１の被乗数の前記２つの指数
   

   

   又は前記第２の被乗数の指数及び前記第３の被乗数の指数のいずれが前記第１のレジスタ（４３）に格納されているかを示すコンフィギュレーションビット（４０）をセットするように構成されており、
   前記計算ユニット（４）は、第１のビットシフト演算子（３１）及び第２のビットシフト演算子（３２）を含み、
   前記第１のビットシフト演算子（３１）は、前記第１の値ｘを、前記第１のレジスタ（４３）に格納されている前記指数のうち第１の指数の値に対応する第１の桁数だけシフトさせるように構成されており、
   前記第２のビットシフト演算子（３２）は、前記第１の値ｘを、前記第１のレジスタ（４３）の前記指数のうち第２の指数の値に対応する第２の桁数だけシフトさせるように構成されており、
   前記計算ユニット（４）はさらに、前記第１のビットシフト演算子及び前記第２のビットシフト演算子の結果を加算するように構成された加算器（３４）を含み、
   前記計算ユニット（４）は、前記第１の被乗数が前記第１のレジスタ（４３）に格納されていることを前記コンフィギュレーションビットが示す場合に、前記加算器（３４）の結果（Ｂ）を出力し、前記第２の被乗数及び前記第３の被乗数が前記第１のレジスタ（４３）に格納されていることを前記コンフィギュレーションビットが示す場合に、前記第２のビットシフト演算子の結果（Ａ）及び前記第１のビットシフト演算子の結果（Ｃ）を出力するように構成されている、
   計算ユニット（４）。
2. 前記計算ユニット（４）は、さらなるビットシフト演算子を含み、
   前記さらなるビットシフト演算子は、前記第１のビットシフト演算子の結果を第３の桁数だけ左方へシフトさせるように構成されており、
   前記計算ユニットは、設定可能な値ζを受信するように構成されており、前記第３の数は、前記第１の被乗数の２つの指数のそれぞれ異なる分解能を表す設定可能な値ζに対応し、
   前記加算器（３４）は、前記第２のビットシフト演算子（３２）の結果及び前記さらなるビットシフト演算子の結果を加算するように構成されている、
   請求項１に記載の計算ユニット（４）。
3. 前記第１のレジスタ（４３）には、格納されているそれぞれ１つの指数に対応付けられた付加的な符号ビット（英語：sign-bit）が格納可能であり、
   前記加算器（３４）は、前記符号ビットに依存して、前記ビットシフト演算子の結果を加算又は減算するように構成されている、
   請求項１又は２に記載の計算ユニット（４）。
4. 前記計算ユニットはさらに、第１の累算器（３５ａ）及び第２の累算器（３５ｂ）を含み、
   前記計算ユニットはさらに、前記第１の被乗数が前記第１のレジスタに格納されていることを前記コンフィギュレーションビット（４０）が示す場合に、前記累算器（３５ａ，３５ｂ）の一方のみが前記加算器（３４）の結果（Ｂ）を累算するように構成されており、
   前記計算ユニットは、前記第２の被乗数の指数及び前記第３の被乗数の指数が前記第１のレジスタ（４３）に格納されていることを前記コンフィギュレーションビットが示す場合に、前記第１の累算器（３５ａ）が前記第２のビットシフト演算子の結果（Ａ）を累算し、前記第２の累算器（３５ｂ）が前記第１のビットシフト演算子の結果（Ｃ）を累算するように構成されている、
   請求項１乃至３のいずれか一項に記載の計算ユニット（４）。
5. 前記第１の累算器（３５ａ）は、前記第２のビットシフト演算子に対して使用される指数に対応付けられた符号ビット（図４：ｓｉｇｎ＿２）に依存して前記結果（Ａ）を加算又は減算するように構成されており、前記第２の累算器（３５ｂ）は、前記第１のビットシフト演算子に対して使用される指数に対応付けられた符号ビット（図４：ｓｉｇｎ＿１）に依存して前記結果（Ｃ）を加算又は減算するように構成されている、
   請求項３及び４に記載の計算ユニット（４）。
6. 前記計算ユニット（４）はさらに、前記コンフィギュレーションビット（４０）が変化した場合に、前記第１の累算器（３５ａ）及び前記第２の累算器（３５ｂ）をリセット（英語：reset）するように構成されている、
   請求項４又は５に記載の計算ユニット（４）。
7. 請求項１乃至６のいずれか一項に記載の計算ユニット（４）を動作させる方法であって、
   ２つの指数及び値ｘ並びにコンフィギュレーションビットを供給するステップであって、前記コンフィギュレーションビットは、指数が厳密に１つの被乗数に対応付けられているか又はそれぞれ１つの被乗数に対応付けられているかを示す、ステップと、
   前記値ｘを第１の指数の第１の桁数だけビットシフトさせる第１のビットシフトを行い、かつ、前記値ｘを第２の指数の第２の桁数だけビットシフトさせる第２のビットシフトを行うステップと、
   前記コンフィギュレーションビットに依存してビットシフト演算子の結果を出力するステップと、
   を含み、
   ２つの指数が１つの被乗数に対応付けられていることを前記コンフィギュレーションビットが示す場合に、前記ビットシフト演算子の結果を加算して乗算の結果として出力し、
   ２つの指数がそれぞれ１つの被乗数に対応付けられていることを前記コンフィギュレーションビットが示す場合に、前記ビットシフト演算子の結果を、それぞれ、前記値とそれぞれ１つの前記被乗数との乗算の結果として出力する、
   方法。
8. 第１の対数数値フォーマット及び第２の対数数値フォーマットの被乗数の底が、値２に対応する、
   請求項７に記載の方法。
9. コンピュータ上において実行されるときに、請求項７又は８に記載の方法の各ステップを実施させるための命令を含むコンピュータプログラム。
10. 請求項９に記載のコンピュータプログラムを記憶した機械可読メモリ素子。

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