JP2022531601A - マルチコア・プロセッサの複数のデータ要求の実行 - Google Patents

マルチコア・プロセッサの複数のデータ要求の実行 Download PDF

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Abstract

本開示は複数のプロセッサ・コアを含むコンピュータ・システムに対する方法に関し、ここではプロセッサ・コアのうちの第１のコアによってアトミック・プリミティブを排他的に実行するために第１のコアにキャッシュされたデータ項目が割り当てられる。この方法は、第１のコアによるアトミック・プリミティブの実行が完了していないときに、キャッシュ・コントローラにおいて第２のコアからデータ項目にアクセスするための要求を受信することを含む。第２のコアの要求を受信する前に複数のプロセッサ・コアのうちの第３のコアからデータ項目の第２の要求を受信したと判定したことに応答して、第２のコアに拒否メッセージが戻されてもよい。【選択図】図２Ａ

Description

本発明はデジタル・コンピュータ・システムの分野に関し、より具体的には複数のプロセッサ・コアを含むコンピュータ・システムに対する方法に関する。
並行プログラミングにおいて、共有リソースへの同時アクセスは予想外の挙動または誤った挙動をもたらし得るため、共有リソースへのアクセスが行われるプログラムの部分は保護されることがある。この保護されるセクションはアトミック・プリミティブ、クリティカル・セクション、またはクリティカル領域と呼ばれることがある。アトミック・プリミティブは、たとえば複数の同時アクセスの状況において正しく動作しないと考えられるデータ構造などの共有リソースにアクセスしてもよい。しかし、マルチコア・プロセッサにおけるアトミック・プリミティブの使用をより良好に制御することが必要とされている。
さまざまな実施形態は、独立請求項の主題が記載するとおりの複数のプロセッサ・コアを含むコンピュータ・システムに対する方法と、コンピュータ・プログラム製品と、プロセッサ・システムとを提供する。従属請求項には有利な実施形態が記載されている。本発明の実施形態は、もし互いに排他的でなければ互いに自由に組み合わされ得る。
１つの態様において、本開示は複数のプロセッサ・コアを含むコンピュータ・システムに対する方法に関し、ここでは複数のプロセッサ・コアのうちの第１のコアによってアトミック・プリミティブを実行するために第１のコアにデータ項目が排他的に割り当てられる。この方法は、第１のコアによるアトミック・プリミティブの実行が完了していないときに、キャッシュ・コントローラにおいてプロセッサ・コアのうちの第２のコアからデータ項目にアクセスするための要求を受信することと、第２のコアの要求を受信する前に複数のプロセッサ・コアのうちの第３のコアからデータ項目の別の要求を受信したと判定したことに応答して、第２のコアに拒否メッセージを戻すことであって、この第２のコアに対する拒否メッセージはアトミック・プリミティブを別の要求が待っていることをさらに示す、戻すことか、そうでない場合には第１のコアによるデータ項目への排他的アクセスを無効化するために第１のコアに無効化要求を送信することとを含む。この方法はさらに、無効化要求に対する肯定応答を示す応答を第１のコアから受信することと、この第１のコアからの無効化要求に対する肯定応答に応答して、キャッシュ・コントローラが第２のコアに対してデータがアクセスのために利用可能であると応答することとを含む。
例示的実施形態において、この方法はさらに、第３のコアがまだデータ項目を待っているときに、キャッシュ・コントローラによってデータ項目の各々の受信した要求に対して拒否メッセージを戻すことを含む。
例示的実施形態において、この方法はさらに、キャッシュ・コントローラの複数の可能な状態を示すキャッシュ・プロトコルを提供することを含み、この複数の可能な状態の各状態はキャッシュ・コントローラによって行われるべきそれぞれの動作に関連し、この方法は、キャッシュ・コントローラが複数の可能な状態のうちの第１の状態にあるときに要求を受信することと、キャッシュ・コントローラによって第１の状態から複数の可能な状態のうちの第２の状態への切り換えを行うことによって、第２の状態の動作に従ってキャッシュ・コントローラの第２の状態において判定することを行うこととを含む。この方法はさらに、第２の状態から複数の可能な状態のうちの第３の状態への切り換えを行うことによって、第３の状態に関連する動作に従って第３の状態において戻すことを行うことか、または第２の状態から複数の可能な状態のうちの第４の状態への切り換えを行うことによって、第４の状態に関連する動作に従って第４の状態において無効化要求を送信するステップ、受信するステップ、および応答するステップを行うこととを含む。
別の態様において、本開示は、複数のプロセッサ・コアを含むコンピュータ・システムに対する方法をプロセッサまたはプログラマブル回路に行わせるためにプロセッサまたはプログラマブル回路によって実行可能なプログラム命令を集合的に記憶する１つ以上のコンピュータ可読記憶媒体を含むコンピュータ・プログラム製品に関し、ここでは複数のプロセッサ・コアのうちの第１のコアによってアトミック・プリミティブを実行するために第１のコアにデータ項目が排他的に割り当てられ、この方法は、第１のコアによるアトミック・プリミティブの実行が完了していないときに、キャッシュ・コントローラにおいてプロセッサ・コアのうちの第２のコアからデータ項目にアクセスするための要求を受信することと、第２のコアの要求を受信する前に複数のプロセッサ・コアのうちの第３のコアからデータ項目の別の要求を受信したと判定したことに応答して、第２のコアに拒否メッセージを戻すことであって、この第２のコアに対する拒否メッセージはアトミック・プリミティブを別の要求が待っていることをさらに示す、戻すことか、そうでない場合には第１のコアによるデータ項目への排他的アクセスを無効化するために第１のコアに無効化要求を送信することとを含む。この方法はさらに、無効化要求に対する肯定応答を示す応答を第１のコアから受信することと、この第１のコアからの無効化要求に対する肯定応答に応答して、キャッシュ・コントローラが第２のコアに対してデータがアクセスのために利用可能であると応答することとを含む。
別の態様において、本開示は、プロセッサ・システムのキャッシュ・コントローラによって維持される一貫性を有するプロセッサ・システムに関し、このプロセッサ・システムは複数のプロセッサ・コアを含み、ここでは複数のプロセッサ・コアのうちの第１のコアによってアトミック・プリミティブを実行するために第１のコアにデータ項目が排他的に割り当てられる。キャッシュ・コントローラは、第１のコアによるアトミック・プリミティブの実行が完了していないときに、複数のプロセッサ・コアのうちの第２のコアからデータ項目にアクセスするための要求を受信することと、第２のコアの要求を受信する前に複数のプロセッサ・コアのうちの第３のコアからデータ項目の別の要求を受信したと判定したことに応答して、第２のコアに拒否メッセージを戻すことであって、この第２のコアに対する拒否メッセージはアトミック・プリミティブを別の要求が待っていることをさらに示す、戻すことか、そうでない場合には第１のコアによるデータ項目への排他的アクセスを無効化するために第１のコアに無効化要求を送信することと、無効化要求に対する肯定応答を示す応答を第１のコアから受信することと、この第１のコアからの無効化要求に対する肯定応答に応答して、キャッシュ・コントローラが第２のコアに対してデータがアクセスのために利用可能であると応答することとを行うために構成される。
例示的実施形態において、プロセッサ・システムの第３のコアは、予め定められた命令を実行するための論理回路を含み、キャッシュ・コントローラは、論理回路による予め定められた命令の実行に応答して判定するステップを行うように構成される。
以下の実施形態においては、図面を参照して単なる例として本発明をより詳細に説明する。
本開示の実施形態によるマルチプロセッサ・システムの例を示す図である。 本開示の実施形態による複数のプロセッサ・コアのデータ要求を処理するための方法を示す流れ図である。 本開示の実施形態による複数のプロセッサ・コアのデータ要求を処理するための方法を示すブロック図である。 本開示の実施形態による複数のプロセッサ・コアを含むコンピュータ・システムにおけるワークロード分配に対するロックを実現するための方法を示す流れ図である。
本発明のさまざまな実施形態の説明は例示の目的のために提供されるものであり、開示される実施形態に対して網羅的または限定的になることは意図されていない。記載される実施形態の範囲および思想から逸脱することなく、当業者には多くの修正および変更が明らかになるだろう。本明細書において用いられる用語は、実施形態の原理、市場に見出される技術に対する実際の適用または技術的改善点を最もよく説明するか、または他の当業者の理解を可能にするために選択されたものである。
本開示は、所与のプロセッサ・コアがアトミック・プリミティブに入るときに、他のプロセッサ・コアがその所与のプロセッサ・コアがアトミック・プリミティブを完了するまで（例、継続的にロックを要求することによって）待たなくてもよいように防いでもよい。アトミック・プリミティブの実行中に、その他のプロセッサ・コアは他のタスクを行ってもよい。このことは、プロセッサ・リソースの効率的な使用を可能にしてもよい。本明細書において、「コア」および「プロセッサ・コア」という用語は交換可能に用いられる。
アトミック・プリミティブは、ストレージ位置および１つ以上の命令のセットによって定められてもよい。１つ以上の命令のセットは、ストレージ位置にアクセスできてもよい。ストレージ位置は、その位置へのアクセスを制限するロックと関連付けられてもよい。アトミック・プリミティブに入るためには、ロックを取得する必要がある。取得されたとき、ロックを取得したコアによって排他的にアトミック・プリミティブが実行される（すなわち、命令のセットが実行される）。ロックがリリースされるとき、それはこのコアがアトミック・プリミティブを退出したことを示す。
一実施形態によると、第２のコアの要求より前に第３のコアの他の要求を受信したと判定することは、第３のコアがデータ項目を待っていると判定することを含む。このことは、たとえばデータ項目に関連する状態を用いることなどによって行われてもよく、データ項目の状態はそのデータ項目が所与のコアに待たれていることを示してもよい。
一実施形態によると、この方法はさらに、第３のコアがまだデータ項目を待っているときに、キャッシュ・コントローラによってデータ項目の各々のさらなる受信した要求に対して拒否メッセージを戻すことを含む。さらなる要求は、プロセッサ・コアのうちの別のプロセッサ・コアから受信されてもよい。たとえば、第１のコアはロックを有し、第３のコアはそのデータ項目を待っている。第３のコアがまだデータ項目を待っている間は、第２のコアが拒否メッセージを受信することによって拒否されるだけでなく、第２のコア以降のすべてのコアも拒否されるだろう。
一実施形態によると、この方法はさらに、キャッシュ・コントローラの複数の可能な状態を示すキャッシュ・プロトコルを提供することを含み、この複数の状態の各状態はキャッシュ・コントローラによって行われるべきそれぞれの動作に関連し、この方法は、キャッシュ・コントローラが複数の状態のうちの第１の状態にあるときに要求を受信することと、キャッシュ・コントローラによって第１の状態から第２の状態への切り換えを行うことによって、第２の状態の動作に従ってキャッシュ・コントローラの第２の状態において判定することを行うことと、第２の状態から複数の状態のうちの第３の状態への切り換えを行うことによって、第３の状態に関連する動作に従って第３の状態において戻すことを行うことか、または第２の状態から複数の状態のうちの第４の状態への切り換えを行うことによって、第４の状態に関連する動作に従って第４の状態において無効化要求を送信するステップ、受信するステップ、および応答するステップを行うこととを含む。
一実施形態によると、キャッシュ・プロトコルは複数のデータ状態をさらに示す。データ項目のデータ状態は、データ項目の所有状態または一貫性状態を示す。データ項目のデータ状態は、複数のプロセッサ・コアによるデータ項目への一貫したアクセスを可能にする。この方法は、データ項目がアトミック・プリミティブに属し、かつそのデータ項目が別のコアによって要求され待たれていることを示すために、データ項目に複数のデータ状態のうちの所与のデータ状態を割り当てることを含み、第２のコアの要求を受信する前に第３のコアからデータ項目の別の要求を受信したと判定することは、要求されたデータ項目が所与のデータ状態であることをキャッシュ・コントローラによって判定することを含む。たとえば、アトミック・プリミティブにおいて用いられるデータ項目の一貫性状態を示すために、キャッシュ・ライン・メタデータが用いられてもよい。
一実施形態によると、要求の受信は、キャッシュ・コントローラとプロセッサ・コアとを接続するバス・システムをモニタすることを含み、拒否メッセージを戻すことは、拒否メッセージを示すシステム・バス・トランザクションを生成することを含む。
一実施形態によると、この方法はさらに、アトミック・プリミティブが完了したと判定したことに応答して、待機中の第３のコアにデータ項目を戻すことを含む。このことは、第３のプロセッサ・コアが要求を繰り返す必要なしに要求したデータ項目を受信することを可能にしてもよい。拒否応答を受信した第２のプロセッサ・コアは、他のタスクを行ってもよい。このことによって、アトミック・プリミティブを第３のプロセッサに効率的に移行し、第２のコア（および任意のその後のコア要求）が他の作業を行うことを可能にすることによって、コンピュータ・システムのパフォーマンスが増加してもよい。
一実施形態によると、この方法はさらに、アトミック・プリミティブの予め定められた最大実行時間の後に、第２のコアにデータ項目にアクセスするための要求を再提出させることを含む。たとえば、この再提出させることは拒否メッセージの送信後に行われてもよい。このことは、第２のプロセッサ・コアがいかなる付加的なタスクも行うことなく要求の繰り返しのループに入ることを防ぎ得る。
一実施形態によると、第２のコアに拒否メッセージを戻すことはさらに、アトミック・プリミティブの実行中に第２のコアに１つ以上のさらなる命令を実行させることを含み、このさらなる命令はデータ項目を要求するための命令とは異なる。このことによって、第１のコア（または第１のコアおよび任意の待機中のコア）がアトミック・プリミティブの実行を終えるまで第２のコアが待たなければならない場合と比べて、プロセッサ・リソースの効率的な使用が可能になってもよい。
一実施形態によると、アトミック・プリミティブの実行は、第１および第３のコアが共有するデータにアクセスすることを含み、受信される要求は、第２のコアによる共有データへのアクセスを可能にするための要求である。このデータは付加的に第２のコアと共有されてもよい。
一実施形態によると、データ項目はアトミック・プリミティブを実行するために第１のコアによって取得されたロックであり、アトミック・プリミティブの実行が完了していないと判定することは、ロックが利用可能でないと判定することを含む。この実施形態は、既存のシステムにシームレスに統合されてもよい。たとえば、ロックは通常の格納命令を用いてリリースされてもよい。
一実施形態によると、アトミック・プリミティブの実行が完了した後に、データ項目に関連するキャッシュ・ラインがリリースされる。
一実施形態によると、データ項目は第１のコアのキャッシュにキャッシュされる。第１のコアのキャッシュは、データ・キャッシュまたは命令キャッシュであってもよい。
一実施形態によると、データ項目は第１および第２のコアが共有するキャッシュにキャッシュされる。このキャッシュは付加的に第３のコアと共有されてもよい。キャッシュは、データ・キャッシュまたは命令キャッシュであってもよい。
一実施形態によると、この方法はプロセッサ命令を提供することをさらに含み、要求の受信は、第２のコアによるプロセッサ命令の実行の結果としてもたらされ、判定するステップおよび戻すステップは、受信した要求がプロセッサ命令によってトリガされたと判定したことに応答して行われる。第３のコアも、プロセッサ命令を実行することによって要求を送信するように構成されてもよい。
プロセッサ命令は、暫定的排他的ロードおよびテスト（ＴＥＬＴ：Ｔｅｎｔａｔｉｖｅ Ｅｘｃｌｕｓｉｖｅ Ｌｏａｄ ＆ Ｔｅｓｔ）と名付けられてもよい。ＴＥＬＴ命令は、ロードおよびテスト命令と同じやり方でコアによって発行されてもよい。ＴＥＬＴ命令は、キャッシュ・ラインを戻してテストを行うこともあるし、拒否応答を得ることもある。拒否応答はキャッシュ・ライン・データを戻さないため、キャッシュ・ライン・データをキャッシュにインストールしない。その代わりに、拒否応答はロードおよびテスト命令が失敗したときと同じやり方で処理される。ＴＥＬＴ命令は非ブロッキングである（キャッシュ・ライン状態を変えずに拒否応答を提供する）ため、強固に武装して動作し得るため有益であり得る。別の利点は、ＴＥＬＴ命令は要求を行うコアにより迅速に応答を提供し得るため、他のコアが他のタスクを行うことを可能にすることであり得る。別の利点は、ＴＥＬＴ命令がロック・オーナーからキャッシュ・ラインを奪わないことである（例、ロック解除の前に排他的フェッチを行う必要がない）。
ＴＥＬＴ命令は、たとえばＬＯＡＤ命令などのＲＸまたはＲＸＥフォーマットを有してもよい。ＴＥＬＴ命令の第２のオペランドによって特定されるデータが利用可能である場合、そのデータはＴＥＬＴ命令の第１のオペランドに配置される。第１のオペランドの内容は、データが利用可能でない場合は特定されない。結果として得られるＴＥＬＴ命令の条件コードは、次のとおりになってもよい。「０」は結果が０であることを示し、「１」は結果が０未満であることを示し、「２」は結果が０より大きいことを示し、「３」はデータが利用可能でないことを示す。典型的なプログラミング・シーケンスにおいては、後に条件コードに依存して結果が処理されることとなる。
ＴＥＬＴ命令は、プロセッサ・システムに関連する命令セット・アーキテクチャ（ＩＳＡ：ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ａｒｃｈｉｔｅｃｔｕｒｅ）の一部として提供されてもよい。
図１は、本開示の実施形態によるマルチプロセッサ・システム１００の例を示している。マルチプロセッサ・システム１００は、複数のプロセッサ・コア１０１Ａ～Ｎを含む。たとえば複数のプロセッサ・コア１０１Ａ～Ｎは、たとえばインターナショナル・ビジネス・マシーンズ（ＩＢＭ（登録商標）：Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ）の中央プロセッサ（ＣＰ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｏｒ）チップなどの同じプロセッサ・チップに存在していてもよい。たとえば複数のプロセッサ・コア１０１Ａ～Ｎは、同じチップに存在するキャッシュ１０６を共有してもよい。マルチプロセッサ・システム１００は、メイン・メモリ１０３をさらに含む。説明を簡単にするために、本明細書にはプロセッサ・コア１０１Ａの構成要素のみを記載している。その他のプロセッサ・コア１０１Ｂ～Ｎは類似の構造を有してもよい。
プロセッサ・コア１０１Ａは、プロセッサ・コア１０１に関連するキャッシュ１０５を含んでもよい。キャッシュ１０５は、プロセッサのパフォーマンスを改善するためにメモリ・データをバッファするために使用される。キャッシュ１０５は、使用されると考えられるメモリ・データのキャッシュ・ラインを保持する高速バッファである（例、キャッシュ１０５はメイン・メモリ１０３のデータをキャッシュするように構成される）。典型的なキャッシュ・ラインは６４、１２８、または２５６バイトのメモリ・データである。プロセッサ・コア・キャッシュは、自身が含む各ラインに対するアドレスおよび所有状態を識別するメタデータを維持する。
プロセッサ・コア１０１Ａは、命令実行パイプライン１１０を含んでもよい。実行パイプライン１１０は複数のパイプライン・ステージを含んでもよく、各ステージは、命令を完全に実行するために必要とされるマルチステージ・プロセスのうちの特定のステージの動作を行うように製作された論理回路を含む。実行パイプライン１１０は命令フェッチおよび復号ユニット１２０と、データ・フェッチ・ユニット１２１と、実行ユニット１２３と、書込みユニット１２４とを含んでもよい。
命令フェッチおよび復号ユニット１２０は、パイプライン１１０の命令をフェッチして、フェッチされた命令を復号するように構成される。データ・フェッチ・ユニット１２１は、レジスタ１１１Ａ～Ｎから処理されるべきデータ項目を読出してもよい。実行ユニット１２３は通常、（例、フェッチおよび復号ユニット１２０から）復号された命令に関する情報を受信してもよく、かつ命令のオペコードによってオペランドに対する動作を行ってもよい。実行ユニット１２３は、プロセッサ・コア１０１ＡのＩＳＡにおいて指定された命令を実行するための論理回路を含んでもよい。実行の結果は、書込みユニット１２４によってメモリ１０３、レジスタ１１１Ａ～Ｎ、またはその他のマシン・ハードウェア（たとえば制御レジスタなど）のいずれかに記憶されてもよい。
プロセッサ・コア１０１Ａはさらに、プロセッサ・コア１０１に関連するレジスタ１１１Ａ～１１１Ｎを含むレジスタ・ファイル１０７を含んでもよい。レジスタ１１１Ａ～Ｎは、たとえば汎用目的レジスタなどであってもよく、その各々はパイプライン１１０において実行される命令によって処理されるデータ項目を記憶するための特定のビット数を含んでもよい。
プログラムのソース・コードはコンパイルされて、プロセッサ・コア１０１Ａに関連するＩＳＡにおいて定められた一連のマシン実行可能命令にされてもよい。プロセッサ・コア１０１Ａが実行可能命令の実行を開始するとき、これらのマシン実行可能命令は順次実行されるようにパイプライン１１０に配置されてもよい。命令フェッチおよび復号ユニット１２０は、パイプライン１１０に配置された命令を読出して、その命令に関連する識別子を識別してもよい。命令識別子は、受信した命令を、プロセッサ・コア１０１ＡのＩＳＡにおいて指定された命令の回路実装と関連付けてもよい。
ＩＳＡの命令は、メモリ１０３もしくはレジスタ１１１Ａ～Ｎまたはその両方に記憶されたデータ項目を処理するために提供されてもよい。たとえば、命令はメモリ１０３からレジスタ１１１Ａ～Ｎにデータ項目を読出してもよい。データ・フェッチ・ユニット１２１は、レジスタ１１１Ａ～Ｎから処理されるべきデータ項目を読出してもよい。実行ユニット１２３は、プロセッサ・コア１０１ＡのＩＳＡにおいて指定された命令を実行するための論理回路を含んでもよい。データ・フェッチ・ユニット１２１によって読出されたデータ項目を処理するための命令の実行後、書込みユニット１２４はその結果をレジスタ１１１Ａ～Ｎに出力して記憶してもよい。
アトミック・プリミティブ１２８は、プロセッサ・コア１０１ＡのＩＳＡにおいて定められた１つ以上の命令から構築され得る。プリミティブ１２８は、たとえばプロセッサ・コアによって実行される読取り命令を含んでもよく、プロセッサ・コア１０１Ａがプリミティブの実行を完了するまでは、その読取り命令によって読取られるメモリ位置に記憶されるデータ項目に対する他のプロセッサ・コア１０１Ｂ～Ｎのアクセスもしくは変更またはその両方ができないことが保証される。
プロセッサ・コア１０１Ａ～Ｎは、メイン・メモリ１０３に対するプロセッサ・キャッシュ１０６を共有する。プロセッサ・キャッシュ１０６は、キャッシュ・コントローラ１０８によって管理されてもよい。
図２Ａは、本開示の実施形態による複数のプロセッサ・コア（例、１０１Ａ～Ｎ）のデータ要求を処理するための方法の流れ図を示している。たとえば、１つの第１のプロセッサ・コア（例、１０１Ａ）は、アトミック・プリミティブ（例、１２８）を実行するためのデータ項目に排他的に割り当てられる。たとえば、２つのプロセスがデータ項目の内容を同時に変更することを防ぐために、データ項目はアトミック・プリミティブによって保護されてもよい。一旦アトミック・プリミティブに入ると、アトミック・プリミティブによって保護されたデータに他のコアがアクセスすることが防がれ、１つ以上の命令のセットが実行される（例、その命令のセットは保護されたデータにアクセスできる）。命令のセットが終了すると、アトミック・プリミティブは退出される。アトミック・プリミティブに入ることはロックを取得することによって行われてもよく、アトミック・プリミティブを退出することはロックをリリースすることによって行われてもよい。ロックのリリースは、たとえば命令のセットのうちの格納命令によってトリガされてもよい。命令のセットはアトミック・プリミティブの一部であってもよい。
ステップ２０１において、キャッシュ・コントローラは、データ項目にアクセスするための要求を第２のコア（例、１０１Ｃまたは１０１Ｎ）から受信してもよい。この要求は、たとえばプロセッサ・コアとキャッシュ・コントローラとを接続するバス・システムを介して送信されてもよい。キャッシュ・コントローラはバス・システムをモニタすることによって、第２のプロセッサ・コアの要求を受信してもよい。第２のコアが送信する要求は、第２のコアによるＴＥＬＴ命令の実行によってトリガされてもよい。キャッシュ（例、１０６）は、たとえばキャッシュ・ラインなどを含んでもよい。
第１のプロセッサ・コアによるアトミック・プリミティブの実行によって、読取り命令によってメモリ位置からデータ・ブロック（すなわち、データ項目）が読出され、キャッシュ・ラインにデータ・ブロックのコピーが記憶されることによって、キャッシュ・ラインが第１のプロセッサ・コアに割り当てられてもよい。次いで第１のプロセッサ・コアは、キャッシュ・ラインが自身に割り当てられている間に少なくとも１つの命令を実行してもよい。その少なくとも１つの命令を実行している間に、ステップ２０１の要求が受信されてもよい。要求されるデータ項目は、たとえばキャッシュ・ラインのデータであってもよい。
たとえば、ユーザは第２のプロセッサ・コアによって実行され得る命令を含むプログラムを作成してもよい。そのプログラムはＴＥＬＴ命令を含む。ＴＥＬＴ命令は、キャッシュ・ラインが利用可能な場合にはキャッシュ・ラインのロードを可能にする。第２のプロセッサ・コアによってＴＥＬＴ命令が実行されると、第２のプロセッサ・コアによって要求が発行されてもよい。要求されるデータが利用可能であるとき、そのデータは第２のプロセッサ・コアに戻されてもよい。第２のプロセッサ・コアにデータを戻すことは、たとえば特定のタイプのデータ（例、読取り専用データまたはその他のタイプのデータ）のみを戻すように制御されてもよい。
たとえばキャッシュ・コントローラは、キャッシュ・コントローラが予め定められたキャッシュ・プロトコルに従って動作することを可能にする論理回路を含んでもよい。キャッシュ・プロトコルはキャッシュ・コントローラの複数の可能な状態を示してもよく、この複数の状態の各状態は、キャッシュ・コントローラによって行われるべきそれぞれの動作に関連する。たとえば、キャッシュ・コントローラが複数の状態のうちの第１の状態であるとき、プロセッサ・コアのうちのあるプロセッサ・コアからデータにアクセスするための何らかの要求があるときは常に、キャッシュ・コントローラはそれがＴＥＬＴ命令によってトリガされた要求であるかどうかをチェックすることとなる。たとえばキャッシュ・コントローラは、ステップ２０１において第１の状態であってもよい。キャッシュ・プロトコルは、キャッシュ・コントローラが一貫性を管理することを可能にしてもよい。たとえば、キャッシュ・コントローラはメタデータを用いて、キャッシュ・データおよびその一貫性を管理してもよい。たとえば、キャッシュ階層の任意のレベルにおいて、より低いレベルのキャッシュが保持するキャッシュ・ラインのディレクトリを保存することによって、データ・バッキング（キャッシュなし）が施行されてもよい。
たとえば、データ項目にアクセスするための要求は、それがアトミック・プリミティブにおいて使用中のデータに対する要求であることを示すタグ付き要求（例、ＴＥＬＴ命令によってトリガされたもの）であってもよく、ここでキャッシュ・コントローラはタグ付き要求を認識するために構成された論理回路を含む。よって、要求を受信してその要求がＴＥＬＴ命令によってトリガされたと判定するとき、キャッシュ・コントローラはキャッシュ・プロトコルによる複数の状態のうちの第２の状態へのジャンプまたは切り換えを行ってもよい。第２の状態において、キャッシュ・コントローラは、要求されたデータ項目を別のプロセッサ・コアが待っているかどうかを判定してもよい（問い合わせステップ２０３）。たとえば、キャッシュ・コントローラは自身が保持するキャッシュ・ラインに対する状態を維持しており、要求の時点での要求されたデータ項目の状態を提示できる。
第２のコアの要求を受信する前にプロセッサ・コアの第３のコア（例、１０１Ｂ）からデータ項目の別の要求を受信したと判定したこと（問い合わせステップ２０３）に応答して、ステップ２０５においてキャッシュ・コントローラは拒否メッセージを生成し、その拒否メッセージを第２のコアに送信してもよい。そうでない場合は、ステップ２０７～２１１が行われてもよい。第２のコアの要求より前に第３のコアの他の要求を受信したと判定することは、要求されたデータ項目の状態が第３のコアがそのデータ項目を待っていることを示す状態であると判定することによって行われてもよい。その状態はさらに、第１のプロセッサ・コアがターゲット・データ項目を排他的に有するが、アトミック・プリミティブの実行が完了していないことを示してもよい。問い合わせステップ２０３を行った後、キャッシュ・コントローラはキャッシュ・プロトコルによる第２の状態から複数の状態のうちの第３の状態への切り換えを行ってもよく、拒否メッセージは第３の状態に関連する動作の実行によって第２のコアに送信される。
ステップ２０７において、キャッシュ・コントローラは、第１のコア１０１Ａによるデータ項目への排他的アクセスを無効化するために、第１のコアに無効化要求（またはクロス無効化要求）を送信してもよい。たとえば、問い合わせステップ２０３を行った後、キャッシュ・コントローラはキャッシュ・プロトコルの第２の状態から複数の状態のうちの第４の状態への切り換えを行ってもよい。キャッシュ・コントローラは、キャッシュ・プロトコルによる第４の状態にあるときにはステップ２０７～２１１を行うように構成されてもよい。
ステップ２０９において、キャッシュ・コントローラは、無効化要求に対する肯定応答を示す応答を第１のコアから受信してもよい。たとえば、この応答はバス・システムを介して送信されてもよい。キャッシュ・コントローラは、バス・システムをモニタすることによって応答を受信してもよい。
第１のコアからの無効化要求に対する肯定応答に応答して、キャッシュ・コントローラはステップ２１１において、データ項目がアクセスのために利用可能であると第２のコアに応答してもよい。キャッシュ・コントローラから第２のコアへの応答は、たとえばバス・システムなどを介して送信されてもよい。
ステップ２０１～２１１は、第１のコア１０１Ａによるアトミック・プリミティブの実行が完了していない間に行われてもよい。
図２Ｂは、本開示の実施形態による複数のプロセッサ・コア（例、１０１Ａ～Ｎ）のデータ要求を処理するための方法を示すブロック図である。プロセッサ・コア１０１Ａは、プロセッサ・コア１０１Ａによってアトミック・プリミティブを実行するためのデータ項目に排他的に割り当てられる。
プロセッサ・コア１０１Ａがアトミック・プリミティブを実行している間に、プロセッサ・コア１０１Ｂからキャッシュ・コントローラにデータ項目に対する要求（１）が送信される。キャッシュ・コントローラにおいて受信した要求（１）は受信された唯一の要求であり、すなわち要求（１）の受信時にそのデータ項目を待つ他のプロセッサ・コアは存在しなかったため、プロセッサ・コア１０１Ｂからデータ項目の要求を受信したことに応答して、キャッシュ・コントローラはプロセッサ・コア１０１Ａに無効化要求（２）を送信する。無効化要求を受信したことに応答して、プロセッサ・コア１０１Ａはキャッシュ・コントローラに肯定応答（３）を送信する。肯定応答を受信したことに応答して、キャッシュ・コントローラは、要求されたデータがアクセスのために利用可能であることを第３のコア１０１Ｂに示す応答（４）を送信してもよい。図２Ｂは、プロセッサ・コア１０１Ａによってトリガされ得る任意のステップをさらに示している。特に、プロセッサ・コア１０１Ａはデータ項目に再びアクセスする必要があることがあるため、プロセッサ・コア１０１Ａはデータ項目へのアクセスを得るためのフェッチ要求（５）をキャッシュ・コントローラに送信してもよい。示されるとおり、次いでキャッシュ・コントローラはプロセッサ・コア１０１Ｂに無効化要求（６）を送信してもよい。次いでプロセッサ・コア１０１Ｂは、無効化要求に対する肯定応答（７）を送信してもよい。肯定応答を受信すると、キャッシュ・コントローラはデータがアクセスのために利用可能であるとプロセッサ・コア１０１Ａに応答（８）してもよい。プロセッサ・コア１０１Ａは格納命令（９）を行って、プリミティブの実行が完了したことを示すことによってロックをリリースしてもよい。図２Ｂはさらに、プロセッサ・コア１０１Ｂがデータ項目を待っている間にキャッシュ・コントローラがプロセッサ・コア１０１Ｃおよび１０１Ｎから受信したデータ項目の要求（ＡおよびＣ）を示している。この場合、プロセッサ・コア１０１Ｂがデータ項目を待っているため、キャッシュ・コントローラはプロセッサ・コア１０１Ｃおよび１０１Ｎにそれぞれ拒否メッセージ（ＢおよびＤ）を送信してもよい。
図３は、本開示の実施形態による複数のプロセッサ・コアを含むコンピュータ・システムにおけるワークロード分配に対するロックを実現するための方法の流れ図を示している。
ステップ３０１において、開始プロセッサ・コア１０１Ｃは、ターゲット・プロセッサ・コア１０１Ａが実行中のアトミック・プリミティブに関連するロックの利用可能性をテストするためにＴＥＬＴ命令を発行してもよい。このことによって、ステップ３０３において開始プロセッサ・コア１０１Ｃは、キャッシュ・ラインに対する条件付きフェッチ要求をキャッシュ・コントローラ１０８に送信してもよい。条件付きフェッチ要求を受信したことに応答して、キャッシュ・コントローラ１０８は、すでに別のコアがそのキャッシュ・ラインを待っているかどうかを判定してもよい（問い合わせステップ３０５）。
別のコア（例、１０１Ｂ）がそのキャッシュ・ラインを待っていると判定したとき、キャッシュ・コントローラはステップ３０７において、データが利用可能でないことを示す応答（拒否メッセージ）を開始プロセッサ・コア１０１Ｃに送信してもよい。ステップ３０９において、データが利用可能でないことを示す条件コードが開始プロセッサ・コア１０１Ｃにおいて提示されてもよい。
他のコアがキャッシュ・ラインを待っていないと判定されるとき、キャッシュ・コントローラ１０８はステップ３１１において、ターゲット・コア１０１Ａに条件付きクロス無効化要求を送信してもよい。問い合わせステップ３１３において、ターゲット・コアの状態がキャッシュ・ライン移行のために好適かどうかが判定されてもよい。もしそうであれば、ステップ３１７～３２１が行われてもよく、そうでない場合はステップ３１５～３２１が行われてもよい。
ステップ３１５において、キャッシュ・コントローラはターゲット・コアがデータ（キャッシュ・ライン）の更新を完了するまで待っていてもよい。
ステップ３１７において、ターゲット・コア１０１Ａがダーティ・ラインを書戻して肯定クロス無効化応答を送信することによって、ターゲット・プロセッサ・コア１０１Ａは要求されたキャッシュ・ラインの所有権をなくす。ステップ３１９において、キャッシュ・コントローラ１０８は、それぞれの開始プロセッサ・コアに条件付きフェッチ要求に対する肯定応答をキャッシュ・ラインとともに送信する。キャッシュ・ラインの所有権は、それぞれの開始プロセッサ・コアに移される。ステップ３２１において、データが利用可能であることを示す条件コードがそれぞれの開始プロセッサ・コアにおいて提示されてもよい。
別の例においては、複数のプロセッサ・コアを含むコンピュータ・システムにおけるワークロード分配に対するロックを実現するための方法が提供され、それらのプロセッサ・コアはメイン・メモリに対するプロセッサ・キャッシュを共有し、そのプロセッサ・キャッシュはキャッシュ・コントローラによって管理される。この方法は、メイン・メモリ・アドレスに対する暫定的排他的ロードおよびテスト命令に応答して、プロセッサ・コアがキャッシュ・コントローラにメイン・メモリ・アドレスに対する条件付きクロス無効化要求を送信すること、開始プロセッサ・コアからの条件付きクロス無効化要求に応答して、キャッシュ・コントローラが開始プロセッサ・コアによるアクセスのためにプロセッサ・キャッシュを利用可能かどうかを判定し、もしプロセッサ・キャッシュが利用可能でなければ、キャッシュ・コントローラは開始プロセッサ・コアに対してメイン・メモリ・アドレスのデータがアクセスのために利用可能でないと応答し、そうでない場合はキャッシュ・コントローラはメイン・メモリ・アドレスに対するキャッシュ・ラインを現在所有しているターゲット・プロセッサ・コアにクロス無効化要求を送信すること、キャッシュ・コントローラからのクロス無効化要求に応答して、ターゲット・プロセッサ・コアは自身がキャッシュ・ラインを変更した場合にはダーティ・キャッシュ・ラインを書戻し、キャッシュ・ラインに対する所有権をリリースし、肯定クロス無効化応答によってキャッシュ・コントローラに応答すること、ターゲット・プロセッサ・コアからの肯定クロス無効化応答に応答して、キャッシュ・コントローラが開始プロセッサ・コアにターゲット・データがアクセスのために利用可能であると応答することを含む。
以下の番号付きの項目において、さまざまな実施形態が特定される。
１．複数のプロセッサ・コアを含むコンピュータ・システムに対する方法であって、ここでは第１のコアによってアトミック・プリミティブを実行するためにプロセッサ・コアのうちの第１のコアにデータ項目が排他的に割り当てられ、この方法は、第１のコアによるアトミック・プリミティブの実行が完了していないときに、キャッシュ・コントローラにおいてプロセッサ・コアのうちの第２のコアからデータ項目にアクセスするための要求を受信することと、第２のコアの要求を受信する前にプロセッサ・コアのうちの第３のコアからデータ項目の別の要求を受信したと判定したことに応答して、第２のコアに拒否メッセージを戻すことであって、この第２のコアに対する拒否メッセージはアトミック・プリミティブを別の要求が待っていることをさらに示す、戻すことか、そうでない場合には第１のコアによるデータ項目への排他的アクセスを無効化するために第１のコアに無効化要求を送信することと、無効化要求に対する肯定応答を示す応答を第１のコアから受信することと、この第１のコアからの無効化要求に対する肯定応答に応答して、キャッシュ・コントローラが第２のコアに対してデータがアクセスのために利用可能であると応答することとを含む。
２．第２のコアの要求より前に第３のコアの他の要求を受信したと判定することは、第３のコアがデータ項目を待っていると判定することを含む、項目１に記載の方法。
３．第３のコアがまだデータ項目を待っているときに、キャッシュ・コントローラによってデータ項目の各々のさらなる受信した要求に対して拒否メッセージを戻すことをさらに含む、項目１または２に記載の方法。
４．キャッシュ・コントローラの複数の可能な状態を示すキャッシュ・プロトコルを提供することをさらに含み、この複数の状態の各状態はキャッシュ・コントローラによって行われるべきそれぞれの動作に関連し、この方法は、キャッシュ・コントローラが複数の状態のうちの第１の状態にあるときに要求を受信することと、キャッシュ・コントローラによって第１の状態から第２の状態への切り換えを行うことによって、第２の状態の動作に従ってキャッシュ・コントローラの第２の状態において判定することを行うことと、第２の状態から複数の状態のうちの第３の状態への切り換えを行うことによって、第３の状態に関連する動作に従って第３の状態において戻すことを行うことか、または第２の状態から複数の状態のうちの第４の状態への切り換えを行うことによって、第４の状態に関連する動作に従って第４の状態において無効化要求を送信するステップ、受信するステップ、および応答するステップを行うこととを含む、先行する項目のいずれかに記載の方法。
５．キャッシュ・プロトコルは複数のデータ状態をさらに示し、この方法は、データ項目がアトミック・プリミティブに属し、かつそのデータ項目が別のコアによって要求され待たれていることを示すために、データ項目に複数のデータ状態のうちの所与のデータ状態を割り当てることを含み、第２のコアの要求を受信する前に第３のコアからデータ項目の別の要求を受信したと判定することは、要求されたデータ項目が所与のデータ状態であることをキャッシュ・コントローラによって判定することを含む、項目４に記載の方法。
６．要求の受信は、キャッシュ・コントローラとプロセッサ・コアとを接続するバス・システムをモニタすることを含み、拒否メッセージを戻すことは、拒否メッセージを示すシステム・バス・トランザクションを生成することを含む、先行する項目のいずれかに記載の方法。
７．アトミック・プリミティブが完了したと判定したことに応答して、第３のコアにデータ項目を戻すことをさらに含む、先行する項目のいずれかに記載の方法。
８．第２のコアに拒否メッセージを戻すことはさらに、アトミック・プリミティブの実行中に第２のコアに１つ以上のさらなる命令を実行させることを含み、このさらなる命令はデータ項目を要求するための命令とは異なる、先行する項目のいずれかに記載の方法。
９．アトミック・プリミティブの実行は、第１および第２のコアが共有するデータにアクセスすることを含み、受信される要求は、第２のコアによる共有データへのアクセスを可能にするための要求である、先行する項目のいずれかに記載の方法。
１０．データ項目はアトミック・プリミティブを実行するために第１のコアによって取得されたロックであり、アトミック・プリミティブの実行が完了していないと判定することは、ロックが利用可能でないと判定することを含む、先行する項目のいずれかに記載の方法。
１１．アトミック・プリミティブの実行が完了した後にキャッシュ・ラインがリリースされる、先行する項目のいずれかに記載の方法。
１２．データ項目は第１のコアのキャッシュにキャッシュされる、先行する項目のいずれかに記載の方法。
１３．データ項目は第１および第３のコアが共有するキャッシュにキャッシュされる、先行する項目１～１１のいずれかに記載の方法。
１４．プロセッサ命令を提供することをさらに含み、要求の受信は、第２のコアによるプロセッサ命令の実行の結果としてもたらされ、判定するステップおよび戻すステップは、受信した要求がプロセッサ命令によってトリガされたと判定したことに応答して行われる、先行する項目のいずれかに記載の方法。
本明細書においては、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品の流れ図もしくはブロック図またはその両方を参照して、本発明の態様を説明している。流れ図もしくはブロック図またはその両方の各ブロック、および流れ図もしくはブロック図またはその両方におけるブロックの組み合わせは、コンピュータ可読プログラム命令によって実現され得ることが理解されるだろう。
本発明はシステム、方法、もしくはコンピュータ・プログラム製品、またはその組み合わせであってもよい。コンピュータ・プログラム製品は、プロセッサに本発明の態様を行わせるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体（または複数の媒体）を含んでもよい。
コンピュータ可読記憶媒体は、命令実行デバイスによって使用するための命令を保持および記憶できる有形デバイスであり得る。コンピュータ可読記憶媒体は、たとえば電子ストレージ・デバイス、磁気ストレージ・デバイス、光ストレージ・デバイス、電磁気ストレージ・デバイス、半導体ストレージ・デバイス、または前述の任意の好適な組み合わせなどであってもよいが、それに限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的リストは以下を含む。ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、リード・オンリ・メモリ（ＲＯＭ：ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）、消去可能プログラマブル・リード・オンリ・メモリ（ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ポータブル・コンパクト・ディスク・リード・オンリ・メモリ（ＣＤ－ＲＯＭ：ｃｏｍｐａｃｔ ｄｉｓｃ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）、デジタル多用途ディスク（ＤＶＤ：ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）、メモリ・スティック、フレキシブル・ディスク、機械的にコード化されたデバイス、たとえばパンチ・カードまたは記録された命令を有する溝の中の隆起構造など、および前述の任意の好適な組み合わせ。本明細書において用いられるコンピュータ可読記憶媒体は、たとえば電波もしくはその他の自由に伝播する電磁波、導波路もしくはその他の伝送媒体を通じて伝播する電磁波（例、光ファイバ・ケーブルを通過する光パルス）、またはワイヤを通じて伝送される電気信号など、それ自体が一時的信号のものであると解釈されるべきではない。
本明細書に記載されるコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスにダウンロードされ得るか、またはたとえばインターネット、ローカル・エリア・ネットワーク、広域ネットワーク、もしくは無線ネットワーク、またはその組み合わせなどのネットワークを介して外部コンピュータまたは外部ストレージ・デバイスにダウンロードされ得る。ネットワークは銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、もしくはエッジ・サーバ、またはその組み合わせを含んでもよい。各コンピューティング／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、ネットワークからコンピュータ可読プログラム命令を受信して、そのコンピュータ可読プログラム命令をそれぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体に記憶するために転送する。
本発明の動作を実行するためのコンピュータ可読プログラム命令はアセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ：ｉｎｓｔｒｕｃｔｉｏｎ－ｓｅｔ－ａｒｃｈｉｔｅｃｔｕｒｅ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、または１つ以上のプログラミング言語の任意の組み合わせで書かれたソース・コードもしくはオブジェクト・コードであってもよく、このプログラミング言語はオブジェクト指向プログラミング言語、たとえばＳｍａｌｌｔａｌｋ、またはＣ＋＋など、および従来の手続き型プログラミング言語、たとえば「Ｃ」プログラミング言語または類似のプログラミング言語などを含む。コンピュータ可読プログラム命令は、すべてがユーザのコンピュータで実行されてもよいし、スタンド・アロン・ソフトウェア・パッケージとして部分的にユーザのコンピュータで実行されてもよいし、一部がユーザのコンピュータで、一部がリモート・コンピュータで実行されてもよいし、すべてがリモート・コンピュータまたはサーバで実行されてもよい。後者のシナリオにおいて、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ：ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）または広域ネットワーク（ＷＡＮ：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）を含む任意のタイプのネットワークを通じてユーザのコンピュータに接続されてもよいし、（たとえば、インターネット・サービス・プロバイダを用いてインターネットを通じて）外部コンピュータへの接続が行われてもよい。いくつかの実施形態において、たとえばプログラマブル論理回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙｓ）、またはプログラマブル論理アレイ（ＰＬＡ：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙｓ）などを含む電子回路は、本発明の態様を行うために電子回路をパーソナライズするためのコンピュータ可読プログラム命令の状態情報を使用することによって、コンピュータ可読プログラム命令を実行してもよい。
これらのコンピュータ可読プログラム命令は、汎用目的コンピュータ、特定目的コンピュータ、またはマシンを生成するためのその他のプログラマブル・データ処理装置のプロセッサに提供されることによって、そのコンピュータまたはその他のプログラマブル・データ処理装置のプロセッサを介して実行される命令が、流れ図もしくはブロック図またはその両方の単数または複数のブロックにおいて指定される機能／動作を実現するための手段を生じてもよい。これらのコンピュータ可読プログラム命令は、コンピュータ、プログラマブル・データ処理装置、もしくはその他のデバイス、またはその組み合わせに特定の方式で機能するように指示できるコンピュータ可読記憶媒体にも記憶されることによって、命令が記憶されたコンピュータ可読記憶媒体が、流れ図もしくはブロック図またはその両方の単数または複数のブロックにおいて指定される機能／動作の態様を実現する命令を含む製造物を含んでもよい。
コンピュータ可読プログラム命令は、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスにもロードされて、コンピュータに実現されるプロセスを生成するためにコンピュータ、他のプログラマブル装置、または他のデバイスにおいて一連の動作ステップを行わせることによって、そのコンピュータ、他のプログラマブル装置、または他のデバイスにおいて実行される命令が、流れ図もしくはブロック図またはその両方の単数または複数のブロックにおいて指定される機能／動作を実現してもよい。
図面における流れ図およびブロック図は、本発明のさまざまな実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施のアーキテクチャ、機能、および動作を示すものである。これに関して、流れ図またはブロック図の各ブロックは、指定される論理機能（単数または複数）を実現するための１つ以上の実行可能命令を含むモジュール、セグメント、または命令の一部を表してもよい。いくつかの代替的実施において、ブロック内に示される機能は、図面に示されるものとは異なる順序で起こってもよい。たとえば、連続して示される２つのブロックは、実際には実質的に同時に実行されてもよいし、関与する機能によってはこれらのブロックがときに逆の順序で実行されてもよい。加えて、ブロック図もしくは流れ図またはその両方の各ブロック、およびブロック図もしくは流れ図またはその両方のブロックの組み合わせは、指定された機能または動作を行うか、または特定目的のハードウェアおよびコンピュータ命令の組み合わせを実行する特定目的のハードウェア・ベースのシステムによって実現され得ることが注目されるだろう。

Claims (25)

  1. 複数のプロセッサ・コアを含むコンピュータ・システムに対する方法であって、ここでは前記複数のプロセッサ・コアのうちの第１のコアによってアトミック・プリミティブを実行するために前記第１のコアにデータ項目が排他的に割り当てられ、前記方法は、前記第１のコアによる前記アトミック・プリミティブの前記実行が完了していないときに、
    キャッシュ・コントローラにおいて前記複数のプロセッサ・コアのうちの第２のコアから前記データ項目にアクセスするための要求を受信することと、
    前記第２のコアから前記要求を受信する前に前記複数のプロセッサ・コアのうちの第３のコアから前記データ項目に対する要求を受信したと判定したことに応答して、前記アトミック・プリミティブを別の要求が待っていることを示す拒否メッセージを前記第２のコアに戻すか、そうでない場合には
    前記第１のコアによる前記データ項目への排他的アクセスを無効化するために前記第１のコアに無効化要求を送信することと、
    前記無効化要求に対する肯定応答を示す応答を前記第１のコアから受信することと、
    前記第１のコアからの前記無効化要求に対する前記肯定応答に応答して、前記キャッシュ・コントローラが前記第２のコアに対して前記データがアクセスのために利用可能であると応答することと
    を含む、方法。
  2. 前記第２のコアからの前記要求より前に前記第３のコアからの前記要求を受信したと判定することは、前記第３のコアが前記データ項目を待っていると判定することを含む、請求項１に記載の方法。
  3. 前記第３のコアがまだ前記データ項目を待っているときに、前記キャッシュ・コントローラによって前記データ項目に対する各々のさらなる受信した要求に対して拒否メッセージを戻すことをさらに含む、請求項１に記載の方法。
  4. 前記キャッシュ・コントローラの複数の可能な状態を示すキャッシュ・プロトコルを提供することをさらに含み、前記複数の可能な状態の各状態は、前記キャッシュ・コントローラによって行われるべきそれぞれの動作に関連し、前記方法は、
    前記キャッシュ・コントローラが前記複数の可能な状態のうちの第１の状態にあるときに前記要求を受信することと、
    前記キャッシュ・コントローラによって前記第１の状態から前記複数の可能な状態のうちの第２の状態への切り換えを行うことによって、前記第２の状態の動作に従って前記キャッシュ・コントローラの前記第２の状態において前記判定することを行うことと、
    前記第２の状態から前記複数の可能な状態のうちの第３の状態への切り換えを行うことによって、前記第３の状態に関連する動作に従って前記第３の状態において前記戻すことを行うことか、または前記第２の状態から前記複数の可能な状態のうちの第４の状態への切り換えを行うことによって、前記第４の状態に関連する動作に従って前記第４の状態において前記無効化要求を前記送信するステップ、前記受信するステップ、および前記応答するステップを行うことと
    を含む、請求項１に記載の方法。
  5. 前記キャッシュ・プロトコルは複数のデータ状態をさらに示し、前記方法は、
    前記データ項目が前記アトミック・プリミティブに属し、かつ前記データ項目が別のコアによって要求され待たれていることを示すために、前記データ項目に前記複数のデータ状態のうちの所与のデータ状態を割り当てることを含み、前記第２のコアからの前記要求を受信する前に前記第３のコアから前記データ項目に対する前記要求を受信したと前記判定することは、前記要求されたデータ項目が前記所与のデータ状態であることを前記キャッシュ・コントローラによって判定することを含む、請求項４に記載の方法。
  6. 前記要求の前記受信は、
    前記キャッシュ・コントローラと前記複数のプロセッサ・コアとを接続するバス・システムをモニタすることを含み、前記拒否メッセージを前記戻すことは、前記拒否メッセージを示すシステム・バス・トランザクションを生成することを含む、請求項１に記載の方法。
  7. 前記アトミック・プリミティブが完了したと判定したことに応答して、前記第３のコアに前記データ項目を戻すことをさらに含む、請求項１に記載の方法。
  8. 前記第２のコアに前記拒否メッセージを戻すことはさらに、
    前記アトミック・プリミティブの実行中に前記第２のコアに１つ以上のさらなる命令を実行させることを含み、前記さらなる命令は前記データ項目を要求するための命令とは異なる、請求項１に記載の方法。
  9. 前記アトミック・プリミティブの前記実行は、
    前記第１のコアおよび前記第２のコアに共有されるデータにアクセスすることを含み、前記受信される要求は、前記第２のコアによる前記共有されるデータへのアクセスを可能にするための要求である、請求項１に記載の方法。
  10. 前記データ項目は前記アトミック・プリミティブを実行するために前記第１のコアによって取得されたロックであり、前記アトミック・プリミティブの前記実行が完了していないと判定することは、前記ロックが利用可能でないと判定することを含む、請求項１に記載の方法。
  11. 前記アトミック・プリミティブの前記実行が完了した後にキャッシュ・ラインがリリースされる、請求項１に記載の方法。
  12. 前記データ項目は前記第１のコアのキャッシュにキャッシュされる、請求項１に記載の方法。
  13. 前記データ項目は前記第１のコアおよび前記第３のコアが共有するキャッシュにキャッシュされる、請求項１に記載の方法。
  14. プロセッサ命令を提供することをさらに含み、前記要求の前記受信は、前記第２のコアによる前記プロセッサ命令の実行の結果としてもたらされ、前記判定するステップおよび戻すステップは、前記受信した要求が前記プロセッサ命令によってトリガされたと判定したことに応答して行われる、請求項１に記載の方法。
  15. キャッシュ・コントローラおよび複数のプロセッサ・コアを含むプロセッサ・システムであって、ここでは前記複数のプロセッサ・コアのうちの第１のコアによってアトミック・プリミティブを実行するために前記第１のコアにデータ項目が排他的に割り当てられ、前記キャッシュ・コントローラは、前記第１のコアによる前記アトミック・プリミティブの前記実行が完了していないときに、
    前記複数のプロセッサ・コアのうちの第２のコアから前記データ項目にアクセスするための要求を受信することと、
    前記第２のコアから前記要求を受信する前に前記複数のプロセッサ・コアのうちの第３のコアから前記データ項目に対する要求を受信したと判定したことに応答して、前記アトミック・プリミティブを別の要求が待っていることを示す拒否メッセージを前記第２のコアに戻すか、そうでない場合には
    前記第１のコアによる前記データ項目への排他的アクセスを無効化するために前記第１のコアに無効化要求を送信することと、
    前記無効化要求に対する肯定応答を示す応答を前記第１のコアから受信することと、
    前記第１のコアからの前記無効化要求に対する前記肯定応答に応答して、前記キャッシュ・コントローラが前記第２のコアに対して前記データがアクセスのために利用可能であると応答することと
    を行うために構成される、プロセッサ・システム。
  16. 前記第３のコアは、予め定められた命令を実行するための論理回路を含み、前記キャッシュ・コントローラは、前記論理回路による前記予め定められた命令の前記実行に応答して前記判定するステップを行うように構成される、請求項１５に記載のプロセッサ・システム。
  17. 前記第２のコアからの前記要求より前に前記第３のコアからの前記要求を受信したと判定することは、前記第３のコアが前記データ項目を待っていると判定することを含む、請求項１５に記載のプロセッサ・システム。
  18. 前記第３のコアがまだ前記データ項目を待っているときに、前記キャッシュ・コントローラによって前記データ項目に対する各々のさらなる受信した要求に対して拒否メッセージを戻すことをさらに含む、請求項１５に記載のプロセッサ・システム。
  19. 前記キャッシュ・コントローラの複数の可能な状態を示すキャッシュ・プロトコルを提供することをさらに含み、前記複数の可能な状態の各状態は、前記キャッシュ・コントローラによって行われるべきそれぞれの動作に関連し、方法は、
    前記キャッシュ・コントローラが前記複数の可能な状態のうちの第１の状態にあるときに前記要求を受信することと、
    前記キャッシュ・コントローラによって前記第１の状態から前記複数の可能な状態のうちの第２の状態への切り換えを行うことによって、前記第２の状態の動作に従って前記キャッシュ・コントローラの前記第２の状態において前記判定することを行うことと、
    前記第２の状態から前記複数の可能な状態のうちの第３の状態への切り換えを行うことによって、前記第３の状態に関連する動作に従って前記第３の状態において前記戻すことを行うことか、または前記第２の状態から前記複数の可能な状態のうちの第４の状態への切り換えを行うことによって、前記第４の状態に関連する動作に従って前記第４の状態において前記無効化要求を前記送信するステップ、前記受信するステップ、および前記応答するステップを行うことと
    を含む、請求項１５に記載のプロセッサ・システム。
  20. 前記キャッシュ・プロトコルは複数のデータ状態をさらに示し、前記方法は、
    前記データ項目が前記アトミック・プリミティブに属し、かつ前記データ項目が別のコアによって要求され待たれていることを示すために、前記データ項目に前記複数のデータ状態のうちの所与のデータ状態を割り当てることを含み、前記第２のコアからの前記要求を受信する前に前記第３のコアから前記データ項目に対する前記要求を受信したと前記判定することは、前記要求されたデータ項目が前記所与のデータ状態であることを前記キャッシュ・コントローラによって判定することを含む、請求項１９に記載のプロセッサ・システム。
  21. 複数のプロセッサ・コアを含むコンピュータ・システムに対する方法をプロセッサまたはプログラマブル回路に行わせるために前記プロセッサまたは前記プログラマブル回路によって実行可能なプログラム命令を集合的に記憶する１つ以上のコンピュータ可読記憶媒体を含むコンピュータ・プログラム製品であって、ここでは前記複数のプロセッサ・コアのうちの第１のコアによってアトミック・プリミティブを実行するために前記第１のコアにデータ項目が排他的に割り当てられ、前記方法は、前記第１のコアによる前記アトミック・プリミティブの前記実行が完了していないときに、
    キャッシュ・コントローラにおいて前記複数のプロセッサ・コアのうちの第２のコアから前記データ項目にアクセスするための要求を受信することと、
    前記第２のコアから前記要求を受信する前に前記複数のプロセッサ・コアのうちの第３のコアから前記データ項目に対する要求を受信したと判定したことに応答して、前記第２のコアに拒否メッセージを戻すことであって、前記第２のコアに対する前記拒否メッセージは前記アトミック・プリミティブを別の要求が待っていることをさらに示す、戻すことか、そうでない場合には
    前記第１のコアによる前記データ項目への排他的アクセスを無効化するために前記第１のコアに無効化要求を送信することと、
    前記無効化要求に対する肯定応答を示す応答を前記第１のコアから受信することと、
    前記第１のコアからの前記無効化要求に対する前記肯定応答に応答して、前記キャッシュ・コントローラが前記第２のコアに対して前記データがアクセスのために利用可能であると応答することと
    を含む、コンピュータ・プログラム製品。
  22. 前記第２のコアからの前記要求より前に前記第３のコアからの前記要求を受信したと判定することは、前記第３のコアが前記データ項目を待っていると判定することを含む、請求項２１に記載のコンピュータ・プログラム製品。
  23. 前記第３のコアがまだ前記データ項目を待っているときに、前記キャッシュ・コントローラによって前記データ項目に対する各々のさらなる受信した要求に対して拒否メッセージを戻すことをさらに含む、請求項２１に記載のコンピュータ・プログラム製品。
  24. 前記キャッシュ・コントローラの複数の可能な状態を示すキャッシュ・プロトコルを提供することをさらに含み、前記複数の可能な状態の各状態は、前記キャッシュ・コントローラによって行われるべきそれぞれの動作に関連し、前記方法は、
    前記キャッシュ・コントローラが前記複数の可能な状態のうちの第１の状態にあるときに前記要求を受信することと、
    前記キャッシュ・コントローラによって前記第１の状態から前記複数の可能な状態のうちの第２の状態への切り換えを行うことによって、前記第２の状態の動作に従って前記キャッシュ・コントローラの前記第２の状態において前記判定することを行うことと、
    前記第２の状態から前記複数の可能な状態のうちの第３の状態への切り換えを行うことによって、前記第３の状態に関連する動作に従って前記第３の状態において前記戻すことを行うことか、または前記第２の状態から前記複数の可能な状態のうちの第４の状態への切り換えを行うことによって、前記第４の状態に関連する動作に従って前記第４の状態において前記無効化要求を前記送信するステップ、前記受信するステップ、および前記応答するステップを行うことと
    を含む、請求項２１に記載のコンピュータ・プログラム製品。
  25. 前記キャッシュ・プロトコルは複数のデータ状態をさらに示し、前記方法は、
    前記データ項目が前記アトミック・プリミティブに属し、かつ前記データ項目が別のコアによって要求され待たれていることを示すために、前記データ項目に前記複数のデータ状態のうちの所与のデータ状態を割り当てることを含み、前記第２のコアからの前記要求を受信する前に前記第３のコアから前記データ項目に対する前記要求を受信したと前記判定することは、前記要求されたデータ項目が前記所与のデータ状態であることを前記キャッシュ・コントローラによって判定することを含む、請求項２４に記載のコンピュータ・プログラム製品。
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