JPH07262089A

JPH07262089A - ロックアクセス制御方法および情報処理装置

Info

Publication number: JPH07262089A
Application number: JP6047039A
Authority: JP
Inventors: Nobuyuki Suzuki; 信行鈴木; Tetsuya Morioka; 哲哉森岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-17
Filing date: 1994-03-17
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】本発明は、複数の処理装置と処理装置間で共
有する記憶装置とを有してなるストアイン方式の情報処
理装置において用いられるロックアクセス制御方法およ
びこの情報処理装置に関し、ストアイン方式のロックア
クセスを行なえるようにするほか、システムの性能低下
を最小限に抑止することを目的とする。【構成】各データ処理部１が主記憶部２の所定領域の
データに対してアクセスする際には、所定領域のデータ
を自データ処理部１のバッファ記憶部３に排他的に保持
させ、主記憶部２上で所定領域に対する他データ処理部
１からのアクセスを禁止するとともに、所定領域のデー
タに対するアクセスを完了するまで、所定領域のデータ
についてのアドレスをロックアドレスとして自データ処
理部１に保持し、ロックアドレスが自データ処理部１に
保持されている間、所定領域のデータのバッファ記憶部
３からの解放を禁止するように構成する。

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術（図８，図９）発明が解決しようとする課題課題を解決するための手段（図１）作用（図１）実施例（図２〜図７）発明の効果

【０００２】

【産業上の利用分野】本発明は、複数の処理装置とこの
複数の処理装置間で共有する記憶装置とを有してなるス
トアイン方式の情報処理装置において用いられるロック
アクセス制御方法およびこのロックアクセス制御を行な
う情報処理装置に関する。

【０００３】

【従来の技術】一般的に、複数の中央処理装置（ＣＰ
Ｕ）を有する情報処理装置において、複数のＣＰＵが主
記憶装置（ＭＳＵ）上のデータを共有して、ＭＳＵを効
率的に利用することが行なわれている。また、ＭＳＵ上
のデータを共有するためには、自ＣＰＵが、ある記憶領
域に対する他ＣＰＵからのデータアクセスをある一定期
間禁止し、その間に自ＣＰＵが前記記憶領域に対する取
り出し及び格納を行なうロックアクセスと呼ばれる処理
が必要である。

【０００４】また、入出力命令の実行において、各種入
出力制御情報を格納するハードウェア専用領域をＭＳＵ
上に設け、命令実行時に前記領域に対する他装置のアク
セスを禁止するためにもロックアクセスが用いられるよ
うになっている。さらに、ロックアクセスでは複数のＣ
ＰＵが共有するデータの一致、排他処理を必要とするた
め、通常のアクセスよりも多くの時間を要するので、装
置の処理速度の高速化を図るべく、低速，大容量の記憶
素子を用いたＭＳＵに対して、ＣＰＵに、高速，小容量
の記憶素子を用いたバッファ記憶部（以下ＢＳ）を設け
ることにより記憶装置を階層的な構成とし、ＢＳにＭＳ
Ｕ上のデータを細分化したブロックの写しを保持するこ
とにより、ＣＰＵからＭＳＵに対する見かけ上のアクセ
スを高速化する手法が広く用いられている。

【０００５】ところで、ＢＳの制御には、大きく分けて
ストアスルー方式とストアイン方式の２つがある。スト
アスルー方式では、ＣＰＵの演算制御ユニットからＢＳ
に対して読み出しアクセスを行なう場合に、対象データ
がＢＳに無かった場合は、下位の記憶装置（ＭＳＵ）か
らＢＳに当該ブロックを読み込み（ムーブイン）、読み
出しアクセスを行なうとともに、書き込みアクセスを行
なう場合には、ＢＳにストア先のデータがあればＢＳと
ＭＳＵの両者に書き込みを行ない、書き込み先のデータ
がなければＭＳＵのみに書き込みを行なうようになって
いる。

【０００６】また、ストアイン方式では、読み出しアク
セスまたは書き込みアクセスのいずれにおいても、ＢＳ
に対象データが無かった場合は、ＭＳＵからのムーブイ
ンを行ない、また、書き込みアクセスの時はＢＳへのみ
書き込みを行なうようになっている。また、ムーブイン
の際の読み込みデータにより置き換えられるＢＳ上のブ
ロックが、過去に書き込みの行なわれたブロックであっ
た場合、あるいはＭＳＵ上でデータを共有する他のＣＰ
Ｕが、未だストア（書き込み処理）が反映されていない
ブロックを必要とした場合、当該ブロックをＢＳからＭ
ＳＵへ書き出す（ムーブアウト）ようになっている。

【０００７】一般的に、ロックアクセスは、例えば「TE
ST AND SET（テストアンドセット）命令」や「COMPARE
AND SWAP（コンペアアンドスワップ）命令」の幾つかの
特殊命令等で行なわれるようになっており、「TEST AND
SET命令」等においては、まず、ＭＳＵの読み出しを行
なうが、この際、ロックアクセスの指示をすることによ
りロックを設定し、その後、同じＭＳＵへ書き込みを行
なった後、ロックの解除を行なうようになっている。

【０００８】ここで、上記のようなロック設定から解除
までの間、他ＣＰＵからのデータアクセスをある一定期
間禁止するための手段としては、ストアスルー方式の情
報処理装置においては、例えば特開平３−１９０４９号
公報にて開示された技術があり、ストアイン方式の情報
処理装置においては、例えば、特開昭５７−１５８０８
１号公報にて開示された技術がある。

【０００９】ここで、特開平３−１９０４９号公報にて
開示された技術にかかるロックアクセス方式を、図８に
示すブロック図を用いて以下に説明する。即ち、この図
８に示す情報処理装置は、ＣＰＵ（♯０）１０１，ＣＰ
Ｕ（♯１）１０２，記憶制御装置（ＭＣＵ）１０３及び
主記憶装置（ＭＳＵ）１０４をそなえて構成されてい
る。

【００１０】ＣＰＵ（♯０）１０１，ＣＰＵ（♯１）１
０２はともに並列に情報処理を行なうことができるもの
であり、ＣＰＵ（♯０）１０１は演算制御ユニット（Ｉ
Ｕ）１０５と記憶制御ユニット（ＳＵ）１０６とをそな
え、ＣＰＵ（♯１）１０２は演算制御ユニット（ＩＵ）
１０９と記憶制御ユニット（ＳＵ）１１０とをそなえて
いる。

【００１１】ここで、演算制御ユニット１０５，１０９
は、それぞれ、記憶制御ユニット１０６，１１０との間
でデータの読み出し／書き込みアクセスを行ない、この
データについての演算処理等を行なうものである。ま
た、記憶制御ユニット１０６はデータバッファ（ＢＳ）
１０７とロックアドレスレジスタ（ＬＫＡＲ）１０８と
をそなえ、記憶制御ユニット１１０はデータバッファ
（ＢＳ）１１１とロックアドレスレジスタ（ＬＫＡＲ）
１１２とをそなえている。

【００１２】データバッファ１０７，１１１は、演算制
御ユニット１０５，１０９における演算処理を行なうた
めの主記憶装置１０４に格納されているブロック単位の
データの写しを格納しておくものである。また、ロック
アドレスレジスタ１０８は、演算制御ユニット１０５が
現在ロックアクセスを要求しているデータにおけるアド
レスを登録し、ロックが獲得できたら当該アドレスでデ
ータバッファ１０７をアクセスするようになっており、
ロックアドレスレジスタ１１２についても同様にアドレ
スを登録し、ロックが獲得できたら当該アドレスでデー
タバッファ１１１をアクセスするようになっている。

【００１３】さらに、ＭＣＵ１０３は、主記憶装置１０
４に格納されているデータとバッファ１０７，１１１と
の間のデータの送受を制御するものであり、上記のロッ
クアドレスレジスタ１０８，１１２にアドレスが登録さ
れると、それぞれのロックアドレスレジスタ１０８，１
１２にて登録されているアドレスを格納するロックアド
レスレジスタ１１３，１１４をそなえている。

【００１４】従って、このロックアドレスレジスタ１１
３，１１４に格納されているアドレス情報に基づいて、
他のＣＰＵでは、アクセスが禁止されているアドレスを
判別できるようになっている。このような構成により、
図５に示す情報処理装置のロックアクセス処理は、以下
に示すようにして行なわれている。

【００１５】即ち、ＣＰＵ１０１の演算制御ユニット１
０５が、データアクセスを行なう際には、演算制御ユニ
ット１０５は記憶制御ユニット１０６に対してロックア
クセス要求を送出する。記憶制御ユニット１０６におい
ては、バッファ１０７を検索し、ロックすべきアドレス
にかかるデータがバッファ１０７に有る場合は、ロック
獲得要求をＭＳＵ１０４に送出し、ロックアドレスを記
憶制御ユニット１０６内のロックアドレスレジスタ１０
８に保持する。

【００１６】また、ＭＣＵ１０３においては、ＣＰＵ１
０１，１０２がロック中のロックアドレスをロックアド
レスレジスタ１１３，１１４にて保持されており、記憶
制御ユニット１０６からのロック獲得要求を受けると、
このロック獲得を要求されたアドレスと、ロックアドレ
スレジスタ１１４にて保持されているＣＰＵ１０２がロ
ック中のロックアドレスとを比較し、一致している場合
は、ＣＰＵ１０２がロックを解除するまで、ここで要求
されたＣＰＵ１０１のロック獲得要求を待機させる。

【００１７】そして、ＣＰＵ１０１から要求されていた
ロックを獲得できたら、ＭＣＵ１０３はＣＰＵ１０１の
ロック要求アドレスをロックアドレスレジスタ１１３に
セットし、ロック要求元のＣＰＵ１０１に対してロック
確認信号を送出する。同時に、ＣＰＵ１０２に対して、
ロックアドレスを含むブロックの無効化要求を送出する
ことにより、ＣＰＵ１０２によるロック領域の参照を禁
止する。

【００１８】そして、ロック要求元のＣＰＵ１０１の記
憶制御ユニット１０６は、ＭＣＵ１０３からロック確認
信号が送られてくると、ロックアドレスレジスタ１０８
に保持されているロック要求アドレスを用いて再びバッ
ファ１０７を検索し、データを読み出す。その後、ＣＰ
Ｕ１０１の演算制御ユニット１０５において、必要な処
理を終えた後、ロック解除要求をＭＣＵ１０３へ送出
し、ＭＣＵ１０３においてはロックアドレスレジスタ１
１３を無効化することで、ロックを解除する。

【００１９】なお、演算制御ユニット１０５における処
理によって、データが更新された場合は、バッファ１０
７及びＭＳＵ１０４に格納されている当該データが更新
されている。また、一般的なストアイン方式の情報処理
装置においては、複数のＣＰＵが同一アドレスに同時に
ストアすることを防止するためにＣＰＵにおけるバッフ
ァに格納されている各ブロックに対して、共有型又は排
他型かのどちらかの属性を与え、書き込みは排他型ブロ
ックにのみ可能としている。

【００２０】即ち、このストアイン方式の情報処理装置
は、共有型ブロックを複数のＣＰＵが同時に持つことは
許されるが、排他型ブロックを複数のＣＰＵが同時に持
つことは許されない。即ち、あるＣＰＵが排他型ブロッ
クで保持している領域を、他のＣＰＵがアクセスできな
いようになっている。また、ストアイン方式で、あるＣ
ＰＵが排他型ブロックのムーブインを要求した場合、要
求ブロックの最新のデータが他ＣＰＵのＢＳにしか存在
しない場合があるため、他ＣＰＵのＢＳの状態を検索す
る。即ち、要求ブロックの最新のデータが、他ＣＰＵの
共有型ブロックに保持されている場合、そのブロックを
無効化する。また、他ＣＰＵの排他型のブロックに保持
され、かつ、その内容が更新されていた場合、そのブロ
ックをムーブアウトし、ムーブアウトデータを要求元Ｃ
ＰＵへ転送するとともに、他ＣＰＵが保持していたブロ
ックを無効化することが行なわれている。

【００２１】ところで、特開昭５７−１５８０８１号公
報にて開示された技術によれば、ストアイン方式のＢＳ
における排他型ブロックには他ＣＰＵから参照出来ない
という点に着目し、図９に示すように、ＢＳのディレク
トリであるＴＡＧにロックビットを設けることにより、
ロックアクセス処理が行なえるようになっている。即
ち、この図９に示すＴＡＧエントリー１２０において、
アドレス１２５はＢＳの関連するブロックの絶対アドレ
スを示すものであり、Ｖ（有効）ビット１２１はブロッ
クが有効であるかどうかを示すものであり、Ｅ（排他）
ビット１２２はブロックが排他的か共有型かを示すもの
であり、Ｃ（変更）ビット１２３はブロックが更新され
たかどうかを示すものであり、Ｌ（ロック）ビット１２
４はブロックがロックされていることを示すために追加
されたものである。

【００２２】ここで、ロックの設定が指示された場合
は、要求アドレスを含むブロックを排他型でＢＳに保持
した状態で、Ｌビット１２４を「１」とし、ロックの解
除はＬビット１２４をリセットすることにより行なわれ
る。また、ＢＳをアクセスする１つのラインアドレスに
関連する複数のブロックの中の１つが任意に選択される
ようなセットアソシアティブ方式のＢＳを適用する場合
においては、置換するブロックを選択するために、ＬＲ
Ｕ(least recentlyused) アレイ中にブロックの使用順
序がＬＲＵコードとして記録されるようになっている。

【００２３】さらに、通常のＬＲＵコード制御に加え、
Ｌビットが「１」であるようなブロックが置換対象とな
らないようにＬＲＵコードを修正する制御装置を設ける
ことにより、ロックされたブロックがムーブアウトされ
ることを防止している。

【００２４】

【発明が解決しようとする課題】しかしながら、上述の
特開平３−３−１９０４９号公報にて開示された、スト
アスルー方式でロックアクセスを行なう技術において
は、最新のデータが下位の記憶装置にあるため、ＢＳ内
のブロックを無効化するだけでエラー時の処理を行なう
ことができるが、ＣＰＵがＢＳに書き込みを行なう度
に、ＭＳＵに対するストアアクセスを行なわなければな
らず、ＭＳＵを共有するＣＰＵの数が増えると、共有す
るＭＳＵに対するアクセス待ち時間が増大するという課
題がある。

【００２５】また、特開昭５７−１５８０８１号公報に
て開示された、ストアイン方式でロックアクセスを行な
う技術においては、自ＣＰＵがロック領域を含むブロッ
クを排他型で保持していた場合、Ｌビットのセット，リ
セットのみでロックの設定，解除を行なえるため、スト
アスルー方式に比べて迅速にロックアクセスを完了する
ことができるが、通常のＴＡＧアレイとは別にロックア
レイを設けなければならず、Ｌビットの状態によって、
ＬＲＵコードを修正し、置換選択ブロックを変更する
等、制御が複雑で、ハードウェアの増加量も大きい。

【００２６】また、ハードウェアエラーの発生によりア
クセスが完了しなかった場合、あるいはＣＰＵがチェッ
ク停止状態になった場合など、長い間、Ｌビットがリセ
ットされずセットされたままの状態になってしまうと、
他ＣＰＵがロック領域をアクセスできず、システム全体
の性能が低下するなどの課題もある。本発明はこのよう
な課題に鑑み創案されたもので、簡易な構成および制御
により、ストアイン方式のロックアクセスを行なえるよ
うにするほか、自ＣＰＵがロックを設定した後、ハード
ウェアエラーが発生してＣＰＵがチェック停止状態にな
った場合、ロックを直ちに解除し、ＢＳに保持されたブ
ロックを速やかに解放できるようにして、システムの性
能低下を最小限に抑止した、ロックアクセス制御方法及
び情報処理装置を提供することを目的とする。

【００２７】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はデータ処理部、２は
複数のデータ処理部１により共用される主記憶部で、こ
れらのデータ処理部１および主記憶部２により情報処理
装置が構成されている。ここで、データ処理部１には、
バッファ記憶部３，ロックアドレス保持部４，解放禁止
制御部５および無効化制御部６がそなえられている。

【００２８】バッファ記憶部３は、主記憶部２の一部の
データの写しをストアイン方式で保持するものであり、
ロックアドレス保持部４は、バッファ記憶部３のデータ
のうちロックアクセス対象になるもののアドレスをロッ
クアドレスとして保持するものである。また、解放禁止
制御部５は、ロックアドレス保持部４のロックアドレス
に対応するデータをバッファ記憶部３から解放すること
を禁止するものであり、無効化制御部６は、ロックアド
レス保持部４のロックアドレスを無効化するものであ
る。

【００２９】各データ処理部１が主記憶部２の所定領域
のデータに対してアクセスする際には、自データ処理部
１のバッファ記憶部３に、前記所定領域のデータを排他
的に保持して、主記憶部２上で前記所定領域に対する他
データ処理部１からのアクセスを禁止するとともに、前
記所定領域のデータについてのアドレスをロックアドレ
スとして自データ処理部１のロックアドレス保持部４に
保持し、解放禁止制御部５により前記所定領域のデータ
をバッファ記憶部３から解放することを禁止する。

【００３０】そして、前記所定領域のデータに対するア
クセスを完了すると、無効化制御部６によりロックアド
レスを無効化し、解放禁止制御部５による前記所定領域
のデータに対する解放禁止状態を解除する（以上、請求
項１，３，４）。なお、自データ処理部１が前記所定領
域のデータに対するアクセスを中断した場合には、無効
化制御部６によりロックアドレスを無効化し、解放禁止
制御部５による前記所定領域のデータに対する解放禁止
状態を解除してもよい（請求項２，５）。

【００３１】また、解放禁止制御部５は、前記所定領域
のデータのアクセス中に受けたバッファ記憶部３のデー
タに対する解放要求対象アドレスとロックアドレス保持
部４のロックアドレスとを比較する比較部と、この比較
部による比較の結果、解放要求対象アドレスとロックア
ドレスとが一致した場合に当該解放要求を中断させる解
放要求中断処理部とから構成することができる（請求項
６）。

【００３２】

【作用】上述の本発明のロックアクセス制御方法および
情報処理装置では、各データ処理部１が該主記憶部２の
所定領域のデータに対してアクセスする際には、前記所
定領域のデータを自データ処理部１の該バッファ記憶部
３に排他的に保持することにより、主記憶部２上で前記
所定領域に対する他データ処理部１からのアクセスが禁
止されるとともに、前記所定領域のデータについてのア
ドレスをロックアドレスとして自データ処理部１のロッ
クアドレス保持部４に保持することで、前記所定領域の
データのバッファ記憶部３からの解放（つまりムーブア
ウト）が、解放禁止制御部５により禁止される。

【００３３】この解放禁止状態は、前記所定領域のデー
タに対するアクセスを完了すると、無効化制御部６によ
りロックアドレスを無効化することで解除され、前記所
定領域のデータのバッファ記憶部３からの解放が可能に
なり、前記所定領域のデータに対して他データ処理部１
からアクセスすることができる。また、解放禁止制御部
５による解放禁止状態は、自データ処理部１が前記所定
領域のデータに対するアクセスを中断した場合にも、無
効化制御部６によりロックアドレスを無効化することで
速やかに解除され、前記所定領域のデータのバッファ記
憶部３からの解放が可能になり、前記所定領域のデータ
に対して他データ処理部１からアクセスすることができ
る。

【００３４】なお、解放禁止制御部５を、解放要求対象
アドレスとロックアドレスとを比較する比較部と、その
比較結果に応じて当該解放要求を中断させる解放要求中
断部とから構成し、解放要求対象アドレスとロックアド
レスとが一致した場合に解放要求中断部にて当該解放要
求を中断させることにより、ロックアドレス保持部４の
ロックアドレスに対応するデータのバッファ記憶部３か
らの解放を禁止することができる。

【００３５】

【実施例】図２は本発明の一実施例にかかる情報処理装
置を示すブロック図であり、この図２に示す情報処理装
置は、ＣＰＵ（♯０）１１，ＣＰＵ（♯１）１２，記憶
制御装置（ＭＣＵ）１３及び主記憶装置（ＭＳＵ）１４
をそなえて構成されている。

【００３６】ＣＰＵ（♯０，データ処理部）１１，ＣＰ
Ｕ（♯１，データ処理部）１２はともに並列に情報処理
を行なうことができるものであり、ＣＰＵ１１，１２
は、記憶制御装置１３及び主記憶装置１４を共有してい
る。また、各ＣＰＵ１１，１２は、それぞれ、演算制御
ユニット（ＩＵ）１５，２０と記憶制御ユニット（Ｓ
Ｕ）１６，２１とをそなえている。

【００３７】ここで、各演算制御ユニット１５，２０
は、それぞれ、記憶制御ユニット１６，２１において格
納されているデータについての演算処理等を行なうとと
もに、ロックアクセス及びロック解除に関する指示を行
なうものである。また、各記憶制御ユニット（解放禁止
制御部）１６，２１は、主記憶装置１４との間でデータ
の読み出し／書き込みを行なうものであり、それぞれ、
ロックアドレスレジスタ（ＬＫＡＲ）１７，２２とＴＡ
Ｇビット保持部１８，２３とデータバッファ（ＢＳ）１
９，２４とをそなえている。

【００３８】ここで、各データバッファ（バッファ記憶
部）１９，２４は、演算制御ユニット１５，２０におけ
る演算処理を行なうための主記憶装置１０４に格納され
ているブロック単位のデータの写しをストアイン方式で
格納しておくものである。また、各ＴＡＧビット保持部
（無効化制御部）１８，２３は、それぞれ、データバッ
ファ１９，２４のディレクトリを示すものであり、詳細
には、図３（ａ），（ｂ）に示すような構成を有してい
る。

【００３９】即ち、ＴＡＧエントリは、図３（ａ）に示
すように、データが格納されているアドレス１８−４毎
に、その先頭にＶビット１８−１，Ｅビット１８−２お
よびＣビット１８−３が付されて構成されている。ここ
で、Ｖビット１８−１は、ブロックが有効かどうかを示
すものであり、Ｅビット１８−２はブロックが排他型か
共有型かを示すものであり、Ｃビット１８−３はブロッ
クが更新されたかどうかを示すものである。

【００４０】即ち、無効型ブロック，共有型ブロック，
排他型ブロック及び更新型ブロックを示すブロックの型
は、それぞれ、図３（ｂ）に示すように各ビット１８−
１〜１８−３を設定することにより規定される。また、
各ロックアドレスレジスタ（ロックアドレス保持部）１
７，２２は、それぞれ、データバッファ１９，２４に格
納されているデータのうちで、ロックアクセス対象にな
るものとして演算制御ユニット１５，２０から要求され
たロックアドレスを保持するものである。

【００４１】さらに、記憶制御装置１３は、主記憶装置
１４に格納されているデータと、データバッファ１９，
２４との間のデータの送受を制御するものであり、具体
的には、ＣＰＵ１１，１２からのリクエストに応じて、
主記憶装置１４に対してムーブインデータの転送を行な
ったり、ＣＰＵ１１，１２に対してムーブアウト要求，
バッファ無効化要求等の送出を行なうものである。

【００４２】また、図４はＣＰＵ１１内におけるデータ
処理を説明するためのパイプラインのアドレス経路の構
成を示す図であるが、ＣＰＵ１２においても、ＣＰＵ１
１と同様のアドレス経路を有している。この図４に示す
ように、ＣＰＵ１１における処理は、Ｐ(Priority)サイ
クル，Ｔ(Translation) サイクル，Ｂ(Buffer)サイクル
及びＲ(Result)サイクルの４つの処理サイクルをパイプ
ライン方式で順次繰り返すことによって行なわれる。

【００４３】即ち、本実施例において、演算制御ユニッ
ト１５により、ロックアドレスをロックアドレスレジス
タ１７に設定する処理を行なうに際して、アドレス経路
は、順に、Ｐサイクルのセレクタ３３、Ｔサイクルの論
理アドレスレジスタ(T-Logical Address Register ，Ｔ
ＬＡＲ）３４および変換索引バッファ(Translation-Loo
kaside Buffer ，ＴＬＢ）３５、Ｂサイクルの絶対アド
レスレジスタ(B-Absolute Address Register，ＢＡＡ
Ｒ) ３６、Ｒサイクルのロックアドレスレジスタ（ＬＫ
ＡＲ）１７のようになっている。

【００４４】ここで、セレクタ３３は、ＣＰＵ１１にお
ける演算制御ユニット１５かまたは記憶制御ユニット１
６からのアドレス情報のいずれか一方を優先的に選択し
て出力するものであり、ロックアクセス設定時には、演
算制御ユニット１５からのロックアドレス設定指示情報
としてのアドレス情報が選択されるようになっている。

【００４５】また、論理アドレスレジスタ３４は、セレ
クタ３３において選択されたアドレスをセットされるも
のであり、変換索引バッファ３５は論理アドレスレジス
タ３４にてセットされた論理アドレスを絶対アドレスに
変換するためのものである。さらに、絶対アドレスレジ
スタ３６は、論理アドレスレジスタ３４にてセットされ
たアドレスについて、変換索引バッファ３５により絶対
アドレスに変換されたものをセットし、前述の図２にて
示したものと同様のロックアドレスレジスタ１７に出力
するものである。

【００４６】また、例えば、ムーブアウト要求等の記憶
制御ユニット１６からのアドレス情報が入力された場合
においては、アドレス経路は、順に、Ｐサイクルのセレ
クタ３３、Ｔサイクルの論理アドレスレジスタ３４，Ｔ
ＡＧビット保持部１８およびデータバッファ１９、Ｂサ
イクルのムーヴアウトアドレスレジスタ(B-Move OutAdd
ress Register，ＢＭＯＡＲ）３７，アドレス一致検出
部３８及び論理積回路３９のようになっている。

【００４７】ここで、ＴＡＧビット保持部１８とデータ
バッファ１９とは、前述の図２にて示したものと同様の
構成を有しているものである。ムーブアウトアドレスレ
ジスタ３７は、ＴＡＧビット保持部１８から読み出され
たムーブアウトするブロックの絶対アドレスをセットす
るものである。アドレス一致検出部（比較部）３８は、
ムーブアウトアドレスレジスタ３６にてセットされた絶
対アドレスと、ロックアドレスレジスタ１７にてセット
された絶対アドレスとの一致を検出し、一致した場合
は、BMOAR-LKAR-MCH信号として「１」を出力するもので
ある。

【００４８】論理積回路（解放中断処理部）３９は、上
述のBMOAR-LKAR-MCH信号と後述のLOCK-VALID信号とを入
力され、双方とも「１」であった場合に、B-MO-ABORT信
号として「１」を出力し、ムーブアウトリクエストを中
断させるようになっている。これらのアドレス一致検出
部３８及び論理積回路３９により、ロックアドレスレジ
スタ１７のロックアドレスに対応するデータをデータバ
ッファ１９から解放することを禁止する、即ちムーブア
ウトを禁止する解放禁止制御部３１が構成される。

【００４９】また、LOCK-VALID信号は、論理積回路３９
及びロックアドレスレジスタ１７に入力され、ロックア
ドレスレジスタ１７に格納されているロックアドレスが
有効か否かを指定するものであり、具体的には、ＣＰＵ
１１内において図５に示すような回路構成により生成さ
れ、ロックアドレスが有効な場合は「１」を出力し、有
効でない場合は「０」を出力するようになっている。

【００５０】即ち、この図５において、論理積回路５１
は、ＣＰＵ１１の演算制御ユニット１５が記憶制御ユニ
ット１６に対して読み出し要求を送出する際に出力され
るFC-REQ信号とロックの設定のためのLOCK-ACC信号とを
入力され、このLOCK-ACC信号が「１」である場合には、
その後のＲサイクルでの、リクエスト完了報告信号（ST
V)を「１」に設定する場合に、出力信号「１」をフリッ
プフロップ５４に出力し、LOCK-VALID信号をセット
（「１」と設定）するものである。

【００５１】また、論理積回路５２は、演算制御ユニッ
ト１５が記憶制御ユニット１６に対して書き込み要求を
送出する際に出力されるST-REQ信号が入力された場合に
おいて、その後のリクエスト完了報告信号(STV) を
「１」に設定する場合に、「１」を出力するものであ
る。さらに、否定論理和回路５３は、上述の論理積回路
５２からの出力信号のほか、ＣＰＵ１１にハードウェア
エラーが発生して、ロックアクセスを完了できなかった
場合や、ＣＰＵ１１がチェック停止状態となった時に、
演算制御ユニット１５が記憶制御ユニット１６に対して
送出するCHECK-STOP-STATE信号が入力され、少なくとも
一方から「１」が入力された場合に、出力信号「０」を
フリップフロップ５４に出力し、LOCK-VALID信号をリセ
ット（「０」と設定）するものである。

【００５２】これらの論理積回路５２及び否定論理和回
路５３により、ロックアドレスレジスタ１７のロックア
ドレスを無効化する無効化制御部３２が構成される。こ
れにより、ＣＰＵ１１がデータのアクセスを完了した場
合や、ＣＰＵ１１がデータのアクセスを中断した場合に
は、LOCK-VALID信号がリセットされるので、無効化制御
部３２によりロックアドレスを無効化し、解放禁止制御
部３１による解放禁止状態が解除されるようになってい
る。

【００５３】上述の構成により、本実施例における情報
処理装置の動作を、図２，図４，図５を参照しながら、
図６のフローチャート及び図７のタイムチャートを用い
て以下に説明する。即ち、ＣＰＵ１１の演算制御ユニッ
ト１５が記憶制御ユニット１６に対してフェッチリクエ
スト(FC-REQ)を記憶制御ユニット１６に要求する際は、
図７におけるＰサイクル６０において、セレクタ３３で
演算制御ユニット１５からの信号が選択され、フェッチ
リクエスト(FC-REQ)とフェッチアドレス(FC-ADRS) とと
もに、LOCK-ACC信号を送出することにより、ロックの設
定を指示する（ステップＡ１）。

【００５４】そして、Ｔサイクル６１において、フェッ
チリクエストが有効になると(T-FC-REQ 参照）、ＴＬＡ
Ｒ３４の論理アドレスでＴＡＧビット保持部１８を検索
し、データバッファ１９をアクセスする。同時にＴＬＢ
３５から絶対アドレスが読み出され、Ｂサイクル６２の
レジスタＢＡＡＲ３６に絶対アドレスがセットされる
（ステップＡ２）。

【００５５】ここで、上記のＴＡＧビット保持部１８を
検索した結果、Ｖビット１８−１が「１」でＥビット１
８−２が「１」であり、要求されたフェッチリクエスト
に対応するブロックが、データバッファ１９に排他型で
登録されていた場合（ステップＡ３においてＹＥＳルー
ト）は、Ｒサイクル６３において、データバッファ１９
からのフェッチデータ(FC-DATA) とリクエスト完了報告
(STV) を演算制御ユニット１５に返す（ステップＡ
４）。同時に、ロックアドレスレジスタ１７にフェッチ
したブロックの絶対アドレスを保持することにより、LO
CK-VALID信号を「１」とすることでロックの設定を完了
する（ステップＡ５）。

【００５６】また、上記のＴＡＧビット保持部１８を検
索した結果、Ｖビット１８−１が「０」であり、要求さ
れたフェッチリクエストに対応するブロックが排他型ブ
ロックで登録されていない場合（ステップＡ３において
ＮＯルート）は、このフェッチリクエストは一時中断さ
れ（ステップＡ６）、ＭＣＵ１３に対して必要なリクエ
ストが発行される。

【００５７】即ち、要求ブロックがＢＳ１９に登録され
ていなかった場合は、ＭＣＵ１３に対して排他型ムーブ
イン要求を行なう（ステップＡ７のＮＯルートからステ
ップＡ８）。その後、ＭＣＵ１３はＣＰＵ１２のデータ
バッファ２４の状態に応じて、ＣＰＵ１２へのムーブア
ウト要求，データバッファ２４の無効化要求，あるいは
ＭＳＵ１１４へのフェッチ要求等の処理を行ない、要求
元のＣＰＵ１１へムーブインデータの転送，あるいはＭ
ＳＵ１４へのフェッチ要求等の処理を行なう。

【００５８】即ち、ＣＰＵ１１において要求されたブロ
ックが、ＣＰＵ１２に格納されていない場合はＭＳＵ１
４に対してフェッチ要求処理を行ない、ＣＰＵ１２のデ
ータバッファ２４に共有型で保持している場合はＣＰＵ
１２へデータバッファ２４の無効化要求を行ない、ＣＰ
Ｕ１２のデータバッファに排他型で保持している場合
は、ＣＰＵ１２へのムーブアウト要求及びデータバッフ
ァ２４の無効化要求を行なう。

【００５９】そして、ＣＰＵ１２においては、ＭＣＵ１
３へムーブアウトデータの転送及びデータバッファ２４
の無効化処理を行なう。ＣＰＵ１１が、ＭＣＵ１３を介
して、ＭＳＵ１４あるいはＣＰＵ１２からのムーブイン
データを受けると、要求ブロックを排他型として登録す
る（ステップＡ９）。また、上記のＴＡＧビット保持部
１８を検索した結果、Ｖビット１８−１が「１」でＥビ
ット１８−２が「０」であり、ブロックが共有型で保持
されていた場合（ステップＡ７においてＹＥＳルート）
は、排他型ブロックへの変更要求をＭＣＵ１３へ送出し
（ステップＡ１０）、ＭＣＵ１３においては、ＣＰＵ１
２のデータバッファ２４の状態に応じて、データバッフ
ァ２４のムーブアウト要求，あるいは無効化要求を行な
う。

【００６０】即ち、ＣＰＵ１２のデータバッファ２４
に、フェッチリクエストに対応するブロックが共有型で
保持されていた場合は、このデータバッファ２４におけ
る当該ブロックの無効化要求を行ない、排他型で保持さ
れていた場合は、当該ブロックのムーブアウト及び無効
化要求を行なう。そして、ＣＰＵ１２においては、ブロ
ックのムーブアウト及び無効化処理を行ない、ＭＣＵ１
３は要求元ＣＰＵ１１に対してムーブインデータの転
送，あるいはブロックの変更許可を送出し、これを受け
たＣＰＵ１１では、データバッファ１９に、フェッチリ
クエストに対応するブロックを共有型から排他型へと変
更する（ステップＡ１１）。

【００６１】上述のステップＡ９，ステップＡ１１にお
いて、データバッファ１９に、フェッチリクエストに対
応するブロックを排他型で保持すると、中断していたフ
ェッチリクエストを再びパイプラインに投入し、前述の
ステップＡ４，ステップＡ５にいたる処理が行なわれ
て、ロック設定が完了する。その後、例えば、ＣＰＵ１
２が、ＣＰＵ１１においてがロック中のブロックに対す
るアクセスをしようとして、ＭＣＵ１３へムーブインを
要求すると、ＭＣＵ１３はＣＰＵ１１へロック中のブロ
ックのムーブアウトを要求する場合や、ＣＰＵ１１自身
が他のブロックをフェッチしようとした時、ロック中の
ブロックがムーブアウト対象となる場合がある。

【００６２】このようにして、図４に示すパイプライン
のアドレス経路において、Ｐサイクル６４で、ムーブア
ウト要求 (MO-REQ）のプライオリティが採られると、こ
のムーブアウト要求のアドレス(MO-ADRS) がセレクタ３
３により選択され、Ｔサイクル６５のアドレスレジスタ
ＴＬＡＲ３４にセットされる。そして、Ｔサイクル６５
において、このムーブアウト要求 (T-MO-REQ）に基づい
て、ＴＬＡＲ３４のアドレスでＴＡＧビット保持部１８
を検索し、ムーブアウトするブロックの絶対アドレス(M
O-ADRS) がＢＭＯＡＲ３７にセットされる。また、Ｂサ
イクル６６において、解放禁止制御部３１のアドレス一
致検出部３８においては、上記のＢＭＯＡＲ３７にセッ
トされた絶対アドレスと、ＬＫＡＲ１７に保持されてい
るロックアドレスとを比較し、これら２つのアドレス情
報が一致している場合は、BMOAR-LKAR-MCH信号を「１」
として出力する。

【００６３】この場合においては、ロックアドレスが有
効なものであるため、LOCK-VALID信号は「１」であり、
論理積回路３９からの出力信号としてのB-MO-ABORT信号
は「１」となり、ムーブアウトリクエストを中断する。
また、ロックの解除が指定される際には、Ｐサイクル６
７において、演算制御ユニット１５からの信号がセレク
タ３３において選択され、演算制御ユニット１５が、ス
トアリクエスト(ST-REQ)を記憶制御ユニット１６に送出
し、ＴＬＡＲ３４に、このストアアドレス(ST-ADRS) が
セットされる。

【００６４】そして、Ｔサイクル６８において、ストア
リクエストが有効になると(T-ST-REQ 参照）、ＴＬＢ３
５から絶対アドレスが読み出され、ＢＡＡＲ３６に絶対
アドレスがセットされる。その後、記憶制御ユニット１
６においては、上記のストアリクエストを処理し、Ｒサ
イクル７０で、演算制御ユニット１５へリクエスト完了
報告(STV) を送出する。同時に、LOCK- VALID 信号を直
ちに「０」にしてＬＫＡＲ１７を無効とし、ロックを解
除する。これにより、解放禁止制御部３１により禁止さ
れていたＭＣＵ１３からのムーブアウト要求を処理し
て、ブロックを解放することを許可する。

【００６５】これにより、ロックが解除されるまで、ロ
ック中のブロックのムーブアウトを禁止する一方、他の
ＣＰＵ１２がロックされたままのブロックをアクセスで
きずに処理を中断されるのを防止している。またＣＰＵ
１１にハードウェアエラーが発生してＣＰＵ１１がチェ
ック停止状態になった場合には、CHECK-STOP-STATE信号
が「１」になるため、無効化制御部３２の否定論理和回
路５３からの出力が「０」となってフリップフロップ５
４がリセットされ、LOCK-VALID信号が直ちに「０」にリ
セットされ、ＣＰＵ１１でロックされたブロックを解放
することができる。

【００６６】このように、本発明の一実施例にかかるロ
ックアクセス制御方法及び情報処理装置によれば、ロッ
クアドレスをＣＰＵ１１のロックアドレスレジスタ１７
に保持し、そのロック対象のブロックをムーブアウトし
ようとする要求を検出すると、解放禁止制御部３１によ
りロックアドレスに対応するデータの解放を禁止する一
方、ＣＰＵ１１が、データバッファ１９に保持されてい
る、ロックアドレスに対応するデータを含むブロックの
アクセスが完了すると、LOCK- VALID 信号をリセットす
ることができるので、少量のハードウェアの追加で速や
かにストアイン方式のロックアクセス制御を行なうこと
ができ、システムの構築のためのコストを大幅に削減で
きる利点がある。

【００６７】さらに、ＣＰＵ１１にハードウェアエラー
が発生して、ロックアクセスを完了できなかった場合
や、ＣＰＵ１１がチェック停止状態となった時において
も、無効化制御部３２によりLOCK- VALID 信号をリセッ
トすることができるので、ロックされていたデータを解
放できるので、他のＣＰＵ１２の処理動作を保証でき、
システムの性能の低下を抑制することができる利点もあ
る。

【００６８】なお、上述の本実施例においては、ＭＣＵ
１３以下の記憶装置の階層の構成は、ＭＳＵ１４のみに
より構成されていたが、本発明によればこれに限定され
ず、例えば複数の階層により構成される記憶装置を用い
てもよい。また、上述の本実施例における情報処理装置
においては、ＣＰＵは２台で構成されていたが、本発明
によればこれに限定されず、３台以上のＣＰＵにより構
成することができることはいうまでもない。

【００６９】

【発明の効果】以上詳述したように、本発明のロックア
クセス制御方法及び情報処理装置によれば、ロックアド
レスを自データ処理部のロックアドレス保持部に保持す
るだけで、解放禁止制御部によりロックアドレスに対応
するデータの解放を禁止することができるので、少量の
ハードウェアの追加で速やかにストアイン方式のロック
アクセス制御を行なうことができ、システムの構築のた
めのコストを大幅に削減できる利点がある（請求項１，
４）。

【００７０】また、自データ処理部が、バッファ記憶部
に保持されている、ロックアドレスに対応するデータの
アクセスが完了すると、無効化処理部により、そのデー
タを即座に解放することができるので、他データ処理部
がそのデータをアクセスできずに処理を中断される時間
を最小限に抑えることができる（請求項２，５）。さら
に、自データ処理部にハードウェアエラーが発生して、
ロックアクセスを完了できなかった場合や、自データ処
理部がチェック停止状態となった時においても、無効化
処理部により、ロックされていたデータを解放すること
ができるので、他データ処理部の処理動作を保証でき、
システムの性能の低下を抑制することができる利点もあ
る（請求項３，６）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例にかかる情報処理装置を示す
ブロック図である。

【図３】（ａ），（ｂ）はＴＡＧビット保持部の詳細な
構成を示す図である。

【図４】ＣＰＵ内におけるデータ処理を説明するための
パイプラインのアドレス経路の構成を示す図である。

【図５】LOCK-VALID信号を生成するための回路構成を示
す図である。

【図６】本発明の一実施例にかかる情報処理装置の動作
を説明するためのフローチャートである。

【図７】本発明の一実施例にかかる情報処理装置の動作
を説明するためのタイムチャートである。

【図８】一般的な情報処理装置を示すブロック図であ
る。

【図９】一般的な情報処理装置にて保持されるＴＡＧの
構成を示す図である。

【符号の説明】

１データ処理部２主記憶部３バッファ記憶部４ロックアドレス保持部５開放禁止制御部６無効化制御部１１，１２ＣＰＵ（データ処理部）１３記憶制御装置１４主記憶装置（主記憶部）１５演算制御ユニット１６記憶制御ユニット１７ロックアドレスレジスタ（ロックアドレス保持
部）１８ＴＡＧビット保持部１９データバッファ（バッファ記憶部）２０演算制御ユニット２１記憶制御ユニット２２ロックアドレスレジスタ（ロックアドレス保持
部）２３ＴＡＧビット保持部２４データバッファ（バッファ記憶部）３１解放禁止制御部３２無効化制御部３３セレクタ３４論理アドレスレジスタ３５変換索引バッファ３６絶対アドレスレジスタ３７ムーヴアウトアドレスレジスタ３８アドレス一致検出部３９，５１，５２論理積回路５３排他的論理積回路５４フリップフロップ

Claims

【特許請求の範囲】

【請求項１】複数のデータ処理部（１）と、該複数の
データ処理部（１）により共用される主記憶部（２）と
をそなえるとともに、各データ処理部（１）が、該主記
憶部（２）の一部のデータの写しをストアイン方式で保
持するバッファ記憶部（３）を有してなる情報処理装置
のロックアクセス制御方法であって、前記の各データ処理部（１）が該主記憶部（２）の所定
領域のデータに対してアクセスする際には、前記所定領域のデータを自データ処理部（１）の該バッ
ファ記憶部（３）に排他的に保持させ、該主記憶部
（２）上で前記所定領域に対する他データ処理部（１）
からのアクセスを禁止するとともに、前記所定領域のデータに対するアクセスを完了するま
で、前記所定領域のデータについてのアドレスをロック
アドレスとして自データ処理部（１）に保持し、前記ロ
ックアドレスが自データ処理部（１）に保持されている
間、前記所定領域のデータの該バッファ記憶部（３）か
らの解放を禁止することを特徴とする、ロックアクセス
制御方法。
【請求項２】自データ処理部（１）が前記所定領域の
データに対するアクセスを中断した場合、前記ロックア
ドレスを無効化し、前記所定領域のデータを該バッファ
記憶部（３）から解放可能にすることを特徴とする、請
求項１記載のロックアクセス制御方法。
【請求項３】複数のデータ処理部（１）と、該複数の
データ処理部（１）により共用される主記憶部（２）と
をそなえるとともに、各データ処理部（１）が、該主記
憶部（２）の一部のデータの写しをストアイン方式で保
持するバッファ記憶部（３）を有してなる情報処理装置
において、前記の各データ処理部（１）に、該バッファ記憶部（３）のデータのうちロックアクセス
対象になるもののアドレスをロックアドレスとして保持
するロックアドレス保持部（４）と、該ロックアドレス保持部（４）のロックアドレスに対応
するデータを該バッファ記憶部（３）から解放すること
を禁止する解放禁止制御部（５）とがそなえられ、前記の各データ処理部（１）が該主記憶部（２）の所定
領域のデータに対してアクセスする際には、自データ処理部（１）の該バッファ記憶部（３）に、前
記所定領域のデータを排他的に保持して、該主記憶部
（２）上で前記所定領域に対する他データ処理部（１）
からのアクセスを禁止するとともに、前記所定領域のデータについてのアドレスをロックアド
レスとして自データ処理部（１）の該ロックアドレス保
持部（４）に保持し、該解放禁止制御部（５）により前
記所定領域のデータの該バッファ記憶部（３）からの解
放を禁止することを特徴とする、情報処理装置。
【請求項４】前記の各データ処理部（１）に、該ロッ
クアドレス保持部（４）のロックアドレスを無効化する
無効化制御部（６）がそなえられ、前記所定領域のデータに対するアクセスを完了すると、
該無効化制御部（６）により前記ロックアドレスを無効
化し、該解放禁止制御部（５）による前記所定領域のデ
ータに対する解放禁止状態を解除することを特徴とす
る、請求項３記載の情報処理装置。
【請求項５】該無効化制御部（６）が、自データ処理
部（１）が前記所定領域のデータに対するアクセスを中
断した場合に、前記ロックアドレスを無効化し、該解放
禁止制御部（５）による前記所定領域のデータに対する
解放禁止状態を解除することを特徴とする、請求項４記
載の情報処理装置。
【請求項６】該解放禁止制御部（５）が、前記所定領域のデータのアクセス中に受けた該バッファ
記憶部（３）のデータに対する解放要求対象アドレス
と、該ロックアドレス保持部（４）のロックアドレスと
を比較する比較部と、該比較部による比較の結果、前記の解放要求対象アドレ
スとロックアドレスとが一致した場合に、当該解放要求
を中断させる解放要求中断処理部とから構成されている
ことを特徴とする、請求項３〜５のいずれかに記載の情
報処理装置。