JP2022523808A - ダイアップ・ファンアウトパッケージングのためのガラスキャリアおよびその製造方法 - Google Patents
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- 239000011521 glass Substances 0.000 title claims abstract description 241
- 238000004806 packaging method and process Methods 0.000 title description 12
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000000969 carrier Substances 0.000 title description 2
- 239000010410 layer Substances 0.000 claims abstract description 122
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 238000004377 microelectronic Methods 0.000 claims abstract description 100
- 238000005530 etching Methods 0.000 claims abstract description 75
- 239000000463 material Substances 0.000 claims abstract description 53
- 239000012792 core layer Substances 0.000 claims abstract description 41
- 238000005538 encapsulation Methods 0.000 claims abstract description 39
- 150000001875 compounds Chemical class 0.000 claims description 17
- 239000004593 Epoxy Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 abstract description 57
- 235000012431 wafers Nutrition 0.000 description 62
- 238000000151 deposition Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 239000011248 coating agent Substances 0.000 description 12
- 238000000576 coating method Methods 0.000 description 12
- 239000000203 mixture Substances 0.000 description 12
- 239000000853 adhesive Substances 0.000 description 10
- 230000001070 adhesive effect Effects 0.000 description 10
- 238000004090 dissolution Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 238000007789 sealing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003754 machining Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- LTPBRCUWZOMYOC-UHFFFAOYSA-N Beryllium oxide Chemical compound O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000008393 encapsulating agent Substances 0.000 description 2
- -1 ittria Chemical compound 0.000 description 2
- 239000005340 laminated glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- JWYVGKFDLWWQJX-UHFFFAOYSA-N 1-ethenylazepan-2-one Chemical compound C=CN1CCCCCC1=O JWYVGKFDLWWQJX-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012050 conventional carrier Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 239000006082 mold release agent Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- ZFZQOKHLXAVJIF-UHFFFAOYSA-N zinc;boric acid;dihydroxy(dioxido)silane Chemical compound [Zn+2].OB(O)O.O[Si](O)([O-])[O-] ZFZQOKHLXAVJIF-UHFFFAOYSA-N 0.000 description 1
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Abstract
ウェハーまたはパネルレベルで被包されたパッケージは、ガラスコア層(110)に融合されたガラスクラッド層(105)を含むガラス基板を備え、このガラス基板は空洞(425)を含み、そのガラスクラッド層は、ガラスコア層よりも速い、エッチング液中のエッチング速度を有する。このウェハーまたはパネルレベルで被包されたパッケージは、空洞内に配置されたマイクロ電子部品(700)、およびそのマイクロ電子部品が空洞内に被包されるようにガラス基板に封止された被包材料(702)をさらに備える。ウェハーまたはパネルレベルで被包されたパッケージを形成する方法であって、ガラス基板に空洞をエッチングする工程、その空洞中にマイクロ電子部品を堆積させる工程、およびマイクロ電子部品が空洞内に被包されるようにガラス基板に被包材料を封止する工程を有してなる方法も、提供される。
Description
本出願は、その内容が依拠され、ここに全て引用される、2019年3月7日に出願された米国仮特許出願第62/815125号の米国法典第35編第119条の下での優先権の恩恵を主張するものである。
本開示は、ファンアウト(fan-out)パッケージングとして使用するためのガラスキャリアおよびその製造方法に関する。それに加え、本開示は、そのガラスキャリアを備えた集積回路パッケージおよびその製造方法に関する。
構造化されたガラス物品は、限定ではなく、例として、集積回路パッケージ、光学的封入、および微小流体素子を含む様々な用途に有用であり得る空洞または通路を有し得る。マイクロ電子部品(例えば、チップ、アンテナ、およびセンサ)の不均一集積は、構造化ガラス物品から形成された高密度パッケージングを利用するための効果的な方法である。
しかしながら、マイクロ電子部品は、加工温度および/またはマイクロ電子部品の周りのエポキシ化合物の流れと硬化の結果として、移動することがある。したがって、マイクロ電子部品の高精度な位置決めを可能にするファンアウトパッケージングが必要とされている。
第1の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、ガラスコア層に融合されたガラスクラッド層を含むガラス基板を備え、このガラス基板は空洞を含み、そのガラスクラッド層は、ガラスコア層よりも速い、エッチング液中のエッチング速度を有する。このウェハーまたはパネルレベルで被包されたパッケージは、空洞内に配置されたマイクロ電子部品、およびそのマイクロ電子部品が空洞内に被包されるようにガラス基板に封止された被包材料をさらに備える。
第2の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、前記空洞が、ガラス基板のガラスクラッド層を通ってガラスコア層まで延在する、先の態様のウェハーまたはパネルレベルで被包されたパッケージを含む。
第3の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、前記空洞が、マイクロ電子部品の幅より0.5から1.5μm大きい幅を有する、先の態様のいずれかのウェハーまたはパネルレベルで被包されたパッケージを含む。
第4の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、空洞の深さがガラスクラッド層の厚さと等しい、先の態様のいずれかのウェハーまたはパネルレベルで被包されたパッケージを含む。
第5の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、ガラスクラッド層の厚さが5μmから50μmである、先の態様のいずれかのウェハーまたはパネルレベルで被包されたパッケージを含む。
第6の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、少なくとも、マイクロ電子部品と空洞の一部との間およびガラス基板の表面と被包材料との間に堆積された剥離層(debonding layer)をさらに含む、先の態様のいずれかのウェハーまたはパネルレベルで被包されたパッケージを含む。
第7の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、前記剥離層の厚さが1μmから5μmである、第6の態様のウェハーまたはパネルレベルで被包されたパッケージを含む。
第8の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、空洞の側壁と空洞の床との間の角度が、75°から90°である、先の態様のいずれかのウェハーまたはパネルレベルで被包されたパッケージを含む。
第9の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、被包材料がエポキシ化合物を含む、先の態様のいずれかのウェハーまたはパネルレベルで被包されたパッケージを含む。
第10の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージは、エッチング液中のガラスコア層のエッチング速度に対する、エッチング液中のガラスクラッド層のエッチング速度の比が、10から65である、先の態様のいずれかのウェハーまたはパネルレベルで被包されたパッケージを含む。
第11の態様によれば、ウェハーまたはパネルレベルで被包されたパッケージを形成する方法であって、ガラスコア層に融合されたガラスクラッド層を含むガラス基板に空洞をエッチングする工程を含み、ガラスクラッド層は、ガラスコア層よりも速い、エッチング液中のエッチング速度を有する。この方法は、その空洞中にマイクロ電子部品を堆積させる工程、およびマイクロ電子部品が空洞内に被包されるようにガラス基板に被包材料を封止する工程をさらに含む。このウェハーまたはパネルレベルで被包されたパッケージは、空洞とマイクロ電子部品との間に接着剤を含まない。
第12の態様によれば、方法は、ガラス基板に被包材料を封止する工程が、ガラス基板の表面に沿って、マイクロ電子部品の周りにエポキシ化合物を流す工程、およびそのエポキシ化合物を硬化させる工程を含む、第11の態様の方法を含む。
第13の態様によれば、方法は、エッチングする工程が、ウェットエッチングを含む、第11または第12の態様の方法を含む。
第14の態様によれば、方法は、空洞中にマイクロ電子部品を堆積させる工程の前に、空洞内にコーティングを堆積させる工程をさらに含む、第11から第13の態様のいずれかの方法を含む。
第15の態様によれば、方法は、コーティングが剥離層を含む、第14の態様の方法を含む。
第16の態様によれば、方法は、コーティングを堆積させる工程が、空洞の少なくとも床の上にコーティングを堆積させる工程を含む、第14から第15の態様のいずれかの方法を含む。
第17の態様によれば、方法は、ガラス基板に被包材料を封止する工程の前に、ガラス基板の表面上にコーティングを堆積させる工程をさらに含み、その被包材料がその表面に封止されている、第14から第16の態様のいずれかの方法を含む。
第18の態様によれば、方法は、エッチング液中のガラスコア層のエッチング速度に対する、エッチング液中のガラスクラッド層のエッチング速度の比が、10から65である、第11から第17の態様のいずれかの方法を含む。
第19の態様によれば、方法は、空洞の側壁と空洞の床との間の角度が、75°から90°である、第11から第18の態様のいずれかの方法を含む。
先の一般的な説明および以下の詳細な説明の両方とも、例示に過ぎず、請求項に記載された主題の性質および特徴を理解するための概要または骨子を提供する意図があることを理解すべきである。添付図面は、さらなる理解を与えるために含まれ、本明細書に包含され、その一部を構成する。図面は、1つ以上の実施の形態を示しており、説明とともに、様々な実施の形態の原理および作動を説明する働きをする。
ここで、添付図面に示された様々な実施の形態を詳しく参照する。できるときはいつでも、同じまたは同様の部分を称するために、図面に亘り、同じ参照番号が使用される。図面における構成要素は、例示の実施の形態の原理を図解する際に、必ずしも、一定の縮尺で描かれておらず、その代わりに強調されている。
様々な実施の形態において、ガラス物品は、ガラス基板およびそのガラス基板中に形成された空洞を備える。いくつかの実施の形態において、そのガラス基板は、ガラスコア層に融合されたガラスクラッド層を含み、そのガラスクラッド層は、ガラスコア層よりも速い、エッチング液中のエッチング速度を有する。様々な実施の形態において、その空洞はガラスクラッド層中に形成されている。様々な実施の形態において、その空洞中にマイクロ電子部品が配置され、そのマイクロ電子部品が空洞内に被包されるように、被包材料がガラス基板に封止されている。様々な実施の形態において、そのガラス物品は、空洞とマイクロ電子部品との間に接着剤を含まない。
様々な実施の形態において、ウェハーまたはパネルレベルで被包されたパッケージを形成する方法は、ガラス基板中の空洞内にマイクロ電子部品を堆積させる工程を含む。いくつかの実施の形態において、そのガラス基板は、ガラスコア層に融合されたガラスクラッド層を含み、そのガラスクラッド層は、ガラスコア層よりも速い、エッチング液中のエッチング速度を有する。いくつかの実施の形態において、その方法は、マイクロ電子部品が空洞内に被包されるようにガラス基板に被包材料を封止する工程をさらに含むことがある。様々な実施の形態において、このウェハーまたはパネルレベルで被包されたパッケージは、空洞とマイクロ電子部品との間に接着剤を含まない。
いくつかの実施の形態において、集積回路パッケージは、ここに記載されたようなガラス物品を含む。例えば、この集積回路パッケージは、そのガラス物品の1つ以上の空洞の各々の中に位置付けられたマイクロ電子部品(例えば、集積回路チップ)を含む。そのような集積回路パッケージは、ここに記載されたようなガラス物品から恩恵を受けることができる。例えば、そのようなガラス物品は、その中に形成された空洞内のマイクロ電子部品の精密な配置を可能にし、マイクロ電子部品とガラス物品との間に接着剤を使用せずに、加工および被包中のマイクロ電子部品の移動を防ぐであろう。
「連結された」という用語は、互いの直接的または間接的な2つの部材の結合を意味する。そのような結合は、事実上静止していても、事実上可動性であってもよい。そのような結合は、2つの部材、または互いとの単一体として一体成形された2つの部材と任意の追加の中間部材により、もしくは2つの部材、または互いに取り付けられた2つの部材と任意の追加の中間部材により達成されてもよい。そのような結合は、事実上永久的であっても、もしくは事実上取外し可能または解放可能であってもよい。
「ガラス」および「ガラス組成物」という用語は、ガラス材料およびガラスセラミック材料の両方を包含する。何故ならば、両方の部類の材料が一般に理解されているからである。同様に、「ガラス構造」という用語は、ガラスから作られた構造を包含する。「再構成されたウェハーおよび/またはパネルレベルパッケージ」という用語は、ウェハーレベルパッケージおよびパネルレベルパッケージを含む、任意のサイズの再構成された基板パッケージを包含する。
「から形成された」という用語は、を含む、から実質的になる、またはからなるの1つ以上を意味し得る。例えば、特定の材料から形成された構成部材は、その特定の材料を含み得る、その特定の材料から実質的になり得る、またはその特定の材料からなり得る。
ここに用いられているような方向を示す用語-例えば、上、下、右、左、前、後ろ、上部、底部、垂直、水平-は、特に明記のない限り、描かれた図面に関してのみ使用され、絶対的な向きを暗示する意図はない。
特に明記のない限り、ここに述べられたどの方法も、その工程が特定の順序で行われることを必要と解釈されることも、任意の装置により、特定の向きが必要とされることも決して意図されていない。したがって、方法の請求項が、その工程がしたがうべき順序を実際に列挙していない場合、または任意の装置の請求項が、個々の構成部材に対する順序または向きを実際に列挙していない場合、もしくその工程が特定の順序に限定されるべきであること、または装置の構成部材に対する特定の順序または向きが列挙されていないことが特許請求の範囲または説明に他に具体的に述べられていない場合、どの点に関しても、順序または向きが暗示されることは決して意図されていない。このことは、工程、操作の流れの配置、構成部材の順序、または構成部材の向きに関する論理の問題;文法構成または句読点に由来する明らかな意味;および明細書に記載された実施の形態の数またはタイプを含む、解釈のどの可能な不明確な基準にも適用される。
ここに用いられているように、名詞は、そうではないと明白に示されていない限り、複数の対象を含む。それゆえ、例えば、「成分」への言及は、そうではないと明白に示されていない限り、そのような成分を2つ以上有する態様を含む。また、先行する「いずれか」(または「または」が排他的であることを明白に意味していることを示す他の類似の言語-例えば、xまたはyの内の1つのみなど)がなく使用される場合の「または」という単語は、包括的であると解釈されるものとする(例えば、「xまたはy」は、xまたはyの一方または両方を意味する)。
「および/または」という用語も、包括的であると解釈されるものとする(例えば、「xおよび/またはy」は、xまたはyの一方または両方を意味する)。「および/または」または「または」が、3つ以上の項目の群の接続詞として使用される状況において、その群は、1つの項目のみ、全ての項目を一緒に、もしくは項目の任意の組合せまたはいくつの項目も含むと解釈されるべきである。さらに、有する、有している、含む(include)、および含んでいる(including)など、明細書および特許請求の範囲に使用される用語は、含む(comprise)および含んでいる(comprising)という用語と同義であると解釈されるべきである。
全ての開示された範囲は、任意と全ての部分的範囲または各範囲により包含される任意と全ての個々の値を列挙している請求項のサポートを包含し、提供していると理解されるべきである。例えば、1から10の規定範囲は、1の最小値および10の最大値の間である、および/またはそれらを含む、任意と全ての部分的範囲または個々の値;すなわち、1以上の最小値で始まり、10以下の最大値で終わる全ての部分的範囲(例えば、5.5から10、2.34から3.56など)、または1から10の任意の値(例えば、3、5.8、9.9994など)、を挙げている請求項のサポートを含み、提供すると考えるべきである。
図面は、一定の縮尺で描かれた1つ以上の実施の形態および/または一定の縮尺で描かれていない1つ以上の実施の形態を示すと解釈されるものとする。これは、図面は、例えば、(a)全てが一定の縮尺で描かれている、(b)全く一定の縮尺で描かれていない、または(c)1つ以上の特徴が一定の縮尺で描かれ、1つ以上の特徴が一定の縮尺で描かれていない、ことを示すと解釈できることを意味する。したがって、図面は、単独でまたは互いに相対的にのいずれかで、図示された特徴のいずれかのサイズ、比率、および/または他の寸法を列挙するためのサポートを提供する働きができる。さらに、そのようなサイズ、比率、および/または他の寸法の全ては、いずれかの方向において0~100%で可変であると理解されるべきであり、それゆえ、そのような値もしくはそのような値により形成できる任意と全ての範囲または部分的範囲を列挙する請求項のサポートを提供する。
請求項に列挙される用語に、広く使用されている一般的な辞典および/または関連する専門用語辞典における関連する見出し項目を参考にして決定される通常の慣習的な意味、当業者により一般に理解される意味などが与えられるべきであり、これは、これらの起源のいずれか1つまたは組合せにより与えられる最も広い意味が請求項の用語に与えられるべきである(例えば、見出し項目の組合せの最も広い意味を与えるために、2つ以上の関連する辞典の見出し項目を組み合わせるべきである)という了解の下にあり、以下だけを例外とする:(a)用語が、その通常の慣習的な意味より拡張的な様式で使用されている場合、その用語には、通常の慣習的な意味に加え、追加の拡張的な意味を与えるべきである、または(b)用語が、「この文書に使用されているように意味するものとする」という句または類似の言語(例えば、「この用語が意味する」、「この用語がとして定義されている」、「本開示の目的について、この用語が意味するものとする」など)が続く用語を挙げることによって、異なる意味を有すると明白に定義されている場合。具体例の言及、「すなわち」の使用、「発明」という単語の使用などは、例外(b)を思い起こさせる、または別のやり方で、挙げられた請求項の用語の範囲を制限することは意図されていない。例外(b)が適用される状況以外に、この文書に含まれるものは決して、請求項の範囲の排除または否定と考えるべきではない。
集積回路(IC)パッケージングは、半導体材料のブロックが、チップから印刷回路板への電気接続を与え、半導体材料に対する物理的損傷および腐食を防ぐ支持ケース内に実装される、半導体デバイス製造のバックエンド過程である。「パッケージ」として知られているこのケースは、デバイスを回路板に接続する電気接点を支持する。この過程は、多くの場合、パッケージングと称されるだけでなく、半導体デバイス組立、被包、または封止と称することもできる。
ウェハーレベルパッケージングまたはウェハーレベルチップスケールパッケージング(WLP)は、ウェハーを個々の回路にスライスし(ダイシングし)、次いで、それらを実装するより一般的な方法とは対照的に、ウェハーの一部である間に、IC(例えば、チップまたはダイ)を実装する技術である。WLPは、シリコンから出発して顧客に出荷するまでデバイスが経る製造過程を効率化するために、ウェハーの製造、実装、試験、および通電テストをウェハーレベルで統合することができる。WLPは、ウェハー製造過程を、デバイス相互接続およびデバイス保護過程を含むように拡張することを含むことができる。ほとんどの他の種類の実装過程は、ウェハーダイシングを最初に行い、次に、個々のダイをプラスチック製パッケージに入れ、半田バンプを取り付ける。WLPは、パッケージングの上部と底部の外層および半田バンプを、ウェハー内にまだある間にICに取り付け、次いで、ウェハーをダイシングすることを含む。
WLPの一種に、ファンイン(FI)があり、これは、ダイの設置面積内に全ての接触端子を有する。そのような構成は、次のレベルの基板の設計に一致するように接触端子のレイアウトを調節するときに、著しい制限を課し得る。ファンアウト(FO)は、ダイレベルパッケージングとFI WLPの間の妥協案を示す別の種類のWLPである。FO WLPは、半導体ウェハーをダイシングし、次に、個別化されたICを再構成されたまたは人工成形ウェハー内に埋め込むことを含む。これらのダイは、標準WLP過程を使用して、所望のFO再配線層(RDL)を製造できるほど十分に大きい距離だけ、再構成ウェハー上に互いから隔離されている。このFO WLPは、微細なリード線ピッチを有するより小さいダイを、印刷回路板のより大きいリード線ピッチに接続する方法を提供する。ファンアウト型パネルレベルパッケージング(FO PLP)は、FO WLPの代替手段として使用されることがある。パネルレベルパッケージング(PLP)は、WLPよりもより費用効率が高いであろう。何故ならば、FO WLPに要求されるより高価な半導体加工設備の代わりに、印刷回路板(PCB)および関連産業からの既存の過程および設備を使用できるからである。
従来のキャリア(PLPまたはWLPのいずれか)を含む過程において、マイクロ電子部品は、加工温度および/またはマイクロ電子部品の周りのエポキシ化合物の流れおよび硬化の結果として、移動し、ダイの精度を低下させることがある。しかしながら、高まる精度の要求には、マイクロ電子部品の移動を減少させるか、またはなくす必要がある。ここに記載された様々な実施の形態は、ダイアタッチフイルム(DAF)の必要性をなくしつつ、エポキシ化合物などの被包材料の施用および硬化中にマイクロ電子部品を適所に固定するために正確なサイズの空洞の正確なエッチングを可能にすることによって、マイクロ電子部品の移動を減少させるか、またはなくす。
図1は、ガラス基板100のいくつかの実施の形態の断面概略図である。ガラス基板100は、第1のまたは上側ガラスクラッド層105および第2のまたは下側ガラスクラッド層107に結合されたガラスコア層110を含む。ガラス基板100は、多数のガラス層を含み、ガラス積層体と考えられる。いくつかの実施の形態において、層105、107、110は、それらの間に位置付けられたどのような接着剤、高分子層、コーティング層なども用いずに、互いに融合されている。他の実施の形態において、層105、107、110は、接着剤などを使用して互いに結合(例えば、接着)されている。
ガラス基板100は、どの適切な組成を有しても差し支えなく、どの適切な方法を使用して製造されても差し支えない。適切なガラス組成の例としては、アルカリ土類アルミノホウケイ酸塩ガラス、亜鉛ホウケイ酸ガラス、およびソーダ石灰ガラス、並びに酸化マグネシウム、イットリア、ベリリア、アルミナ、またはジルコニアが豊富なものなどのガラスセラミックが挙げられる。一般に、ガラス基板100およびそのガラス基板中の層105、107、110のいずれかは、各々がここに全て引用される、2016年5月17日に発行された、「Machining of Fusion-Drawn Glass Laminate Structures Containing a Photomachinable Layer」と題する米国特許第9340451号明細書、および2017年3月16日に公開された、「Glass Article and Method for Forming the Same」と題する米国特許出願公開第2017/0073266号明細書に開示された組成のいずれかを有しても、または開示された方法のいずれを使用して製造されても差し支えない。
ガラス基板100は、ガラスクラッド層105、107の少なくとも一方およびガラスコア層110が、正確な寸法の空洞425を形成するように、ガラスコア層110に対してその少なくとも一方のガラスクラッド層105、107を選択的に除去できるようにする異なる物理的寸法および/または物理的性質を有するように作られており、その空洞は、マイクロ電子部品を収容するようなサイズと形状であり得る。
幅広く変化できるガラス基板100の1つの態様は、層105、107、110の厚さである。例えば、層105、107、110は、全て同じ厚さを有しても、異なる厚さを有しても差し支えない、もしくはそれらの層の内の2つが同じ厚さを有するのに対し、3番目の層が異なる厚さを有しても差し支えない。いくつかの実施の形態において、ガラスクラッド層105、107の一方または両方は、実装されているマイクロ電子部品の厚さより小さい厚さを有することがある。
いくつかの実施の形態において、ガラスクラッド層105、107の一方または両方は、5マイクロメートルから50マイクロメートルの厚さ、5マイクロメートルから20マイクロメートルの厚さ、または約10マイクロメートルから約15マイクロメートルの厚さである。他の実施の形態において、クラッド層105、107の一方または両方は、少なくとも5マイクロメートルの厚さまたは少なくとも10マイクロメートルの厚さである。他の実施の形態において、クラッド層105、107の一方または両方は、50マイクロメートル以下の厚さ、20マイクロメートル以下の厚さ、または15マイクロメートル以下の厚さである。これらの厚さは、FO WLPまたはPLP加工を一般に経るマイクロ電子部品の厚さより一般に小さい。しかしながら、特に、開示された厚さより小さいかまたは大きい厚さを有するマイクロ電子部品に使用する場合、ガラスクラッド層105、107は、他の厚さを有しても差し支えないことを認識すべきである。
幅広く変化できるガラス基板100の別の態様は、層105、107、110のガラス組成である。例えば、層105、107、110の全ては、同じガラス組成または異なるガラス組成を有しても差し支えない、もしくはこれらの層の内の2つは同じガラス組成を有するのに対し、3番目の層は異なるガラス組成を有しても差し支えない。一般に、ガラスクラッド層105、107の一方または両方は、ガラスコア層110のガラス組成と異なるガラス組成を有する。これにより、ガラスクラッド層105、107に、それらを空洞425の形成に適したものとする特定の性質が与えられる。
いくつかの実施の形態において、層105、107、110のガラス組成は、エッチング液中の層105、107、110の耐久性が変わるように変えられる。例えば、実施の形態において、ガラスクラッド層105、107の一方または両方は、ガラスコア層110と異なる、エッチング液中の溶解速度(またはエッチング速度)を有し得る。層105、107、110の間で耐久性が異なることにより、ガラス基板100の表面に空洞425を形成することが可能になる。例えば、ガラスクラッド層105、107は、それらがエッチングされて、空洞425を形成できるように十分に速い、エッチング液中の溶解速度を有し得る。他方で、ガラスコア層110は、エッチングを実質的に受けにくいように十分に遅い、エッチング液中の溶解速度を有し得る。それゆえ、ガラスコア層110は、エッチング液を使用してガラス基板100をエッチングできる深さを制限するためのエッチング停止部の機能を果たすことができる。
いくつかの実施の形態において、ガラスクラッド層105、107の一方または両方は、ガラスコア層110の溶解速度より大きい、エッチング液中の溶解速度を有する。例えば、ガラスコア層110は、著しい程度までエッチングされにくいように、ゼロまたはゼロに十分に近い、エッチング液中の溶解速度を有し得る。
図1に示されたガラス基板100の実施の形態に様々な変更を行えることを認識すべきである。例えば、いくつかの実施の形態において、ガラス基板100は、2つだけのガラス層105、107を含み得る。他の実施の形態において、ガラス基板100は、4つ以上のガラス層を含み得る。数多くの他のバリエーションも考えられる。
いくつかの実施の形態において、ガラス基板を、ここに記載されたような構造化物品に転換させるために、ガラス基板100内に空洞425が形成されている。空洞425は、図2に示された方法を使用して、ガラス基板100の表面に形成することができる。いくつかの実施の形態において、その方法は、ガラス基板100の表面上にマスク215を形成する工程を含む。例えば、マスク215は、ガラスクラッド層105および/またはガラスクラッド層107の表面に形成される。マスク215は、印刷(例えば、インクジェット印刷、グラビア印刷、スクリーン印刷、または別の印刷過程)または別の堆積過程により形成することができる。いくつかの実施の形態において、マスク215は、エッチング液(例えば、ガラス基板100中に空洞425をエッチングするために使用されるエッチング液)に対して耐性がある。例えば、マスク215は、アクリルエステル、多官能性アクリレートn-ビニルカプロラクタム、または別の適切なマスク材料を含み得る。いくつかの実施の形態において、マスク215は、マスクとガラス基板100との間の付着を向上させるためのプライマーを含むインク材料から形成される。そのような向上した付着は、マスク215とガラス基板100との間にエッチング液が浸透するのを低下させることができ、このことは、ここに記載された正確な空洞を可能にするのに役立ち得る。
いくつかの実施の形態において、マスク215は、ガラス基板100が未被覆のままにされている1つ以上の開放領域を含む。マスク215のこの開放領域は、ガラス基板100中に形成すべき空洞425の所望のパターンに対応するパターンを有し得る。例えば、マスク215のパターンは、規則的に繰り返す長方形(例えば、ここに記載されたようなマイクロ電子部品を収容するための)の配列であり得る。そのような実施の形態において、マスク215によりパターン化された形状は、マイクロ電子部品の形状に密接に対応し得る。他の形状も使用することができ、その形状は、マイクロ電子部品の形状に密接に対応し得るか、またはガラス基板100上の適所にマイクロ電子部品をしっかりと保持することができる。それゆえ、マスク215は、ガラスクラッド層105および/またはガラスクラッド層107の選択的なエッチングを可能にし、ここに記載されたようにガラス基板100中に空洞425を形成するためのエッチング用マスクとして作ることができる。
いくつかの実施の形態において、マスク215が上に配置されたガラス基板100は、エッチング液220に曝される。例えば、ガラスクラッド層105および/またはガラスクラッド層107は、図2に示されたように、エッチング液220と接触させられ、それによって、マスク215により覆われていないそれぞれのガラスクラッド層の露出部分を選択的にエッチングし、ガラス基板中に空洞425を形成し、それによって、その基板を加工物品へと転換する。それゆえ、空洞425の形成後に、ガラス基板100は、加工物品と称することができる。いくつかの実施の形態において、マスク215が上に配置されたガラス基板100は、あるエッチング温度で、あるエッチング時間に亘り、エッチング液220に曝される。例えば、エッチング温度は、20℃、22℃、25℃、30℃、35℃、40℃、45℃、または50℃、もしくは表示された値の任意の組合せにより規定される任意の範囲である。より低いエッチング温度が、エッチング中のマスク215の完全性を維持するのに役立つことができ、これにより、ここに記載されたような増加したエッチング時間および/または改善された空洞の形状が可能になる。それに加え、またはそれに代えて、エッチング時間は、10分、15分、20分、25分、30分、35分、40分、45分、50分、55分、60分、65分、70分、75分、80分、85分、または90分、もしくは表示された値の任意の組合せにより規定される任意の範囲であり得る。比較的長いエッチング時間(例えば、10分より長いエッチング時間)が、ここに記載されたような空洞425の実質的に垂直な側壁を可能にできる。
いくつかの実施の形態において、ガラスクラッド層105および/またはガラスクラッド層107は、ガラスコア層110よりも、少なくとも1.5倍速く、少なくとも2倍速く、少なくとも5倍速く、少なくとも10倍速く、少なくとも20倍速く、または少なくとも60倍速く、エッチングを受ける。ここに用いられているように、「エッチング速度」は、単位時間あたりの厚さを称する。例えば、いくつかの実施の形態において、エッチング速度は、8μm/分であることがある。それに加え、またはそれに代えて、エッチング液中のガラスコア層の溶解速度に対する、エッチング液中のガラスクラッド層の溶解速度の比は、10以上かつ65以下である。例えば、その比は、10以上、15以上、20以上、25以上、30以上、35以上、40以上、45以上、50以上、55以上、または60以上であることがある。その比は、65以下、60以下、55以下、50以下、45以下、40以下、35以下、30以下、25以下、20以下、または15以下であることがある。いくつかの実施の形態において、その比は、表示された値の任意の組合せにより規定される任意の範囲であることがある。
いくつかの実施の形態において、空洞425を形成する工程は、ガラスクラッド層105および/またはガラスクラッド層107を実質的に完全に通してエッチングして、図3に示されるように、空洞の底部でガラスコア層110の部分を露出させる工程を含む。それゆえ、空洞425の側壁305は、ガラスクラッド層105および/またはガラスクラッド層107により画成され、空洞の床310は、ガラスコア層110により画成される。いくつかの実施の形態において、ガラスコア層110は、空洞425を形成する工程中に、実質的にエッチングされない。それゆえ、ガラスコア層110は、空洞425の深さを決定するエッチング停止部の機能を果たす。
いくつかの実施の形態において、空洞425の各々の床310は、実質的に平らである。例えば、空洞425の周囲に沿った第1の位置での空洞425の第1の深さと、その第1の位置の反対(例えば、直径方向に反対)の空洞425の周囲に沿った第2の位置での空洞425の第2の深さとの間の差は、多くとも3μm、多くとも2μm、多くとも1μm、多くとも0.9μm、多くとも0.8μm、多くとも0.7μm、多くとも0.6μm、多くとも0.5μm、多くとも0.4μm、多くとも0.3μm、多くとも0.2μm、または多くとも0.1μmである。いくつかの実施の形態において、その差は、表示された値の任意の組合せにより規定される任意の範囲であることがある。そのように小さい深さの差は、ガラスコア層110により与えられるエッチング停止部により可能にできる。例えば、空洞425の深さは、エッチング温度および/またはエッチング時間の変化の結果として実質的に変わらずに、ガラスクラッド層105および/またはガラスクラッド層107の厚さtにより主に決定することができる。
いくつかの実施の形態において、空洞425の側壁305は、実質的に垂直である。例えば、空洞425の側壁305と床310との間に形成される角度θ(図3に示されている)は、90°、または75°から90°である。そのような実施の形態のいくつかにおいて、空洞の深さは、少なくとも2μm、少なくとも5μm、少なくとも10μm、少なくとも12μm、または少なくとも15μmである。いくつかの実施の形態において、その深さは、表示された値の任意の組合せにより規定される任意の範囲であることがある。側壁のそのような小さい角度は、増加したエッチング時間により可能にでき、これは、ガラスコア層110により与えられるエッチング停止部により可能にできる。例えば、エッチング時間は、空洞の深さを実質的に増加させずに、空洞の底部に近い側壁と床との間の交差点での材料を除去するために延長することができる。そのような材料を除去すると、従来のウェットエッチング過程と比べて、真っ直ぐな(例えば、垂直な)側壁をもたらすことができる。
いくつかの実施の形態において、空洞425を形成した後、ガラス基板100からマスク215が取り除かれる。例えば、マスク215を除去する工程は、マスクを溶媒と接触させ、それによって、ガラス基板の表面からマスクを除去する工程を含む。いくつかの実施の形態において、その溶媒は水である。例えば、マスク215を除去する工程は、マスク215が上に配置されたガラス基板100を水中に浸し、それによって、ガラス基板の表面からマスクを除去する工程を含む。図3~4は、中に空洞425が形成され、そこからマスク215が除去されたガラス基板100の、それぞれ、断面概略図および斜視図である。ガラス基板100内の空洞425の形成についての追加の詳細は、ここに全て引用される、「Precision Structured Glass Articles, Integrated Circuit Packages, Optical Devices, Microfluidic Devices, and Methods for Making the Same」と題する、2017年11月6日に出願された米国仮特許第62/582297号明細書に見つけられるであろう。
図3~4に示された空洞425は、マイクロ電子部品700の形状に対応する長方形(図4から分かるような)を有する。しかしながら、空洞425は、どのような適切な形状を有しても差し支えなく、その中に取り付けられる特定のマイクロ電子部品に応じて、様々であり得ることを認識すべきである。例えば、空洞425は、正方形、円形、またはどの他の多角形または非多角形を有しても差し支えない。
図5に示されるように、様々な実施の形態において、剥離層505の形態にあるコーティングが、空洞425の各々の側壁305および床310に沿って配置されることがある。この配置は、ガラス物品がキャリアとして取り除かれるときに、空洞425内に位置付けられたマイクロ電子部品を、空洞425から容易に取り除けるようにするであろう。それに加え、そのような配置は、下記により詳しく記載されるように、封止材がマイクロ電子部品の周りの空洞425中に流れ込む場合、加工後にガラスキャリアからの封止材の剥離を可能にするであろう。しかしながら、剥離層505は、図6に示されるものなど、空洞425の側壁305から、および/またはガラス基板の上面から(図示せず)、除去されてもよいことも考えられる。図5および6に示された実施の形態など、いくつかの実施の形態において、剥離層505は、空洞425内に堆積されることに加えて、隣接する空洞425の間のガラスクラッド層105の表面上に追加に堆積されても差し支えない。いくつかの他の実施の形態において、剥離層505は、空洞425内ではなく、隣接する空洞425の間のガラスクラッド層105の上面に沿って堆積されてもよい。
剥離層(release layer)と称されることもある、剥離層505は、ガラス基板100と被包材料702(図7に示されている)との間の一時的結合を可能にするどの適切な層であっても差し支えない。いくつかの実施の形態において、剥離層505は、例えば、光熱変換(LTHC)剥離コーティング、もしくはUVまたはIRアブレーション層であってもよい。剥離層505は、ガラス基板100に施されることがあり、このガラス基板に施される場合、加工条件に十分に耐えられるほど化学的および熱的に安定である。
被包材料702からガラス基板100を取り外す前に、剥離層505は、ガラス基板100を被包材料702から剥離するために、アブレーションされるか、または他のやり方で分解される。剥離層505は、例えば、剥離層材料をガラス基板100上に回転塗布する、または吹き付けることによって、形成することができる。いくつかの実施の形態において、剥離層505の特定の組成構成に応じて、剥離層505は硬化されることがある。剥離層505を形成する他の方法を使用してもよい。
様々な実施の形態において、剥離層505は、1μmから5μm、または2μmから3μmの厚さを有する。例えば、剥離層505は、1μm、1.2μm、1.5μm、1.7μm、1.9μm、2.0μm、2.1μm、2.2μm、2.3μm、2.4μm、2.5μm、2.6μm、2.7μm、2.8μm、2.9μm、3.0μm、3.2μm、3.5μm、3.7μm、3.9μm、4.0μm、4.2μm、4.5μm、4.7μm、または5.0μmの厚さを有することがある。いくつかの実施の形態において、その厚さは、表示された値の任意の組合せにより規定される任意の範囲であることがある。いくつかの他の実施の形態において、剥離層505は、3μm超の厚さを有することがあるが、追加の厚さにより、空洞内のマイクロ電子部品の追加の移動が生じるかもしれない。
いくつかの他の実施の形態において、マイクロ電子部品700は空洞425内に配置され、空洞425内のマイクロ電子部品700の周りに被包材料702を直接充填することができる。例えば、様々な実施の形態において、空洞425は、マイクロ電子部品700の幅Wmよりも0.5μmから1.5μm大きい幅Wcを有することがある。例えば、幅Wcは、マイクロ電子部品700の幅Wmより、0.5μm、0.6μm、0.7μm、0.8μm、0.9μm、1.0μm、1.1μm、1.2μm、1.3μm、1.4μm、または1.5μm大きいことがある。いくつかの実施の形態において、幅の差は、表示された値の任意の組合せにより規定される任意の範囲であることがある。理論で束縛されるものではないが、空洞の壁の少なくとも一部とマイクロ電子部品700との間の少量の空間は、マイクロ電子部品700の許容差範囲外の移動を防ぎつつ、空洞とマイクロ電子部品700との間の接触による追加の応力を生じずに、ガラス基板およびマイクロ電子部品の両方が加工中に膨張および収縮することを可能にできると考えられる。それに加え、空洞およびマイクロ電子部品の幅の差により、被包材料702がマイクロ電子部品700をさらに取り囲み、それを適所に固定することを可能にする。
いくつかの実施の形態において、空洞425の側壁305は、空洞425の床310に対して90°未満の角度θ(図3に示されている)を有し、被包材料702をマイクロ電子部品700と側壁305との間に堆積させることがある。言い換えると、マイクロ電子部品700と側壁305との間に被包材料702が充填されている実施の形態において、各空洞425は、空洞425の床310に沿った幅よりもガラス基板の上面で大きい幅を有することがある。いくつかの他の実施の形態において、空洞425の側壁305は、空洞425の床310に対して90°と等しい角度θを有することがある。しかしながら、空洞の床に対する側壁の特定の角度は、様々であってよい。
いくつかの他の実施の形態において、マイクロ電子部品700は、シリコンベースのICチップ、アンテナ、センサなどである。より具体的には、限定ではなく、例として、マイクロ電子部品700は、MEMSセンサ、MEMSミラー、量子ドット、画像センサ、またはLEDであることがある。様々な実施の形態において、マイクロ電子部品700は、ガラスクラッド層105の厚さ以上の厚さを有する。言い換えると、いくつかの実施の形態において、マイクロ電子部品700は、空洞425の深さ以上の厚さを有する。そのような実施の形態において、マイクロ電子部品700は、ガラスクラッド層105の表面と同一平面ではなく、被包材料702がマイクロ電子部品700の周りに流れ、それらを適所に固定することができる。
被包材料702は、以下に限られないが、エポキシ樹脂、フェノール硬化剤、シリカ、触媒、顔料、および離型剤からなる複合材料、および当該技術分野で公知で使用されている他の成形コンパウンドを含む、どの種類の成形コンパウンドであってもよい。選択された特定の被包材料702は、加工工程および中に被包されるマイクロ電子部品の最終用途との関連で、ガラス転移温度、水分吸収速度、曲げ弾性率/強度、熱膨張係数、熱伝導率、および接着性に応じて様々であろう。ここに記載された様々な実施の形態において、被包材料はエポキシ化合物を含む。
いくつかの他の実施の形態において、ガラス物品は、集積回路パッケージとして、特に、ガラスファンアウトとして使用することができる。例えば、マイクロ電子部品700は、下層のウェハーからさいの目に切断することができ、マイクロ電子部品700は、図5~7に示されるように、再構成されたウェハーおよび/またはパネルレベルパッケージ200を形成するように空洞425内に配置されている。空洞425は、どの適切なマイクロ電子部品700を収容するようにも作ることができる。いくつかの実施の形態において、マイクロ電子部品700は、シリコンベースのICチップ、アンテナ、センサなどである。
ガラス基板100に空洞425をエッチングし、必要に応じて、ガラス基板100の1つ以上の表面上に剥離層505を堆積させた後、各対応する空洞425内にマイクロ電子部品700が堆積される。先に述べたように、マイクロ電子部品700が、ガラスクラッド層105および/またはガラスクラッド層107の上面より上に延在することが望ましいことがあり得る。マイクロ電子部品700が空洞425内に一旦堆積されたら、マイクロ電子部品700が空洞425内に被包されるように、ガラス基板に被包材料702が封止される。
被包材料702がエポキシ化合物である実施の形態など、いくつかの実施の形態において、被包材料702は、ガラス基板の上面に沿って(例えば、図7におけるガラスクラッド層105の上面に沿って)、マイクロ電子部品700の周りにエポキシ化合物を流し、そのエポキシ化合物を硬化させることによって、ガラス基板に封止される。使用される特定の被包材料に応じて、ガラス基板に被包材料702を封止する他の方法を使用してもよい。
いくつかの実施の形態において、エポキシ化合物が硬化された後、ガラス基板からダイを剥離し、被包材料702に固定されたマイクロ電子部品700を露出させることができる。剥離は、当該技術分野で公知の技術にしたがって行うことができ、用いられる剥離層の種類に依存するであろう。いくつかの実施の形態において、ダイは、ダイの使われていない側を研削または研磨して、平らな表面を生成することなどによって、さらに加工されることがある。他の加工工程が、可能であり、考えられる。
ここに記載された様々な実施の形態において、パッケージは、空洞425とマイクロ電子部品700との間に接着剤を含まない。例えば、従来のウェハーレベルパッケージは、マイクロ電子部品700を空洞425に結合するためにダイアタッチフイルム(DAF)を用いるが、ここに記載された実施の形態は、DAFまたは他の接着剤を使用する必要なく、空洞425とマイクロ電子部品700との間に精密適合を与えて、被包材料の流動および硬化中に、マイクロ電子部品700を適所に保持することを可能にする。それゆえ、ここに記載されたような様々な実施の形態は、被包材料の流動および硬化により生じるダイの移動を減少させ、またはなくしつつ、マイクロ電子部品を適所に固定するためにDAFまたは他の接着剤の必要性をなくすことによって、製造方法をさらに単純にする。
様々な実施の形態において、再構成されたウェハーおよび/またはパネルレベルパッケージは、複数の空洞を含むガラス基板およびそのガラス基板中の複数の空洞の各々の中に位置付けられたマイクロ電子部品を備えるものと記載されている。そのような再構成されたウェハーおよび/またはパネルレベルパッケージは、中にマイクロ電子部品が位置付けられていようとなかろうと、追加の空洞を有してもよいことに留意すべきである。例えば、いくつかの実施の形態において、再構成されたウェハーおよび/またはパネルレベルパッケージは、複数の空洞の各々の中に位置付けられたマイクロ電子部品を有する複数の空洞および中にマイクロ電子部品が位置付けられていない1つ以上の追加の空洞を含む。他の実施の形態において、再構成されたウェハーおよび/またはパネルレベルパッケージは、複数の空洞の各々の中に位置付けられたマイクロ電子部品を有する複数の空洞を備え、追加の空洞は含まない。
請求項に挙げられた主題は、本文書に記載されたまたは示されたどの実施の形態、特徴、または特徴の組合せと同延ではなく、同延と解釈されるべきではない。このことは、本文書に特徴または特徴の組合せの1つの実施の形態のみが示され、記載されている場合でさえも当てはまる。
請求項に記載された主題の精神または範囲から逸脱せずに、様々な改変および変更を行えることが、当業者に明白であろう。したがって、請求項に記載された主題は、付随の特許請求の範囲およびその等価物を照らしたものを除いて、制限されるべきではない。
以下、本発明の好ましい実施形態を項分け記載する。
実施形態1
ウェハーまたはパネルレベルで被包されたパッケージにおいて、
ガラスコア層に融合されたガラスクラッド層を含むガラス基板であって、該ガラス基板は空洞を含み、該ガラスクラッド層は、該ガラスコア層よりも速い、エッチング液中のエッチング速度を有する、ガラス基板、
前記空洞内に配置されたマイクロ電子部品、および
前記マイクロ電子部品が前記空洞内に被包されるように前記ガラス基板に封止された被包材料、
を備え、
前記空洞と前記マイクロ電子部品との間に接着剤を含まない、ウェハーまたはパネルレベルで被包されたパッケージ。
ウェハーまたはパネルレベルで被包されたパッケージにおいて、
ガラスコア層に融合されたガラスクラッド層を含むガラス基板であって、該ガラス基板は空洞を含み、該ガラスクラッド層は、該ガラスコア層よりも速い、エッチング液中のエッチング速度を有する、ガラス基板、
前記空洞内に配置されたマイクロ電子部品、および
前記マイクロ電子部品が前記空洞内に被包されるように前記ガラス基板に封止された被包材料、
を備え、
前記空洞と前記マイクロ電子部品との間に接着剤を含まない、ウェハーまたはパネルレベルで被包されたパッケージ。
実施形態2
前記空洞が、前記ガラス基板の前記ガラスクラッド層を通って前記ガラスコア層まで延在する、実施形態1に記載のウェハーまたはパネルレベルで被包されたパッケージ。
前記空洞が、前記ガラス基板の前記ガラスクラッド層を通って前記ガラスコア層まで延在する、実施形態1に記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態3
前記空洞が、前記マイクロ電子部品の幅より0.5から1.5μm大きい幅を有する、実施形態1または2に記載のウェハーまたはパネルレベルで被包されたパッケージ。
前記空洞が、前記マイクロ電子部品の幅より0.5から1.5μm大きい幅を有する、実施形態1または2に記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態4
前記空洞の深さが前記ガラスクラッド層の厚さと等しい、実施形態1、2または3に記載のウェハーまたはパネルレベルで被包されたパッケージ。
前記空洞の深さが前記ガラスクラッド層の厚さと等しい、実施形態1、2または3に記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態5
前記ガラスクラッド層の厚さが5μmから50μmである、実施形態4に記載のウェハーまたはパネルレベルで被包されたパッケージ。
前記ガラスクラッド層の厚さが5μmから50μmである、実施形態4に記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態6
少なくとも、前記マイクロ電子部品と前記空洞の一部との間および前記ガラス基板の表面と前記被包材料との間に堆積された剥離層をさらに含む、実施形態1から6のいずれか1つに記載のウェハーまたはパネルレベルで被包されたパッケージ。
少なくとも、前記マイクロ電子部品と前記空洞の一部との間および前記ガラス基板の表面と前記被包材料との間に堆積された剥離層をさらに含む、実施形態1から6のいずれか1つに記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態7
前記剥離層の厚さが1μmから5μmである、実施形態6に記載のウェハーまたはパネルレベルで被包されたパッケージ。
前記剥離層の厚さが1μmから5μmである、実施形態6に記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態8
前記空洞の側壁と該空洞の床との間の角度が、75°から90°である、実施形態1から6のいずれか1つに記載のウェハーまたはパネルレベルで被包されたパッケージ。
前記空洞の側壁と該空洞の床との間の角度が、75°から90°である、実施形態1から6のいずれか1つに記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態9
前記被包材料がエポキシ化合物を含む、実施形態1から6のいずれか1つに記載のウェハーまたはパネルレベルで被包されたパッケージ。
前記被包材料がエポキシ化合物を含む、実施形態1から6のいずれか1つに記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態10
前記エッチング液中の前記ガラスコア層のエッチング速度に対する、該エッチング液中の前記ガラスクラッド層のエッチング速度の比が、10から65である、実施形態1から6のいずれか1つに記載のウェハーまたはパネルレベルで被包されたパッケージ。
前記エッチング液中の前記ガラスコア層のエッチング速度に対する、該エッチング液中の前記ガラスクラッド層のエッチング速度の比が、10から65である、実施形態1から6のいずれか1つに記載のウェハーまたはパネルレベルで被包されたパッケージ。
実施形態11
ウェハーまたはパネルレベルで被包されたパッケージを形成する方法において、
ガラスコア層に融合されたガラスクラッド層を含むガラス基板に空洞をエッチングする工程であって、該ガラスクラッド層が、該ガラスコア層よりも速い、エッチング液中のエッチング速度を有する、工程、
前記空洞中にマイクロ電子部品を堆積させる工程、および
前記マイクロ電子部品が前記空洞内に被包されるように前記ガラス基板に被包材料を封止する工程、
を含み、
前記ウェハーまたはパネルレベルで被包されたパッケージは、前記空洞と前記マイクロ電子部品との間に接着剤を含まない、方法。
ウェハーまたはパネルレベルで被包されたパッケージを形成する方法において、
ガラスコア層に融合されたガラスクラッド層を含むガラス基板に空洞をエッチングする工程であって、該ガラスクラッド層が、該ガラスコア層よりも速い、エッチング液中のエッチング速度を有する、工程、
前記空洞中にマイクロ電子部品を堆積させる工程、および
前記マイクロ電子部品が前記空洞内に被包されるように前記ガラス基板に被包材料を封止する工程、
を含み、
前記ウェハーまたはパネルレベルで被包されたパッケージは、前記空洞と前記マイクロ電子部品との間に接着剤を含まない、方法。
実施形態12
前記ガラス基板に被包材料を封止する工程が、前記ガラス基板の表面に沿って、前記マイクロ電子部品の周りにエポキシ化合物を流す工程、および該エポキシ化合物を硬化させる工程を含む、実施形態11に記載の方法。
前記ガラス基板に被包材料を封止する工程が、前記ガラス基板の表面に沿って、前記マイクロ電子部品の周りにエポキシ化合物を流す工程、および該エポキシ化合物を硬化させる工程を含む、実施形態11に記載の方法。
実施形態13
前記エッチングする工程が、ウェットエッチングを含む、実施形態11または12に記載の方法。
前記エッチングする工程が、ウェットエッチングを含む、実施形態11または12に記載の方法。
実施形態14
前記空洞中にマイクロ電子部品を堆積させる工程の前に、前記空洞内にコーティングを堆積させる工程、
をさらに含む、実施形態11に記載の方法。
前記空洞中にマイクロ電子部品を堆積させる工程の前に、前記空洞内にコーティングを堆積させる工程、
をさらに含む、実施形態11に記載の方法。
実施形態15
前記コーティングが剥離層を含む、実施形態14に記載の方法。
前記コーティングが剥離層を含む、実施形態14に記載の方法。
実施形態16
前記コーティングを堆積させる工程が、前記空洞の少なくとも床の上に前記コーティングを堆積させる工程を含む、実施形態14または15に記載の方法。
前記コーティングを堆積させる工程が、前記空洞の少なくとも床の上に前記コーティングを堆積させる工程を含む、実施形態14または15に記載の方法。
実施形態17
前記ガラス基板に被包材料を封止する工程の前に、前記ガラス基板の表面上に前記コーティングを堆積させる工程であって、前記被包材料が前記表面に封止されている工程、
をさらに含む、実施形態14、15または16に記載の方法。
前記ガラス基板に被包材料を封止する工程の前に、前記ガラス基板の表面上に前記コーティングを堆積させる工程であって、前記被包材料が前記表面に封止されている工程、
をさらに含む、実施形態14、15または16に記載の方法。
実施形態18
前記エッチング液中の前記ガラスコア層のエッチング速度に対する、該エッチング液中の前記ガラスクラッド層のエッチング速度の比が、10から65である、実施形態11に記載の方法。
前記エッチング液中の前記ガラスコア層のエッチング速度に対する、該エッチング液中の前記ガラスクラッド層のエッチング速度の比が、10から65である、実施形態11に記載の方法。
実施形態19
前記空洞の側壁と該空洞の床との間の角度が、75°から90°である、実施形態11に記載の方法。
前記空洞の側壁と該空洞の床との間の角度が、75°から90°である、実施形態11に記載の方法。
100 ガラス基板
105、107 ガラスクラッド層
110 ガラスクラッド層
215 マスク
220 エッチング液
305 側壁
310 床
425 空洞
505 剥離層
700 マイクロ電子部品
702 被包材料
105、107 ガラスクラッド層
110 ガラスクラッド層
215 マスク
220 エッチング液
305 側壁
310 床
425 空洞
505 剥離層
700 マイクロ電子部品
702 被包材料
Claims (10)
- ウェハーまたはパネルレベルで被包されたパッケージにおいて、
ガラスコア層に融合されたガラスクラッド層を含むガラス基板であって、該ガラス基板は空洞を含み、該ガラスクラッド層は、該ガラスコア層よりも速い、エッチング液中のエッチング速度を有する、ガラス基板、
前記空洞内に配置されたマイクロ電子部品、および
前記マイクロ電子部品が前記空洞内に被包されるように前記ガラス基板に封止された被包材料、
を備え、
前記空洞と前記マイクロ電子部品との間に接着剤を含まない、ウェハーまたはパネルレベルで被包されたパッケージ。 - 前記空洞が、前記ガラス基板の前記ガラスクラッド層を通って前記ガラスコア層まで延在する、請求項1記載のウェハーまたはパネルレベルで被包されたパッケージ。
- 前記空洞が、前記マイクロ電子部品の幅より0.5から1.5μm大きい幅を有する、請求項1または2記載のウェハーまたはパネルレベルで被包されたパッケージ。
- 前記空洞の深さが前記ガラスクラッド層の厚さと等しい、請求項1または2記載のウェハーまたはパネルレベルで被包されたパッケージ。
- 前記ガラスクラッド層の厚さが5μmから50μmである、請求項4記載のウェハーまたはパネルレベルで被包されたパッケージ。
- 少なくとも、前記マイクロ電子部品と前記空洞の一部との間および前記ガラス基板の表面と前記被包材料との間に堆積された剥離層をさらに含む、請求項1または2記載のウェハーまたはパネルレベルで被包されたパッケージ。
- 前記剥離層の厚さが1μmから5μmである、請求項6記載のウェハーまたはパネルレベルで被包されたパッケージ。
- 前記空洞の側壁と該空洞の床との間の角度が、75°から90°である、請求項1または2記載のウェハーまたはパネルレベルで被包されたパッケージ。
- 前記被包材料がエポキシ化合物を含む、請求項1または2記載のウェハーまたはパネルレベルで被包されたパッケージ。
- 前記エッチング液中の前記ガラスコア層のエッチング速度に対する、該エッチング液中の前記ガラスクラッド層のエッチング速度の比が、10から65である、請求項1または2記載のウェハーまたはパネルレベルで被包されたパッケージ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201962815125P | 2019-03-07 | 2019-03-07 | |
US62/815,125 | 2019-03-07 | ||
PCT/US2020/019419 WO2020180515A1 (en) | 2019-03-07 | 2020-02-24 | Glass carrier for die-up fan-out packaging and methods for making the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022523808A true JP2022523808A (ja) | 2022-04-26 |
Family
ID=69941484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021552592A Pending JP2022523808A (ja) | 2019-03-07 | 2020-02-24 | ダイアップ・ファンアウトパッケージングのためのガラスキャリアおよびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20220149004A1 (ja) |
JP (1) | JP2022523808A (ja) |
KR (1) | KR20210137474A (ja) |
CN (1) | CN113544829A (ja) |
WO (1) | WO2020180515A1 (ja) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2083293A4 (en) * | 2006-11-16 | 2010-09-01 | Sumitomo Bakelite Co | GUIDE OF LIGHT AND STRUCTURE OF GUIDE OF LIGHT |
US9172012B2 (en) * | 2007-10-31 | 2015-10-27 | Cree, Inc. | Multi-chip light emitter packages and related methods |
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-
2020
- 2020-02-24 CN CN202080019539.5A patent/CN113544829A/zh active Pending
- 2020-02-24 WO PCT/US2020/019419 patent/WO2020180515A1/en active Application Filing
- 2020-02-24 JP JP2021552592A patent/JP2022523808A/ja active Pending
- 2020-02-24 US US17/435,574 patent/US20220149004A1/en active Pending
- 2020-02-24 KR KR1020217029892A patent/KR20210137474A/ko active Search and Examination
Also Published As
Publication number | Publication date |
---|---|
US20220149004A1 (en) | 2022-05-12 |
CN113544829A (zh) | 2021-10-22 |
KR20210137474A (ko) | 2021-11-17 |
WO2020180515A1 (en) | 2020-09-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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