JP2022522595A - ホストベースのフラッシュメモリメンテナンス技術 - Google Patents

ホストベースのフラッシュメモリメンテナンス技術 Download PDF

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Abstract

フラッシュメモリデバイスのホストベースのメンテナンスを可能にするためのデバイス及び技術が本明細書に開示される。特定の例では、メモリ書き込み情報は、メモリデバイスにて暗号化することができ、メモリデバイスメンテナンス統計を更新及びメンテナンスするためにホストに提供することができる。

Description

優先権出願
本出願は、２０１８年１２月２１日に出願された米国出願整理番号第１６／２３０，３１３号の利益を主張するものであり、参照によりその全体が本明細書に組み込まれる。
本開示は、メモリについて論じ、より具体的には、ホストベースのフラッシュメモリメンテナンス技術について論じる。
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスにおいて内部の半導体、集積回路として提供される。揮発性メモリ及び不揮発性メモリを含む多数の異なるタイプのメモリが存在する。揮発性メモリは、データを維持するために電力を必要とする場合があり、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力供給されていないときに記憶データを保持することによって永続的データを提供することができ、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、電気的消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）及び磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）などの抵抗可変メモリ、３Ｄ ＸＰｏｉｎｔ（商標）メモリを含むことができる。
メモリセルは、典型的には、マトリックスまたはアレイに配置される。複数のマトリックスまたはアレイを組み合わせてメモリデバイスにすることができ、複数のデバイスを組み合わせて、ソリッドステートドライブ（ＳＳＤ）、ユニバーサルフラッシュストレージ（ＵＦＳ（商標））デバイス、マルチメディアカード（ＭＭＣ）ソリッドステートストレージデバイス、組み込みＭＭＣデバイス（ｅＭＭＣ（商標））などのメモリシステムの記憶ボリュームを形成することができる。
メモリシステムは、メモリデバイスを操作するか、または外部システムとインターフェースするように論理機能を実行する１つ以上のプロセッサまたは他のメモリコントローラを含むことができる。メモリマトリックスまたはアレイは、複数の物理ページに編成されたメモリセルの複数のブロックを含むことができる。メモリシステムは、メモリデバイスとホストとの間でデータ（例えば、エラーデータ及びアドレスデータなどの、ユーザデータ及び関連する完全性データ）を転送するための読み出しもしくは書き込み動作、メモリデバイスからデータを消去するための消去動作などのメモリ動作に関連してホストからコマンドを受信することができ、または１つ以上の他のメモリ動作を実行することができる。
メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３プレーヤーなどのポータブルミュージックプレーヤー、ムービープレーヤー及び他の電子デバイスを含む、広範な電子的用途のための揮発性及び不揮発性データストレージとして利用される。メモリセルはアレイに配置することができ、アレイは、メモリデバイスにおいて使用される。
多くの電子デバイスは、いくつかの主要な構成要素、すなわち、ホストプロセッサ（例えば、中央処理ユニット（ＣＰＵ）または他のメインプロセッサ）、メインメモリ（例えば、ダイナミックＲＡＭ（ＤＲＡＭ）、モバイルまたは低電力ダブルデータレート同期ＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）などの、１つ以上の揮発性または不揮発性メモリデバイス）、及びストレージデバイス（例えば、フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、ＳＳＤ、ＭＭＣもしくは他のメモリカード構造もしくはアセンブリなどの不揮発性メモリ（ＮＶＭ）デバイス、または揮発性メモリと不揮発性メモリとの組み合わせなど）を含む。特定の例では、電子デバイスは、ユーザインターフェース（例えば、ディスプレイ、タッチスクリーン、キーボード、１つ以上のボタンなど）、グラフィックス処理ユニット（ＧＰＵ）、電力管理回路、ベースバンドプロセッサまたは１つ以上のトランシーバ回路などを含むことができる。
フラッシュメモリデバイスのホストベースのメンテナンスを可能にするためのデバイス及び技術が本明細書に開示される。特定の例では、メモリ書き込み情報は、メモリデバイスにて暗号化することができ、メモリデバイスメンテナンス統計を更新及びメンテナンスするためにホストに提供することができる。
このセクションは、本特許出願の主題の概要を提供することを目的とする。本発明の排他的または網羅的な説明を提供することを意図するものではない。詳細な説明は、本特許出願に関するさらなる情報を提供するために含まれる。
必ずしも一定の縮尺で描かれているわけではない図面では、類似数字が異なる図中の類似構成要素を説明し得る。異なる文字の接尾辞を有する類似数字は、類似構成要素の異なる事例を表し得る。図面は、概して、限定ではなく例として、本文書で論じられる様々な実施形態を示す。
本主題の１つ以上の例が実装され得るメモリデバイスを含む環境の例示的なシステムを示す。 ホスト常駐ＦＴＬの態様を使用してフラッシュメモリシステムにてメモリ動作を実施するための例示的な方法のフローチャートを概略的に示す。 ホスト常駐ＦＴＬ動作用のホストマッピングテーブルデータを効率的に監視及び更新するための例示的な方法のフローチャートを概略的に示す。 ホストにてメモリシステムのフラッシュメモリメンテナンス情報をメンテナンスするための例示的な方法のフローチャートを概略的に示す。 メモリデバイスにてホストからメンテナンスコマンドを受信するための例示的な方法のフローチャートを概略的に示す。 ホストを使用してフラッシュメモリデバイスをメンテナンスするための例示的な方法のフローチャートを概略的に示す。 本明細書で論じられる技術（例えば、方法論）のうちの任意の１つ以上が実行され得る例示的なマシンのブロック図を示す。
ＮＡＮＤメモリなどのフラッシュメモリベースのストレージデバイスは、フラッシュ変換層（ＦＴＬ）を使用して、多くの場合には論理ブロックアドレス（ＬＢＡ）と呼ばれるＩ／Ｏ要求の論理アドレスを、１つ以上のＦＴＬマッピングテーブルに記憶された対応するフラッシュメモリアドレスに変換することができる。ＬＢＡは、データを管理するためにホストによって使用される論理アドレスとすることができる。モバイルストレージデバイスは、典型的には、制限されたサイズのキャッシュを有するため、マッピングテーブル全体を記憶するためのメモリが不足することが多い。したがって、マッピングテーブル（複数可）の一部を要求に応じてフラッシュメモリから取得することができるが、これにより、ランダム読み出し性能が低下する可能性がある。
ランダム読み出し性能を改善するために、本明細書で説明される技術は、ＦＴＬマッピングテーブル用のキャッシュとして、ホストに結合されたメモリデバイスのメモリセルに加えて、ホスト常駐メモリの使用を可能にする。ホスト常駐ＦＴＬの下で、ＦＴＬデータをフラッシュメモリよりも速くホストメモリから読み出すことができ、ホストは、フラッシュメモリの物理アドレス（ＰＡ）を取得し、そのＰＡをフラッシュメモリへのメモリ要求に含めることによってメモリ動作を開始することができる。ＰＡは、ホストのＦＴＬメモリキャッシュ及びホストのＬＢＡを使用してホストによって取得することができる。メモリ要求を受信すると、フラッシュメモリデバイスまたはホスト外部のシステムなどのフラッシュメモリシステムは、フラッシュメモリベースのマッピングテーブルへのアクセスに関連した遅延を伴うことなく、物理アドレスを取得するためのＬＢＡを使用して物理アドレスに関連したデータを即座に取得することができる。
ホスト常駐ＦＴＬの特定の実施態様では、ランダム読み出しの作業負荷性能を大幅に改善することができる。しかしながら、本発明者らは、ホストメモリ要求の完全性の検証を支援することができ、ホストＦＴＬテーブルと実際のフラッシュマッピングテーブルとの間の一貫性のメンテナンスを支援することができ、ホストによってトリガされるメモリ動作がアイドル状態にあるか、またはアイドル状態付近にある間にホストＦＴＬテーブルに対する適時の更新を提供するのを支援することができる、ホスト常駐ＦＴＬのための技術を特定した。ホスト常駐ＦＴＬの簡略的な実施態様は、ホストによって開始された動作の間でマッピングテーブルが依然として正確であることを仮定する場合がある。しかしながら、ホストに接続されたメモリシステムまたはメモリデバイスは、ホストによって開始された動作の間またはホストがアイドル状態であるときの間に、ハウスキーピング動作またはガベージコレクションプロシージャ及びウェアレベリングプロシージャなどのプロシージャを実行することが多い。ハウスキーピング動作は、データを周囲に移動し、多くの場合、メモリデバイスに常駐するマッピングテーブルを修正及び更新する。いくつかの妥当性確認がないと、フラッシュデータにアクセスするためにホストによって提供されたＰＡを盲目的に使用するメモリシステムなどの、ホスト常駐ＦＴＬの簡略的な実施態様では、多くの場合、間違ったＰＡでメモリシステムがフラッシュメモリにアクセスする可能性が生じる。
加えて、本発明者らはまた、フラッシュメモリデバイスまたはフラッシュメモリシステムのメモリメンテナンスをホストにオフロードすることにより、より単純なファームウェア、より単純なハードウェア、より単純な検証またはそれらの組み合わせを含む、より単純なフラッシュメモリデバイスを許容することができ、したがって、従来のマネージドＮＡＮＤフラッシュメモリデバイスなどの従来のフラッシュメモリデバイスよりもコストを下げ、かつ市場投入までの時間をより早くすることができることを認めた。
図１は、通信インターフェースを経由して通信するように構成されたホスト１０５及びメモリデバイス１１０を含む環境１００の例を示す。ホスト１０５またはメモリデバイス１１０は、ＩｏＴデバイス（例えば、冷蔵庫または他の機器、センサ、モータまたはアクチュエータ、移動通信デバイス、自動車、携帯電話、ドローンなど）などの様々な製品１５０に含まれて、製品１５０の処理、通信または制御をサポートし得る。
メモリデバイス１１０は、メモリコントローラ１１５と、例えば、１つ以上の個別のメモリダイ（例えば、３次元（３Ｄ）ＮＡＮＤダイのスタック）を含むメモリアレイ１２０とを含む。３Ｄアーキテクチャの半導体メモリ技術では、垂直構造が複数の層に積み重ねられ、結合されて物理ページを形成して、所与のフットプリント（すなわち、フォームファクタ）でメモリデバイス（例えば、ストレージデバイス）の記憶密度を高める。一例では、メモリデバイス１１０は、ディスクリートメモリデバイスとすることができる。特定の例では、メモリアレイ１２０の１つ以上のメモリダイは、ホストの論理ブロックアドレスをフラッシュメモリの物理アドレスにマッピングするための第１の完全なＦＴＬテーブル１６１を含むことができる。
シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ＵＦＳインターフェース、ｅＭＭＣ（商標）インターフェース、または１つ以上の他のコネクタもしくはインターフェースなどの、１つ以上の通信インターフェース１１１を使用して、メモリデバイス１１０とホスト１０５の他の１つ以上の構成要素との間でデータを転送することができる。ホスト１０５は、ホストシステム、電子デバイス、プロセッサ、メモリカードリーダ、またはメモリデバイス１１０の外部にある１つ以上の他の電子デバイスを含むことができる。いくつかの例では、ホスト１０５は、図７のマシン７００を参照して論じられた構成要素のある一部または全てを有するマシンであり得る。データは、データが転送されているときに（例えば、メモリアレイとの間での読み出しまたは書き込みの前に）データを一時的に記憶するための１つ以上のラッチを含み得る入出力（Ｉ／Ｏ）バスを経由してメモリデバイス１１０と他の構成要素との間で転送され得る。
メモリコントローラ１１５は、ホスト１０５から命令を受信することができ、メモリアレイのメモリセル、プレーン、サブブロック、ブロックもしくはページのうちの１つ以上へのデータ転送（例えば、書き込みもしくは消去）またはメモリアレイのメモリセル、プレーン、サブブロック、ブロックもしくはページのうちの１つ以上からのデータ転送（例えば、読み出し）などのために、メモリアレイと通信することができる。メモリコントローラ１１５は、とりわけ、１つ以上の構成要素または集積回路を含む回路網またはファームウェアを含むことができる。例えば、メモリコントローラ１１５は、メモリアレイ１２０全体のアクセスを制御し、ホスト１０５とメモリデバイス１１０との間に変換層を提供するように構成された１つ以上のメモリ制御ユニット、回路、制御回路網または構成要素を含むことができる。メモリコントローラ１１５は、メモリアレイ１２０との間でデータを転送するための１つ以上のＩ／Ｏ回路（及び対応するラッチ）、キャッシュ、ラインまたはインターフェースを含むことができる。メモリコントローラ１１５は、メモリマネージャ１２５及びアレイコントローラ１３５を含むことができる。
アレイコントローラ１３５は、とりわけ、メモリコントローラ１１５に結合されたメモリデバイス１１０の１つ以上のメモリセルへのデータの書き込み、メモリセルからのデータの読み出し、またはメモリセルの消去に関連したメモリ動作を制御するように構成された回路網または構成要素を含むことができる。メモリ動作は、例えば、ホスト１０５から受信した、またはメモリマネージャ１２５によって内部的に生成された（例えば、摩耗レベリング、エラー検出または訂正などに関連した）ホストコマンドに基づくことができる。
アレイコントローラ１３５は、エラー訂正コード（ＥＣＣ）構成要素１４０を含むことができ、これは、とりわけ、メモリコントローラ１１５に結合されたメモリデバイス１１０の１つ以上のメモリセルへのデータの書き込みまたはメモリセルからのデータの読み出しに関連したエラーを検出または訂正するように構成されたＥＣＣエンジンまたは他の回路網を含むことができる。ＥＣＣ構成要素１４０は、例えば、複数のメモリ動作の実行に関連したビット誤り率（ＢＥＲ）を検出または計算し得る。ＢＥＲは、Ｉ／Ｏバスのラッチで発生するビットエラー、メモリコントローラ１１５の内部エラー、ＮＡＮＤアレイの１つ以上で発生するエラー、またはメモリデバイス１１０のマルチレベルセル（複数可）（ＭＬＣ）の任意の１つ以上に対応し得る。メモリコントローラ１１５は、ホスト１０５とメモリデバイス１１０との間で転送されるデータの完全性を維持しつつ、または（例えば、冗長ＲＡＩＤストレージなどを使用して）記憶データの完全性を維持しつつ、データの様々な動作または記憶に関連したエラーの発生（例えば、ビットエラー、動作エラー、クラッシュ状態、ストール、ハングアップなど）を能動的に検出し、そのエラーの発生から回復するように構成することができ、障害のあるメモリリソース（例えば、メモリセル、メモリアレイ、ページ、ブロックなど）を除去（例えば、廃棄）して将来のエラーを防ぐことができる。アレイコントローラ１３５は、検出されたＢＥＲ情報を記憶及び追跡のためにメモリマネージャ１２５に送信し得る。メモリコントローラ１１５は、ホストから受信したメモリコマンドを追跡するコマンドキュー（図示せず）を含み得る。キュー内のコマンドは、先入れ先出し（ＦＩＦＯ）方式で、スタック方式で、順不同で、優先順位に従って、または他の任意の適切な順序で、メモリコントローラ１１５によって実行され得る。
説明されたメモリデバイス１１０は、メモリアレイ１２０に関連した暗号回路網１６０を含む。特定の例では、暗号回路網１６０は、暗号化回路、復号化回路、またはそれらの組み合わせを含むことができる。いくつかの実施態様では、メモリデバイス１１０のメモリコントローラ１１５は、暗号回路１６０の機能を実装するように構成された制御回路網を含み得る。他の実施態様では、暗号回路１６０は、説明された機能を実装するための独立した制御回路網を含み得る。さらに他の実施態様では、制御回路網は、暗号回路１６０の説明された機能を実装するために暗号回路１６０とメモリコントローラ１１５との間で分割され得る。図示された例では、アレイコントローラ１３５はメモリコントローラ１１５の一部を形成し、暗号回路１６０はアレイコントローラの一部を形成する。他の実施態様では、暗号回路１６０は、アレイコントローラ１３５の外部及び／または外側にあり得る。例えば、暗号回路１６０（またはその任意の個々の構成要素）は、環境１００内の１つ以上の構成要素に結合された独立した構成要素であり得る。しかしながら、物理的に配置されていても、暗号回路１６０の追加機能を提供する構造は、ホスト１０５によって提供された物理アドレスを検証してメモリデバイスへの誤ったまたは悪意のあるアクセスを防ぎ、ホストがホスト常駐マッピングテーブル情報をリフレッシュして環境１００のホスト常駐ＦＴＬ動作中にマッピング情報をメモリデバイスのマッピング情報と整合させる機会を提供するように機能する。
メモリマネージャ１２５は、とりわけ、様々なメモリ管理機能に関連した複数の構成要素または集積回路などの回路網またはファームウェアを含むことができる。本説明の目的のために、例示的なメモリ動作及び管理機能は、ＮＡＮＤメモリの文脈で説明される。当業者は、他の形態の不揮発性メモリが類似のメモリ動作または管理機能を有し得ることを認識するであろう。このようなＮＡＮＤ管理機能は、ウェアレベリング（例えば、ガベージコレクションまたは再生）、エラー検出（例えば、ＢＥＲ監視）もしくは訂正、ブロック退避、または１つ以上の他のメモリ管理機能を含む。メモリマネージャ１２５は、ホストコマンド（例えば、ホストから受信したコマンド）をデバイスコマンド（例えば、メモリアレイの動作に関連したコマンドなど）に解析もしくはフォーマットするか、またはメモリデバイス１１０のアレイコントローラ１３５もしくは１つ以上の他の構成要素に対して（例えば、様々なメモリ管理機能を達成するために）デバイスコマンドを生成することができる。
メモリアレイ１２０は、例えば、複数のデバイス、プレーン、サブブロック、ブロック、またはページに配置された複数のメモリセルを含むことができる。一例として、４８ＧＢのＴＬＣＮＡＮＤメモリデバイスは、ページあたり１８，５９２バイトのデータ（１６，３８４＋２２０８バイト）、ブロックあたり１５３６ページ、プレーンあたり５４８ブロック、及びデバイスあたり４つ以上のプレーンを含むことができる。別の例として、３２ＧＢのＭＬＣメモリデバイス（セルあたり２ビットのデータを記憶する（すなわち、４プログラマブル状態））は、ページあたり１８，５９２バイト（Ｂ）のデータ（１６，３８４＋２２０８バイト）、ブロックあたり１０２４ページ、プレーンあたり５４８ブロック、及びデバイスあたり４プレーンを含むことができるが、対応するＴＬＣメモリデバイスと同様に、必要な書き込み時間は半分で、プログラム／消去（Ｐ／Ｅ）サイクルは２倍である。他の例は、他の数または配置を含むことができる。いくつかの例では、メモリデバイスまたはその一部は、ＳＬＣモードで、または所望のＭＬＣモード（ＴＬＣ、ＱＬＣなど）で選択的に動作され得る。
動作中、データは通常、ページ単位でメモリデバイス１１０に書き込まれるか、またはこのメモリデバイスから読み出され、ブロック単位で消去される。しかしながら、１つ以上のメモリ動作（例えば、読み出し、書き込み、消去など）は、必要に応じて、より大きなまたはより小さなメモリセルのグループに対して実行することができる。メモリデバイス１１０のデータ転送サイズは通常ページと呼ばれ、一方でホストのデータ転送サイズは通常セクタと呼ばれる。
異なるタイプのメモリセルまたはメモリアレイ１２０は、異なるページサイズを提供することができ、またはそれに関連した異なる量のメタデータを必要とし得る。例えば、メモリデバイスタイプが異なればビットエラーレートも異なる可能性があり、このことにより、データページの完全性を確保するために必要なメタデータの量が異なる可能性がある（例えば、ビットエラーレートがより高いメモリデバイスでは、ビットエラーレートがより低いメモリデバイスよりも多くのバイトのデータのエラー訂正コードが必要になる場合がある）。一例として、ＭＬＣＮＡＮＤフラッシュデバイスは、対応するシングルレベルセル（ＳＬＣ）ＮＡＮＤフラッシュデバイスよりもビットエラーレートが高い場合がある。したがって、ＭＬＣデバイスは、対応するＳＬＣデバイスよりも多くのエラーデータのメタデータバイトを必要とし得る。
特定の例では、ホストは第２のメモリ１１１を含むことができる。第２のメモリ１１１は、フラッシュタイプのメモリデバイスではない。特定の例では、第２のメモリ１１１を使用して、管理テーブル１３０のセットを記憶及びメンテナンスすることができる。管理テーブルは、メモリデバイス１１０の１つ以上の構成要素に関連した様々な情報（例えば、メモリコントローラ１１５に結合されたメモリアレイまたは１つ以上のメモリセルに関連した様々な情報、及びＦＴＬテーブルを含むことができる）を含むことができる。例えば、管理テーブル１３０は、メモリコントローラ１１５に結合されたメモリセルの１つ以上のブロックに対するＦＴＬマッピング情報、ブロック寿命、ブロック消去カウント、エラー履歴、エラーパラメータ情報、ホストリセットタイムアウト値、メモリ動作コマンドレイテンシ、または１つ以上のエラーカウント（例えば、書き込み動作エラーカウント、読み出しビットエラーカウント、読み出し動作エラーカウント、消去エラーカウントなど）に関する情報を含むことができる。特定の例では、エラーカウントの１つ以上の検出されたエラーの数（例えば、エラーパラメータ）が、閾値（例えば、許容エラー閾値）を超えている場合、ビットエラーは修正不可能なビットエラーと呼ばれる場合がある。管理テーブル１３０は、とりわけ、修正可能または修正不可能なビットエラーのカウントをメンテナンスすることができる。
特定の例では、第２のメモリは、ホストの論理ブロックアドレスをフラッシュメモリの物理アドレスにマッピングするための第２の完全なＦＴＬテーブル１６２を含むことができる。いくつかの例では、環境１００は、第１の完全なＦＴＬテーブル１６２、または第２の完全なＦＴＬテーブル１６２のうちの１つのみを含み得る。
図２は、ホスト常駐ＦＴＬの態様を使用してフラッシュメモリシステムにてメモリ動作を実施するための例示的な方法２００のフローチャートを概略的に示す。特定の例では、この方法は、ホストから受信した物理アドレスがホストによって提供されたＬＢＡに対応していることを検証するのを支援することができる。何らかの形式の検証がないと、悪意のあるホストがＬＢＡ及び無関係の物理アドレスを提供することにより、ホストによってアクセス可能であることが意図されないか、またはメモリシステムにて受信した特定のホストメモリ要求を使用してホストによってアクセスすることが意図されないフラッシュメモリデータへのアクセスが生じ得る。２０１で、メモリシステムは、ホスト常駐ＦＴＬ動作モード中にＬＢＡ及び物理アドレスの表現を含むホストメモリ要求を受信することができる。ＬＢＡは、ホストのメモリシステム内のメモリ位置を表す。物理アドレスは、フラッシュメモリシステムのフラッシュメモリ内のメモリ位置を表す。ホスト常駐ＦＴＬ動作モード以外では、フラッシュメモリシステムのメモリコントローラは、メモリコントローラのキャッシュ内のマッピング情報を使用するか、またはフラッシュメモリシステムのフラッシュメモリに記憶されたマッピングテーブル全体を使用して、受信したＬＢＡにマッピングされた物理アドレスを特定することができる。ホスト常駐ＦＴＬ動作モード中、ホストは、ＬＢＡに関連した、マッピングされた物理アドレスまたはその表現を提供することができる。特定の状況では、マッピングされた物理アドレスを提供することにより、メモリコントローラがフラッシュメモリシステムのフラッシュメモリからメモリ情報を取得する回数を減少させることができる。メモリマッピング情報を取得するためにフラッシュメモリにアクセスするとホストのメモリ動作の性能が大幅に低下する可能性があるため、メモリコントローラがメモリマッピング情報を取得する回数を減少させることによってホストのメモリ要求の性能を大幅に向上させることができる。
メモリシステムのフラッシュメモリの限定された領域への意図しないか、または悪意のあるアクセスを防ぐために、２０３で、物理アドレスの表現をフラッシュメモリシステムのキーを使用して復号化することができる。特定の例では、フラッシュメモリシステムは暗号回路を含むことができる。特定の例では、暗号回路はメモリコントローラの一部とすることができる。暗号回路は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの組み合わせで実装され得る。
２０５で、復号化済みの物理アドレスを、メモリ要求のためのフラッシュメモリシステムの有効な物理アドレスとして検証することができる。特定の例では、検証は、メモリコントローラのキャッシュ内のＬＢＡを特定すること、及び復号化済みの物理アドレスをＬＢＡにマッピングされた物理アドレスと比較することを含むことができる。ＬＢＡがメモリコントローラのキャッシュ内で特定されるかどうかに関係なく、メモリコントローラは、復号化済みの物理アドレスを、メモリ要求のために限定されていないアドレス領域を含むテーブルと比較し、復号化済みの物理アドレスがアドレス領域のうちの１つに含まれることを検証することができる。
２０７で、メモリコントローラが、復号化済みの物理アドレスがメモリ要求に対して有効な物理アドレスであることを検証したとき、メモリコントローラは、復号化済みの物理アドレスを使用してメモリ要求を実行することができる。メモリコントローラが、復号化済みの物理アドレスがメモリ要求に対して有効な物理アドレスであることを検証できなかったとき、メモリコントローラは、復号化済みの物理アドレスを使用してメモリ要求を実行しない。
２０９で、メモリコントローラが、復号化済みの物理アドレスがメモリ要求に対して有効な物理アドレスであることを検証できなかったとき、メモリコントローラは、メモリ要求を実行するために復号化済みの物理アドレスを使用しない。２１１で、メモリコントローラは任意選択でエラー指示をホストに返すことができる。２１３で、メモリコントローラが、復号化済みの物理アドレスがメモリ要求に対して有効な物理アドレスであることを検証できなかったとき、メモリコントローラは、任意選択で、キャッシュまたはフラッシュメモリシステムのフラッシュメモリのいずれかにおいて記憶及びメンテナンスされたマッピング情報を使用してＬＢＡに関連した正しい物理アドレスを取得することができ、次いで２１３で、正しい物理アドレスを使用してメモリ要求を実行することができる。特定の例では、ＬＢＡは、メモリシステムにて有効なＬＢＡとして検証され得る。このような検証は、受信したＬＢＡを有効なＬＢＡのテーブルのエントリと比較することを含むことができる。受信したＬＢＡが有効なＬＢＡのテーブルのエントリと一致しない場合、メモリコントローラは、メモリ要求を無視するか、エラー指示を返すか、またはそれらの組み合わせとすることができる。
特定の例では、ホスト常駐ＦＴＬ動作モード中に使用するためにホストに提供されるマッピング情報は、メモリデバイスによって提供される。マッピング情報をホストに提供する前に、フラッシュメモリシステムのメモリコントローラは、物理アドレスを暗号化し、実際の物理アドレスの代わりに各物理アドレスの暗号化済みの表現を提供することができる。図３は、フラッシュメモリシステムからホストにマッピング情報を提供するための例示的な方法３００のフローチャートを概略的に示す。メモリコントローラは、ホストからメモリ要求を受信するとマッピング情報を生成することができる。マッピング情報は、非常に大きくなる可能性があるため、記憶データと共にフラッシュメモリに記憶される。特定の例では、マッピング情報はテーブルに記憶させることができ、テーブル内のレコードは、ホストのメモリ位置に関連したＬＢＡ及びＬＢＡにマッピングされたフラッシュメモリシステムのメモリ位置に関連した物理アドレスを含む。３０１で、メモリコントローラ、またはメモリコントローラの暗号回路は、マッピングテーブルレコードを受信することができる。マッピングテーブルレコードは、ＬＢＡ及びＬＢＡにマッピングされたフラッシュメモリシステムの物理アドレスを含むことができる。特定の例では、フラッシュメモリシステムのメモリ要求をホストが行うと、メモリコントローラは、ホストの各ＬＢＡをフラッシュメモリシステムの対応する物理アドレスにマッピングする。
３０１で、暗号回路は、ホストのＬＢＡ及びＬＢＡにマッピングされたフラッシュメモリシステムの物理アドレスを含むマッピングテーブルのマッピングレコードなどのマッピング情報を受信することができる。暗号回路は、フラッシュメモリシステムの一部とすることができる。いくつかの例では、暗号回路は、フラッシュメモリシステムのメモリコントローラの一部とすることができる。３０３で、暗号回路はトークンを使用して物理アドレスに暗号化アルゴリズムを適用することができる。特定の例では、トークンは、フラッシュメモリシステムの不揮発性メモリにハードコーディングすることができる。暗号化アルゴリズムを適用することにより、暗号化済みのバージョンの物理アドレスが生成される。３０５で、マッピングレコードの物理アドレスを暗号化済みのバージョンの物理アドレスに置き換えることができる。特定の例では、暗号化済みの物理アドレスはシークレットを含むことができる。特定の例では、ホストはシークレットを使用してフラッシュメモリシステムに関する統計をメンテナンスすることができる。そのようなメモリ統計は、プログラムカウント、消去カウント、プログラム／消去サイクルカウント、サイクルカウント、無効なページカウント、予想される摩耗値、またはそれらの組み合わせを含むことができるが、これらに限定されない。３０７で、環境（例えば、１００）のホスト常駐ＦＴＬ動作モード中に使用するためにマッピング情報をホストに転送することができる。マッピング情報は、ＬＢＡ及びＬＢＡに対応する物理アドレスの対応する暗号化済みのバージョンを含むマッピングレコードを含むことができる。
図４は、ホストにてメモリシステムのフラッシュメモリメンテナンス情報をメンテナンスするための例示的な方法４００のフローチャートを概略的に示す。４０１で、メモリシステムは、任意選択でマッピング情報をホストに提供することができる。マッピング情報は、メモリシステムにて受信した様々なメモリ要求に応答して提供することができ、フラッシュメモリを含むメモリシステムの完全なマップをホストに持たせることができる。４０３で、メモリシステムは、ホストから書き込みコマンドを受信することができる。書き込みコマンドは、論理ブロックアドレスを含むことができる。ホストがＦＴＬ動作モードで動作する例では、書き込みコマンドは、書き込みコマンドに関連した書き込みデータを記憶するためのフラッシュメモリの物理アドレスまたは物理ブロックの表現を含むことができる。
４０５で、メモリシステムは、フラッシュメモリの物理ブロックに書き込みデータを記憶することができる。いくつかの例では、物理ブロックは、ホストによって書き込みコマンドと共に供給された物理ブロックと同一にすることができる。４０７で、メモリシステムは、書き込みコマンドの実行に関する応答情報を暗号化することができる。特定の例では、応答情報は、書き込みデータが記憶された物理ブロックの指示を含むことができる。いくつかの例では、応答情報は、フラッシュメモリのメンテナンス統計をメンテナンスする目的でホストに物理ブロック情報を抽出させるための認識可能なシークレットを含むことができる。４１１で、応答情報を、応答メッセージを介して書き込みコマンドに応じてホストに送信することができる。
図５は、メモリデバイスにてホストからのメモリメンテナンスコマンドを受信するための例示的な方法５００のフローチャートを概略的に示す。５０１で、メモリデバイスは、ホストからメンテナンスコマンドを受信することができる。メンテナンスコマンドは、メモリデバイスのフラッシュメモリブロックのアドレスの表現を含むことができる。特定の例では、メモリブロックの表現を暗号化することができ、メモリデバイスのコントローラがメモリブロックアドレスを復号化することができる。特定の例では、特にホストがＦＴＬ動作モードで動作していない場合、メモリデバイスは基本的なメンテナンス統計をメンテナンスすることができ、メンテナンスコマンドをヒントとして扱うことができる。メンテナンスコマンドがヒントとして扱われるとき、メモリデバイスは、基本的な統計を閾値と比較して、コマンドされたメンテナンスを実行するかどうかを決定することができる。特定の例では、メモリデバイスは、任意選択で、メンテナンスが実行されたかどうかを示す信頼メッセージを介してホストに応答情報を提供することができる。
５０５で、メモリデバイスは、メンテナンスコマンドがガベージコレクションコマンドであるとき、メモリブロックにてガベージコレクションを実行することができる。５０７で、メモリデバイスは、メンテナンスコマンドがウェアレベリングコマンドであるとき、メモリブロックにてウェアレベリング動作を実行することができる。５１１で、上記で論じられたように、メモリデバイスは、任意選択で、応答メッセージを介してメンテナンスコマンドに応じてホストに応答を提供することができる。
図６は、ホストを使用してフラッシュメモリデバイスをメンテナンスするための例示的な方法５００のフローチャートを概略的に示す。６０１で、ホストは、ホストが情報を記憶するために使用するフラッシュメモリデバイスに関する統計を開始またはメンテナンスすることができる。特定の例では、統計には、フラッシュメモリデバイスのメモリセルの１つ以上のブロックに対するＦＴＬマッピング情報、ブロック寿命、ブロック消去カウント、エラー履歴、エラーパラメータ情報、ホストリセットタイムアウト値、メモリ動作コマンドレイテンシ、または１つ以上のエラーカウント（例えば、書き込み動作エラーカウント、読み出しビットエラーカウント、読み出し動作エラーカウント、消去エラーカウントなど）を含めることができるが、これらに限定されない。６０３で、ホストは、書き込みコマンド及び関連した書き込みデータをフラッシュメモリデバイスに送信することができる。６０５で、ホストは、書き込みコマンドに関連した、または書き込みコマンドに応じた、暗号化済みの応答情報を受信することができる。暗号化済みの応答情報には、書き込みデータが記憶されているフラッシュメモリのブロックに関する情報を含めることができる。特定の例では、暗号化済みの応答情報には、ホストが認識することができるシークレットを含めることができ、そのシークレットを使用して、書き込みデータが記憶されているフラッシュメモリのブロックに関する情報などの暗号化済みの応答情報の少なくとも一部を復号化することができる。
６０７で、ホストは、暗号化済みの応答情報と共に提供された書き込みデータが記憶されているフラッシュメモリのブロックに関する情報を使用してフラッシュメモリデバイスに関する統計を更新することができる。特定の例では、ホストは、統計のうちの１つ以上をメンテナンス閾値と比較することができ、６０９で、メンテナンスコマンドをメモリデバイスに送信することができる。特定の例では、メンテナンスコマンドには、ガベージコレクションコマンドまたはウェアレベリングコマンドを含めることができるが、これらに限定されない。メンテナンスコマンドには、フラッシュメモリデバイスのフラッシュメモリのターゲットブロックのアドレスを含めることができる。特定の例では、ターゲットブロックのアドレスを暗号化することにより、フラッシュメモリデバイスによってのみ真の実ブロックを復号化することができるようになる。特定の例では、ホストによって保持されるフラッシュメモリデバイスに関する統計は、まさに過程の統計であり、ホストがメモリデバイスにメンテナンスコマンドを送信するとき、メモリデバイスは、そのコマンドを提案として扱い、ホストによって保持された統計と比較して、メモリデバイスにて保持されたより細かい粒度の統計がフラッシュメモリデバイスのメンテナンス閾値を満たす場合には、メンテナンスコマンドを実行しなくてもよい。特定の例では、メモリデバイスは、任意選択で、メンテナンスが実行されたかどうかを示す、信頼メッセージを介してホストに応答情報を提供することができる。
図７は、本明細書で論じられる技術（例えば、方法論）のうちの任意の１つ以上が実行され得る例示的なマシン７００のブロック図を示す。代替的な実施形態では、マシン７００は、スタンドアロンデバイスとして動作し得るか、または他のマシンに接続（例えば、ネットワーク接続）され得る。ネットワーク接続配置では、マシン７００は、サーバクライアントネットワーク環境で、サーバマシン、クライアントマシン、またはその両方の能力で動作し得る。一例では、マシン７００は、ピアツーピア（Ｐ２Ｐ）（または他の分散型）ネットワーク環境でピアマシンとして機能し得る。マシン７００は、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブアプライアンス、ＩｏＴデバイス、自動車システム、またはそのマシンによって行われるアクションを指定する命令（シーケンシャルもしくはその他の方法）を実行することが可能な任意のマシンであり得る。さらに、単一のマシンのみが示されているが、「マシン」という用語はまた、クラウドコンピューティング、ソフトウェアアズアサービス（ＳａａＳ）、他のコンピュータクラスタ構成などの、本明細書で論じられる方法論のうちの任意の１つ以上を実行するために命令のセット（または複数のセット）を個別にまたは共同で実行するマシンの任意の集合を含むと解釈されるものとする。
本明細書で説明される例は、論理、構成要素、デバイス、パッケージ、もしくは機構を含み得るか、またはそれらによって動作し得る。回路網は、ハードウェア（例えば、単純な回路、ゲート、ロジックなど）を含む有形のエンティティに実装された回路の集合（例えば、セット）である。回路網の構成要素は、時間の経過及び基礎となるハードウェアの変動性に柔軟に対応し得る。回路網は、単独でまたは組み合わせて、動作時に特定のタスクを実行し得る構成要素を含む。一例では、回路網のハードウェアは、特定の動作（例えば、ハードワイヤード）を実行するように不変に設計され得る。一例では、回路網のハードウェアは、特定の動作の命令をエンコードするために、物理的に修正された（例えば、磁気的、電気的、不変質量粒子の可動配置など）コンピュータ可読媒体を含む、可変的に接続された物理的構成要素（例えば、実行ユニット、トランジスタ、単純な回路など）を含み得る。物理的構成要素を接続する際に、ハードウェア構成物の基礎となる電気的特性は、例えば、絶縁体から導体に、またはその逆に変更される。この命令により、関係するハードウェア（例えば、実行ユニットまたはロード機構）は、可変接続を介してハードウェア内に回路網の構成要素を作成し、動作中に特定のタスクの一部を実行することができる。したがって、コンピュータ可読媒体は、デバイスが動作しているときに、回路網の他の構成要素に通信可能に結合される。一例では、物理的構成要素のいずれかが、複数の回路網の複数の構成要素で使用され得る。例えば、動作中、実行ユニットは、ある時点で第１の回路網の第１の回路で使用され得、別の時点で第１の回路網の第２の回路によって再利用され得るか、または第２の回路網の第３の回路によって再利用され得る。
マシン（例えば、コンピュータシステム）７００（例えば、ホスト１０５、メモリデバイス１１０など）は、処理デバイス７０２（例えば、ハードウェアプロセッサ、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、ハードウェアプロセッサコア、または、メモリデバイス１１０のメモリコントローラなどの、それらの任意の組み合わせなど）、メインメモリ７０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはラムバスＤＲＡＭ（ＲＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ）など）、スタティックメモリ７０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及びこれらの一部または全てがインターリンク（例えば、バス）７３０を介して互いに通信し得るデータストレージシステム７１８を含み得る。
処理デバイス７０２は、マイクロプロセッサ、中央処理ユニットまたは同種のものなどの、１つ以上の汎用処理デバイスを表すことができる。より具体的には、処理デバイスは、複雑命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、もしくは他の命令セットを実装するプロセッサ、または命令セットの組み合わせを実装するプロセッサとすることができる。処理デバイス７０２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサまたは同種のものなどの、１つ以上の専用処理デバイスとすることができる。処理デバイス７０２は、本明細書で論じられる動作及びステップを実行するための命令７２６を実行するように構成することができる。コンピュータシステム７００は、ネットワーク７２０を介して通信するためのネットワークインターフェースデバイス７０８をさらに含むことができる。
データストレージシステム７１８は、本明細書で説明される方法論または機能のうちの任意の１つ以上を具体化する命令７２６またはソフトウェアの１つ以上のセットが記憶されるマシン可読記憶媒体７２４（コンピュータ可読媒体としても知られる）を含むことができる。命令７２６はまた、コンピュータシステム７００によるその実行中、メインメモリ７０４内または処理デバイス７０２内に、完全にまたは少なくとも部分的に存在することができ、メインメモリ７０４及び処理デバイス７０２はまた、マシン可読記憶媒体を構成する。マシン可読記憶媒体７２４、データストレージシステム７１８またはメインメモリ７０４は、図１のメモリデバイス１１０に対応することができる。
一実施態様では、命令７２６は、図２または図３に関して上記で論じられた１つ以上のホスト常駐ＦＴＬ動作に対応する機能を実装するための命令を含む。マシン可読記憶媒体７２４は、例示的な実施態様において単一の媒体であるように示されているが、「マシン可読記憶媒体」という用語は、命令の１つ以上のセットを記憶する単一の媒体または複数の媒体を含むと解釈されるべきである。「マシン可読記憶媒体」という用語はまた、マシンによって実行するための命令のセットを記憶またはエンコードすることが可能であり、マシンに本開示の方法論のうちの任意の１つ以上を実行させる任意の媒体を含むと解釈されるべきである。したがって、「マシン可読記憶媒体」という用語は、限定されないが、ソリッドステートメモリ、光学媒体及び磁気媒体を含むと解釈されるべきである。一例では、密集したマシン可読媒体は、不変（例えば、静止）質量を有する複数の粒子を有するマシン可読媒体を含む。したがって、密集したマシン可読媒体は一時的な伝播信号ではない。密集したマシン可読媒体の具体的な例には、半導体メモリデバイス（例えば、電気的プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、電子的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）及びフラッシュメモリデバイスなどの不揮発性メモリ、内蔵ハードディスク及びリムーバブルディスクなどの磁気ディスク、光磁気ディスク、ならびにＣＤ－ＲＯＭ及びＤＶＤ－ＲＯＭディスクが含まれ得る。
マシン７００は、ディスプレイユニット、英数字入力デバイス（例えば、キーボード）、及びユーザインターフェース（ＵＩ）ナビゲーションデバイス（例えば、マウス）をさらに含み得る。一例では、ディスプレイユニット、入力デバイス、またはＵＩナビゲーションデバイスのうちの１つ以上は、タッチスクリーンディスプレイであり得る。マシン、信号生成デバイス（例えば、スピーカー）、または全地球測位システム（ＧＰＳ）センサ、コンパス、加速度計もしくは１つ以上の他のセンサなどの、１つ以上のセンサ。マシン７００は、１つ以上の周辺デバイス（例えば、プリンタ、カードリーダなど）との通信または制御を行うためのシリアル（例えば、ユニバーサルシリアルバス（ＵＳＢ）、パラレル、または他の有線もしくは無線（例えば、赤外線（ＩＲ）、近距離無線通信（ＮＦＣ）など）接続などの出力コントローラを含み得る。
データストレージデバイス７１８に記憶される命令７２６（例えば、ソフトウェア、プログラム、オペレーティングシステム（ＯＳ）など）または他のデータは、処理デバイス７０２による使用のためにメインメモリ７０４によってアクセスすることができる。メインメモリ７０４（例えば、ＤＲＡＭ）は、典型的には、高速であるが揮発性であり、したがって、「オフ」状態にある間を含む長期記憶に適しているデータストレージデバイス７１８（例えば、ＳＳＤ）とは異なるタイプのストレージである。ユーザまたはマシン７００による使用における命令７２６またはデータは、典型的には、処理デバイス７０２による使用のためにメインメモリ７０４にロードされる。メインメモリ７０４が一杯になると、メインメモリ７０４を補うために、データストレージデバイス７１８からの仮想空間を割り当てることができるが、データストレージデバイス７１８が典型的にはメインメモリ７０４よりも遅く、書き込み速度が典型的には読み出し速度の少なくとも２倍遅いため、仮想メモリを使用すると、（例えば、ＤＲＡＭといったメインメモリ７０４とは対照的に）ストレージデバイスのレイテンシによってユーザエクスペリエンスが大幅に低下する可能性がある。さらに、仮想メモリのためにデータストレージデバイス７１８を使用することにより、データストレージデバイス７１８の使用可能な寿命期間が大幅に低下する可能性がある。
仮想メモリとは対照的に、仮想メモリ圧縮（例えば、Ｌｉｎｕｘ（商標）カーネル機能「ＺＲＡＭ」）は、データストレージデバイス７１８へのページングを回避するためにメモリの一部を圧縮ブロックストレージとして使用する。ページングは、そのようなデータをデータストレージデバイス７１８に書き込むことが必要となるまで圧縮ブロックにおいて行われる。仮想メモリ圧縮は、メインメモリ７０４の使用可能なサイズを増加させつつ、データストレージデバイス７１８での摩耗を減少させる。
モバイル電子デバイスまたはモバイルストレージ用に最適化されたストレージデバイスには、従来、ＭＭＣソリッドステートストレージデバイス（例えば、ｍｉｃｒｏ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（ｍｉｃｒｏＳＤ（商標））カードなど）が含まれる。ＭＭＣデバイスは、ホスト（例えば、ホストデバイス）との複数のパラレルインターフェース（例えば、８ビットパラレルインターフェース）を含み、多くの場合、ホストから取り外し可能で個別の構成要素である。対照的に、ｅＭＭＣ（商標）デバイスは回路基板に取り付けられ、ホストの構成要素と見なされ、シリアルＡＴＡ（商標）（シリアルＡＴ（アドバンストテクノロジ）アタッチメント、すなわちＳＡＴＡ）ベースのＳＳＤデバイスに匹敵する読み出し速度を有する。しかしながら、仮想デバイスまたは拡張現実デバイスを完全に可能にすること、増加しつつあるネットワーク速度を利用することなど、モバイルデバイスの性能に対する需要は増え続けている。この需要に応えて、ストレージデバイスは、パラレル通信インターフェースからシリアル通信インターフェースに移行してきた。コントローラ及びファームウェアを含むユニバーサルフラッシュストレージ（ＵＦＳ）デバイスは、専用の読み出し／書き込みパスを備えた低電圧差動信号（ＬＶＤＳ）シリアルインターフェースを使用してホストと通信することで、読み出し／書き込み速度をさらに向上させる。
命令７２４はさらに、複数の転送プロトコル（例えば、フレームリレー、インターネットプロトコル（ＩＰ）、伝送制御プロトコル（ＴＣＰ）、ユーザデータグラムプロトコル（ＵＤＰ）、ハイパーテキスト転送プロトコル（ＨＴＴＰ）など）のうちの任意の１つを利用するネットワークインターフェースデバイス７０８を介して伝送媒体を使用してネットワーク７２０を経由して送信または受信され得る。通信ネットワークの例には、とりわけ、ローカルエリアネットワーク（ＬＡＮ）、広域ネットワーク（ＷＡＮ）、パケットデータネットワーク（例えば、インターネット）、携帯電話網（例えば、セルラーネットワーク）、従来型電話サービス（ＰＯＴＳ）ネットワーク、及び無線データネットワーク（例えば、Ｗｉ－Ｆｉ（登録商標）として知られる電気電子技術者協会（ＩＥＥＥ）８０２．１１ファミリの規格、ＷｉＭａｘ（登録商標）として知られるＩＥＥＥ８０２．１６ファミリの規格）、ＩＥＥＥ８０２．１５．４ファミリの規格、ピアツーピア（Ｐ２Ｐ）ネットワークが含まれ得る。一例では、ネットワークインターフェースデバイス７０８は、ネットワーク７２０に接続するための１つ以上の物理的ジャック（例えば、イーサネット、同軸ジャックもしくは電話ジャック）または１つ以上のアンテナを含み得る。一例では、ネットワークインターフェースデバイス７０８は、シングル入力マルチ出力（ＳＩＭＯ）技術、マルチ入力マルチ出力（ＭＩＭＯ）技術またはマルチ入力シングル出力（ＭＩＳＯ）技術のうちの少なくとも１つを使用して無線通信するための複数のアンテナを含み得る。「伝送媒体」という用語は、マシン７００による実行のための命令を記憶する、符号化する、または搬送することが可能である任意の無形媒体を含むと解釈されるべきであり、そのようなソフトウェアの通信を容易にするためにデジタルもしくはアナログ通信信号、または他の無形媒体を含む。
その他の注記及び実施例
実施例１は、メモリデバイスからホストにマッピングテーブル情報を提供することと、前記メモリデバイスにて前記ホストから書き込みコマンド及び書き込みデータを受信することと、前記メモリデバイスにて前記書き込みコマンドを実行して前記書き込みデータを前記メモリデバイスの物理ブロックに記憶することと、前記メモリデバイスにて、前記物理ブロックの物理アドレスを含む応答情報を暗号化することと、前記書き込みコマンドに応じて、前記暗号化済みの応答情報を含む応答メッセージを前記ホストに送信することとを含む方法である。
実施例２において、前記メモリデバイスにて前記ホストからメモリメンテナンスコマンドを受信することを含み、前記メモリメンテナンスコマンドが前記暗号化済みの応答情報の少なくとも一部を含む、実施例１に記載の主題。
実施例３において、前記物理アドレスを提供するために前記メモリデバイスにて前記暗号化済みの応答情報を復号化することを含む、実施例２に記載の主題。
実施例４において、前記メモリメンテナンスコマンドがガベージコレクションコマンドである、実施例３に記載の主題。
実施例５において、前記方法が、前記物理アドレスによって表現された前記メモリデバイスのメモリの物理ブロックにてガベージコレクションを実行することを含む、実施例４に記載の主題。
実施例６において、前記物理アドレスが前記メモリデバイスの有効な物理アドレスではないと判定することと、前記ガベージコレクションコマンドに応じてガベージコレクションプロシージャを実行しないことと、実施例４～５のいずれかに記載の主題。
実施例７において、前記メモリメンテナンスコマンドがウェアレベリングコマンドである、実施例３～６のいずれかに記載の主題。
実施例８において、前記物理アドレスによって表現された前記メモリデバイスのメモリの物理ブロックにてウェアレベリングプロシージャを実行することを含む、実施例７に記載の主題。
実施例９において、前記物理アドレスが前記メモリデバイスの有効な物理アドレスではないと判定することと、前記ウェアレベリングコマンドに応答してウェアレベリングプロシージャを実行しないこととを含む、実施例７～８のいずれかに記載の主題。
実施例１０において、前記応答情報がシークレットを含み、前記応答情報を復号化することが、前記シークレットを使用して前記応答情報を復号化することを含む、実施例１～９のいずれかに記載の主題。
実施例１１において、前記物理ブロックがフラッシュメモリを含む、実施例１～１０のいずれかに記載の主題。
実施例１２において、前記フラッシュメモリがＮＡＮＤメモリを含む、実施例１１に記載の主題。
実施例１３は、ホストにて外部フラッシュメモリシステムのマッピングテーブル情報及びメモリ統計をメンテナンスすることと、前記ホストから前記外部フラッシュメモリシステムに書き込みコマンド及び書き込みデータを送信することと、前記書き込みコマンドに応じて前記外部フラッシュメモリシステムから暗号化済みの応答情報を受信することと、前記暗号化済みの応答情報を使用して前記ホストにて前記外部フラッシュメモリシステムの前記メモリ統計を更新することと、前記暗号化済みの応答情報に関連したメモリ統計がメンテナンス閾値を満たすときにメモリメンテナンスコマンドを送信することとを含み、前記メモリメンテナンスコマンドが前記暗号化済みの応答情報を含む、方法である。
実施例１４において、前記暗号化済みの応答情報がシークレットを含む、実施例１３に記載の主題。
実施例１５において、前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記外部フラッシュメモリシステムの物理アドレスを提供するために前記シークレットを使用して前記暗号化済みの応答情報を復号化することを含む、実施例１４に記載の主題。
実施例１６において、前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記物理アドレスを使用して前記マッピングテーブル情報を更新することを含む、実施例１５に記載の主題。
実施例１７において、前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記物理アドレスを使用して有効なデータカウント統計をメンテナンスすることを含む、実施例１５～１６のいずれかに記載の主題。
実施例１８において、前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記物理アドレスを使用してフル／エンプティステータス統計をメンテナンスすることを含む、実施例１５～１７のいずれかに記載の主題。
実施例１９において、前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記物理アドレスを使用して最終書き込み統計後の時間をメンテナンスすることを含む、実施例１５～１８のいずれかに記載の主題。
実施例２０において、前記メモリメンテナンスコマンドがガベージコレクションコマンドである、実施例１３～１９のいずれかに記載の主題。
実施例２１において、前記メモリメンテナンスコマンドがウェアレベリングコマンドである、実施例１３～２０のいずれかに記載の主題。
実施例２２は、少なくとも１つのマシン可読媒体であって、処理回路網によって実行されるとき、実施例１～２１のいずれかを実施するための動作を前記処理回路網に実行させる命令を含む、前記少なくとも１つのマシン可読媒体である。
実施例２３は、実施例１～２１のいずれかを実施するための手段を含む装置である。
実施例２４は、実施例１～２１のいずれかを実施するシステムである。
実施例２５は、実施例１～２１のいずれかを実施する方法である。
上記の詳細な説明は、詳細な説明の一部を形成する添付の図面に対する参照を含む。図面は、例示として、本発明を実施できる特定の実施形態を示す。これらの実施形態は、本明細書では「実施例」とも称される。こうした実施例は、図示または説明された要素に加えて要素を含み得る。しかしながら、本発明者らは、図示または説明されたそれらの要素のみが提供される実施例も企図する。さらに、本発明者らは、本明細書に図示または説明された特定の実施例（あるいはその１つ以上の態様）に関して、または他の実施例（あるいはその１つ以上の態様）に関して、図示または説明されたそれらの要素（あるいはその１つ以上の態様）の任意の組み合わせまたは変形を使用する実施例も企図する。
本書では、用語「ａ」または「ａｎ」は、特許文書で一般的であるように、「少なくとも１つの（ａｔ ｌｅａｓｔ ｏｎｅ）」または「１つ以上の（ｏｎｅ ｏｒ ｍｏｒｅ）」の任意の他の例または使用法とは関係なく、１つまたは複数を含むために使用される。本書では、用語「または（ｏｒ）」は非排他的を指すために使用されるか、または別段の指示がない限り、「ＡまたはＢ（Ａ ｏｒ Ｂ）」は「ＡであるがＢではない（Ａ ｂｕｔ ｎｏｔ Ｂ）」、「ＢであるがＡではない（Ｂ ｂｕｔ ｎｏｔ Ａ）」、及び「Ａ及びＢ（Ａ ａｎｄ Ｂ）」を含み得るように使用される。添付の特許請求の範囲では、用語「含む（ｉｎｃｌｕｄｉｎｇ）」及び「～において（ｉｎ ｗｈｉｃｈ）」は、それぞれの用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」及び「そこで（ｗｈｅｒｅｉｎ）」の分かりやすい英語の同等物として使用される。また、以下の特許請求の範囲では、用語「含む（ｉｎｃｌｕｄｉｎｇ）」及び「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、オープンエンドである。請求項の中のそのような用語の後に示される要素に加えて要素を含むシステム、デバイス、商品、またはプロセスもその請求項の範囲に含まれると見なされる。さらに、以下の特許請求の範囲では、用語「第１の」、「第２の」、及び「第３の」などは、単にラベルとして使用されており、その対象に対する数的な要件を課すことを意図していない。
様々な実施例では、本明細書に記載される構成要素、コントローラ、プロセッサ、ユニット、エンジン、またはテーブルは、とりわけ、物理的回路網、または物理デバイスに記憶されるファームウェアを含むことができる。本明細書で使用される場合、「プロセッサ」は、限定されないが、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、または、プロセッサまたはマルチコアデバイスのグループを含む、任意の他のタイプのプロセッサまたは処理回路などの任意のタイプの計算回路を意味する。
本明細書で使用されるメモリセルの動作は、メモリセルからの読み出し、メモリセルへの書き込み、またはメモリセルの消去を含む。メモリセルを意図された状態にする動作は、本明細書では「プログラミング」と呼ばれ、メモリセルへの書き込みまたはメモリセルからの消去（例えば、メモリセルは消去状態にプログラムされ得る）の両方を含むことができる。
ＮＯＲまたはＮＡＮＤアーキテクチャの半導体メモリアレイ内の各フラッシュメモリセルは、個々にまたは一括して１つまたは複数のプログラムされた状態にプログラムすることができる。例えば、シングルレベルセル（ＳＬＣ）は、２つのプログラムされた状態（例えば、１または０）のうちの１つを表すことができ、１ビットのデータを表す。ただし、フラッシュメモリセルは２つより多いプログラムされた状態のうちの１つを表すこともできることにより、各セルが１つより多い二進数（例えば、１ビットよりも多い）を表すことができるため、メモリセルの数を増やすことなく、より高密度のメモリの製造を可能にする。それらのようなセルは、マルチステートメモリセル、マルチデジットセル、またはマルチレベルセル（ＭＬＣ）と称されることができる。特定の例では、ＭＬＣは、セルあたり２ビットのデータ（例えば、４つのプログラムされた状態のうちの１つ）を記憶することができるメモリセルを指すことができ、トリプルレベルセル（ＴＬＣ）は、セルあたり３ビットのデータ（例えば、８つのプログラムされた状態のうちの１つ）を記憶することができるメモリセルを指すことができ、クアッドレベルセル（ＱＬＣ）は、セルあたり４ビットのデータを記憶することができる。明確な言語または文脈によって明らかに指定されない限り、ＭＬＣは、本明細書では、より広い文脈において、セルあたり２ビット以上のデータを記憶することができる（すなわち、３つ以上のプログラムされた状態を表すことができる）任意のメモリセルを指すために使用される。
本開示の１つ以上の実施形態によれば、メモリデバイスの内部に、または外部に位置するメモリコントローラ（例えば、プロセッサ、コントローラ、ファームウェアなど）は、摩耗サイクルの量、または摩耗状態（例えば、摩耗サイクルを記録すること、摩耗サイクルの発生時にメモリデバイスの動作をカウントすること、カウントを開始するメモリデバイスの動作を追跡すること、摩耗状態に対応するメモリデバイス特性を評価することなど）を決定すること（例えば、選択すること、設定すること、調整すること、計算すること、変更すること、クリアすること、通信すること、適合させること、導出すること、定義すること、利用すること、修正すること、適用することなど）が可能である。
本開示の１つ以上の実施形態によれば、メモリアクセスデバイスは、メモリ動作ごとにメモリデバイスに摩耗サイクル情報を提供するように構成され得る。メモリデバイス制御回路網（例えば、制御ロジック）は、摩耗サイクル情報に対応するメモリデバイスパフォーマンスの変化を補償するようにプログラムされ得る。メモリデバイスは、摩耗サイクル情報を受信し、摩耗サイクル情報に応じて１つ以上の動作パラメータ（例えば、値、特性）を決定し得る。
本明細書で説明される方法の実施例は、少なくとも部分的に、マシン、デバイスまたはコンピュータに実装することができる。いくつかの例は、コンピュータ可読媒体、デバイス可読媒体、または上記の実施例に記載された方法を実行するように電子デバイスを構成するように動作可能な命令で符号化されたマシン可読媒体を含むことができる。このような方法の実装は、マイクロコード、アセンブリ言語コード、高水準言語コードなどのようなコードを含むことができる。このようなコードは、様々な方法を実施するためのコンピュータ可読命令を含むことができる。コードは、コンピュータプログラム製品の一部を形成し得る。さらに、コードは、実行中または他の時間などに、１つ以上の揮発性あるいは不揮発性の有形コンピュータ可読媒体に有形で記憶させることができる。これらの有形のコンピュータ可読媒体の例は、限定されないが、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスク及びデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ソリッドステートドライブ（ＳＳＤ）、ユニバーサルフラッシュストレージ（ＵＦＳ）デバイス、組み込みＭＭＣ（ｅＭＭＣ）デバイスなどを含むことができる。
上記の説明は、例示を意図したものであり、限定的なものではない。例えば、上述の実施例（またはその１つ以上の態様）は、相互に組み合わせて使用され得る。上記の説明を検討する際に当業者によってなど、他の実施形態を使用できる。これは、特許請求の範囲の範囲または意味を解釈または限定するために使用されないとの理解のもとに提案されている。また、上記の発明を実施するための形態では、様々な特徴が本開示を効率化するために一緒にグループ化され得る。これは、請求されていない開示された特徴がいずれかの請求項に対して不可欠であることを意図すると解釈されるべきではない。むしろ、本発明の主題は、特定の開示されている実施形態の全ての特徴に満たないものに存在し得る。したがって、次の特許請求の範囲は発明を実施するための形態にここで組み込まれ、各請求項は別個の実施形態として自立しており、このような実施形態は、様々な組み合わせまたは変形で相互に組み合わせることができると想到される。本発明の範囲は、添付の特許請求の範囲に関して、こうした特許請求の範囲によって権利が与えられる均等物の全範囲と一緒に決定されるべきである。

Claims (21)

  1. メモリデバイスからホストにマッピングテーブル情報を提供することと、
    前記メモリデバイスにて前記ホストから書き込みコマンド及び書き込みデータを受信することと、
    前記メモリデバイスにて前記書き込みコマンドを実行して前記書き込みデータを前記メモリデバイスの物理ブロックに記憶することと、
    前記メモリデバイスにて、前記物理ブロックの物理アドレスを含む応答情報を暗号化することと、
    前記書き込みコマンドに応じて、前記暗号化済みの応答情報を含む応答メッセージを前記ホストに送信することとを含む、方法。
  2. 前記メモリデバイスにて前記ホストからメモリメンテナンスコマンドを受信することを含み、前記メモリメンテナンスコマンドが前記暗号化済みの応答情報の少なくとも一部を含む、請求項１に記載の方法。
  3. 前記物理アドレスを提供するために前記メモリデバイスにて前記暗号化済みの応答情報を復号化することを含む、請求項２に記載の方法。
  4. 前記メモリメンテナンスコマンドがガベージコレクションコマンドである、請求項３に記載の方法。
  5. 前記方法が、前記物理アドレスによって表現された前記メモリデバイスのメモリの物理ブロックにてガベージコレクションを実行することを含む、請求項４に記載の方法。
  6. 前記物理アドレスが前記メモリデバイスの有効な物理アドレスではないと判定することと、
    前記ガベージコレクションコマンドに応じてガベージコレクションプロシージャを実行しないことと、請求項４に記載の方法。
  7. 前記メモリメンテナンスコマンドがウェアレベリングコマンドである、請求項３に記載の方法。
  8. 前記物理アドレスによって表現された前記メモリデバイスのメモリの物理ブロックにてウェアレベリングプロシージャを実行することを含む、請求項７に記載の方法。
  9. 前記物理アドレスが前記メモリデバイスの有効な物理アドレスではないと判定することと、
    前記ウェアレベリングコマンドに応答してウェアレベリングプロシージャを実行しないこととを含む、請求項７に記載の方法。
  10. 前記応答情報がシークレットを含み、
    前記応答情報を復号化することが、前記シークレットを使用して前記応答情報を復号化することを含む、請求項１に記載の方法。
  11. 前記物理ブロックがフラッシュメモリを含む、請求項１に記載の方法。
  12. 前記フラッシュメモリがＮＡＮＤメモリを含む、請求項１１に記載の方法。
  13. ホストにて外部フラッシュメモリシステムのマッピングテーブル情報及びメモリ統計をメンテナンスすることと、
    前記ホストから前記外部フラッシュメモリシステムに書き込みコマンド及び書き込みデータを送信することと、
    前記書き込みコマンドに応じて前記外部フラッシュメモリシステムから暗号化済みの応答情報を受信することと、
    前記暗号化済みの応答情報を使用して前記ホストにて前記外部フラッシュメモリシステムの前記メモリ統計を更新することと、
    前記暗号化済みの応答情報に関連したメモリ統計がメンテナンス閾値を満たすときにメモリメンテナンスコマンドを送信することとを含み、
    前記メモリメンテナンスコマンドが前記暗号化済みの応答情報を含む、方法。
  14. 前記暗号化済みの応答情報がシークレットを含む、請求項１３に記載の方法。
  15. 前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記外部フラッシュメモリシステムの物理アドレスを提供するために前記シークレットを使用して前記暗号化済みの応答情報を復号化することを含む、請求項１４に記載の方法。
  16. 前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記物理アドレスを使用して前記マッピングテーブル情報を更新することを含む、請求項１５に記載の方法。
  17. 前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記物理アドレスを使用して有効なデータカウント統計をメンテナンスすることを含む、請求項１５に記載の方法。
  18. 前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記物理アドレスを使用してフル／エンプティステータス統計をメンテナンスすることを含む、請求項１５に記載の方法。
  19. 前記外部フラッシュメモリシステムのメモリ統計をメンテナンスすることが、前記物理アドレスを使用して最終書き込み統計後の時間をメンテナンスすることを含む、請求項１５に記載の方法。
  20. 前記メモリメンテナンスコマンドがガベージコレクションコマンドである、請求項１３に記載の方法。
  21. 前記メモリメンテナンスコマンドがウェアレベリングコマンドである、請求項１３に記載の方法。
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