KR20210035908A - 호스트 상주 변환 계층 유효성 검사 기술 - Google Patents

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Abstract

메모리 장치에 대한 오류 또는 잠재적 악성 액세스를 완화하기 위해 호스트-상주 FTL 동작 모드 동안 메모리 장치에서 호스트-생성 물리 어드레스를 검증하기 위한 장치 및 기술이 여기서 개시되며, 호스트 장치로부터 메모리 장치에서 제 1 시그너처 및 PBA를 포함하는 동작 명령을 수신하는 단계, 제 2 시그너처를 생성하는 단계; 상기 제 1 시그너처를 상기 제 2 시그너처와 비교하는 단계; 제 1 시그너처와 제 2 시그너처가 동일하다고 매칭 결과에 나타나면, 상기 동작을 실행하는 단계; 및 제 1 시그너처가 제 2 시그너처와 일치하지 않는다고 매칭 결과에 나타나면, PBA를 사용하여 동작을 실행하지 않는 단계에 의해 구현된다.

Description

호스트 상주 변환 계층 유효성 검사 기술
우선권 주장
본 출원은 2018년 9월 25일에 출원된 미국특허출원 제16/140,952호에 대한 우선권의 이점을 주장하며, 그 전문이 여기에 참조로 포함된다.
메모리 장치는 일반적으로 컴퓨터 또는 기타 전자 장치의 내부, 반도체, 집적 회로로 제공된다. 휘발성 및 비휘발성 메모리를 포함하여 다양한 유형의 메모리가 있다. 휘발성 메모리는 데이터를 유지하는 데 전력이 필요할 수 있으며, 특히 RAM(Random-Access Memory), DRAM(Dynamic Random-Access Memory) 및 SDRAM(Synchronous Dynamic Random-Access Memory)을 포함한다. 비휘발성 메모리는 전원이 공급되지 않을 때 저장된 데이터를 유지하여 영구 데이터를 제공할 수 있으며, NAND 플래시 메모리, NOR 플래시 메모리, ROM(Read Only Memory), EEPROM(Electrically Erasable Programmable ROM), EPROM(Erasable Programmable ROM), 및 가변 저항 메모리, 가령, PCRAM(phase change random access memory), RRAM(resistive random-access memory), MRAM(magnetoresistive random access memory), 3D XPoint ™ 메모리를 포함할 수 있다.
메모리 셀은 일반적으로 매트릭스 또는 어레이로 배열된다. 여러 매트릭스 또는 어레이를 하나의 메모리 장치로 결합할 수 있으며, 여러 장치를 결합하여 SSD(Solid-State Drive), UFS™(Universal Flash Storage) 장치, MultiMediaCard(MMC) 솔리드 스테이트 저장 장치, 임베디드 MMC 장치(eMMC™), 등과 같은 메모리 시스템의 저장체를 형성할 수 있다.
메모리 시스템은 메모리 장치를 동작 시키거나 외부 시스템과 인터페이스하기 위해 논리 기능을 수행하는 하나 이상의 프로세서 또는 다른 메모리 제어기를 포함할 수 있다. 메모리 매트릭스 또는 어레이는 다수의 물리적 페이지로 구성된 다수의 메모리 셀 블록을 포함할 수 있다. 메모리 시스템은 메모리 장치와 호스트 사이에서 데이터(예를 들어, 사용자 데이터 및 관련 무결성 데이터, 예를 들어 오류 데이터 및 어드레스 데이터 등)를 전송하기 위한 읽기 또는 쓰기 작업, 메모리 장치로부터 데이터를 소거하거나 하나 이상의 다른 메모리 동작을 수행하기 위한 소거 작업과 같은 메모리 메모리 작업과 관련하여 호스트로부터 명령을 수신할 수 있다.
메모리는 예를 들어 개인용 컴퓨터, 휴대용 메모리 스틱, 디지털 카메라, 휴대폰, MP3 플레이어와 같은 휴대용 음악 플레이어, 영화 플레이어, 및 기타 전자 장치를 포함한, 광범위한 전자 애플리케이션을 위한 휘발성 및 비휘발성 데이터 저장소로 활용된다. 메모리 셀은 어레이로 배열될 수 있으며 어레이는 메모리 장치에서 사용된다.
많은 전자 장치는 여러 개의 메인 구성요소, 즉, 호스트 프로세서(예를 들어, 중앙 처리 장치(CPU) 또는 기타 메인 프로세서); 메인 메모리(가령, 하나 이상의 휘발성 또는 비휘발성 메모리 장치, 예를 들어, 동적 RAM(DRAM), 모바일 또는 저전력 DDR SDRAM(Double-Data-rate synchronous DRAM) 등); 및 저장 장치(예를 들어, 비휘발성 메모리(NVM) 장치, 예를 들어 플래시 메모리, 읽기 전용 메모리(ROM), SSD, MMC 또는 기타 메모리 카드 구조 또는 어셈블리, 또는 휘발성 및 비휘발성 메모리의 조합)을 포함한다. 특정 예에서, 전자 장치는 사용자 인터페이스(예: 디스플레이, 터치 스크린, 키보드, 하나 이상의 버튼 등), 그래픽 처리 장치(GPU), 전력 관리 회로, 기저 대역 프로세서 또는 하나 이상의 트랜시버 회로, 등을 포함할 수 있다.
반드시 축척대로 그려지지는 않은 도면에서, 동일한 숫자는 다른 도면에서 유사한 구성요소를 설명할 수 있다. 서로 다른 문자 접미사를 가진 동일한 숫자는 유사한 구성요소의 서로 다른 경우를 나타낼 수 있다. 도면은 일반적으로 본 문서에서 논의된 다양한 실시예를 제한이 아닌 예로서 예시한다.
도 1은 본 주제의 하나 이상의 예가 구현될 수 있는 메모리 장치를 포함하는 환경의 예시적인 시스템을 도시한다.
도 2는 일반적으로 호스트 상주 FTL의 양상을 사용하여 플래시 메모리 시스템에서 메모리 동작을 구현하기 위한 예시적인 방법의 흐름도를 도시한다.
도 3은 일반적으로 호스트 상주 FTL 동작을 위한 호스트 매핑 테이블 데이터를 효율적으로 모니터링하고 업데이트하기 위한 예시적인 방법의 흐름도를 도시한다.
도 4는 본 명세서에서 논의된 기술(예를 들어, 방법론) 중 임의의 하나 이상이 수행될 수 있는 예시적인 기계의 블록도를 예시한다.
NAND 메모리와 같은 플래시 메모리 기반 저장 장치는 FTL(Flash Translation Layer)을 사용하여 종종 LBA(논리 블록 어드레스)라고도하는 I/O 요청의 논리 어드레스를 해당하는 플래시 메모리 어드레스(때로는 하나 이상의 FTL 매핑 테이블에 저장된 물리적 어드레스 또는 물리적 블록 어드레스(PBA)로 지칭됨)로 변환할 수 있다. LBA는 데이터 관리를 위해 호스트에서 사용하는 논리 어드레스일 수 있으며, PBA는 데이터 저장 및 불러오기를 관리하기 위해 플래시 메모리에서 사용하는 물리적 어드레스일 수 있다. 모바일 저장 장치에는 일반적으로 제한된 크기의 캐시가 있으므로 전체 매핑 테이블을 저장할 메모리가 부족한 경우가 많다. 따라서 요청시 매핑 테이블의 일부를 플래시 메모리에서 검색할 수 있으며 이로 인해 랜덤 읽기 성능이 저하될 수 있다.
랜덤 읽기 성능을 향상시키기 위해, 여기에 설명된 기술은 호스트에 연결된 메모리 장치의 메모리 셀에 추가하여, 호스트 상주 메모리를 FTL 매핑 테이블에 대한 캐시로 사용할 수 있게 한다. 호스트 상주 FTL 하에서, FTL 데이터는 플래시 메모리보다 호스트 메모리에서 더 빠르게 읽을 수 있으며 호스트는 플래시 메모리의 PA(물리적 블록 어드레스)를 불러와서 플래시 메모리로의 메모리 요청에 PBA를 포함하여 메모리 작업을 시작할 수 있다. PBA는 호스트의 FTL 메모리 캐시와 호스트의 LBA를 사용하여 호스트에 의해 불러들여질 수 있다. 메모리 요청을 수신하면 플래시 메모리 시스템은, 플래시 메모리 기반 매핑 테이블에 대한 액세스 및 LBA를 사용하여 PBA를 얻는 작업과 관련된 지연없이, PBA와 관련된 데이터를 즉시 불러올 수 있다.
호스트 상주 FTL의 특정 구현에서, 랜덤 읽기 워크로드 성능의 개선이 중요할 수 있다. 그러나, 본 발명자는 호스트 메모리 요청의 무결성을 검증하는 데 도움이 될 수 있는 호스트 상주 FTL에 대한 기술을 식별했다. 호스트 상주 FTL을 간단하게 구현하면 호스트에서 시작한 작업간에 매핑 테이블이 정확하다고 가정할 수 있다. 그러나 호스트에 연결된 메모리 시스템 또는 메모리 장치는 호스트가 유휴 상태일 때의 기간 동안 또는, 호스트-개시 작업들 간에 가비지 수집 및 웨어 레벨링과 같은 하우스 키핑 작업을 수행하는 경우가 많다. 하우스키핑 작업은 메모리 장치에 상주하는 매핑 테이블 주위로 데이터를 이동하고 매핑 테이블을 종종 수정 및 업데이트한다. 일부 유효성 검사 없이는, 플래시 데이터에 액세스를 위해 호스트-제공 PBA를 맹목적으로 사용하는 메모리 시스템과 같이, 호스트 상주 FTL을 직관적으로 구현하면, 잘못되거나 의도하지 않은 PBA에서 메모리 시스템이 플래시 메모리에 액세스하는 경우가 종종 있다.
도 1은 통신 인터페이스를 통해 통신하도록 구성된 호스트(105) 및 메모리 장치(110)를 포함하는 환경(100)의 예를 예시한다. 호스트(105) 또는 메모리 장치(110)는 IoT 장치(예: 냉장고 또는 기타 기기, 센서, 모터 또는 액추에이터, 이동 통신 장치, 자동차, 휴대폰, 드론, 등)와 같은 다양한 제품(150)에 포함되어, 제품(150)의 처리, 통신 또는 제어를 지원할 수 있다.
메모리 장치(110)는 메모리 제어기(115) 또는 제어기 회로군(controller circuitry), 및 예를 들어 하나 이상의 개별 메모리 다이(예를 들어, 3 차원(3D) NAND 다이의 스택)를 포함하는 메모리 어레이(120)를 포함한다. 3D 아키텍처 반도체 메모리 기술에서, 수직 구조체들이 여러 계층으로 적층되고 물리적 페이지를 형성하도록 결합되어, 주어진 풋 프린트(즉, 폼 팩터)로 메모리 장치(예: 저장 장치)의 저장 밀도를 증가시킨다. 일 예에서, 메모리 장치(110)는 개별 메모리 장치일 수 있다.
하나 이상의 통신 인터페이스(111)는 메모리 장치(110)와 호스트(105)의 하나 이상의 다른 구성요소, 가령, SATA(Serial Advanced Technology Attachment) 인터페이스, PCIe(Peripheral Component Interconnect Express) 인터페이스, USB(Universal Serial Bus) 인터페이스, UFS 인터페이스, eMMC™ 인터페이스 또는 하나 이상의 다른 커넥터 또는 인터페이스 간에 데이터를 전송하는데 사용될 수 있다. 호스트(105)는 호스트 시스템, 전자 장치, 프로세서, 메모리 카드 판독기 또는 메모리 장치(110) 외부의 하나 이상의 다른 전자 장치를 포함할 수 있다. 일부 예들에서, 호스트(105)는 도 4의 기계(400)를 참조하여 논의되는 구성요소들 중 일부 또는 전부를 갖는 기계일 수 있다. 데이터는 데이터가 전송될 때(예를 들어, 메모리 어레이에서 읽기 또는 쓰기 전에) 일시적으로 저장하기 위한 하나 이상의 래치를 포함할 수 있는 입력/출력(I/O) 버스를 통해 메모리 장치(110)와 다른 구성요소 사이에서 전송될 수 있다.
메모리 제어기(115)는 호스트(105)로부터 명령을 수신할 수 있고, 메모리 어레이의 메모리 셀, 평면, 서브블록, 블록, 또는 페이지 중 하나 이상에게로(예를 들어, 쓰기 또는 소거) 또는 그로부터(예를 들어, 읽기) 데이터를 전송하기 위해서와 같이, 메모리 어레이와 통신할 수 있다. 메모리 제어기(115)는 무엇보다도 하나 이상의 구성요소 또는 집적 회로를 포함한, 회로군 또는 펌웨어를 포함할 수 있다. 예를 들어, 메모리 제어기(115)는, 메모리 어레이(120)를 통한 액세스를 제어하고 호스트(105)와 메모리 장치(110) 사이에 변환 계층을 제공하도록 구성된 하나 이상의 메모리 제어 유닛, 회로, 제어 회로 또는 구성요소를 포함할 수 있다. 메모리 제어기(115)는 메모리 어레이(120)에서 데이터를 전송하기 위한 하나 이상의 I/O 회로(및 대응 래치), 캐시, 라인 또는 인터페이스를 포함할 수 있다. 메모리 제어기(115)는 메모리 관리자(125) 및 어레이 제어기(135)를 포함할 수 있다.
어레이 제어기(135)는 무엇보다도 메모리 제어기(115)에 연결된 메모리 장치(110)의 하나 이상의 메모리 셀에 대한 데이터 기록, 데이터 판독, 또는 소거와 관련된 메모리 동작을 제어하도록 구성된 회로군 또는 구성요소를 포함할 수 있다. 메모리 동작은 예를 들어 호스트(105)로부터 수신된 호스트 명령에 기초할 수 있거나 메모리 관리자(125)에 의해 내부적으로 생성될 수 있다(예를 들어, 마모 레벨링, 오류 검출 또는 수정 등과 관련하여).
어레이 제어기(135)는 오류 정정 코드(ECC) 구성요소(140)를 포함할 수 있으며, 이는 무엇보다도, 메모리 제어기(115)에 결합된 메모리 장치(110)의 하나 이상의 메모리 셀에서의 데이터 기록 또는 데이터 판독과 관련된 오류를 검출하거나 정정하도록 구성된 ECC 엔진 또는 다른 회로군을 포함할 수 있다. 예를 들어, ECC 구성요소(140)는 다수의 메모리 동작을 수행하는 것과 관련된 비트 오류율(BER)을 검출하거나 계산할 수 있다. BER은 I/O 버스의 래치에서 발생하는 비트 오류, 메모리 제어기(115)의 내부 오류, NAND 어레이 중 하나 이상에서 발생하는 오류, 또는 메모리 장치(110)의 다중 레벨 셀(들)(MLC) 중 임의의 하나 이상에서의 오류에 대응할 수 있다. 메모리 제어기(115)는 호스트(105)와 메모리 장치(110) 간에 전송되는 데이터의 무결성을 유지하면서, 또는, (잉여 RAID 저장, 등을 이용하여) 저장되는 데이터의 무결성을 유지하면서, 다양한 동작 또는 데이터 저장과 관련된 오류 발생(가령, 비트 오류, 연산 오류, 충돌 조건, 스톨(stalls), 행업(hang ups), 등)을 능동적으로 검출하고 이로부터 회복하도록 구성될 수 있고, 장애 메모리 리소스(가령, 메모리 셀, 메모리 어레이, 페이지, 블록, 등)을 제거(가령, 폐기)하여, 차후 오류를 방지할 수 있다. 어레이 제어기(135)는 저장 및 추적을 위해 검출된 BER 정보를 메모리 관리자(125)로 전송할 수 있다. 메모리 제어기(115)는 호스트로부터 수신된 메모리 명령을 추적하는 명령 큐(미도시)를 포함할 수 있다. 큐의 명령은 선입 선출(FIFO) 방식, 스택 방식, 순서없이, 우선 순위에 따라, 또는 임의의 다른 적절한 순서로 메모리 제어기(115)에 의해 실행될 수 있다.
설명된 메모리 장치(110)는 메모리 어레이(120)와 관련된 시그너처 회로군(160)을 포함한다. 일부 구현에서, 메모리 장치(110)의 메모리 제어기(115)는 시그너처 회로군(160)의 기능을 구현하도록 구성된 제어 회로군을 포함할 수 있다. 다른 구현에서, 시그너처 회로군(160)은 설명된 기능을 구현하기 위한 독립적인 제어 회로군을 포함할 수 있다. 또 다른 구현에서, 제어 회로군은 시그너처 회로군(160)의 설명된 기능을 구현하기 위해 시그너처 회로군(160)과 메모리 제어기(115) 사이에서 분할될 수 있다. 도시된 예에서, 어레이 제어기(135)는 메모리 제어기(115)의 일부를 형성하고, 시그너처 회로군(160)은 어레이 제어기의 일부를 형성한다. 다른 구현에서, 시그너처 회로군(160)은 어레이 제어기(135)의 외측 및/또는 바깥에 있을 수 있다. 예를 들어, 시그너처 회로군(160)(또는 그 임의의 개별 구성요소)은 환경(100) 내 하나 이상의 구성요소에 결합된 독립적인 구성요소일 수 있다. 그러나 물리적으로 위치된 경우, 시그너처 회로군(160)의 추가 기능을 제공하는 구조는 메모리 장치에 대한 오류 또는 악의적인 액세스를 방지하기 위해 호스트(105)에 의해 제공되는 PBA를 검증하는 기능을 한다.
메모리 관리자(125)는 무엇보다도, 다양한 메모리 관리 기능과 연관된 다수의 구성요소 또는 집적 회로와 같은 회로군 또는 펌웨어를 포함할 수 있다. 본 설명의 목적을 위해, 예시적인 메모리 동작 및 관리 기능이 NAND 메모리의 맥락에서 설명될 것이다. 당업자는 다른 형태의 비휘발성 메모리가 유사한 메모리 동작 또는 관리 기능을 가질 수 있음을 인식할 것이다. 이러한 NAND 관리 기능에는 웨어 레벨링(예: 가비지 수집 또는 재확보), 오류 감지(예: BER 모니터링) 또는 수정, 블록 폐기 또는 하나 이상의 기타 메모리 관리 기능이 포함된다. 메모리 관리자(125)는 호스트 명령(예를 들어, 호스트로부터 수신된 명령)을 장치 명령(예를 들어, 메모리 어레이의 동작과 관련된 명령 등)으로 파싱(parsing) 또는 포맷하거나, (예를 들어, 다양한 메모리 관리 기능을 수행하기 위해) 어레이 제어기(135) 또는 메모리 장치(110)의 하나 이상의 다른 구성요소를 위한 장치 명령을 생성할 수 있다.
메모리 관리자(125)는 메모리 장치(110)의 하나 이상의 구성요소와 관련된 다양한 정보(예를 들어, 메모리 제어기(115)와 결합된 하나 이상의 메모리 셀 또는 메모리 어레이와 관련된 다양한 정보 - FTL 테이블을 포함할 수 있음)를 유지하도록 구성된 한 세트의 관리 테이블(130)을 포함할 수 있다. 예를 들어, 관리 테이블(130)은 FTL 매핑 정보, 블록 에이지, 블록 소거 횟수, 오류 이력, 오류 파라미터 정보, 호스트 재설정 시간 초과 값, 메모리 작동 명령 대기 시간, 또는 메모리 제어기(115)에 결합된 하나 이상의 메모리 셀 블록에 대한 하나 이상의 오류 카운트(예: 쓰기 동작 오류 카운트, 판독 비트 오류 카운트, 판독 동작 오류 카운트, 소거 오류 카운트 등)에 관한 정보를 포함할 수 있다. 특정 예에서, 하나 이상의 오류 카운트(예를 들어, 오류 파라미터)에 대한 검출된 오류의 수가 임계 값(예를 들어, 허용 가능한 오류 임계 값)을 초과할 경우, 비트 오류는 수정 불가능한 비트 오류로 지칭될 수 있다. 관리 테이블(130)은 무엇보다도, 수정 가능하거나 수정 불가능한 비트 오류의 카운트를 유지할 수 있다.
메모리 어레이(120)는 예를 들어, 다수의 디바이스, 평면, 서브-블록, 블록 또는 페이지에 배열된 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 48GB TLC NAND 메모리 장치는 페이지 당 18,592 바이트(16,384 + 2208 바이트)의 데이터, 블록 당 1536 페이지, 평면 당 548 블록, 장치 당 4 개 이상의 평면을 포함할 수 있다. 또 다른 예로, 32GB MLC 메모리 장치(셀당 2 비트 데이터 저장(즉, 4 개의 프로그래밍 가능 상태))는 페이지 당 18,592 바이트(B)의 데이터(16,384 + 2208 바이트), 블록 당 1024 페이지, 평면 당 548 블록, 및 장치 당 4개의 평면을 포함할 수 있고, 그러나 대응하는 TLC 메모리 장치 대비, 쓰기 시간이 절반, 그리고 프로그램/지우기(P/E) 사이클이 두 배가 된다. 다른 예에는 다른 개수 또는 배열이 포함될 수 있다. 일부 예들에서, 메모리 장치 또는 그 일부는 SLC 모드 또는 원하는 MLC 모드(예를 들어 TLC, QLC 등)에서 선택적으로 동작될 수 있다.
동작시, 데이터는 전형적으로 메모리 장치(110)에서 페이지 단위로 기록 또는 판독되고, 블록 단위로 소거된다. 그러나, 하나 이상의 메모리 동작(예를 들어, 읽기, 쓰기, 소거 등)은 필요에 따라 더 크거나 작은 메모리 셀 그룹에서 수행될 수 있다. 메모리 장치(110)의 데이터 전송 크기는 일반적으로 페이지라고하는 반면, 호스트의 데이터 전송 크기는 일반적으로 섹터라고한다.
상이한 유형의 메모리 셀 또는 메모리 어레이(120)는 상이한 페이지 크기를 제공할 수 있거나 그와 관련된 상이한 양의 메타 데이터를 요구할 수 있다. 예를 들어, 서로 다른 메모리 장치 유형은 서로 다른 비트 오류율을 가질 수 있으며, 이는 데이터 페이지의 무결성을 보장하는 데 필요한 다른 양의 메타 데이터로 이어질 수 있다(예: 더 높은 비트 오류율을 가진 메모리 장치는 비트 오류율이 낮은 메모리 장치보다 더 많은 바이트의 오류 수정 코드 데이터를 요구할 수 있음). 예를 들어, MLC NAND 플래시 장치는 대응하는 단일 레벨 셀(SLC) NAND 플래시 장치보다 높은 비트 오류율을 가질 수 있다. 따라서 MLC 장치는 해당 SLC 장치보다 오류 데이터에 대해 더 많은 메타 데이터 바이트를 요구할 수 있다.
도 2는 일반적으로 호스트 상주 FTL의 양상을 사용하여 플래시 메모리 시스템에서 메모리 동작을 구현하기 위한 예시적인 방법(200)의 흐름도를 도시한다. 특정 예들에서, 방법은 호스트로부터 수신된 PBA가 호스트에 의해 제공되는 LBA에 대응하는지 검증하는 것을 도울 수 있다. 어떤 형태의 확인없이 악의적인 호스트는 LBA 및 관련없는 PBA를 제공하여 호스트에서 액세스할 수 없는, 또는, 메모리 시스템에서 수신된 특정 호스트 메모리 요청을 사용하여 호스트에서 액세스할 수 없는, 플래시 메모리 데이터에 액세스할 수 있다. 201에서, 메모리 시스템은 호스트 상주 FTL 작동 모드 동안 PBA 및 시그너처를 포함하는 호스트 메모리 요청을 수신할 수 있다. 203에서, 메모리 제어기는 제 2 시그너처를 생성할 수 있다. 205에서, 메모리 제어기는 매치 결과를 제공하기 위해 제 1 시그너처를 제 2 시그너처와 비교할 수 있다. 207에서, 일치 결과가 제 1 시그너처가 제 2 시그너처와 일치함을 나타내면, 메모리 제어기는 호스트로부터 수신한 PBA를 사용하여 메모리 요청을 실행할 수 있다. 209에서, 일치 결과가 제 1 시그너처가 제 2 시그너처와 일치하지 않음을 나타낼 때, 메모리는 제 1 시그너처를 사용하여 메모리 요청을 실행하지 않는다.
특정 예들에서, 호스트로부터 수신된 메모리 요청은 LBA를 포함할 수 있다. LBA는 PBA와 매핑되는 것으로 가정한다. 일부 예들에서, 메모리 제어기는 메모리 제어기가 수신된 메모리 요청과 연관시킬 수 있는 LBA를 포함하거나 표시하는 제 2 맵 테이블을 포함할 수 있고, 수신된 LBA가 수신된 메모리 요청에 대해 유효한 LBA인지를 결정할 수 있다. LBA가 메모리 요청에 대해 유효하지 않거나 할당되지 않은 것으로 표시되면, 메모리 제어기는 메모리 요청을 더 이상 처리하지 않는다. 특정 예들에서, 메모리 제어기는 메모리 요청이 액세스할 수 있는 PBA를 나타내는 테이블 또는 레코드를 포함할 수 있고, 수신된 PBA가 수신된 메모리 요청에 대해 유효한 PBA인지를 결정할 수 있다. PBA가 메모리 요청에 의해 액세스할 수 있는 것으로 표시되지 않으면 메모리 제어기는 메모리 요청을 더 이상 처리하지 않는다.
특정 예들에서, 메모리 요청에서 호스트에 의해 제공되는 시그너처는 제 2 시그너처를 생성하는 데 사용되는 동일한 방법을 사용하여 메모리 장치에 의해 생성될 수 있다. 호스트 상주 FTL 작동 모드에서 사용하기 위해 메모리 장치에서 호스트로 매핑 테이블 정보가 제공될 때, 메모리 장치는 각 PBA에 대한 시그너처를 생성하고 제공할 수 있다. 호스트 상주 FTL 작동 모드에서 메모리 요청이 수신되면 호스트로부터 수신한 PBA를 기반으로 제 2 시그너처를 생성하고 일치시킴으로써, PBA가 실수로 또는 의도적으로 변경되지 않았음을 확인할 수 있다.
도 3은 일반적으로 각각의 시그너처를 생성하기 위한 방법의 예시적인 흐름도를 도시한다. 301에서, 해시 회로는 토큰 및 매핑 테이블의 레코드의 PBA를 수신할 수 있다. 레코드는 관련 LBA를 포함할 수 있어서, 레코드가 메모리 장치 PBA에 대한 호스트 LBA의 맵을 포함할 수 있다. 토큰은 값 또는 값 시퀀스일 수 있다. 토큰은, 메모리 장치에 할당되거나 메모리 장치에 의해 생성된 비밀 토큰일 수 있다. 303에서, 해시 회로는 여러 해시 알고리즘 또는 루틴 중 하나를 사용하여 해시를 생성할 수 있다. 이러한 알고리즘은 Blake, ECOH, FSB, GOST, HAS-160, HAVAL, JH, 메시지 다이제스트(MDn) 시리즈 함수 중 하나, 보안 해시 알고리즘(SAH-n) 시리즈 함수 중 하나, 등과 같이, 키가 지정되지 않은 암호화 해시 함수를 포함할 수 있지만 이에 국한되지는 않는다. 일부 예에서 해시 회로는 패드, 패드 값 또는 패드 시퀀스를 수신할 수 있다. 일부 예에서, 패드는 암호화 해시 기능이 어떻게 종료되는지에 대한 표시를 제공할 수 있다. 305에서 시그너처는 해시의 서브세트일 수 있으며 해시로부터 추출될 수 있다. 특정 예에서 LBA는 해시로부터 시그너처를 추출하기 위한 포인터로 사용될 수 있다. 예를 들어, 해시 회로가 256 비트 해시를 생성하고 시그너처가 32 비트인 경우, LBA를 사용하여 32 비트 시그너처가 추출되기 시작할 수 있는 해시의 비트 위치를 결정할 수 있다. 특정 예에서, 해시 회로군은 해시로부터 시그너처를 추출하는 데 사용할 비트 위치를 지정할 수 있는 파라미터로서 LBA를 사용하는 포인터 함수를 포함할 수 있다. 일부 예에서, LBA는 시그너처를 형성할 수 있는 순차적인 수치의 비트 또는 바이트를 추출하기 위한 시작점을 식별하는 데 사용될 수 있다. 일부 상황에서 메모리 장치 제조업체 또는 메모리 장치 사용자는 메모리 장치 또는 메모리 장치를 포함하는 시스템을 해킹하려는 시도를 개선하기 위해 포인터 기능을 비밀로 유지하려고한다.
도 4는 본 명세서에서 논의된 임의의 하나 이상의 기술(예를 들어, 방법론)이 수행될 수 있는 예시적인 기계(400)의 블록도를 도시한다. 대안적인 실시예에서, 기계(400)는 독립형 장치로서 동작할 수 있거나 다른 기계에 연결(예를 들어, 네트워크화)될 수 있다. 네트워크형 배치에서, 기계(400)는 서버 기계, 클라이언트 기계, 또는 서버-클라이언트 네트워크 환경에서 둘 다의 용량으로 동작할 수 있다. 일 예에서, 기계(400)는 피어-투-피어(P2P)(또는 다른 분산된) 네트워크 환경에서 피어 기계(peer machine)로서 동작할 수 있다. 기계(400)는 개인용 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), 개인용 디지털 보조장치(PDA), 모바일 전화, 웹 어플라이언스, IoT 장치, 자동차 시스템 또는 해당 기계가 취할 조치를 지정하는 (순차적 또는 기타) 명령을 실행할 수 있는 임의의 기계일 수 있다. 또한, 하나의 기계만이 예시되어 있지만, "기계"라는 용어는 클라우드 컴퓨팅, SaaS(Software as a Service), 기타 컴퓨터 클러스터 구성과 같이, 여기에서 논의된 방법론 중 임의의 하나 이상을 수행하기 위해 명령 세트(또는 다중 세트)를 개별적으로 또는 공동으로 실행하는 임의의 기계 모음을 포함하는 것으로 간주되어야한다. ,
본 명세서에 설명된 예는 로직, 구성요소, 장치, 패키지 또는 메커니즘을 포함하거나 이에 의해 작동할 수 있다. 회로군은 하드웨어(예: 단순 회로, 게이트, 로직 등)를 포함하는 유형의 엔티티에서 구현된 회로의 모음(예: 세트)이다. 회로군 멤버십은 시간이 지남에 따라 유연할 수 있고, 근본적인 하드웨어 변동성이 있을 수 있다. 회로군에는 작동시 특정 작업을, 단독으로 또는 조합하여, 수행할 수 있는 구성원이 포함된다. 일 예에서, 회로군의 하드웨어는 특정 동작을 수행하도록 불변적으로 설계될 수 있다(예를 들어, 유선). 일 예에서, 회로군의 하드웨어는 특정 동작의 명령어를 인코딩하기 위해 물리적으로 변형된(예: 불변의 질량 입자의 자기적, 전기적, 이동 가능한, 등의 배치) 컴퓨터 판독 가능 매체를 포함하는 가변적으로 연결된 물리적 구성요소(예: 실행 유닛, 트랜지스터, 단순 회로 등)를 포함할 수 있다. 물리적 구성요소를 연결할 때 하드웨어 구성요소의 기본 전기적 특성이, 예를 들어 절연체에서 도체로 또는 그 반대로, 변경된다. 명령어는 동작시 특정 작업의 일부를 수행하기 위해 가변 연결을 통해 참가 하드웨어(예: 실행 장치 또는 로딩 메커니즘)가 하드웨적으로 회로군의 구성원을 생성하게할 수 있다. 따라서, 컴퓨터 판독 가능 매체는 장치가 동작할 때 회로군의 다른 구성요소에 통신적으로 결합된다. 일 예에서, 물리적 구성요소 중 임의의 것은 하나보다 많은 회로의 하나보다 많은 구성원에 사용될 수 있다. 예를 들어, 작동 중에, 실행 유닛은 한 시점에서 제 1 회로군의 제 1 회로에서 사용될 수 있고, 상이한 시기에 제 1 회로군의 제 2 회로에 의해, 또는 제 2 회로군의 제 3 회로에 의해 재사용될 수 있다.
기계(예: 컴퓨터 시스템)(400)(예: 호스트(105), 메모리 장치(110) 등)은 처리 장치(402)(예: 하드웨어 프로세서, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 하드웨어 프로세서 코어, 또는 이들의 임의의 조합, 가령, 메모리 장치(110)의 메모리 제어기, 등), 메인 메모리(404)(예: ROM(read-only memory), 플래시 메모리, DRAM(Dynamic Random Access Memory), 가령, 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(406)(예: 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등) 및 데이터 저장 시스템(418)을 포함할 수 있고, 이들 중 일부 또는 전부는 인터링크(예를 들어, 버스)(430)를 통해 서로 통신할 수 있다.
처리 장치(402)는 마이크로 프로세서, 중앙 처리 장치 등과 같은 하나 이상의 범용 처리 장치를 나타낼 수 있다. 보다 구체적으로, 처리 장치는 복잡한 명령 세트 컴퓨팅(CISC) 마이크로 프로세서, 감소된 명령 세트 컴퓨팅(RISC) 마이크로 프로세서, 매우 긴 명령어(VLIW) 마이크로 프로세서, 또는 다른 명령어 세트를 구현하는 프로세서 또는 명령어 세트들의 조합을 구현하는 프로세서일 수 있다. 처리 장치(402)는 또한 주문형 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 장치일 수 있다. 처리 장치(402)는 본 명세서에서 논의된 동작 및 단계를 수행하기 위한 명령어(426)를 실행하도록 구성될 수 있다. 컴퓨터 시스템(400)은 네트워크(420)를 통해 통신하기 위한 네트워크 인터페이스 장치(408)를 더 포함할 수 있다.
데이터 저장 시스템(418)은 여기서 설명된 방법 또는 기능들 중 하나 이상을 실현하는 소프트웨어 또는 명령어 세트(426) 중 하나 이상을 저장하는 기계 판독 가능 저장 매체(424)(컴퓨터 판독 가능 매체라고도 함)를 포함할 수 있다. 명령어(426)는 또한, 기계 판독가능 저장 매체를 또한 구성하는 컴퓨터 시스템(400), 메인 메모리(404) 및 처리 장치(402)에 의해 실행되는 동안 메인 메모리(404) 내에 또는 처리 장치(402) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 기계 판독 가능 저장 매체(424), 데이터 저장 시스템(418), 또는 메인 메모리(404)는 도 1의 메모리 장치(110)에 대응할 수 있다.
일 구현에서, 명령어(426)는 도 2 또는 도 3과 관련하여 위에서 논의된 하나 이상의 호스트 상주 FTL 동작에 대응하는 기능을 구현하기 위한 명령어를 포함한다. 기계 판독 가능 저장 매체(424)가 예시적인 구현에서 단일 매체인 것으로 도시되어 있지만, "기계 판독 가능 저장 매체"라는 용어는 하나 이상의 명령어 세트를 저장하는 단일 매체 또는 다중 매체를 포함하는 것으로 간주되어야한다. "기계 판독 가능 저장 매체"라는 용어는 또한 기계에 의한 실행을 위한 명령어 세트를 저장하거나 인코딩할 수 있고 기계가 본 방법론 중 하나 이상을 수행하게하는 임의의 매체를 포함하는 것으로 간주된다. 따라서 "기계 판독 가능 저장 매체"라는 용어는 솔리드 스테이트 메모리, 광학 매체 및 자기 매체를 포함하여야 하지만, 이에 제한되지는 않는다. 일 예에서, 대량 기계 판독 가능 매체는 불변(예를 들어, 휴지) 질량체를 갖는 복수의 입자를 갖는 기계 판독 가능 매체를 포함한다. 따라서 대량의 기계 판독 가능 매체는 일시적인 전파 신호가 아니다. 대량 기계 판독 가능 매체의 특정 예는 비휘발성 메모리, 가령, 반도체 메모리 장치(예를 들어, EPROM(Electrically Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory)) 및 플래시 메모리 장치; 자기 디스크, 가령, 내부 하드 디스크 및 이동식 디스크; 광 자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함할 수 있다.
기계(400)는 디스플레이 유닛, 수문자 입력 장치(예를 들어, 키보드) 및 사용자 인터페이스(UI) 내비게이션 장치(예를 들어, 마우스)를 더 포함할 수 있다. 일 예에서, 디스플레이 유닛, 입력 장치 또는 UI 내비게이션 장치 중 하나 이상은 터치 스크린 디스플레이일 수 있다. 기계는 신호 생성 장치(예: 스피커) 또는 하나 이상의 센서, 가령, GPS(Global Positioning System) 센서, 나침반, 가속도계 또는 하나 이상의 다른 센서이다. 기계(400)는 하나 이상의 주변 장치(예: 프린터, 카드 리더기 등)와 통신 또는 이를 제어하기 위해 직렬(예: 범용 직렬 버스(USB)), 병렬 또는 기타 유선 또는 무선(예: 적외선(IR), 근거리 무선 통신(NFC) 등) 연결과 같은 출력 제어기를 포함할 수 있다.
명령어(426)(예를 들어, 소프트웨어, 프로그램, 운영 체제(OS) 등) 또는 기타 데이터는 데이터 저장 장치(418)에 저장되어, 처리 장치(402)에 의해 사용하기 위해 메인 메모리(404)에 의해 액세스될 수 있다. 메인 메모리(404)(예를 들어, DRAM)는 일반적으로 빠르지만 휘발성이므로, 데이터 저장 장치(418)(예를 들어, SSD)와는 다른 유형의 저장 장치이며, 이는 "오프" 조건에 있는 동안을 포함한, 장기간 저장에 적합하다. 사용자 또는 기계(400)에 의해 사용중인 명령어(426) 또는 데이터는 일반적으로 처리 장치(402)에 의해 사용하기 위해 메인 메모리(404)에 로드된다. 메인 메모리(404)가 가득 차면, 데이터 저장 장치(418)로부터 가상 공간이 할당되어 메인 메모리(404)를 보충할 수 있다; 그러나 데이터 저장 장치(418)는 일반적으로 메인 메모리(404)보다 느리고 쓰기 속도는 일반적으로 읽기 속도보다 두 배 이상 느리기 때문에 가상 메모리를 사용하면 (메인 메모리(404), 가령, DRAM에 비해) 저장 장치 대기 시간으로 인해 사용자 경험을 크게 저하시킬 수 있다. 또한, 가상 메모리를 위한 데이터 저장 장치(418)의 사용은 데이터 저장 장치(418)의 사용 가능한 수명을 크게 감소시킬 수 있다.
가상 메모리와 달리, 가상 메모리 압축(예를 들어, Linux™ 커널 기능 "ZRAM")은 데이터 저장 장치(418)로의 페이징을 피하기 위해 메모리의 일부를 압축된 블록 저장소로 사용한다. 페이징은 그러한 데이터를 데이터 저장 장치(418)에 기록할 필요가 있을 때까지 압축된 블록에서 발생한다. 가상 메모리 압축은 메인 메모리(404)의 사용 가능한 크기를 증가시키면서 데이터 저장 장치(418)의 마모를 감소시킨다.
모바일 전자 장치 또는 모바일 저장 장치에 최적화된 저장 장치는 전통적으로 MMC 솔리드 스테이트 저장 장치(예를 들어, microSD™(micro Secure Digital) 카드 등)를 포함한다. MMC 장치에는 호스트(예: 호스트 장치)와 함께 여러 개의 병렬 인터페이스(예: 8 비트 병렬 인터페이스)가 포함되어 있으며, 호스트로부터 분리되고 분리되는 구성요소가 많다. 대조적으로, eMMC™ 장치는 회로 기판에 부착되고 호스트의 구성요소로 간주되며 직렬 ATA™(Serial AT(Advanced Technology) Attachment 또는 SATA) 기반 SSD 장치에 필적하는 읽기 속도를 제공한다. 그러나 가상 또는 증강 현실 장치를 완전히 활성화하고 증가하는 네트워크 속도를 활용하는 등 모바일 장치 성능에 대한 요구는 계속 증가하고 있다. 이러한 요구에 대응하여 저장 장치는 병렬-직렬 통신 인터페이스로 전환되었다. 제어기 및 펌웨어를 포함한, UFS(Universal Flash Storage) 장치는 전용 읽기/쓰기 경로가 있는 저전압 차동 신호(LVDS) 직렬 인터페이스를 사용하여 호스트와 통신하여, 읽기/쓰기 속도를 더욱 향상시킨다.
명령어(424)는 또한 다수의 전송 프로토콜(예를 들어, 프레임 릴레이, 인터넷 프로토콜(IP), 전송 제어 프로토콜(TCP), 사용자 데이터 그램 프로토콜(UDP), 하이퍼텍스트 전송 프로토콜(HTTP) 등)) 중 어느 하나를 이용하여 네트워크 인터페이스 장치(408)를 통해 전송 매체를 사용하여 네트워크(420)를 통해 전송되거나 수신될 수 있다. 예시적인 통신 네트워크는 근거리 통신망(LAN), 광역 통신망(WAN), 패킷 데이터 네트워크(예를 들어, 인터넷), 이동 전화 네트워크(예를 들어, 셀룰러 네트워크), POTS(Plain Old Telephone) 네트워크, 및 무선 데이터 네트워크(예: Wi-Fi®로 알려진 IEEE(Institute of Electrical and Electronics Engineers) 802.11 표준 제품군, WiMax®로 알려진 IEEE 802.16 표준 제품군), IEEE 802.15.4 표준 제품군, 피어-투-피어(P2P) 네트워크, 등을 포함할 수 있다. 일 예에서, 네트워크 인터페이스 장치(408)는 네트워크(420)에 연결하기 위한 하나 이상의 물리적 잭(예를 들어, 이더넷, 동축 또는 전화 잭) 또는 하나 이상의 안테나를 포함할 수 있다. 일 예에서, 네트워크 인터페이스 장치(408)는 단일 입력 다중 출력(SIMO), 다중 입력 다중 출력(MIMO) 또는 다중 입력 단일 출력(MISO) 기술 중 적어도 하나를 사용하여 무선으로 통신하기 위한 복수의 안테나를 포함할 수 있다. "전송 매체"라는 용어는 기계(400)에 의한 실행을 위한 명령어를 저장, 인코딩 또는 전달할 수 있는 임의의 무형 매체를 포함하는 것으로 간주되며, 이러한 소프트웨어의 통신을 용이하게하는 디지털 또는 아날로그 통신 신호 또는 기타 무형 매체를 포함한다.
추가 참고 사항 및 예
예 1은 호스트 장치로부터 메모리 장치에서 동작 명령을 수신하는 단계 - 상기 명령은 논리 블록 어드레스(LBA), 물리 블록 어드레스(PBA), 및 제 1 시그너처를 포함함; 상기 메모리 장치에서 제 2 시그너처를 생성하는 단계; 매칭 결과를 제공하도록 상기 제 1 시그너처를 상기 제 2 시그너처와 비교하는 단계; 제 1 시그너처와 제 2 시그너처가 동일하다고 매칭 결과에 나타나면, 상기 동작을 실행하는 단계; 및 제 1 시그너처가 제 2 시그너처와 일치하지 않는다고 매칭 결과에 나타나면, PBA를 사용하여 동작을 실행하지 않는 단계를 포함하는, 방법이다.
예 2에서, 예 1의 주제에서는 상기 논리 블록 어드레스가 상기 동작 명령과 관련된 동작에 대해 할당됨을 결정하는 단계를 포함한다.
예 3에서, 예 1-2 중 어느 하나의 주제에서는 상기 LBA가 동작 명령과 관련된 동작에 대해 할당되지 않고, 동작 실행하지 않음을 결정하는 단계를 포함한다.
예 4에서, 예 1-3 중 어느 하나의 주제에서는 상기 메모리 장치가 플래시 메모리 장치이다.
예 5에서, 예 1-4 중 어느 하나의 주제에서는 상기 메모리 장치가 NAND 메모리 장치이다.
예 6에서, 예 1-5 중 어느 하나의 주제에서는 상기 메모리 장치에서 제 1 시그너처를 생성하는 단계를 포함한다.
예 7에서, 예 6의 주제에서는 상기 메모리 장치로부터 상기 호스트 장치로 논리 블록 어드레스 매핑 정보를 전송하는 단계를 포함하고, 상기 논리 블록 어드레스 매핑 정보는 상기 제 1 시그너처를 포함한다.
예 8에서, 예 6-7 중 어느 하나의 주제에서는 상기 제 1 시그너처의 생성이: 해시 회로에서 상기 메모리 장치와 연관된 토큰 및 PBA를 수신하는 단계와, 상기 PBA, 토큰, 및 해시 회로를 이용하여 제 1 해시를 생성하는 단계를 포함한다.
예 9에서, 예 8의 주제에서는 제 1 시그너처의 생성이, 상기 해시 회로에서 패드 값을 수신하는 단계와, 상기 패드 값을 이용하여 상기 제 1 해시를 생성하는 단계를 포함한다.
예 10에서, 예 8-9 중 어느 하나의 주제에서는, 상기 제 1 시그너처를 제공하기 위해 상기 제 1 해시의 제 1서브세트를 추출하는 단계를 포함하고, 상기 제 1 서브세트의 추출은 상기 제 1 해시 내의 위치에서 시작되는 제 1 해시의 순차적 바이트의 제 1 수치를 추출하는 단계를 포함하고, 상기 위치는 PBA와 매핑된 논리 블록 어드레스를 이용하여 결정된다.
예 11에서, 예 10의 주제에서는 상기 제 2 시그너처의 생성이: 상기 해시 회로에서 상기 메모리 장치와 연관된 토큰 및 PBA를 수신하는 단계; 및 제 2 해시를 생성하는 단계를 포함한다.
예 12에서, 예 11의 주제에서는 상기 제 1 시그너처의 생성이, 상기 해시 회로에서 패드 값을 수신하는 단계; 및 상기 패드 값을 이용하여 상기 제 2 해시를 생성하는 단계를 포함한다.
예 13에서, 예 11-12 중 어느 하나의 주제에서는 상기 제 2 시그너처를 제공하도록 상기 제 2 해시의 제 2 서브세트를 추출하는 단계를 포함하고, 상기 제 2 서브세트의 추출은 상기 제 2 해시 내의 위치에서 개시되는 상기 제 2 해시의 순차적 바이트의 제 1 수치를 추출하는 단계를 포함하고, 상기 위치는 상기 호스트 장치로부터 수신된 논리 블록 어드레스를 이용하여 결정된다.
예 14는 메모리 장치에 있어서, 메모리 장치의 매핑 테이블의 일부를 보유하도록 구성된 캐시; 호스트 장치의 사용자 데이터를 저장 및 불러오도록, 그리고, 상기 메모리 장치의 매핑 테이블을 저장하도록 구성된 플래시 메모리, 및 제어기 회로군을 포함하되, 상기 제어기 회로군은: 메모리 동작을 실행하기 위해 메모리 장치에서 호스트 장치로부터 명령을 수신하도록 구성되고 - 상기 명령은 논리 블록 어드레스(LBA), 물리 블록 어드레스(PBA) 및 제 1 시그너처를 포함하고; 제어기의 해시 회로군에서 제 2 시그너처를 생성하도록 구성되며; 매칭 결과를 제공하기 위해 제 1 시그너처를 제 2 시그너처와 비교하도록 구성되고; 매칭 결과가 제 1 시그너처가 제 2 시그너처와 동일함을 나타내면, PBA를 사용하여 메모리 동작을 실행하도록 구성되고; 그리고, 매칭 결과가 제 1 시그너처가 제 2 시그너처와 일치하지 않음을 나타내면 PBA를 사용하여 메모리 연산을 실행하지 않도록 구성되는, 메모리 장치이다.
예 15에서, 예 14의 주제에서는 상기 제어기가 상기 제 1 시그너처를 생성하도록 구성된다.
예 16에서, 예 15의 주제에서는 상기 제어기가 메모리 장치로부터 호스트 장치로 논리 블록 어드레스 매핑 정보를 전송하도록 구성되고, 상기 논리 블록 어드레스 매핑 정보는 상기 제 1 시그너처를 포함한다.
예 17에서, 예 15-16 중 어느 하나의 주제에서는 상기 제어기가 상기 메모리 장치의 토큰 및 PBA에 기초하여 제 1 해시를 생성하기 위해 상기 해시 회로군의 해시 루틴을 실행하도록 LBA를 플래시 메모리의 PBA에 매핑하도록 구성된다.
예 18에서, 예 17의 주제에서는 상기 제어기가 패드 시퀀스를 수신하도록, 그리고, PBA, 토큰, 및 패드 시퀀스에 기초하여 제 1 해시를 생성하기 위해 상기 해시 회로군의 해시 루틴을 실행하도록 구성된다.
예 19에서, 예 17-18 중 어느 하나의 주제에서는 상기 제어기가 제 1 시그너처를 제공하기 위해 제 1 해시의 제 1 서브세트를 추출하도록 구성된다.
예 20에서, 예 19의 주제에서는 상기 제어기가 제 1 서브세트의 추출을 시작할 해시 내의 위치에 대한 포인터를 생성하도록 구성되고, 상기 포인터는 LBA로부터 도출된다.
예 21에서, 예 17-20 중 어느 하나의 주제에서는 상기 제어기가, 호스트로부터 수신되는 PBA를 수신하도록 구성되고, 상기 메모리 장치의 토큰 및 PBA에 기초하여 제 2 해시를 생성하기 위해 상기 해시 회로군의 해시 루틴을 실행하도록 구성되며, 상기 제 2 시그너처를 제공하기 위해 상기 제 2 해시의 제 2 서브세트를 추출하도록 구성된다.
예 22는 처리 회로군에 의해 실행될 때, 예 1-21 중 어느 하나를 구현하기 위한 동작을 상기 처리 회로군에 의해 수행하게 하는 명령어를 포함하는 적어도 하나의 기계 판독 가능 매체이다.
예 23은 예 1-21 중 어느 하나의 구현 수단을 포함하는 장치이다.
예 24는 예 1-21 중 어느 하나의 구현 시스템이다.
예 25는 예 1-21 중 어느 하나의 구현 방법이다.
위 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면에 대한 참조를 포함한다. 도면은 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시한다. 이들 실시예는 본 명세서에서 "예"라고도한다. 이러한 예는 도시되거나 설명된 요소에 추가하여 요소를 포함할 수 있다. 그러나, 본 발명자들은 도시되거나 기술된 요소만이 제공되는 예를 또한 고려한다. 더욱이, 본 발명자들은 또한 특정 예(또는 이의 하나 이상의 측면)와 관련하여 또는 여기서 도시 또는 설명되는 다른 예(또는 이의 하나 이상의 측면)와 관련하여, 여기서 도시 또는 설명되는 요소들의 조합 또는 순열을 이용하는 예(또는 이의 하나 이상의 측면)들을 고려한다.
이 문서에서, "하나" 또는 "일"이라는 용어는 "적어도 하나" 또는 "하나 이상"의 그외 다른 사례 또는 용도에 독립적으로, 특허 문서에서 일반적으로 사용되는 것처럼, 하나 또는 하나보다 많은을 포함하도록 사용된다. 이 문서에서 "또는"이라는 용어는 비 독점적인 의미로 사용되고, 또는, 달리 명시되지 않을 경우, "A 또는 B"는 "A이고 B는 아님", "B이고 A는 아님", "A와 B"를 포함할 수 있다. 첨부된 청구 범위에서, "포함하는" 및 "여기서"라는 용어는 각각의 용어 "구비한" 및 "포함하는"의 평이한 등가물로 사용된다. 또한, 다음 청구 범위에서, "포함하는" 및 "구비한"이라는 용어는 개방형이다. 청구항에서 이러한 용어 뒤에 나열된 요소 외에 요소를 포함하는 시스템, 장치, 물품 또는 프로세스는 여전히 해당 청구항의 범위에 속하는 것으로 간주된다. 또한, 다음의 청구 범위에서 용어 "제 1", "제 2"및 "제 3"등은 단지 라벨로서 사용되며, 그 대상에 수치적 요구 사항을 부과하려는 의도가 아니다.
다양한 예에서, 본 명세서에 설명된 구성요소, 제어기, 프로세서, 유닛, 엔진 또는 테이블은 무엇보다도 물리적 장치에 저장된 물리 회로군 또는 펌웨어를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, "프로세서"는 마이크로 프로세서, 마이크로 제어기, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 또는 프로세서 또는 멀티-코어 장치들의 그룹을 포함한, 임의의 다른 유형의 프로세서 또는 처리 회로와 같은, 그러나 이에 제한되지 않는, 임의의 유형의 계산 회로를 의미한다.
본 명세서에서 사용되는 메모리 셀을 동작시키는 것은 메모리 셀로부터 읽기, 쓰기 또는 소거를 포함한다. 의도된 상태에 메모리 셀을 배치하는 동작은 본 명세서에서 "프로그래밍"이라고하며, 메모리 셀에 기록하거나 메모리 셀로부터 소거하는 것을 모두 포함할 수 있다(예를 들어, 메모리 셀은 소거된 상태로 프로그래밍될 수 있다).
본 개시의 하나 이상의 실시예에 따르면, 메모리 장치의 내부 또는 외부에 위치한 메모리 제어기(예: 프로세서, 제어기, 펌웨어 등)는 마모주기의 양 또는 마모 상태(예: 마모주기 기록, 발생에 따른 메모리 장치의 작동 카운팅, 개시된 메모리 장치의 동작 추적, 마모 상태에 대응하는 메모리 장치 특성 평가, 등)를 결정(예: 선택, 설정, 조정, 계산, 변경, 정리, 통신, 적응, 유도, 정의, 활용, 수정, 적용, 등)할 수 있다.
본 개시의 하나 이상의 실시예들에 따르면, 메모리 액세스 장치는 각각의 메모리 동작과 함께 메모리 장치에 마모 사이클 정보를 제공하도록 구성될 수 있다. 메모리 장치 제어 회로군(예를 들어, 제어 로직)는 마모 사이클 정보에 대응하는 메모리 장치 성능 변화를 보상하도록 프로그래밍될 수 있다. 메모리 장치는 마모 사이클 정보를 수신하고 마모 사이클 정보에 응답하여 하나 이상의 동작 파라미터(예를 들어, 값, 특성)를 결정할 수 있다.
본 명세서에 설명된 방법 예는 기계, 장치 또는 컴퓨터로 적어도 부분적으로 구현될 수 있다. 일부 예는 위의 예에서 설명된 바와 같은 방법을 수행하도록 전자 장치를 구성하도록 동작 가능한 명령어로 인코딩된 컴퓨터 판독 가능 매체, 장치 판독 가능 매체, 또는 기계 판독 가능 매체를 포함할 수 있다. 이러한 방법의 구현은 마이크로 코드, 어셈블리 언어 코드, 상위 레벨 언어 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독 가능 명령어를 포함할 수 있다. 코드는 컴퓨터 프로그램 제품의 일부를 형성할 수 있다. 또한, 코드는 실행 중 또는 다른 시간과 같이, 하나 이상의 휘발성 또는 비휘발성의 유형 컴퓨터 판독 가능 매체에 유형적으로 저장될 수 있다. 이러한 유형 컴퓨터 판독 가능 매체의 예에는 하드 디스크, 이동식 자기 디스크, 이동식 광학 디스크(예: 콤팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAM), ROM(읽기 전용 메모리), SSD(Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등이 있다.
상기 설명은 제한적인 것이 아니라 예시를 위한 것이다. 예를 들어, 전술한 예(또는 그 하나 이상의 측면)는 서로 조합하여 사용될 수 있다. 상기 설명을 검토할 때 당업자에 의해 다른 실시예가 사용될 수 있다. 청구 범위의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않는다는 뜻을 함께 제출된다. 또한, 위의 상세한 설명에서, 개시를 간소화하기 위해 다양한 특징들이 함께 그룹화될 수 있다. 이것은 주장되지 않은 공개된 기능이 주장에 필수적이라는 의도로 해석되어서는 안된다. 오히려, 발명의 주제는 특정 개시된 실시예의 모든 특징보다 적을 수 있다. 따라서, 다음의 청구범위는 상세한 설명에 포함되며, 각각의 청구항은 개별적인 실시예로서 자체적으로 존립하며, 이러한 실시예들은 다양한 조합 또는 순열로 서로 조합될 수 있다. 발명의 범위는 첨부 청구범위를, 이러한 청구범위에 대한 등가물의 완전한 범위와 함께, 참조하여 결정되어야 한다.

Claims (21)

  1. 호스트 장치로부터 메모리 장치에서 동작 명령을 수신하는 단계 - 상기 명령은 논리 블록 어드레스(LBA), 물리 블록 어드레스(PBA), 및 제 1 시그너처를 포함함;
    상기 메모리 장치에서 제 2 시그너처를 생성하는 단계;
    매칭 결과를 제공하도록 상기 제 1 시그너처를 상기 제 2 시그너처와 비교하는 단계;
    제 1 시그너처와 제 2 시그너처가 동일하다고 매칭 결과에 나타나면, 상기 동작을 실행하는 단계; 및
    제 1 시그너처가 제 2 시그너처와 일치하지 않는다고 매칭 결과에 나타나면, PBA를 사용하여 동작을 실행하지 않는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 논리 블록 어드레스가 상기 동작 명령과 관련된 동작에 대해 할당됨을 결정하는 단계를 포함하는, 방법.
  3. 제 1 항에 있어서, 상기 LBA가 동작 명령과 관련된 동작에 대해 할당되지 않고, 동작 실행하지 않음에 할당됨을 결정하는 단계를 포함하는, 방법.
  4. 제 1 항에 있어서, 상기 메모리 장치는 플래시 메모리 장치인, 방법.
  5. 제 1 항에 있어서, 상기 메모리 장치는 NAND 메모리 장치인, 방법.
  6. 제 1 항에 있어서, 상기 메모리 장치에서 제 1 시그너처를 생성하는 단계를 포함하는, 방법.
  7. 제 6 항에 있어서, 상기 메모리 장치로부터 상기 호스트 장치로 논리 블록 어드레스 매핑 정보를 전송하는 단계를 포함하고, 상기 논리 블록 어드레스 매핑 정보는 상기 제 1 시그너처를 포함하는, 방법.
  8. 제 6 항에 있어서, 상기 제 1 시그너처의 생성은,
    해시 회로에서 상기 메모리 장치와 연관된 토큰 및 PBA를 수신하는 단계와,
    상기 PBA, 토큰, 및 해시 회로를 이용하여 제 1 해시를 생성하는 단계를 포함하는, 방법.
  9. 제 8 항에 있어서, 제 1 시그너처의 생성은, 상기 해시 회로에서 패드 값을 수신하는 단계와, 상기 패드 값을 이용하여 상기 제 1 해시를 생성하는 단계를 포함하는, 방법.
  10. 제 8 항에 있어서, 상기 제 1 시그너처를 제공하기 위해 상기 제 1 해시의 제 1서브세트를 추출하는 단계를 포함하고, 상기 제 1 서브세트의 추출은 상기 제 1 해시 내의 위치에서 시작되는 제 1 해시의 순차적 바이트의 제 1 수치를 추출하는 단계를 포함하고, 상기 위치는 PBA와 매핑된 논리 블록 어드레스를 이용하여 결정되는, 방법.
  11. 제 10 항에 있어서, 상기 제 2 시그너처의 생성은,
    상기 해시 회로에서 상기 메모리 장치와 연관된 토큰 및 PBA를 수신하는 단계; 및
    제 2 해시를 생성하는 단계를 포함하는, 방법.
  12. 제 11 항에 있어서, 상기 제 1 시그너처의 생성은, 상기 해시 회로에서 패드 값을 수신하는 단계; 및 상기 패드 값을 이용하여 상기 제 2 해시를 생성하는 단계를 포함하는, 방법.
  13. 제 11 항에 있어서, 상기 제 2 시그너처를 제공하도록 상기 제 2 해시의 제 2 서브세트를 추출하는 단계를 포함하고, 상기 제 2 서브세트의 추출은 상기 제 2 해시 내의 위치에서 개시되는 상기 제 2 해시의 순차적 바이트의 제 1 수치를 추출하는 단계를 포함하고, 상기 위치는 상기 호스트 장치로부터 수신된 논리 블록 어드레스를 이용하여 결정되는, 방법.
  14. 메모리 장치에 있어서,
    상기 메모리 장치의 매핑 테이블의 일부를 보유하도록 구성된 캐시;
    호스트 장치의 사용자 데이터를 저장 및 불러오도록, 그리고, 상기 메모리 장치의 매핑 테이블을 저장하도록 구성된 플래시 메모리, 및
    제어기 회로군을 포함하되, 상기 제어기 회로군은,
    메모리 동작을 실행하기 위해 메모리 장치에서 호스트 장치로부터 명령을 수신하도록 구성되고, 상기 명령은 논리 블록 어드레스(LBA), 물리 블록 어드레스(PBA) 및 제 1 시그너처를 포함하고;
    제어기의 해시 회로군에서 제 2 시그너처를 생성하도록 구성되며;
    매칭 결과를 제공하기 위해 제 1 시그너처를 제 2 시그너처와 비교하도록 구성되고;
    매칭 결과가 제 1 시그너처가 제 2 시그너처와 동일함을 나타내면, PBA를 사용하여 메모리 동작을 실행하도록 구성되고, 그리고,
    매칭 결과가 제 1 시그너처가 제 2 시그너처와 일치하지 않음을 나타내면 PBA를 사용하여 메모리 연산을 실행하지 않도록 구성되는, 메모리 장치.
  15. 제 14 항에 있어서, 상기 제어기는 상기 제 1 시그너처를 생성하도록 구성되는, 메모리 장치.
  16. 제 15 항에 있어서, 상기 제어기는 메모리 장치로부터 호스트 장치로 논리 블록 어드레스 매핑 정보를 전송하도록 구성되고, 상기 논리 블록 어드레스 매핑 정보는 상기 제 1 시그너처를 포함하는, 메모리 장치.
  17. 제 15 항에 있어서, 상기 제어기는 상기 메모리 장치의 토큰 및 PBA에 기초하여 제 1 해시를 생성하기 위해 상기 해시 회로군의 해시 루틴을 실행하도록 LBA를 플래시 메모리의 PBA에 매핑하도록 구성되는, 메모리 장치.
  18. 제 17 항에 있어서, 상기 제어기는 패드 시퀀스를 수신하도록, 그리고, PBA, 토큰, 및 패드 시퀀스에 기초하여 제 1 해시를 생성하기 위해 상기 해시 회로군의 해시 루틴을 실행하도록 구성되는, 메모리 장치.
  19. 제 17 항에 있어서, 상기 제어기는 제 1 시그너처를 제공하기 위해 제 1 해시의 제 1 서브세트를 추출하도록 구성되는, 메모리 장치.
  20. 제 19 항에 있어서, 상기 제어기는 제 1 서브세트의 추출을 시작할 해시 내의 위치에 대한 포인터를 생성하도록 구성되고, 상기 포인터는 LBA로부터 도출되는, 메모리 장치.
  21. 제 17 항에 있어서, 상기 제어기는,
    호스트로부터 수신되는 PBA를 수신하도록 구성되고,
    상기 메모리 장치의 토큰 및 PBA에 기초하여 제 2 해시를 생성하기 위해 상기 해시 회로군의 해시 루틴을 실행하도록 구성되며,
    상기 제 2 시그너처를 제공하기 위해 상기 제 2 해시의 제 2 서브세트를 추출하도록 구성되는, 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11263124B2 (en) 2018-08-03 2022-03-01 Micron Technology, Inc. Host-resident translation layer validity check
US10852964B2 (en) 2018-09-25 2020-12-01 Micron Technology, Inc. Host-resident translation layer validity check techniques
US11226907B2 (en) 2018-12-19 2022-01-18 Micron Technology, Inc. Host-resident translation layer validity check techniques
US11226894B2 (en) 2018-12-21 2022-01-18 Micron Technology, Inc. Host-based flash memory maintenance techniques
US11036625B1 (en) 2020-04-24 2021-06-15 Micron Technology, Inc. Host-resident translation layer write command associated with logical block to physical address of a memory device
US11379360B2 (en) * 2020-06-25 2022-07-05 Netapp, Inc. Methods for managing storage operations for multiple hosts coupled to dual-port solid-state disks and devices thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130269039A1 (en) * 2012-04-04 2013-10-10 Infinidat Ltd. Data access control
US20140019701A1 (en) * 2012-04-26 2014-01-16 Hitachi, Ltd. Information storage system and method of controlling information storage system
US20170192902A1 (en) * 2015-12-30 2017-07-06 Samsung Electronics Co., Ltd. Storage device including nonvolatile memory device and controller, operating method of storage device, and method for accessing storage device
US10489289B1 (en) * 2016-09-30 2019-11-26 Amazon Technologies, Inc. Physical media aware spacially coupled journaling and trim

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252323A (ja) * 1996-01-11 1997-09-22 Sony Corp 通信システムおよび通信装置
US6345347B1 (en) * 1999-09-27 2002-02-05 International Business Machines Corporation Address protection using a hardware-defined application key
US7134138B2 (en) * 2001-02-15 2006-11-07 Emc Corporation Methods and apparatus for providing security for a data storage system
JP4447977B2 (ja) * 2004-06-30 2010-04-07 富士通マイクロエレクトロニクス株式会社 セキュアプロセッサ、およびセキュアプロセッサ用プログラム。
US20060294299A1 (en) 2005-06-28 2006-12-28 Intel Corporation Techniques to verify storage of information
JP4932390B2 (ja) * 2006-08-31 2012-05-16 株式会社日立製作所 仮想化システム及び領域割当て制御方法
US7681008B2 (en) * 2006-09-29 2010-03-16 Sandisk Corporation Systems for managing file allocation table information
US8161353B2 (en) * 2007-12-06 2012-04-17 Fusion-Io, Inc. Apparatus, system, and method for validating that a correct data segment is read from a data storage device
US8489886B2 (en) * 2007-10-03 2013-07-16 International Business Machines Corporation Double authentication for controlling disruptive operations on storage resources
US8375151B1 (en) * 2009-02-12 2013-02-12 Siliconsystems, Inc. Command portal for securely communicating and executing non-standard storage subsystem commands
JP2010146326A (ja) * 2008-12-19 2010-07-01 Toshiba Storage Device Corp 記憶装置、その制御方法及びその記憶装置を用いた電子装置
US9229853B2 (en) * 2011-12-20 2016-01-05 Intel Corporation Method and system for data de-duplication
BR112014017543A2 (pt) * 2012-01-17 2017-06-27 Intel Corp técnicas de validação de comando para o acesso a um dispositivo de armazenamento por um cliente remoto
US9146920B2 (en) * 2012-09-10 2015-09-29 Netronome Systems, Inc. Transactional memory that performs an atomic look-up, add and lock operation
US9407642B2 (en) * 2013-03-13 2016-08-02 Samsung Electronics Co., Ltd. Application access control method and electronic apparatus implementing the same
US9606729B2 (en) * 2013-03-15 2017-03-28 Skyera, Llc Apparatus and method for insertion and deletion in multi-dimensional to linear address space translation
US9898404B2 (en) * 2013-07-14 2018-02-20 Cnex Labs Method and apparatus for providing improved garbage collection process in solid state drive
WO2015087426A1 (ja) * 2013-12-12 2015-06-18 株式会社日立製作所 ストレージ装置及びストレージ装置の制御方法
KR102140792B1 (ko) * 2013-12-24 2020-08-03 삼성전자주식회사 데이터 중복 제거를 수행할 수 있는 데이터 저장 장치의 동작 방법들
US9411539B2 (en) * 2014-09-24 2016-08-09 International Business Machines Corporation Providing access information to a storage controller to determine a storage tier for storing data
US9489317B2 (en) * 2014-09-26 2016-11-08 Apple Inc. Method for fast access to a shared memory
US9645757B2 (en) * 2015-03-23 2017-05-09 International Business Machines Corporation Computer memory data security
US9749319B2 (en) * 2015-05-20 2017-08-29 Google Inc. Address validation using signatures
KR20170081118A (ko) * 2015-12-30 2017-07-11 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치, 스토리지 장치의 동작 방법, 그리고 스토리지 장치를 액세스하는 액세스 방법
US10380069B2 (en) 2016-05-04 2019-08-13 Western Digital Technologies, Inc. Generalized write operations verification method
US9967088B2 (en) * 2016-05-23 2018-05-08 Accenture Global Solutions Limited Rewritable blockchain
US10620846B2 (en) 2016-10-26 2020-04-14 ScaleFlux, Inc. Enhancing flash translation layer to improve performance of databases and filesystems
US10235069B2 (en) * 2016-12-22 2019-03-19 Western Digital Technologies, Inc. Load balancing by dynamically transferring memory range assignments
US10997066B2 (en) * 2018-02-20 2021-05-04 Samsung Electronics Co., Ltd. Storage devices that support cached physical address verification and methods of operating same
US10852964B2 (en) 2018-09-25 2020-12-01 Micron Technology, Inc. Host-resident translation layer validity check techniques

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130269039A1 (en) * 2012-04-04 2013-10-10 Infinidat Ltd. Data access control
US20140019701A1 (en) * 2012-04-26 2014-01-16 Hitachi, Ltd. Information storage system and method of controlling information storage system
US20170192902A1 (en) * 2015-12-30 2017-07-06 Samsung Electronics Co., Ltd. Storage device including nonvolatile memory device and controller, operating method of storage device, and method for accessing storage device
US10489289B1 (en) * 2016-09-30 2019-11-26 Amazon Technologies, Inc. Physical media aware spacially coupled journaling and trim

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