JP2022521159A - 電磁波で動作する距離センサをテストするための検査装置 - Google Patents
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Abstract
Description
2 距離センサ
3 受信要素
4 放射要素
5 時間遅延回路
5a アナログ遅延区間
5b デジタル遅延区間
6 入力スイッチングデバイス
7 出力スイッチングデバイス
8 制御装置
9 出力加算器
10 ブリッジ装置
11 サブ遅延区間
12 スイッチ
13 スイッチングロジック
14 アナログ/デジタル変換器
15 遅延要素
16 デジタル/アナログ変換器
17 ミクサ
18 発振器
19 ミクサ
Claims (12)
- 電磁波で動作する距離センサ(2)をテストするための検査装置(1)であって、前記検査装置(1)は、
受信信号SRXとして電磁的自由空間波を受信するための受信要素(3)と、
シミュレートされた電磁的反射信号STXを放射するための放射要素(4)と、
を備え、
前記受信信号SRXまたは前記受信信号SRXから導出された信号S’RXは、事前設定可能な時間遅延tdelay,sollを伴う時間遅延回路(5)を介して案内され、それにより、時間遅延された信号Sdelayに時間遅延され、
前記時間遅延された信号Sdelayまたは前記時間遅延された信号Sdelayから導出された信号S’delayは、シミュレートされた反射信号STXとして放射要素(4)を介して放射される検査装置(1)において、
前記時間遅延回路(5)は、事前設定可能な時間遅延tdelay,sollを伴うアナログ遅延区間(5a)と、同様に事前設定可能な時間遅延tdelay,sollを伴うデジタル遅延区間(5b)と、を有し、
前記アナログ遅延区間(5a)は、生じ得る重畳領域を除いて、前記デジタル遅延区間(5b)よりも短い時間遅延を実現し、
入力スイッチングデバイス(6)を用いて、前記受信信号SRXまたは前記受信信号SRXから導出された前記信号S’RXは、前記アナログ遅延区間(5a)の入力側かまたは前記デジタル遅延区間(5b)の入力側に切り替えられ、前記信号は、切り替えられた遅延区間の通過後に、前記時間遅延された信号Sdelayになることを特徴とする、
検査装置(1)。 - 出力スイッチングデバイス(7)に、前記アナログ遅延区間(5a)の出力側が接触接続するか、または、前記デジタル遅延区間(5b)の出力側が接触接続し、それによって、少なくとも間接的な接続が、該当する前記遅延区間(5a,5b)の接触接続した出力側と前記放射要素(4)との間で形成される、
請求項1記載の検査装置(1)。 - 制御装置(8)は、前記入力スイッチングデバイス(6)および前記出力スイッチングデバイス(7)を同期的に駆動制御し、それによって、前記アナログ遅延区間(5a)の入力側および出力側が接触接続するか、または、前記デジタル遅延区間(5b)の入力側および出力側が接触接続する、
請求項2記載の検査装置(1)。 - 出力加算器(9)の入力側と前記アナログ遅延区間(5a)の出力側とが接触接続し、前記出力加算器(9)のさらなる入力側と前記デジタル遅延区間(5b)の出力側とが接触接続し、前記出力加算器(9)によって、前記アナログ遅延区間(5a)の出力信号と前記デジタル遅延区間(5b)の出力信号とから合計信号が形成され、前記出力加算器(9)の出力側は、少なくとも間接的に前記放射要素(4)に接続されている、
請求項1記載の検査装置(1)。 - 前記入力スイッチングデバイス(6)の上流側のブリッジ装置(10)を用いて、前記受信信号SRXまたは前記受信信号SRXから導出された信号S’RXが、前記アナログ遅延区間(5a)の入力側にも前記デジタル遅延区間(5b)の入力側にも切り替えられることが保証される、
請求項4記載の検査装置(1)。 - 前記アナログ遅延区間(5a)は、縦続接続可能な複数のアナログサブ遅延区間(11)、複数のスイッチ(12)およびスイッチングロジック(13)を有し、前記スイッチングロジック(13)は、時間遅延tdelay,sollを事前設定可能であり、前記スイッチングロジック(13)は、事前設定される時間遅延が可及的に最良に得られるように前記アナログサブ遅延区間(11)と前記スイッチ(12)とを縦続接続する、
請求項1から5までのいずれか1項記載の検査装置(1)。 - 前記アナログサブ遅延区間(11)の長さは、2の累乗のように相互に関連し、つまり、バイナリ部分である、
請求項6記載の検査装置(1)。 - 前記デジタル遅延区間(5b)は、前記デジタル遅延区間(5b)の入力側から出力側で見て縦続接続された、アナログ/デジタル変換器(14)と、スイッチングロジックを有するデジタル遅延要素(15)と、デジタル/アナログ変換器(16)と、を有し、前記スイッチングロジックは、時間遅延tdelay,sollを事前設定可能であり、前記スイッチングロジックは、事前設定される時間遅延tdelay,sollが可及的に最良に得られるように、前記デジタル遅延要素(15)を内部で切り替え、特に、前記デジタル遅延要素(15)および/または前記スイッチングロジックは、FPGAによって、特に縦続接続されたDフリップフロップによって実現される、
請求項1から7までのいずれか1項記載の検査装置(1)。 - 前記アナログ遅延区間(5a)は、ミクサ(17)および発振器(18)を有し、好適には、バンドパスまたはローパスも有し、前記ミクサ(17)および発振器信号を用いて、前記受信信号SRXまたは前記受信信号SRXから導出された信号S’RXは、前記アナログ遅延区間(5a)の出力信号と、前記デジタル遅延区間(5b)の出力信号と、が同じ周波数を有するように周波数シフトされる、
請求項8記載の検査装置(1)。 - 前記受信信号SRXは、時間遅延される前に、ミクサ(19)を用いてより低い中間周波数にミックスダウンされ、前記受信信号SRXからそのように導出された低周波数信号S’RXは、その後、時間遅延される、
請求項1から9までのいずれか1項記載の検査装置(1)。 - 前記アナログ遅延区間5aおよび前記デジタル遅延区間5bの出力側と、前記放射要素(4)と、の間にドップラー発生器が介在接続され、前記ドップラー発生器により、時間遅延された前記信号Sdelayは、事前設定可能なドップラー周波数分だけを周波数シフトされ、そのように導出された前記信号S’delayが生成される、
請求項1から10までのいずれか1項記載の検査装置(1)。 - 前記アナログ遅延区間(5a)は、最大時間遅延tanalog,maxまでの時間遅延tdelayを実現し、前記デジタル遅延区間(5b)は、最小時間遅延tdigital,minまでの時間遅延tdelayを実現し、前記アナログ遅延区間(5a)の前記最大時間遅延tanalog,maxは、前記デジタル遅延区間(5b)の前記最小時間遅延tdigital,minよりも大きく、そのため、遅延時間のtdigital,minからtanalog,maxまでの重畳領域が存在し、制御装置(8)は、事前設定された時間遅延tdelay,sollが前記時間遅延の前記重畳領域において変化する際に、前記アナログ遅延区間(5a)と前記デジタル遅延区間(5b)との間でヒステリシスを伴って交互に切り替わるように前記入力スイッチングデバイス(6)を駆動制御し、特に、前記最大時間遅延tanalog,maxの領域において初めて前記アナログ遅延区間(5a)から前記デジタル遅延区間(5b)に切り替わり、それとは反対に、前記最小時間遅延tdigital,minの領域において初めて前記デジタル遅延区間(5b)から前記アナログ遅延区間(5a)に切り替わる、
請求項1から11までのいずれか1項記載の検査装置(1)。
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