JP2022159052A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】メモリへの書き込み動作時におけるビット線から読み出しトランジスタ及びフローティングゲートへの電荷の注入を抑えることが可能な半導体装置を提供する。【解決手段】半導体基板と、半導体基板に設けられた第１のメモリセルと、を備え、第１のメモリセルは、データの書き込み及び消去を制御する第１の書込及び消去トランジスタと、データの読み出しを制御する第１の読出トランジスタと、第１の書込及び消去トランジスタと第１の読出トランジスタとに電荷が注入されることを抑制する第１の電荷移動抑制トランジスタと、を有する。【選択図】図１

Description

本発明は、半導体装置、特に単層ポリシリコン型の不揮発性メモリを構成する半導体装置及びその製造方法に関する。
不揮発性の記憶装置として、書き込み及び消去トランジスタを構成する電気的に絶縁された浮遊電極層であるフローティングゲート内の電荷の蓄積状態を変化させることにより、データの書き込み及び消去を行う不揮発性メモリが知られている。かかる不揮発性メモリとして、単層のポリシリコンを用いて構成された単層ポリシリコン型の不揮発性メモリが知られている（例えば、特許文献１）。
単層ポリシリコン型の不揮発性メモリでは、例えば書き込み用のアクティブ領域として機能する第１のウェル領域、読み出し用のアクティブ領域として機能する第２のウェル領域、及び消去用のアクティブ領域として機能する第３のウェル領域が半導体基板の表層部付近に形成されている。基板表面には、第１のウェル領域から第３のウェル領域に亘ってオーバーラップするように、トンネル酸化膜及び単層のポリシリコンからなるフローティングゲートが形成されている。また、第２のウェル領域の表面には読み出しトランジスタが形成されている。
かかる不揮発性メモリでは、メモリセルが複数配列されており、隣り合う一対のメモリセルの書き込み及び消去トランジスタが共通のアクティブ領域に形成され、それぞれの読み出しトランジスタが共通のアクティブ領域に形成されている。
書き込み用のアクティブ領域は、コンタクトを介してワード線ＷＬに接続されている。
読み出し用のアクティブ領域は、コンタクトを介してビット線ＢＬに接続されている。消去用のアクティブ領域は、コンタクトを介して配線ＴＬに接続されている。また、読み出しトランジスタのゲートはコンタクトを介してリード線ＲＬに接続されている。
データ書き込み時には、例えばワード線ＷＬに９．５Ｖ、ビット線ＢＬ及びリード線ＲＬに０Ｖの電圧を印加する。また、書き込み対象として選択するセル（以下、書き込み選択セル）の配線ＴＬには０Ｖを印加し、ＷＬ－ＴＬ間の電位差によりフローティングゲートの消去用のアクティブ領域上に位置する部分においてアクティブ領域からフローティングゲートに電子を注入することにより、書き込み動作を行う。一方、書き込み対象として選択しないセル（以下、書き込み非選択セル）については、配線ＴＬに２．５Ｖを印加することで書き込みが行われないようにしている。また、読み出し用のアクティブ領域にコンタクトを介して接続されたソース線ＳＬに例えば３．５Ｖの電圧を印加することにより、シリコン基板で発生した電子が読み出しトランジスタの形成領域におけるアクティブ領域からフローティングゲートへの電子の注入が行われないようにしている。
特開２０１９－６２０６５号公報
上記のような電圧条件で書き込み選択セルへの書き込みを行う場合、ＢＬ－ＳＬ間の電位差により読み出し用のアクティブ領域のビット線ＢＬとのコンタクトが形成された部分（ＢＬ部）で発生した電子の一部が、ソース線ＳＬの延伸方向に移動及び加速され、読み出しトランジスタ及びフローティングゲートのゲート絶縁膜に電子が注入される。これにより、半導体メモリの特性変動が生じてしまうという問題があった。
ゲート絶縁膜に電子が注入されるのを抑制するため、ゲート絶縁膜を厚くする対策も考えられるが、その場合、書き込み動作が遅くなったり、読み出し電流が低下したりする弊害がある。また、ソース線ＳＬに印加する電圧を下げた場合、基板から電子がゲート絶縁膜を介してフローティングゲートに注入されるため、このような対策も困難であるという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、メモリへの書き込み動作時における読み出しトランジスタ及び、書き込み及び消去トランジスタへの電荷の注入を抑えることが可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板に設けられた第１のメモリセルと、を備え、前記第１のメモリセルは、データの書き込み及び消去を制御する第１の書込及び消去トランジスタと、データの読み出しを制御する第１の読出トランジスタと、前記第１の書込及び消去トランジスタと前記第１の読出トランジスタとに電荷が注入されることを抑制する第１の電荷移動抑制トランジスタと、を有することを特徴とする。
本発明の半導体装置によれば、メモリへの書き込み動作時における読み出しトランジスタ及び、書き込み及び消去トランジスタへの電荷の注入を抑えることが可能となる。
本発明に係る実施例１の半導体メモリの構成を示す上面図である。 図１の半導体メモリの２－２線に沿った断面図である。 図１の半導体メモリの３－３線に沿った断面図である。 図１の半導体メモリの４－４線に沿った断面図である。 半導体装置の製造手順を示すフローチャートである。 フローティングゲートと電荷移動抑制ゲートの位置関係を示す図である。 本発明に係る実施例２の半導体メモリの構成を示す上面図である。 半導体メモリにおけるメモリセルの配列を示す図である。 データ書き込み時及び消去時にビット線及びリード線に０Ｖを印加する場合における、各メモリセルへの電圧印加の例を示す図である。 図９の電圧印加を行った場合に生じる非選択セルへの電子の注入を模式的に示す図である。 高温環境下において図９の電圧印加で隣接セルに繰り返し書き込みを行った場合におけるセル電流の低下を示す図である。 データ書き込み時及び消去時にビット線及びリード線に１．５Ｖを印加する場合における、各メモリセルへの電圧印加の例を示す図である。 図１１の電圧印加を行った場合に、非選択セルへの電子の注入が抑制されることを模式的に示す図である。 高温環境下において図１１の電圧印加で隣接セルに繰り返し書き込みを行った場合におけるセル電流の低下を示す図である。 電荷移動抑制トランジスタを有しない半導体メモリの構成を示す上面図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本発明の実施例１に係る半導体メモリ１００を素子形成面の上方から見た上面図である。半導体メモリ１００は、単層ポリシリコン型の不揮発性半導体メモリのメモリセルを構成する半導体装置である。半導体メモリ１００は、メモリセルが複数配列された構造を有する。ここでは、半導体メモリ１００を構成する複数のメモリセルのうち、互いに隣接して配置された一対の第１メモリセルＭ１及び第２メモリセルＭ２を示している。ここでは、第１メモリセルＭ１を書き込み選択セル、第２メモリセルＭ２を書き込み非選択セルとしている。なお、図１では図示を省略しているが、本実施例の半導体メモリ１００では、第１メモリセルＭ１及び第２メモリセルＭ２が隣接する方向に同様の構成がさらに連続して複数形成されている。なお、以下の説明では、半導体メモリ１００を構成する半導体基板のうち、図１の二点鎖線で示す第１メモリセルＭ１が形成されている領域を第１メモリセル領域Ａ１、第２メモリセルＭ２が形成されている領域を第２メモリセル領域Ａ２と称する。
半導体メモリ１００を構成する半導体基板には、第１のアクティブ領域１１、第２のアクティブ領域１２、第３のアクティブ領域１３Ａ及び第４のアクティブ領域１３Ｂが形成されている。
第１のアクティブ領域１１は、上面視において、第１メモリセル領域Ａ１及び第２メモリセル領域Ａ２に亘って延伸するように、すなわち第１メモリセルＭ１及び第２メモリセルＭ２が隣接して配置される方向に延伸するように形成されている。第１のアクティブ領域１１は、第１導電型であるＮ型のウェル領域から構成されている。第１のアクティブ領域１１は、データの書き込み時に第１電圧（例えば、９．５Ｖ）の印加を受ける書き込み用のアクティブ領域である。第１のアクティブ領域１１の表面には、タングステン等の導電体から構成されるコンタクトＣＴが複数設けられている。
第２のアクティブ領域１２は、上面視において、第１メモリセル領域Ａ１及び第２メモリセル領域Ａ２に亘って延伸するように、すなわち第１メモリセルＭ１及び第２メモリセルＭ２が隣接して配置される方向に延伸するように形成されている。第２のアクティブ領域１２は、第１導電型とは反対導電型の第２導電型であるＰ型のウェル領域から構成されている。第２のアクティブ領域１２は、データ読み出し用のアクティブ領域である。第２のアクティブ領域１２の表面には、タングステン等の導電体から構成されるコンタクトＣＴが複数設けられている。
第３のアクティブ領域１３Ａは、上面視で矩形の形状を有し、第１メモリセル領域Ａ１に２ヵ所設けられている。第３のアクティブ領域１３Ａは、第１導電型であるＮ型のウェル領域から構成されている。第３のアクティブ領域１３Ａは、データ消去用のアクティブ領域であり、その表面にはタングステン等の導電体から構成されるコンタクトＣＴが設けられている。
第４のアクティブ領域１３Ｂは、第３のアクティブ領域１３Ａと同様の形状を有し、第２メモリセル領域Ａ２に２ヵ所設けられている。第４のアクティブ領域１３Ｂは、第１導電型であるＮ型ウェル領域から構成されている。第４のアクティブ領域１３Ｂは、第３のアクティブ領域１３Ａと同様にデータ消去用のアクティブ領域であり、その表面にはタングステン等の導電体から構成されるコンタクトＣＴが設けられている。
第１のメモリセルＭ１は、書き込み及び消去トランジスタ２１Ａ、読み出しトランジスタ２２Ａ、及び電荷移動抑制トランジスタ２３Ａを有している。また、第２のメモリセルＭ２は、書き込み及び消去トランジスタ２１Ｂ、読み出しトランジスタ２２Ｂ、及び電荷移動抑制トランジスタ２３Ｂを有している。
書き込み及び消去トランジスタ２１Ａは、第１メモリセル領域Ａ１において第１のアクティブ領域１１、第２のアクティブ領域１２、第３のアクティブ領域１３Ａに跨って形成されている。書き込み及び消去トランジスタ２１Ａは、データ書き込みとデータ消去用のトランジスタである。
書き込み及び消去トランジスタ２１Ａは、第１メモリセル領域Ａ１の表面に、フローティングゲートを有している。フローティングゲートは、ポリシリコン膜からなる単層の導電層である。フローティングゲートは、第１のアクティブ領域１１、第２のアクティブ領域１２及び第３のアクティブ領域１３Ａの上面に亘り、且つ各々の表面の一部を露出するように配置されている。フローティングゲートは、第１のアクティブ領域１１の表面の一部を覆う上面視で矩形形状を有する部分（以下、書き込み領域ＷＣと称する）と、第３のアクティブ領域１３Ａの表面の一部を覆う上面視で矩形形状を有する部分（以下、消去領域ＥＣと称する）と、第２のアクティブ領域１２の表面を横断するように書き込み領域ＷＣと消去領域ＥＣとを接続する帯状の部分（以下、帯状領域と称する）と、から構成されている。
読み出しトランジスタ２２Ａは、第１メモリセル領域Ａ１において、書き込み及び消去トランジスタ２１Ａと隣接し、第２のアクティブ領域１２の延伸方向と交差する方向に、第２のアクティブ領域１２を横断して形成されている。読み出しトランジスタ２２Ａは、データ読み出し用のトランジスタである。
読み出しトランジスタ２２Ａは、第１メモリセル領域Ａ１の表面に、読み出しゲートを有している。読み出しゲートは、ポリシリコン膜からなる単層の導電層である。読み出しゲートは、長方形の形状を有し、その長手方向が第２のアクティブ領域１２の延伸方向に直交し且つ第２のアクティブ領域１２の表面を横断するように配置されている。読み出しゲートは、フローティングゲートの帯状領域と平行に所定間隔を隔てて配置されている。
また、電荷移動抑制トランジスタ２３Ａは、第１メモリセル領域Ａ１において、読み出しトランジスタ２２Ａに隣接し、書き込み及び消去トランジスタ２１Ａとで読み出しトランジスタ２２Ａを挟むように形成されている。そして、第２のアクティブ領域１２の延伸方向と交差する方向に、第２のアクティブ領域１２を横断して形成されている。
電荷移動抑制トランジスタ２３Ａは、第１メモリセル領域Ａ１の表面に、電荷移動抑制ゲートを有している。電荷移動抑制ゲートは、読み出しゲートと同様、ポリシリコン膜からなる単層の導電層から構成され、長方形の形状を有し、その長手方向が第２のアクティブ領域１２の延伸方向に直交し且つ第２のアクティブ領域１２の表面を横断するように配置されている。電荷移動抑制ゲートは、所定間隔を隔てて読み出しトランジスタ２２Ａの読み出しゲートと平行に配置されている。
電荷移動抑制トランジスタ２３Ａは、半導体メモリ１００へのデータの書き込み動作時（以下、単に書き込み動作時と称する）において、第２のアクティブ領域１２から読み出しトランジスタ２２Ａ及び、書き込み及び消去トランジスタ２１Ａのフローティングゲートの帯状領域への電荷の注入を抑制するために設けられている。すなわち、電荷移動抑制ゲートは、データ書き込み時や読み出し時に電圧の印加を受ける点では読み出しトランジスタ２２Ａの読み出しゲートと共通しているものの、書き込み、読み出し及び消去の動作に直接関与しない所謂ダミーゲートである。
書き込み及び消去トランジスタ２１Ｂは、第２メモリセル領域Ａ２において、第１のアクティブ領域１１、第２のアクティブ領域１２、第４のアクティブ領域１３Ｂに跨って形成されている。また、書き込み及び消去トランジスタ２１Ｂは、第２メモリセル領域Ａ２の表面に、書き込み及び消去トランジスタ２１Ａのフローティングゲートと同様の形状を有するフローティングゲートを有する。書き込み及び消去用トランジスタ２１Ｂのフローティングゲートは、第１のアクティブ領域１１、第２のアクティブ領域１２及び第４のアクティブ領域１３Ｂの上面に亘り、且つ各々の表面の一部を露出するように配置されている。第１のアクティブ領域１１に書き込み領域ＷＣ、第４のアクティブ領域１３Ｂに消去領域ＥＣが構成されている。
読み出しトランジスタ２２Ｂは、第２メモリセル領域Ａ２において、第１メモリセル領域Ａ１に設けられた読み出しトランジスタ２２Ａと同様の構成である。また、読み出しトランジスタ２２Ｂは、第２メモリセル領域Ａ２の表面に、読み出しトランジスタ２２Ａの読み出しゲートと同様の構成及び形状を有する読み出しゲートを有する。
電荷移動抑制トランジスタ２３Ｂは、第２メモリセル領域Ａ２において、第１メモリセル領域Ａ１に設けられた電荷移動抑制トランジスタ２３Ａと同様の構成である。また、電荷移動抑制トランジスタ２３Ｂは、第２メモリセル領域Ａ２の表面に、電荷移動抑制トランジスタ２３Ａの電荷移動抑制ゲートと同様の構成及び形状を有する電荷移動抑制ゲートを有する。
第１のメモリセルＭ１及び第２のメモリセルＭ２は、第２のアクティブ領域１２において、第１のメモリセルＭ１と第２のメモリセルＭ２の境界を基準として線対称に形成されている。具体的には、第２のアクティブ領域１２において、第２のアクティブ領域１２の延伸方向に、書き込み及び消去トランジスタ２１Ａ、読み出しトランジスタ２２Ａ、電荷移動抑制抑制トランジスタ２３Ａ、書き込み及び消去トランジスタ２３Ｂ、読み出しトランジスタ２２Ｂ、電荷移動抑制トランジスタ２３Ｂの順に形成されている。
半導体メモリ１００の素子搭載面には、ワード線ＷＬ、リード線ＲＬ１、ＲＬ２、ソース線ＳＬ、ビット線ＢＬ、配線ＴＬ１、ＴＬ２、及び疑似リード線ＤＬが設けられている。
ワード線ＷＬは、第１のアクティブ領域１１の延伸方向に沿ってすなわち、図の行方向に配線されている。ワード線ＷＬは、第１のアクティブ領域１１に設けられたコンタクトＣＴを介して、第１のアクティブ領域１１に接続されている。
また、リード線ＲＬ１及びＲＬ２は、ワード線ＷＬと平行に行方向に配線されている。
リード線ＲＬ１は、第１メモリセルＭ１の読み出しトランジスタ２２Ａにコンタクトを介して接続されている。リード線ＲＬ２は、第２メモリセルＭ２の読み出しトランジスタ２２Ｂにコンタクトを介して接続されている。
また、ソース線ＳＬは、第２のアクティブ領域１２上にその延伸方向、すなわち、行方向に配線されている。ソース線ＳＬは、複数のコンタクトを介して第２のアクティブ領域１２に接続されている。
ビット線ＢＬは、第１メモリセルＭ１と第２メモリセルＭ２との境界部分の上面に配線されている。ビット線ＢＬは、書き込み及び消去トランジスタ２１Ａ、２１Ｂのフローティングゲートの帯状領域が延伸する方向に平行にすなわち、図の列方向に配線されている。ビット線ＢＬは、コンタクトを介して第２のアクティブ領域１２に接続されている。なお、以下の説明では、第２のアクティブ領域１２のビット線ＢＬとの接続部分含む所定範囲の領域をＢＬ部２４と称する。また、第２のアクティブ領域１２のソース線ＳＬとの接続部分含む所定範囲の領域をＳＬ部２５Ａ、２５Ｂと称する。
ＢＬ部２４は、第２のアクティブ領域１２の第１メモリセル領域Ａ１と第２メモリセル領域Ａ２との境界部分に位置する第１領域である。ＳＬ部２５Ａは、第２のアクティブ領域１２の第１メモリセル領域Ａ１に設けられた第２領域であり、ＳＬ部２５Ｂは、第２のアクティブ領域１２の第２メモリセル領域Ａ２に設けられた第３領域である。ＢＬ部２４及びＳＬ部２５Ａは、書き込み及び消去トランジスタ２１Ａ、読み出しトランジスタ２２Ａ及び電荷移動抑制トランジスタ２３Ａの形成位置を挟んで互いに対向する位置に設けられている。またＢＬ部２４及びＳＬ部２５Ｂは、書き込み及び消去トランジスタ２１Ｂ、読み出しトランジスタ２２Ｂ及び電荷移動抑制トランジスタ２３Ｂの形成位置を挟んで互いに対向する位置に設けられている。
また、配線ＴＬ１及びＴＬ２は、ビット線ＢＬと平行に、すなわち、図の列方向に配線されている。配線ＴＬ１は、第１メモリセル領域Ａ１の第３のアクティブ領域１３Ａにコンタクトを介して接続されている。配線ＴＬ２は、第２メモリセル領域Ａ２の第４のアクティブ領域１３Ｂにコンタクトを介して接続されている。
さらに、疑似リード線ＤＬは、リード線ＲＬ１及びＲＬ２と平行に、すなわち、図の行方向に配線されている。疑似リード線ＤＬは、第１メモリセルＭ１の電荷移動抑制トランジスタ２３Ａ及び第２メモリセルＭ２の電荷移動抑制トランジスタ２３Ｂにコンタクトを介して接続されている。
図２は、図１の２－２線に沿った断面図である。また、図３は、図１の３－３線に沿った断面図である。
図２に示すように、半導体メモリ１００は、半導体基板３０に形成された第１ウェル領域３１、第２ウェル領域３２、及び第３ウェル領域３３から構成されている。なお、図２、図３及び図４では、半導体メモリ１００を構成する半導体基板３０のうち、ウェル領域が形成されていない部分をシリコン基板４０として示している。
第１ウェル領域３１は、データ書き込みのためのアクティブ領域である第１のアクティブ領域１１を構成するＮ型ウェル領域である。第２ウェル領域３２は、データ読み出しのためのアクティブ領域である第２のアクティブ領域１２を構成するＰ型ウェル領域である。また、第３ウェル領域３３は、データ消去のためのアクティブ領域である第３のアクティブ領域１３Ａ及び第４のアクティブ領域１３Ｂを構成するＮ型ウェル領域である。
各ウェル領域の表層部の間の領域には、素子分離層（絶縁層）３４が形成されている。
素子分離層３４は、隣接するウェル領域の間に設けられた溝に酸化膜を埋め込むことにより形成された、ＳＴＩ（Shallow Trench Isolation）構造を有する。
第１ウェル領域３１、第２ウェル領域３２及び第３ウェル領域３３の各々の表面と書き込み及び消去トランジスタ２１Ａのフローティングゲート、読み出しトランジスタ２２Ａの読み出しゲート、電荷移動抑制トランジスタ２３Ａ及び電荷移動抑制トランジスタ２３Ｂの電荷移動抑制ゲートとの間には、シリコン酸化膜からなるトンネル酸化膜（図示を省略）が形成されている。
書き込み及び消去トランジスタ２１Ａは、第１メモリセルＭ１のフローティングゲートを構成する導電層である。第１ウェル領域３１の書き込み及び消去トランジスタ２１Ａのフローティングゲートによって覆われた部分は、第１メモリセルＭ１にデータの書き込み及び消去を行う際のコントロールゲートとして機能するウェル領域である。第３ウェル領域３３の書き込み及び消去トランジスタ２１Ａのフローティングゲートによって覆われた部分は、第１メモリセルＭ１にデータの書き込み及び消去を行う際のトンネルゲートとして機能するウェル領域である。第２ウェル領域３２は、第１メモリセルＭ１からデータの読み出しを行う際の読み出しトランジスタとして機能するウェル領域である。
半導体基板３０の表面には、絶縁層３５が形成されている。例えば、図３に示すように、絶縁層３５は、書き込み及び消去トランジスタ２１Ａのフローティングゲート及び電荷移動抑制トランジスタ２３Ａの電荷移動抑制ゲートの表面と各ウェル領域の半導体基板３０の表面に露出した部分とを覆うように形成されている。
図４は、図１の４－４線に沿った断面図である。
第２ウェル領域３２の半導体基板３０の表面に露出した平面部分は、データ読み出しのためのアクティブ領域である第２のアクティブ領域１２を構成している。第２ウェル領域３２の表面には、電圧印加のためのコンタクトＣＴが複数設けられている。第１メモリセル領域Ａ１における第２ウェル領域３２の表面には、書き込み及び消去トランジスタ２１Ａのフローティングゲートの帯状の領域、読み出しトランジスタ２２Ａの読み出しゲート、及び電荷移動抑制トランジスタ２３Ａの電荷移動抑制ゲートが設けられている。また、第２メモリセル領域Ａ２における第２ウェル領域３２の表面には、書き込み及び消去トランジスタ２１Ｂのフローティングゲートの帯状領域、読み出しトランジスタ２２Ｂの読み出しゲート、及び電荷移動抑制トランジスタ２３Ｂの電荷移動抑制ゲートが設けられている。
次に、本実施例の半導体メモリ１００の製造方法について、図５に示す製造フローに沿って説明する。
まず、第２導電型の半導体基板、例えば、Ｐ型のＳｉ基板の表面にフォトリソグラフィによりパターニングしたレジスト膜を形成し、イオン注入により、半導体基板の表面に第１導電型、本実施例ではＮ型の不純物として例えばＰ＋（リン）或いはＡｓ＋（ヒ素）を注入する。これにより、Ｎ型のウェル領域である第１ウェル領域３１及び第３ウェル領域３３が形成される（ＳＴＥＰ１０１）。
次に、半導体基板の表面の第１ウェル領域３１及び第３ウェル領域３３上にレジスト膜を形成し、第２導電型、本実施例では、Ｐ型の不純物を注入する。これにより、Ｐ型のウェル領域である第２ウェル領域３２が形成される（ＳＴＥＰ１０２）。
次に、第１ウェル領域３１、第２ウェル領域３２及び第３ウェル領域３３が形成された半導体基板の表面にエッチングを行い、溝を形成する（ＳＴＥＰ１０３）。
次に、溝を含む半導体基板の表面全体にＣＶＤ（Chemical Vapor Deposition）法によってＳｉＯ２等の絶縁膜を形成する。これにより、素子分離層が形成される（ＳＴＥＰ１０４）。
次に、熱酸化法により、第１ウェル領域３１、第２ウェル領域３２及び第３ウェル領域３３の各々の表面の露出した部分を覆うシリコン酸化膜を形成する。これにより、当該部分にトンネル酸化膜が形成される（ＳＴＥＰ１０５）。
次に、ＣＶＤ法により素子分離層及びトンネル酸化膜の表面を覆うようにポリシリコン膜を形成する。これにより、書き込み及び消去用トランジスタ２１Ａ、２１Ｂのフローティングゲート、読み出しトランジスタ２２Ａ、２２Ｂの読み出しゲート、電荷移動抑制トランジスタト２３Ａ、２３Ｂの電荷移動抑制ゲートが形成される（ＳＴＥＰ１０６）。
次に、上記工程を経たウェハの表面にフォトリソグラフィによりパターニングしたレジスト膜を形成する。そして、イオン注入により、第１ウェル領域３１及び第３ウェル領域３３の表面に、第２導電型、本実施例ではＰ型の不純物を注入する。これにより、第２導電型の拡散層からなるＰ型拡散領域が形成される（ＳＴＥＰ１０７）。
以上のような工程を経た後、コンタクトＣＴの形成が行われ、本実施例の半導体メモリ１００が製造される。
次に、データの書き込み時に各配線に印加される電圧について説明する。
第１メモリセルＭ１にデータを書き込む場合、ワード線ＷＬに第１電圧（例えば、９．
５Ｖ）を印加し、第１メモリセルＭ１の消去領域ＥＣである第３のアクティブ領域１３Ａに接続された配線ＴＬ１に第２電圧（例えば、０Ｖ）を印加する。このＷＬ－ＴＬ１間の電位差により、書き込み及び消去トランジスタ２１Ａのフローティングゲートに電子が注入される。なお、データ消去時にはデータ書き込み時とは逆に、ワード線ＷＬに第２電圧を印加し、配線ＴＬ１に第１電圧を印加することにより、フローティングゲートから第２ウェル領域３２へと電子が移動する。
また、データ書き込み時において、ビット線ＢＬ及びリード線ＲＬ１には第２電圧を印加し、ソース線ＳＬには第１電圧と第２電圧との間の電圧である第３電圧（例えば、３．５Ｖ）を印加する。そして、疑似リード線ＤＬには、リード線ＲＬに印加する電圧と同じ第２電圧である０Ｖを印加する。これにより、電荷移動抑制トランジスタ２３Ａの電荷移動抑制ゲートに０Ｖが印加される。
この電荷移動抑制トランジスタ２３Ａにより、第２のアクティブ領域１２から読み出しトランジスタ２２Ａ及び、書き込み及び消去トランジスタ２１Ａへの電荷の注入が抑制される。すなわち、本実施例の電荷移動抑制トランジスタ２３Ａは、読み出しトランジスタ２２Ａ及び、書き込み及び消去トランジスタ２１Ａへの電荷の注入が抑制する役割を果たしている。
仮に、本願発明のような電荷移動抑制トランジスタがなかったとすると、データ書き込み時に、ＢＬ―ＳＬ間の電位差によってＢＬ部２４で電子が発生し、その電子がソース線ＳＬの延伸方向に沿って移動し、読み出しトランジスタ２２Ａ及び、書き込み及び消去トランジスタ２１Ａのゲート絶縁膜に電子が注入し、特性変動を起こす原因となる。
これに対し、本実施例の半導体メモリ１００では、ＢＬ部２４で発生した電子は電荷移動抑制トランジスタ２３Ａに移動するため、第１メモリセルＭ１における読み出しトランジスタ２２Ａ及び、書き込み及び消去トランジスタ２１Ａへの電荷の注入が抑制される。同様に、第２メモリセルＭ２においても、電荷移動抑制トランジスタ２３Ｂによって、ＢＬ部２４で発生した電子の読み出しトランジスタ２２Ｂ及び、書き込み及び消去トランジスタ２１Ｂへの注入が抑制される。
尚、書き込み非選択セルである第２メモリセルＭ２は、データ書き込み時に、第２メモリセルＭ２にデータが書き込まれないように配線ＴＬ２に第１電圧と第２電圧との間の電圧である第４電圧（例えば、２．５Ｖ）を印加する。
また、本実施例の半導体メモリ１００では、図６に示すように、第２のアクティブ領域１２上における書き込み及び消去トランジスタ２１Ａのフローティングゲートの帯状部分の端部から電荷移動抑制トランジスタ２３Ａの電荷移動抑制ゲートの端部までの距離Ｌ２が、書き込み及び消去トランジスタ２１Ａのフローティングゲートの書き込み領域ＷＣの帯状領域から突き出した部分の長さＬ１よりも短い。すなわち、距離Ｌ２は、矩形の領域である書き込み領域ＷＣと帯状部分との境界部から、第１のアクティブ領域１１の延伸方向における書き込み領域ＷＣの端部までの長さよりも短い。このため、電荷移動抑制トランジスタを有しない場合と比べてセルサイズを増大させることなく、第２のアクティブ領域１２から読み出しトランジスタ２２Ａ、及び書き込み及び消去トランジスタ２１Ａへの電荷の注入を抑制することができる。
なお、電荷移動抑制トランジスタ２３Ａ、２３Ｂの配置位置は図１に示したものに限られない。また、電荷移動抑制トランジスタ２３Ａ、２３Ｂとは別に、同様の機能を有する電荷移動抑制トランジスタをさらに設けてもよい。
図７は、かかる点に鑑みて為された実施例２の半導体メモリ２００を素子形成面の上方から見た上面図である。
第１メモリセルＭ１は、電荷移動抑制トランジスタ２３Ａに加えて、電荷移動抑制トランジスタ２６Ａを有する。電荷移動抑制トランジスタ２６Ａは、第１メモリセル領域Ａ１において、図７に示すように、例えば書き込み及び消去トランジスタ２１Ａを挟んで、読み出しトランジスタ２２Ａ及び電荷移動抑制トランジスタ２３Ａと対向する位置に形成されている。そして、第２のアクティブ領域１２の延伸方向と交差する方向に、第２のアクティブ領域１２を横断して形成されている。
電荷移動抑制トランジスタ２６Ａは、第１メモリセル領域Ａ１の表面に、電荷移動抑制トランジスタ２３Ａと同様に電荷移動抑制ゲートを有している。電荷移動抑制ゲートは、電荷移動抑制トランジスタ２３Ａの電荷移動抑制ゲートと同様に、ポリシリコン膜からなる単層の導電層から構成されている。電荷移動抑制トランジスタ２６Ａの電荷移動抑制ゲートは、長方形の形状を有し、その長手方向が第２のアクティブ領域１２の延伸方向に直交し且つ第２のアクティブ領域１２の第１領域２４と第２領域２５Ａとの間の表面を横断するように配置されている。電荷移動抑制トランジスタ２６Ａの電荷移動抑制ゲートは、第２のアクティブ領域１２において、所定間隔を隔てて書き込み及び消去トランジスタ２１Ａのフローティングゲートと平行に配置されている。
また、電荷移動抑制トランジスタ２６Ａの電荷移動抑制ゲートは、電荷移動抑制トランジスタ２３Ａの電荷移動抑制ゲートと同様に擬似リード線ＤＬに接続されており、データ書き込み時には読み出しトランジスタ２２Ａに印加される電圧と同等の電圧が印加される。
電荷移動抑制トランジスタ２６Ａは、電荷移動抑制トランジスタ２３Ａと同様、データ書き込み時における第２のアクティブ領域１２から書き込み及び消去トランジスタ２１Ａ及び、読み出しトランジスタ２２Ａへの電荷の注入を抑制する機能を有する。
また、電荷移動抑制トランジスタ２６ＡはＢＬ部２４よりもＳＬ部２５Ａに近い位置に配置されているため、例えばデータ書き込みにおいて上記実施例１で説明したのと反対の論理で電圧を印加した場合、例えば、ビット線ＢＬに３．５Ｖ及びソース線ＳＬに０Ｖを印加するような場合に、ＢＬ―ＳＬ間の電位差により、ＳＬ部２５Ａで発生した電子が電荷移動抑制トランジスタ２６Ａに注入される。従って、電荷移動抑制トランジスタ２６Ａを有しない場合と比べて、配線の電圧に拘わらず、より効果的に読み出しトランジスタ２２Ａ及び、書き込み及び消去トランジスタ２１Ａの電荷注入を抑制することができる。
なお、第２メモリセルＭ２は、電荷移動抑制トランジスタ２３Ｂに加えて、電荷移動抑制トランジスタ２６Ｂを有する。電荷移動抑制トランジスタ２６Ｂは、第２メモリセル領域Ａ２において、図７に示すように、電荷移動抑制トランジスタ２６Ａと同様の構成である。また、電荷移動抑制トランジスタ２６Ｂは、第２メモリセル領域Ａ２の表面に、電荷移動抑制トランジスタ２６Ａの電荷移動抑制ゲートと同様の形状を有する電荷移動抑制ゲートを有する。電荷移動抑制トランジスタ２６Ｂの電荷移動抑制ゲートは、長手方向が第２のアクティブ領域１２の延伸方向に直交し且つ第２のアクティブ領域１２の第１領域２４と第３領域２５Ｂとの間の表面を横断するように配置されている。電荷移動抑制トランジスタ２６Ｂの電荷移動抑制ゲートは、第２のアクティブ領域１２において、所定間隔を隔てて書き込み及び消去トランジスタ２１Ｂのフローティングゲートと平行に配置されている。電荷移動抑制トランジスタ２６Ｂは、電荷移動抑制トランジスタ２６Ａと同様の機能を有する。
電荷移動抑制トランジスタ２６Ｂは、ＢＬ部２４よりもＳＬ部２５Ｂに近い位置に配置されているため、上記と同様にＢＬ―ＳＬ間の電位差により、ＳＬ部２５Ｂで発生した電子が電荷移動抑制トランジスタ２６Ｂに注入される。従って、電荷移動抑制トランジスタ２６Ｂは、電荷移動抑制トランジスタ２６Ａと同様に、配線の電圧に拘わらず、より効果的に読み出しトランジスタ２２Ｂ及び、書き込み及び消去用トランジスタ２１Ｂへの電荷の注入を抑制することができる。
以上のように、本実施例の半導体メモリ１００によれば、メモリへの書き込み動作時における読み出しトランジスタ及び、書き込み及び消去トランジスタへの電荷の注入を抑えることが可能となる。
また、実施例２の変形例として、電荷移動抑制トランジスタ２３Ａを設けず、電荷移動抑制トランジスタ２６Ａだけを設ける構成としてもよい。電荷移動抑制トランジスタ２６ＡはＢＬ部２４よりもＳＬ部２５Ａに近い位置に配置されているため、例えばデータ書き込みにおいて、例えば、ビット線ＢＬに３．５Ｖ及びソース線ＳＬに０Ｖを印加するような場合に、ＢＬ―ＳＬ間の電位差により、ＳＬ部２５Ａで発生した電子が電荷移動抑制トランジスタ２６Ａに注入される。従って、第１メモリセルＭ１における読み出しトランジスタ２２Ａ及び、書き込み及び消去トランジスタ２１Ａへの電荷の注入が抑制される。同様に、第２メモリセルＭ２においても、電荷移動抑制トランジスタ２３Ｂを設けず、電荷移動抑制トランジスタ２６Ｂだけを設ける構成とすることができる。この構成とすることによって、ＢＬ部２４で発生した電子の読み出しトランジスタ２２Ｂ及び、書き込み及び消去トランジスタ２１Ｂへの注入が抑制される。
なお、本発明は上記実施例で示したものに限られない。例えば、第１のアクティブ領域１１、第２のアクティブ領域１２、第３のアクティブ領域１３Ａ及び第４のアクティブ領域１３Ｂの上面視での形状は、上記実施例で示したものに限られない。
また、上記実施例では、書き込み及び消去トランジスタ２１Ａ、２１Ｂのフローティングゲート、読み出しトランジスタ２２Ａ、２２Ｂの読み出しゲート、電荷移動抑制トランジスタ２３Ａ、２３Ｂの電荷移動抑制ゲートが、それぞれポリシリコンからなる導電層によって構成される場合を例として説明した。しかし、これに限られず、ポリシリコン以外の導電性を有する他の材料からなる導電層を用いてこれらを構成してもよい。
また、上記実施例で示したデータ書き込み時の電圧値は一例であり、実際の電圧値は上記実施例で示したものに限られない。すなわち、データ書き込み時において、第１のアクティブ領域１１に第１電圧が印加され、第２のアクティブ領域１２の第１領域に第２電圧が印加され、第２のアクティブ領域１２の第２領域に第３電圧が印加される場合に、読み出しトランジスタ２２Ａ及び電荷移動抑制トランジスタ２３Ａに第２電圧が印加されるように構成されていればよい。また、データ書き込み時において、第１のアクティブ領域１１に第１電圧が印加され、第２のアクティブ領域１２の第１領域に第３電圧が印加され、第２のアクティブ領域１２の第２領域に第２電圧が印加される場合に、読み出しトランジスタ２２Ａ及び電荷移動抑制トランジスタ２６Ａに第２電圧が印加されるように構成されていればよい。
［印加電圧の変更例］
上記実施例では、データ消去時における電圧印加の例として、ビット線ＢＬ及びリード線ＲＬ１に０Ｖ（すなわち、第２電圧）を印加し、ソース線ＳＬに第３電圧を印加する場合について説明した。上記各実施例の半導体メモリには電荷移動抑制ゲートが設けられているため、通常はこのような電圧印加を行った場合でも、読み出しトランジスタや書き込み及び消去トランジスタへの電荷の注入を抑制することができる。
しかし、メモリセルへのデータの書き込み及び消去を繰り返し行った場合、ソース線から書き込み及び消去トランジスタのフローティングゲートに電荷の注入が生じることを発明者は見出した。特に、高温環境下（例えば、８５℃）で繰り返し書き込み及び消去を行った場合に電荷の注入が大きくなる。
このようなフローティングゲートへの電荷の注入を抑えるため、データ消去時にソース線ＳＬに印加する電圧を、第３電圧ではなく、第３電圧よりも高く第１電圧よりも低い所定の電圧（第４電圧）とすることが考えられる。これについて、以下説明する。
図８は、半導体メモリ１００におけるメモリセルの配列を示す図である。ワード線ＷＬ及びビット線ＢＬの各々の延伸方向に沿って、複数のメモリセルがマトリクス状に配列されている。
例えば、メモリセルＭＣ０Ａ、ＭＣ１Ａ、ＭＣ０Ｂ及びＭＣ１Ｂは、共通のソース線ＳＬＡに接続され、ソース線ＳＬＡの延伸方向に沿って一列に配置されている。また、メモリセルＭＣ２Ａ、ＭＣ３Ａ、ＭＣ２Ｂ及びＭＣ３Ｂは、共通のソース線ＳＬに接続され、ソース線ＳＬの延伸方向に沿って一列に配置されている。メモリセルＭＣ４Ａ、ＭＣ５Ａ、ＭＣ４Ｂ及びＭＣ５Ｂは、共通のソース線ＳＬＢに接続され、ソース線ＳＬＢの延伸方向に沿って一列に配置されている。メモリセルＭＣ６Ａ、ＭＣ７Ａ、ＭＣ６Ｂ及びＭＣ７Ｂは、共通のソース線ＳＬＣに接続され、ソース線ＳＬＣの延伸方向に沿って一列に配置されている。メモリセルＭＣ０Ａ、ＭＣ２Ａ、ＭＣ４Ａ及びＭＣ６Ａは、ビット線ＢＬの延伸方向に沿って一列に配置されている。メモリセルＭＣ１Ａ、ＭＣ３Ａ、ＭＣ５Ａ及びＭＣ７Ａは、ビット線ＢＬの延伸方向に沿って一列に配置されている。メモリセルＭＣ０Ｂ、ＭＣ２Ｂ、ＭＣ４Ｂ及びＭＣ６Ｂは、ビット線ＢＬ２の延伸方向に沿って一列に配置されている。メモリセルＭＣ１Ｂ、ＭＣ３Ｂ、ＭＣ５Ｂ及びＭＣ７Ｂは、ビット線ＢＬ２の延伸方向に沿って一列に配置されている。
図１に示す第１メモリセルＭ１及び第２メモリセルＭ２は、例えば図８のメモリセルＭＣ２Ａ及びＭＣ３Ａにそれぞれ対応している。メモリセルＭＣ２Ａ及びＭＣ３Ａは、共通のビット線ＢＬ、ワード線ＷＬ及びソース線ＳＬに接続されている。メモリセルＭＣ３Ｂは、メモリセルＭＣ３Ａと共通のワード線ＷＬ、リード線ＲＬ２及びソース線ＳＬに接続された、メモリセルＭＣ３Ａの相補セルである。メモリセルＭＣ５Ａは、メモリセルＭＣ３Ａと共通のビット線ＢＬ及び配線ＴＬ２Ａに接続されている。
図９は、印加電圧の変更前、すなわちデータ書き込み時及び消去時にビット線ＢＬ及びリード線ＲＬ１に第２電圧を印加し、ソース線ＳＬに第３電圧を印加する場合のメモリセルＭＣ３Ａ、ＭＣ３Ｂ、ＭＣ２Ａ及びＭＣ５Ａの各々に対する電圧印加の例を示す図である。ここでは、書き込み及び消去の対象である選択セルは、メモリセルＭＣ３Ａ、メモリセルＭＣ２Ａ及びメモリセルＭＣ３Ｂ、書き込み及び消去の対象でない非選択セルは、メモリセルＭＣ５Ａとした場合を示している。また、読み出しの対象である選択セルは、メモリセルＭＣ３Ａ及びメモリセルＭＣ３Ｂ、読み出しの対象でない非選択セルはメモリセルＭＣ２Ａ及びメモリセルＭＣ５Ａとした場合を示している。
また、書き込み及び消去トランジスタのゲート絶縁膜（酸化膜）の厚さを約７０Åとし、書き込み電圧である第１電圧を９．１Ｖとした場合を示している。第２電圧は０Ｖ、第３電圧は４．５Ｖである。
［データ書き込み時（印加電圧変更前）］
データ書き込みの選択セルであるメモリセルＭＣ３Ａに接続されたビット線ＢＬ、配線ＴＬ２Ａ及びリード線ＲＬ２には０Ｖ、ワード線ＷＬには９．１Ｖ、ソース線ＳＬには４．５Ｖが印加される。選択セルであるメモリセルＭＣ２Ａに接続された配線ＴＬ１Ａ及びリード線ＲＬ１には、０Ｖが印加される。選択セルであり、メモリセルＭＣ３Ａの相補セルであるメモリセルＭＣ３Ｂに接続されたビット線ＢＬ２及び配線ＴＬ２Ｂには、０Ｖが印加される。非選択セルであるメモリセルＭＣ５Ａに接続されたワード線ＷＬ２はオープン（開放）状態に制御され、ソース線ＳＬＢには４．５Ｖ、リード線ＲＬＣには０Ｖが印加される。
［データ消去時（印加電圧変更前）］
データ消去の選択セルであるメモリセルＭＣ３Ａに接続されたビット線ＢＬ、ワード線ＷＬ及びリード線ＲＬ２には０Ｖ、配線ＴＬ２Ａには９．１Ｖ、ソース線ＳＬには４．５Ｖが印加される。選択セルであるメモリセルＭＣ２Ａに接続された配線ＴＬ１Ａには９．１Ｖ、リード線ＲＬ１には０Ｖが印加される。選択セルであり、メモリセルＭＣ３Ａの相補セルであるメモリセルＭＣ３Ｂに接続されたビット線ＢＬ２には０Ｖ、配線ＴＬ２Ｂには９．１Ｖが印加される。非選択セルであるメモリセルＭＣ５Ａに接続されたワード線ＷＬ２には９．１Ｖ、ソース線ＳＬＢには４．５Ｖ、リード線ＲＬＣには０Ｖが印加される。
［データ読み出し時（印加電圧変更前）］
データ読み出しの選択セルであるメモリセルＭＣ３Ａに接続されたビット線ＢＬ、ワード線ＷＬ及びリード線ＲＬ２には１．５Ｖ、配線ＴＬ２Ａ及びソース線ＳＬには０Ｖが印加される。非選択セルであるメモリセルＭＣ２Ａに接続された配線ＴＬ１Ａ及びリード線ＲＬ１には０Ｖが印加される。選択セルであり、メモリセルＭＣ３Ａの相補セルであるメモリセルＭＣ３Ｂに接続されたビット線ＢＬ２には１．５Ｖ、配線ＴＬ２Ｂには０Ｖが印加される。非選択セルであるメモリセルＭＣ５Ａに接続されたワード線ＷＬ２には１．５Ｖが印加され、ソース線ＳＬＢはオープン（開放）状態に制御され、リード線ＲＬＣには０Ｖが印加される。
このような電圧印加によってデータの書き込み及び消去を繰り返し行うと、非選択セルでは、ソース線から書き込み及び消去トランジスタのフローティングゲートに電子の注入が生じる。かかる電子の注入は、半導体メモリに特性変動が生じる原因となる。
図１０Ａは、メモリセルＭＣ３Ａ、ＭＣ２Ａ、及びＭＣ３Ｂを選択してデータ消去を行う際の非選択セルであるメモリセルＭＣ５Ａの回路構成及び電子の注入を簡略化して示す図である。ここでは、データ消去時における印加電圧を示している。
ソース線ＳＬ（４．５Ｖ）とフローティングゲートＦＧ（９．１Ｖ）との電圧差が大きいため、図中に矢印で示すように、ソース線ＳＬからの電子がフローティングゲートＦＧに注入される。これにより、データ書き込み及び消去を繰り返すにつれて、セル電流の低下は大きくなる。また、ソース線ＳＬに高電圧を印加し、ビット線ＢＬ及びリード線ＲＬとの電圧差が大きくなるにつれて、リーク電流が増大する。
図１０Ｂは、高温環境下（例えば、８５℃）で繰り返し書き込み及び消去を行った場合におけるセル電流の低下を示す図である。ここでは、データ書き込み及び消去のための電圧印加前の状態、１００００回のデータ書き込み及び消去を行った状態、５００００回のデータ書き込み及び消去を行った状態、及び１０００００回のデータ書き込み及び消去を行った場合を比較して示している。データ書き込み及び消去を繰り返すにつれて、ソース線ＳＬからフローティングゲートＦＧへの電子の注入に起因するセル電流の低下が大きくなる。
これに対し、下記のように印加電圧の変更を行うことにより、フローティングゲートＦＧへの電子の注入を抑制し、データ書き込み及び消去を繰り返すことによるセル電流の低下を抑えることができる。さらに、リーク電流が増大することを抑えることができる。
図１１は、メモリセルＭＣ３Ａ、ＭＣ３Ｂ、ＭＣ２Ａ及びＭＣ５Ａの各々に対する印加電圧の変更例を示す図である。
［データ書き込み時（印加電圧変更後）］
データ書き込みの選択セルであるメモリセルＭＣ３Ａに接続されたビット線ＢＬ及びリード線ＲＬ２には１．５Ｖが印加される。また、選択セルであるメモリセルＭＣ２Ａに接続されたリード線ＲＬ１、選択セルであり、相補セルであるメモリセルＭＣ３Ｂに接続されたリード線ＲＬ２及びビット線ＢＬ２、及び非選択セルであるメモリセルＭＣ５Ａに接続されたリード線ＲＬＣにも、１．５Ｖが印加される。
［データ消去時（印加電圧変更後）］
データ消去の選択セルであるメモリセルＭＣ３Ａに接続されたビット線ＢＬ及びリード線ＲＬ２には１．５Ｖ、ソース線ＳＬには６Ｖがそれぞれ印加される。また、選択セルであるメモリセルＭＣ２Ａに接続されたリード線ＲＬ１、選択セルであり、相補セルであるメモリセルＭＣ３Ｂに接続されたリード線ＲＬ２及びビット線ＢＬ２、及び非選択セルであるメモリセルＭＣ５Ａに接続されたリード線ＲＬＣに、１．５Ｖが印加される。また、非選択セルであるメモリセルＭＣ５Ａに接続されたソース線ＳＬＢには６Ｖが印加される。
このようにデータ消去時におけるソース線の印加電圧を６Ｖとし、ワード線ＷＬ及び配線ＴＬとの電圧差を小さくすることにより、ソース線からフローティングゲートへの電子の注入を抑えることができる。また、データ消去時におけるソース線の印加電圧を大きくしたことに伴い、ビット線及びリード線の印加電圧を１．５Ｖとし、ソース線の印加電圧との電圧差を大きくしないことにより、リーク電流が増大することを抑えることができる。
図１２Ａは、メモリセルＭＣ３Ａ、ＭＣ２Ａ、及びＭＣ３Ｂを選択してデータ消去を行う際の非選択セルであるメモリセルＭＣ５Ａの回路構成及びデータ消去時の印加電圧を示す図である。
ここでは、図１０Ａに示した場合と比較して、ソース線ＳＬ（６Ｖ）とフローティングゲートＦＧ（９．１Ｖ）との電圧差が小さい。このため、ソース線ＳＬからフローティングゲートＦＧへの電子の注入が抑制される。したがって、電子注入によるセル電流の低下が抑制される。また、ソース線ＳＬ（６Ｖ）とビット線ＢＬ（１．５Ｖ）及びリード線ＲＬ（１．５Ｖ）との電圧差が変化しない。このため、リーク電流が増大することが抑制される。
図１２Ｂは、高温環境下（例えば、８５℃）で繰り返し書き込み及び消去を行った場合におけるセル電流の低下を示す図である。図１０Ｂに示した例とは異なり、ソース線からフローティングゲートへの電子の注入が抑制されるため、データ書き込み及び消去を繰り返し行うことによるセル電流の変動は生じない。
以上のように、例えばワード線ＷＬの印加電圧が９．１Ｖである場合、ソース線ＳＬの印加電圧を６Ｖとして、ワード線ＷＬ及び配線ＴＬの印加電圧とソース線ＳＬの印加電圧との電圧差を小さくすることにより、データ消去時におけるソース線ＳＬからフローティングゲートＦＧへの電子の注入を抑えることができる。また、例えば、ソース線ＳＬの印加電圧が６Ｖである場合、ビット線ＢＬ及びリード線ＲＬの印加電圧を１．５Ｖとして、ソース線ＳＬとビット線ＢＬ及びリード線ＲＬの電圧差を大きくしないことにより、リーク電流が増大することを抑えることができる。
したがって、このような印加電圧の変更を行うことにより、上記実施例１及び実施例２のような電荷移動抑制ゲートによる書き込み及び消去トランジスタへの電荷の注入の抑制に加え、さらにデータ書き込み及び消去を繰り返し行った際の非選択セルにおけるフローティングゲートへの電荷の注入を抑制及びリーク電流の増大を抑制することが可能となる。
なお、図１１及び図１２Ａを用いた説明では、ワード線ＷＬ及び配線ＴＬの印加電圧が約９．１Ｖ、ソース線ＳＬの印加電圧が６Ｖ、ビット線ＢＬ及びリード線ＲＬの印加電圧が１．５Ｖである場合を例として説明した。しかし、具体的な電圧値はこれに限定されない。ソース線ＳＬには、ワード線ＷＬ及び配線ＴＬの印加電圧との電圧差が少なくとも４．５Ｖ以下、好ましくはその電圧差が３．１Ｖ以下となるような電圧が印加されればよい。また、ビット線ＢＬ及びリード線ＲＬにはソース線ＳＬよりも約４．５Ｖ低い電圧が印加されればよい。また、各印加電圧の電圧値には０．１Ｖ程度の誤差も含まれる。また、これらの具体的な電圧値は、ゲート絶縁膜（酸化膜）の厚さが約７０Åであることを前提としており、異なる厚さのゲート絶縁膜を用いた場合、各ラインに印加される電圧は異なる電圧値となる。
すなわち、データ消去時には、ワード線ＷＬには第１電圧が印加され、消去用配線である配線ＴＬには第１電圧が印加され、ソース線ＳＬには、データ書き込み時印加される第１電圧と第２電圧との間の電圧である第３電圧よりも高く且つ第１電圧よりも低い第４電圧が印加されるように構成されていればよい。さらに、ビット線ＢＬ及びリード線ＲＬにはデータ消去時に第２電圧よりも高く且つ前記第３電圧よりも低い第５電圧が印加されるように構成されていればよい。
また、このような印加電圧の変更によるフローティングゲートへの電荷注入の抑制の効果は、上記実施例１及び実施例２のような電荷移動抑制ゲートが設けられていない半導体メモリにおいても得ることができる。
図１３は、図１に示す半導体メモリ１００から電荷移動抑制トランジスタ２３Ａ及び２３Ｂを除いた半導体メモリ１００Ａの構成を示す上面図である。かかる構成の半導体メモリ１００Ａにおいても、消去時において上記印加電圧の変更例と同様の電圧印加をなすことで、非選択セルのソース線ＳＬからフローティングゲートへの電荷の注入を抑えると共にリーク電流の増大を抑制することが可能となる。例えば、第２メモリセルＭＣ２を選択セル、第１メモリセルＭＣ１を非選択セルとした場合、データ消去時にワード線ＷＬ及び配線ＴＬに９Ｖ、リード線ＲＬ１及びＲＬ２に１．５Ｖ、ソース線ＳＬに６Ｖとすることにより、ソース線ＳＬからフローティングゲートへの電荷の注入を抑えると共にリーク電流の増大を抑制することが可能となる。
また、上記実施例で示した製造方法は一例であり、上記とは異なる工程で製造してもよい。
１００ 半導体メモリ
２００ 半導体メモリ
１１ 第１のアクティブ領域
１２ 第２のアクティブ領域
１３Ａ 第３のアクティブ領域
１３Ｂ 第４のアクティブ領域
２１Ａ 書き込み及び消去トランジスタ
２１Ｂ 書き込み及び消去トランジスタ
２２Ａ 読み出しトランジスタ
２２Ｂ 読み出しトランジスタ
２３Ａ 電荷移動抑制トランジスタ
２３Ｂ 電荷移動抑制トランジスタ
２４ ＢＬ部，第１領域
２５Ａ ＳＬ部，第２領域
２５Ｂ ＳＬ部，第３領域
２６Ａ 電荷移動抑制トランジスタ
２６Ｂ 電荷移動抑制トランジスタ
３１ 第１ウェル領域
３２ 第２ウェル領域
３３ 第３ウェル領域
３４ 素子分離層
３５ 絶縁層

Claims (26)

  1. 半導体基板と、
    前記半導体基板に設けられた第１のメモリセルと、
    を備え、
    前記第１のメモリセルは、
    データの書き込み及び消去を制御する第１の書き込み及び消去トランジスタと、
    データの読み出しを制御する第１の読み出しトランジスタと、
    前記第１の書き込み及び消去トランジスタと前記第１の読み出しトランジスタとに電荷が注入されることを抑制する第１の電荷移動抑制トランジスタと、
    を有することを特徴とする半導体装置。
  2. 前記半導体基板に形成され、データ書き込み時に第１電圧が印加される第１導電型の第１のアクティブ領域と、
    前記半導体基板に形成され、前記第１のアクティブ領域とは離間して形成され、データ書き込み時に前記第１電圧とは異なる第２電圧が印加される第１領域と、データ書き込み時に前記第１電圧と前記第２電圧との間の電圧である第３電圧が印加される第２領域と、を有する前記第１導電型とは異なる第２導電型の第２のアクティブ領域と、
    前記半導体基板に形成され、前記第２のアクティブ領域から離間して形成され、データ書き込み時に前記第２電圧が印加される前記第１導電型の第３のアクティブ領域と、
    を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の書き込み及び消去トランジスタ、前記第１の読み出しトランジスタ、及び前記第１の電荷移動抑制トランジスタは、前記第２のアクティブ領域において前記第１領域と前記第２領域の間に設けられており、
    前記第１の電荷移動抑制トランジスタは、前記第２のアクティブ領域の前記第１領域と前記第１の読み出しトランジスタとの間に設けられており、
    前記第１の書き込み及び消去トランジスタは、前記第２のアクティブ領域の前記第２領域と前記第１の読み出しトランジスタとの間に設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のアクティブ領域及び前記第２のアクティブ領域の延伸方向と交差する方向に延伸し、前記第２のアクティブ領域の前記第１領域に設けられたコンタクトを介して前記第１領域に接続され、データ書き込み時に前記第２電圧の印加を受けるビット線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第２のアクティブ領域の前記第２領域に設けられたコンタクトを介して前記第２領域に接続され、データ書き込み時に前記第３電圧の印加を受けるソース線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第１の電荷移動抑制トランジスタに設けられたコンタクトを介して前記第１の電荷移動抑制トランジスタに接続され、データ書き込み時に前記第２電圧の印加を受ける疑似リード線と、
    を有することを特徴とする請求項３に記載の半導体装置。
  5. 前記第１のメモリセルは、前記第１の書き込み及び消去トランジスタと前記第１の読み出しトランジスタとに電荷が注入されることを抑制する第２の電荷移動抑制トランジスタをさらに含み、
    前記第２の電荷移動抑制トランジスタは、前記第２のアクティブ領域の前記第２領域と前記第１の書き込み及び消去トランジスタとの間に設けられていることを特徴とする請求項３に記載の半導体装置。
  6. 前記第１のアクティブ領域及び前記第２のアクティブ領域の延伸方向と交差する方向に延伸し、前記第２のアクティブ領域の前記第１領域に設けられたコンタクトを介して前記第１領域に接続され、データ書き込み時に前記第２電圧の印加を受けるビット線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第２のアクティブ領域の前記第２領域に設けられたコンタクトを介して前記第２領域に接続され、データ書き込み時に前記第３電圧の印加を受けるソース線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第１の電荷移動抑制トランジスタ及び前記第２の電荷移動抑制トランジスタに設けられたコンタクトを介して前記第１の電荷移動抑制トランジスタ及び前記第２の電荷移動抑制トランジスタに接続され、データ書き込み時に前記第２電圧の印加を受ける疑似リード線と、
    を有することを特徴とする請求項５に記載の半導体装置。
  7. 前記第１の書き込み及び消去トランジスタは、前記第１のアクティブ領域、前記第２のアクティブ領域、及び前記第３のアクティブ領域に跨って、前記半導体基板上に延在して形成された第１のフローティングゲートを有し、
    前記第１の読み出しトランジスタは、前記第１のフローティングゲートと離間し、且つ前記第２のアクティブ領域の延伸方向と交差する方向に前記第２のアクティブ領域を横断して形成された第１の読み出しゲートを有し、
    前記第１の電荷移動抑制トランジスタは、前記第１の読み出しゲートと離間し、且つ前記第２のアクティブ領域の延伸方向と交差する方向に前記第２のアクティブ領域を横断して形成された第１の電荷移動抑制ゲートを有することを特徴とする請求項４又は６に記載の半導体装置。
  8. 前記第１のフローティングゲートは、前記第１のアクティブ領域上に配置された第１の矩形部分と、前記第３のアクティブ領域上に配置された第２の矩形部分と、前記第２のアクティブ領域を横断し且つ前記第１の矩形部分と前記第２の矩形部分とを接続する第１の帯状部分と、を有し、
    前記第１のフローティングゲートの前記第１の帯状部分から前記第２のアクティブ領域上の前記第１の電荷移動抑制ゲートの端部までの距離は、前記第１の矩形部分と前記第１の帯状部分との境界から前記第１のアクティブ領域の延伸方向における前記第１の矩形部分の端部までの距離よりも短いことを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体基板に形成され、データ書き込み時に第１電圧が印加される第１導電型の第１のアクティブ領域と、
    前記半導体基板に形成され、前記第１のアクティブ領域とは離間して形成され、データ書き込み時に前記第１電圧と前記第１電圧とは異なる第２電圧との間の電圧である第３の電圧が印加される第１領域と、データ書き込み時に前記第２電圧が印加される第２領域と、を有する前記第１導電型とは異なる第２導電型の第２のアクティブ領域と、
    前記半導体基板に形成され、前記第２のアクティブ領域から離間して形成され、データ書き込み時に前記第２電圧が印加される前記第１導電型の第３のアクティブ領域と、
    を有することを特徴とする請求項１に記載の半導体装置。
  10. 前記第１の書き込み及び消去トランジスタ、前記第１の読み出しトランジスタ、及び前記第１の電荷移動抑制トランジスタは、前記第２のアクティブ領域において前記第１領域と前記第２領域の間に設けられており、
    前記第１の電荷移動抑制トランジスタは、前記第２のアクティブ領域の前記第２領域と前記第１の書き込み及び消去トランジスタとの間に設けられており、
    前記第１の読み出しトランジスタは、前記第２のアクティブ領域の前記第１領域と前記第１の書き込み及び消去トランジスタとの間に設けられていることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１のアクティブ領域及び前記第２のアクティブ領域の延伸方向と交差する方向に延伸し、前記第２のアクティブ領域の前記第１領域に設けられたコンタクトを介して前記第１領域に接続され、データ書き込み時に前記第３電圧の印加を受けるビット線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第２のアクティブ領域の前記第２領域に設けられたコンタクトを介して前記第２領域に接続され、データ書き込み時に前記第２電圧の印加を受けるソース線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第１の電荷移動抑制トランジスタに設けられたコンタクトを介して前記第１の電荷移動抑制トランジスタに接続され、データ書き込み時に前記第２電圧の印加を受ける疑似リード線と、
    を有することを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１のメモリセルは、前記第１の書き込み及び消去トランジスタと前記第１の読み出しトランジスタとに電荷が注入されることを抑制する第２の電荷移動抑制トランジスタをさらに含み、
    前記第２の電荷移動抑制トランジスタは、前記第２のアクティブ領域の前記第１領域と前記第１の読み出しトランジスタとの間に設けられていることを特徴とする請求項１０に記載の半導体装置。
  13. 前記第１のアクティブ領域及び前記第２のアクティブ領域の延伸方向と交差する方向に延伸し、前記第２のアクティブ領域の前記第１領域に設けられたコンタクトを介して前記第１領域に接続され、データ書き込み時に前記第３電圧の印加を受けるビット線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第２のアクティブ領域の前記第２領域に設けられたコンタクトを介して前記第２領域に接続され、データ書き込み時に前記第２電圧の印加を受けるソース線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第１の電荷移動抑制トランジスタ及び前記第２の電荷移動抑制トランジスタに設けられたコンタクトを介して前記第１の電荷移動抑制トランジスタ及び前記第２の電荷移動抑制トランジスタに接続され、データ書き込み時に前記第２電圧の印加を受ける疑似リード線と、
    を有することを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１の書き込み及び消去トランジスタは、前記第１のアクティブ領域、前記第２のアクティブ領域、及び前記第３のアクティブ領域に跨って、前記半導体基板上に延在して形成された第１のフローティングゲートを有し、
    前記第１の読み出しトランジスタは、前記第１のフローティングゲートと離間し、且つ前記第２のアクティブ領域の延伸方向と交差する方向に前記第２のアクティブ領域を横断して形成された第１の読み出しゲートを有し、
    前記第２の電荷移動抑制トランジスタは、前記第１の読み出しゲートと離間し、且つ前記第２のアクティブ領域の延伸方向と交差する方向に前記第２のアクティブ領域を横断して形成された第２の電荷移動抑制ゲートを有することを特徴とする請求項１２又は１３に記載の半導体装置。
  15. 前記第１のフローティングゲートは、前記第１のアクティブ領域上に配置された第１の矩形部分と、前記第３のアクティブ領域上に配置された第２の矩形部分と、前記第２のアクティブ領域を横断し且つ前記第１の矩形部分と前記第２の矩形部分とを接続する第１の帯状部分と、を有し、
    前記第１のフローティングゲートの前記第１の帯状部分から前記第２のアクティブ領域上の前記第２の電荷移動抑制ゲートの端部までの距離は、前記第１の矩形部分と前記第１の帯状部分との境界から前記第１のアクティブ領域の延伸方向における前記第１の矩形部分の端部までの距離よりも短いことを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１のアクティブ領域の延伸方向に沿って延伸し、前記第１のアクティブ領域に設けられたコンタクトを介して前記第１のアクティブ領域に接続され、データ書き込み時に前記第１電圧の印加を受けるワード線と、
    前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第１の読み出しトランジスタに設けられたコンタクトを介して前記第１の読み出しトランジスタに接続され、データ書き込み時に前記第２電圧の印加を受ける第１のリード線と、
    を有することを特徴とする請求項２乃至１５のいずれか１に記載の半導体装置。
  17. 前記半導体基板に設けられた第２メモリセルを備え、
    前記第２のメモリセルは、
    データの書き込み及び消去を制御する第２の書き込み及び消去トランジスタと、
    データの読み出しを制御する第２の読み出しトランジスタと、
    前記第２の書き込み及び消去トランジスタと前記第２の読み出しトランジスタとに電荷が注入されることを抑制する第３の電荷移動抑制トランジスタと、
    前記第２の書き込み及び消去トランジスタと前記第２の読み出しトランジスタとに電荷が注入されることを抑制する第４の電荷移動抑制トランジスタと、
    をさらに有することを特徴とする請求項８又は１５に記載の半導体装置。
  18. 前記第２のアクティブ領域は、前記第１領域及び前記第２領域と離間し且つデータ書き込み時に前記第３電圧が印加される第３領域を含み、
    前記第２の書き込み及び消去トランジスタ、前記第２の読み出しトランジスタ、及び前記第３の電荷移動抑制トランジスタ、前記第４の電荷移動抑制トランジスタは、前記第２のアクティブ領域において前記第１領域と前記第３領域との間に設けられており、
    前記第３の電荷移動抑制トランジスタは、前記第２のアクティブ領域の前記第１領域と前記第２の読み出しトランジスタとの間に設けられており、
    前記第４の電荷移動抑制トランジスタは、前記第２のアクティブ領域の前記第３領域と前記第２の書き込み及び消去トランジスタとの間に設けられており、
    前記第２の読み出しトランジスタは、前記第２の書き込み及び消去トランジスタと前記第３の電荷移動抑制トランジスタとの間に設けられていることを特徴とする請求項１７に記載の半導体装置。
  19. 前記第２のアクティブ領域の延伸方向に沿って延伸し、前記第２の読み出しトランジスタに設けられたコンタクトを介して前記第２の読み出しトランジスタに接続され、データ書き込み時に前記第２電圧の印加を受ける第２のリード線を含み、
    前記ソース線は、前記第２のアクティブ領域の前記第３領域に設けられたコンタクトに接続されており、
    前記疑似リード線は、前記第３の電荷移動抑制トランジスタ及び前記第４の電荷移動抑制トランジスタに設けられたコンタクトに接続されていることを特徴とする請求項１８に記載の半導体装置。
  20. 前記半導体基板に形成され、前記第２のアクティブ領域及び前記第３のアクティブ領域から離間して形成され、データ書き込み時に前記第２電圧が印加される前記第１導電型の第４のアクティブ領域を含み、
    前記第２の書き込み及び消去トランジスタは、前記第１のアクティブ領域、前記第２のアクティブ領域、及び前記第４のアクティブ領域に跨って、前記半導体基板上に延在して形成された第２のフローティングゲートを有し、
    前記第２の読み出しトランジスタは、前記第２のアクティブ領域の延伸方向と交差する方向に前記第２のアクティブ領域を横断して形成された第２の読み出しゲートを有し、
    前記第３の電荷移動抑制トランジスタは、前記第２の読出ゲートと離間し、且つ前記第２のアクティブ領域の延伸方向と交差する方向に前記第２のアクティブ領域を横断して形成された第３の電荷移動抑制ゲートを有することを特徴とする請求項７乃至９のいずれか１に記載の半導体装置。
  21. 前記第２のフローティングゲートは、前記第１のアクティブ領域上に配置された第３の矩形部分と、前記第４のアクティブ領域上に配置された第４の矩形部分と、前記第２のアクティブ領域を横断し且つ前記第３の矩形部分と前記第４の矩形部分とを接続する第２の帯状部分と、を有し、
    前記第２のフローティングゲートの前記第２の帯状部分から前記第２のアクティブ領域上の前記第３の電荷移動抑制ゲートの端部までの距離は、前記第３の矩形部分と前記第２の帯状部分との境界から前記第１のアクティブ領域の延伸方向における前記第３の矩形部分の端部までの距離よりも短いことを特徴とする請求項１０に記載の半導体装置。
  22. 前記第１のアクティブ領域及び前記第２のアクティブ領域の延伸方向と交差する方向に延伸し、前記第３のアクティブ領域に設けられたコンタクトを介して前記第３のアクティブ領域に接続され、データ書き込み時に前記第２電圧の印加を受ける第１の配線と、
    前記第１のアクティブ領域及び前記第２のアクティブ領域の延伸方向と交差する方向に延伸し、前記第４のアクティブ領域に設けられたコンタクトを介して前記第４のアクティブ領域に接続され、データ書き込み時に前記第２電圧と前記第３電圧との間の電圧である第４電圧の印加を受ける第２の配線と、
    を有することを特徴とする請求項２０又は２１に記載の半導体装置。
  23. 前記半導体基板に形成された第１導電型の第１のアクティブ領域と、
    前記半導体基板の前記第１のアクティブ領域とは離間した位置に形成され、データ書き込み時に互いに異なる電圧の印加を受ける第１領域及び第２領域を有する、前記第１導電型とは異なる第２導電型の第２のアクティブ領域と、
    前記半導体基板の前記第２のアクティブ領域とは離間した位置に形成された前記第１導電型の第３のアクティブ領域と、
    前記半導体基板の上面において１の方向に延伸し且つ前記第１のアクティブ領域に接続されたワード線と、
    前記半導体基板の上面において前記１の方向と交差する方向に延伸し且つ前記第２のアクティブ領域の前記第１領域に接続されたビット線と、
    前記半導体基板の上面において前記１の方向に延伸し且つ前記第２のアクティブ領域の前記第２領域に接続されたソース線と、
    前記半導体基板の上面において前記１の方向に延伸し且つ前記第１の読み出しトランジスタに接続されたリード線と、
    前記半導体基板の上面において前記１の方向と交差する方向に延伸し且つ前記第３のアクティブ領域に接続された消去用配線と、
    を有し、
    前記第１の書き込み及び消去トランジスタは、前記半導体基板の上面において、前記第２のアクティブ領域の上面を跨ぐように前記第１のアクティブ領域の上面から前記第３のアクティブ領域の上面まで延伸するように設けられ、
    前記第１の読み出しトランジスタは、前記第２のアクティブ領域の上面に設けられ、
    前記ワード線には、前記第１のメモリセルへのデータ消去時に第１電圧が印加され、
    前記消去用配線には、前記第１のメモリセルへのデータ消去時に前記１電圧が印加され、
    前記ソース線には、前記第１のメモリセルへのデータ書き込み時に前記第１電圧と前記第１電圧よりも低い第２電圧との間の電圧である第３電圧が印加され、データ消去時に前記第３電圧よりも高く且つ前記第１電圧よりも低い第４電圧が印加されることを特徴とする請求項１に記載の半導体装置。
  24. 前記ビット線及び前記リード線の各々には、前記第１のメモリセルへのデータ書き込み時及びデータ消去時において、前記第２電圧よりも高く且つ前記第３電圧よりも低い第５電圧が印加されることを特徴とする請求項２３に記載の半導体装置。
  25. 半導体基板と、
    前記半導体基板に設けられ、データの書き込み及び消去を制御する第１の書き込み及び消去トランジスタと、データの読み出しを制御する第１の読み出しトランジスタを有する第１のメモリセルと、
    前記半導体基板の前記第１のメモリセルに隣接する位置に設けられ、データの書き込み及び消去を制御する第２の書き込み及び消去トランジスタと、データの読み出しを制御する第２の読み出しトランジスタを有する第２のメモリセルと、
    前記半導体基板に形成された第１導電型の第１のアクティブ領域と、
    前記半導体基板の前記第１のアクティブ領域とは離間した位置に形成され、データ書き込み時に互いに異なる電圧の印加を受ける第１領域及び第２領域を有する、前記第１導電型とは異なる第２導電型の第２のアクティブ領域と、
    前記半導体基板の前記第２のアクティブ領域とは離間した位置に形成された前記第１導電型の第３のアクティブ領域と、
    前記半導体基板の上面において１の方向に延伸し且つ前記第１のアクティブ領域に接続されたワード線と、
    前記半導体基板の上面において前記１の方向と交差する方向に延伸し且つ前記第２のアクティブ領域の前記第１領域に接続されたビット線と、
    前記半導体基板の上面において前記１の方向に延伸し且つ前記第２のアクティブ領域の前記第２領域に接続されたソース線と、
    前記半導体基板の上面において前記１の方向に延伸し且つ前記第１の読み出しトランジスタに接続されたリード線と、
    前記半導体基板の上面において前記１の方向と交差する方向に延伸し且つ前記第３のアクティブ領域に接続された消去用配線と、
    を備え、
    前記第１の書き込み及び消去トランジスタ及び前記第２の書き込み及び消去トランジスタは、前記半導体基板の上面において、前記第２のアクティブ領域の上面を跨ぐように前記第１のアクティブ領域の上面から前記第３のアクティブ領域の上面まで延伸するように設けられた第１のフローティングゲート及び第２のフローティングゲートを有し、
    前記第１の読み出しトランジスタ及び前記第２の読み出しトランジスタは、前記第２のアクティブ領域の上面に設けられた第１の読み出しゲート及び第２の読み出しゲートを有し、
    前記ワード線には、前記第１のメモリセルへのデータ消去時に第１電圧が印加され、
    前記消去用配線には、前記第１のメモリセルへのデータ消去時に前記第１電圧が印加され、
    前記ソース線には、前記第１のメモリセルへのデータ書き込み時に前記第１電圧と前記第１電圧より低い第２電圧との間の電圧である第３電圧が印加され、データ消去時に前記第３電圧よりも高く且つ前記第１電圧よりも低い第４電圧が印加されることを特徴とする半導体装置。
  26. 半導体装置の製造方法であって、
    前記半導体基板の１の面の第１の領域から内部に向かって延在するように第１導電型の第１のウェルを形成することにより前記第１のアクティブ領域を形成するとともに、前記半導体基板の前記１の面の前記第１の領域とは離隔した第３の領域から内部に向かって延在するように前記第１導電型の第３のウェルを形成して前記第３のアクティブ領域を形成するステップと、
    前記半導体基板の前記１の面の前記第１の領域と前記第３の領域との間に位置する第２の領域から内部に向かって延在するように、前記第１導電型とは逆極性の第２導電型の第２のウェルを形成することにより前記第２のアクティブ領域を形成するステップと、
    前記半導体基板の前記１の面の前記第２の領域と前記第１の領域及び前記第３の領域との境界部分に位置する領域から内部に向かって延在する分離層を形成するステップと、
    前記第１の領域の上面、前記第２の領域の上面及び前記第３の領域の上面に跨って前記半導体基板の前記１の面上に延在するように第１の導体層を形成することにより第１の書き込み及び消去トランジスタを形成し、前記第２の領域の延伸方向と交差する方向に前記第２の領域の上面を横断するように第２の導体層を形成することにより第１の読み出しトランジスタを形成し、前記第２の導体層と離間し且つ前記第２の領域の延伸方向と交差する方向に前記第２の領域の上面を横断するように第３の導体層を形成することにより第１の電荷移動抑制トランジスタを形成するステップと、
    を含むことを特徴とする半導体装置の製造方法。
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