JP2022120658A - フライングキャパシタ回路及び電力変換装置 - Google Patents

フライングキャパシタ回路及び電力変換装置 Download PDF

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【課題】対になる半導体スイッチング素子とキャパシタとの間の電力ループ経路上の寄生インダクタンスを低減可能なフライングキャパシタ回路の提供。【解決手段】第1面と、前記第1面とは反対側の第2面とを有する基板と、前記第1面に実装され、縦続接続された複数の第1半導体スイッチング素子と、前記第2面に実装され、縦続接続された複数の第2半導体スイッチング素子と、前記複数の第1半導体スイッチング素子と前記複数の第2半導体スイッチング素子のうち、対になる半導体スイッチング素子の主端子間に接続される複数のキャパシタと、を備え、前記複数のキャパシタは、前記対になる半導体スイッチング素子に隣接し、前記基板に埋まる部分を含む、フライングキャパシタ回路。【選択図】図4

Description

本開示は、フライングキャパシタ回路及び電力変換装置に関する。
近年、環境問題への対応から、電力変換装置には、さらなる高効率化や小型化の要求が高まっている。このような要求に応えるために、三値以上の電圧を出力できるマルチレベル電力変換装置が知られている。マルチレベル電力変換装置には、いくつかの種類がある。その1つに、フライングキャパシタ回路を用いたマルチレベル電力変換装置が知られている(例えば、特許文献1参照)。
国際公開第2015/037537号
フライングキャパシタ回路では、各半導体スイッチング素子の間にキャパシタが接続されている。そのため、半導体スイッチング素子のスイッチング時に発生するサージ電圧を抑制するためには、対になる半導体スイッチング素子とキャパシタとの電力ループ経路上の寄生インダクタンスを低減することが求められる。
本開示は、対になる半導体スイッチング素子とキャパシタとの間の電力ループ経路上の寄生インダクタンスを低減可能なフライングキャパシタ回路及び当該フライングキャパシタ回路を備える電力変換装置を提供する。
本開示の一態様では、
第1面と、前記第1面とは反対側の第2面とを有する基板と、
前記第1面に実装され、縦続接続された複数の第1半導体スイッチング素子と、
前記第2面に実装され、縦続接続された複数の第2半導体スイッチング素子と、
前記複数の第1半導体スイッチング素子と前記複数の第2半導体スイッチング素子のうち、前記第1面と前記第2面とで対になる半導体スイッチング素子の主端子間に接続された複数のキャパシタと、を備え、
前記キャパシタは、前記対になる半導体スイッチング素子に隣接し、前記基板に埋まる部分を有する、フライングキャパシタ回路が提供される。
本開示の一態様によれば、対になる半導体スイッチング素子とキャパシタとの間の電力ループ経路上の寄生インダクタンスを低減できる。
一実施形態のフライングキャパシタ回路を備える電力変換装置の一構成例を示す図である。 一実施形態のフライングキャパシタ回路における電力ループ経路とその経路上の寄生インダクタンスを例示する図である。 一実施形態のフライングキャパシタ回路の一部の構造例を示す斜視図である。 一実施形態のフライングキャパシタ回路の一部の第1構造例を示す正面図である。 一実施形態のフライングキャパシタ回路の一部の第1構造例を示す側面図である。 一実施形態のフライングキャパシタ回路の一部の第2構造例を示す正面図である。 一実施形態のフライングキャパシタ回路の一部の第2構造例を示す側面図である。
以下、本開示の実施形態について図面を参照して説明する。なお、各図面において、X軸方向、Y軸方向、Z軸方向は、それぞれ、X軸に平行な方向、Y軸に平行な方向、Z軸に平行な方向を表す。X軸方向とY軸方向とZ軸方向は、互いに直交する。XY平面、YZ平面、ZX平面は、それぞれ、X軸方向及びY軸方向に平行な仮想平面、Y軸方向及びZ軸方向に平行な仮想平面、Z軸方向及びX軸方向に平行な仮想平面を表す。
図1は、一実施形態のフライングキャパシタ回路を備える電力変換装置の一構成例を示す図である。図1に示す電力変換装置1は、直流電源10と、フライングキャパシタ回路2と、LCフィルタ11とを備える。
直流電源10は、フライングキャパシタ回路2に、一対の入力端子204を介して、直流電圧Vinの直流電力を供給する。直流電源10は、電力系統から供給される交流を直流に変換する整流回路であってもよい。なお、直流電源10とフライングキャパシタ回路2との間に、直流電源10から供給される直流電圧Vinを平滑化する一または複数の平滑キャパシタ(図示省略)を設けてもよい。電力変換装置1から交流電力が出力される場合、例えば平滑キャパシタを2つ設けて、その中点を交流の帰路としてもよい。また、フライングキャパシタ回路2のうち、入力端子204に最も近いキャパシタ25(図1では、キャパシタ25)を平滑キャパシタとして使用してもよい。
フライングキャパシタ回路2は、フライングキャパシタ方式で電力変換を行うマルチレベルのフライングキャパシタ回路である。例えば、フライングキャパシタ回路2は、直流電源10からの直流電圧VinをN+1レベルの交流電圧に変換し、当該交流電圧を出力端子203から出力するインバータ回路であってもよい。なお、Nは2以上の整数であればよいが、図1は、便宜的に、N=4の場合を例示する。また、電力変換装置1は、AC/DCコンバータ、または、DC/DCコンバータであってもよい(AC:交流、DC:直流)。DC/DCコンバータの場合、複数の第1半導体スイッチング素子21(半導体スイッチング素子21~21)と複数の第2半導体スイッチング素子22(半導体スイッチング素子22~22)とのうち、いずれか一方の複数のスイッチング素子を整流素子(例えば、ダイオード)としてもよい。
フライングキャパシタ回路2は、基板20と、基板20に設けられた複数の半導体スイッチング素子21と、複数の半導体スイッチング素子22と、複数のキャパシタ25とを備える。図1に例示するフライングキャパシタ回路2は、レベル数が「5」なので、4個の半導体スイッチング素子21(半導体スイッチング素子21~21)と、4個の半導体スイッチング素子22(半導体スイッチング素子22~22)と、4個のキャパシタ25(キャパシタ25~25)とを備える。
本説明において、下付きの添え字「1」、…、「4」、…、「N」は、素子番号を示す。本実施形態において、同じ素子番号のスイッチング素子21,22およびキャパシタ25は、互いに同じ段数で対応する素子である。nは、1以上N以下の整数である。
基板20は、第1面201と、第1面201とは反対側の第2面202とを有する(図3参照)。図3に示す例では、第1面201は、Z軸方向の正側に面し、第2面202は、Z軸方向の負側に面している。基板20は、誘電体を主成分とする基板であり、その具体例として、ガラスエポキシ基板などがある。基板20は、第1面201と第2面202との間に少なくとも一つの内層を有する多層基板でもよい。基板20は、単一の基板でもよいし、例えばX軸方向に配列された複数の基板部材を接続することで形成されたモジュール品でもよい。
図1において、半導体スイッチング素子21は、主端子211および主端子212の間を、図示省略された制御信号にしたがってオン(閉)またはオフ(開)する。半導体スイッチング素子22は、主端子221および主端子222の間を、同様な制御信号にしたがってオンまたはオフする。なお、本説明では、半導体スイッチング素子21および半導体スイッチング素子22の接続方向について、出力端子203の側(図において右側)を一端側とし、入力端子204の側(図において左側)を他端側としている。このため、半導体スイッチング素子21における2つの主端子のうち、一端側が主端子211となり、他端側が主端子212となる。また、半導体スイッチング素子22における2つの主端子のうち、一端側が主端子221となり、他端側が主端子222となる。
半導体スイッチング素子21および半導体スイッチング素子22は、シリコン半導体により形成された素子でもよいが、より好ましいのは、バンドギャップがシリコンよりも大きなワイドバンドギャップ半導体により形成された素子である。ワイドバンドギャップ半導体の例としては、例えば窒化ガリウム、炭化ケイ素、ダイヤモンドなどが挙げられる。このように半導体スイッチング素子21,22をワイドバンドギャップ半導体から構成すれば、例えば電力変換効率を高めることが可能となる。
複数のスイッチング素子21(スイッチング素子21~21)は、基板20の第1面201(図3参照)において縦続接続される。本実施形態においては、一例として、基板20の一端側(図1では、右側)から他端側に向かってスイッチング素子21,スイッチング素子21,…スイッチング素子21,…スイッチング素子21が順に縦続接続されてよい。各スイッチング素子21は、面実装部品であってよく、接続方向の一端側(図1では、右側)に主端子211(主端子211~211とも称する)を、他端側(図1では、左側)に主端子212(主端子212~212とも称する)を有してよい。各々の主端子211,212は、第1面201上に配置されてよい。なお、主端子とは、主電流が流れる外部端子であってよい。各々のスイッチング素子21は、図示しない制御端子をさらに有してよく、当該制御端子に対する制御信号によって駆動されてよい。
スイッチング素子21~21は、断続的に設けられた第1配線26の間の導通および非導通を切り替えるよう第1配線26に介在して接続されてよい。第1配線26は、基板20の第1面201に設けられてもよいし、第1配線26の一部は、基板20内に設けられてもよい。
複数のスイッチング素子22(スイッチング素子22~22)は、基板20の第2面202(図3参照)において縦続接続される。本実施形態においては、一例として、基板20の一端側(図1では、右側)から他端側に向かってスイッチング素子22,スイッチング素子22,…スイッチング素子22,…スイッチング素子22が順に縦続接続されてよい。各スイッチング素子22は面実装部品であってよく、接続方向の一端側(図1では、右側)に主端子221(主端子221~221とも称する)を、他端側(図1では、左側)に主端子222(主端子222~222とも称する)を有してよい。各々の主端子221,222は、第2面202上に配置されてよい。各々のスイッチング素子22は、図示しない制御端子をさらに有してよく、当該制御端子に対する制御信号によって駆動されてよい。
スイッチング素子22~22は、断続的に設けられた第2配線27の間の導通および非導通を切り替えるよう第2配線27に介在して接続されてよい。第2配線27は、基板20の第2面202に設けられてもよいし、第2配線27の一部は、基板20内に設けられてもよい。
スイッチング素子21~21、および、スイッチング素子22~22は、それぞれ、互いに平行な2つの直線上で縦続接続されてよい。当該2つの直線は、基板20の平面視において重なる直線であってよい。本実施形態では、一例として、当該2つの直線は、基板20の一端側と基板20の他端側との間に延在してよい。
複数のスイッチング素子21,22のうち、第1面201と第2面202とで対になるスイッチング素子21およびスイッチング素子22の主端子212,222(または主端子211,221)間は、それぞれ1本の第3配線28によって接続されてよい。また、縦続接続されたスイッチング素子21~21,22~22のうち、最も一端側(図1では、右側)のスイッチング素子21,22の主端子211,221間も、第3配線28によって接続されてよい。これにより、本実施形態では、一例として、フライングキャパシタ回路2には、計(N+1)本の第3配線28が設けられてよい。
キャパシタ25は、複数の第3配線28のそれぞれに、少なくとも1つ設けられる。本実施形態では、一例として、計(N+1)本の第3配線28のうち、出力端子203が設けられた第3配線28を除いた他のN本の第3配線28のそれぞれに、少なくとも1つのキャパシタ25が設けられてよい。出力端子203が設けられた第3配線28とは、本実施形態では、スイッチング素子21~21,22~22のうち、最も一端側のスイッチング素子21,22の主端子211,221を結んだ第3配線28を表す。これにより、各スイッチング素子21,22の導通と非導通によって、複数のキャパシタ25間でのエネルギー授受により電力変換を行うことができる。
キャパシタ25は、面実装部品であってよく、両端部に端子を有してよい。各キャパシタ25は、当該キャパシタ25が設けられた第3配線28に沿って配置されてよい。
キャパシタ25は、それぞれ、フライングキャパシタとして機能してよく、出力端子203からのスイッチング素子21,22の縦続接続数、つまり段数(本実施形態では、一例として素子番号)ごとに異なる電圧を保持してよい。例えば、キャパシタ25は、1×Vin/Nの電圧を保持し、キャパシタ25は、2×Vin/Nの電圧を保持し、キャパシタ25は、n×Vin/Nの電圧を保持してよい。図1は、N=4の場合を例示する。
半導体スイッチング素子21と半導体スイッチング素子22とがスイッチングをすることにより、具体的には同じ段の半導体スイッチング素子21,22同士が排他的にオンまたはオフすることにより、各キャパシタ25が保持する電圧の加減算が行われる。これにより、出力端子203にN+1レベル(図1の場合、5レベル)の電圧が印加される。
LCフィルタ11は、フライングキャパシタ回路2の出力端子203に接続される。LCフィルタ11は、電力変換装置1が交流電力を出力する場合、フライングキャパシタ回路2から出力されるマルチレベル電圧を正弦波化する。また、電力変換装置1が直流電力を出力する場合は、LCフィルタ11は、高周波を除去するローパスフィルタとして機能する。また、LCフィルタ11は、基板20に設けられてもよい。
図2は、フライングキャパシタ回路における電力ループ経路とその経路上の寄生インダクタンスを例示する図である。この電力ループ経路A上の寄生インダクタンス60,61によって、半導体スイッチング素子21,22がターンオフした時にサージ電圧が発生する。寄生インダクタンス60は、第1配線26及び第2配線27上に存在するインダクタンスであり、寄生インダクタンス61は、第3配線28上に存在するインダクタンスである。ただし、最も一端側の半導体スイッチング素子211、22(n=1)の場合、一端側のキャパシタ25n-1は存在しなくてもよい。
図3は、一実施形態のフライングキャパシタ回路の一部の構造例を示す斜視図である。この例では、複数の半導体スイッチング素子21は、基板20の第1面201に実装され、第1面201上の同一直線上に縦続接続されている。複数の半導体スイッチング素子21は、例えば、X軸方向に平行な一の仮想直線に沿って配列されている。図3には明示されていないが、複数の半導体スイッチング素子22は、基板20の第2面202に実装され、第2面202上の同一直線上に縦続接続されている。複数の半導体スイッチング素子22は、例えば、X軸方向に平行な一の仮想直線に沿って配列されている。
図4は、一実施形態のフライングキャパシタ回路の一部の第1構造例を示す正面図である。図5は、一実施形態のフライングキャパシタ回路の一部の第1構造例を示す側面図である。この例では、半導体スイッチング素子21は、基板20の第1面201に、半導体スイッチング素子22は、基板20の第2面202に実装されている。
複数のキャパシタ25は、対になる半導体スイッチング素子21,22に隣接し、基板20に埋まる部分(埋込部分)を有する。第3配線28に直列に挿入されるキャパシタ25が埋込部分を有することで、第3配線28の少なくとも一部を埋込部分と共通化できる。これにより、第3配線28上の寄生インダクタンス61(図2参照)を低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を抑制できる。図4に示す例では、キャパシタ25の全てが基板20に埋まっているので、寄生インダクタンス61の低減効果が増大する。
また、半導体スイッチング素子21,22の直近に隣接してキャパシタ25を設けることで、第1配線26及び第2配線27上の寄生インダクタンス60(図2参照)を低減できる。これにより、半導体スイッチング素子のスイッチング時に発生するサージ電圧を抑制できる。
図4,5に示すように、対になる半導体スイッチング素子21,22およびキャパシタ25は、基板20に垂直な一の仮想平面(この例では、ZX平面)に交わるように配置されてもよい。これにより、寄生インダクタンス60,61を更に低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を更に抑制できる。また、図4,5に示す例では、キャパシタ25と、複数の半導体スイッチング素子21~21と、複数の半導体スイッチング素子22~22とは、一の仮想平面(この例では、ZX平面)に交わるように配置されている。これにより、寄生インダクタンス60,61を更に低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を更に抑制できる。
図4,5に示すように、キャパシタ25の埋込部分の長手方向は、基板20の厚さ方向に沿った方向であると、第3配線28を短縮できるので、寄生インダクタンス61の低減の点で好ましい。
図6は、一実施形態のフライングキャパシタ回路の一部の第2構造例を示す正面図である。図7は、一実施形態のフライングキャパシタ回路の一部の第2構造例を示す側面図である。図4,5に示す第1構造例では、キャパシタ25を、第1面201又は第2面202の法線方向に基板20に埋め込んでいるが、図6,7に示す第2構造例のように、キャパシタ25は、キャパシタ25の長手方向が第1面201又は第2面202に平行になるように基板20に埋め込まれてもよい。このように、埋込部分の長手方向が第1面201又は第2面202に沿った方向であることで、基板20の薄型化が可能となり、フライングキャパシタ回路2の小型化に貢献する。
第2構造例の場合でも、キャパシタ25は半導体スイッチング素子21,22の直近に配置されているため、寄生インダクタンス61の生成は抑制され、寄生インダクタンス60は特に顕著に抑制される。図6,7では、一例として、熱集中を避けて基板冷却能力を向上させるために、半導体スイッチング素子21,22は、基板20の平面視で基板20の表裏で重ならないようにオフセットを設けて配置されているが、一部重なってもよい。また、長さよりも厚さの方が短いチップコンデンサをキャパシタ25に適用することで、フライングキャパシタ回路2の薄型化の効果が高まる。
図6,7に示すように、対になる半導体スイッチング素子21,22およびキャパシタ25は、基板20に垂直な一の仮想平面(この例では、YZ平面)に交わるように配置されてもよい。これにより、寄生インダクタンス60,61を更に低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を更に抑制できる。また、図6,7に示す例では、キャパシタ25と、複数の半導体スイッチング素子21~21と、複数の半導体スイッチング素子22~22とは、一の仮想平面(この例では、YZ平面)に交わるように配置されている。これにより、寄生インダクタンス60,61を更に低減できるので、半導体スイッチング素子のスイッチング時に発生するサージ電圧を更に抑制できる。
以上、実施形態を説明したが、本開示の技術は上記の実施形態に限定されない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が可能である。
1 電力変換装置
2 フライングキャパシタ回路
20 基板
21,22 半導体スイッチング素子
25 キャパシタ
26 第1配線
27 第2配線
28 第3の配線
211,212 主端子

Claims (10)

  1. 第1面と、前記第1面とは反対側の第2面とを有する基板と、
    前記第1面に実装され、縦続接続された複数の第1半導体スイッチング素子と、
    前記第2面に実装され、縦続接続された複数の第2半導体スイッチング素子と、
    前記複数の第1半導体スイッチング素子と前記複数の第2半導体スイッチング素子のうち、前記第1面と前記第2面とで対になる半導体スイッチング素子の主端子間に接続された複数のキャパシタと、を備え、
    前記キャパシタは、前記対になる半導体スイッチング素子に隣接し、前記基板に埋まる部分を有する、フライングキャパシタ回路。
  2. 前記対になる半導体スイッチング素子および前記キャパシタは、前記基板に垂直な一の仮想平面に交わるように配置された、請求項1に記載のフライングキャパシタ回路。
  3. 前記キャパシタと、前記複数の第1半導体スイッチング素子と、前記複数の第2半導体素子とは、前記一の仮想平面に交わるように配置された、請求項2に記載のフライングキャパシタ回路。
  4. 前記キャパシタと、前記複数の第1半導体スイッチング素子または前記複数の第2半導体素子とは、前記一の仮想平面に交わるように配置された、請求項2に記載のフライングキャパシタ回路。
  5. 前記埋まる部分の長手方向は、前記基板の厚さ方向に沿った方向である、請求項1から4のいずれか一項に記載のフライングキャパシタ回路。
  6. 前記埋まる部分の長手方向は、前記第1面又は前記第2面に沿った方向である、請求項1から4のいずれか一項に記載のフライングキャパシタ回路。
  7. 前記キャパシタの全てが前記基板に埋まる、請求項1から6のいずれか一項に記載のフライングキャパシタ回路。
  8. 前記複数の第1スイッチング素子と前記複数の第2スイッチング素子のうち、いずれか一方の複数のスイッチング素子は、整流素子である、請求項1から7のいずれか一項に記載のフライングキャパシタ回路。
  9. 前記複数の第1スイッチング素子と前記複数の第2スイッチング素子は、ワイドバンドギャップ半導体により形成された素子である、請求項1から8のいずれか一項に記載のフライングキャパシタ回路。
  10. 請求項1から9のいずれか一項に記載のフライングキャパシタ回路と、前記フライングキャパシタ回路に直流電力を供給する直流電源とを備える、電力変換装置。
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