JP2022100222A - Ｎａｎｄバッファを利用したｄｒａｍレスのマルチレベルセルプログラミング - Google Patents

Ｎａｎｄバッファを利用したｄｒａｍレスのマルチレベルセルプログラミング Download PDF

Info

Publication number
JP2022100222A
JP2022100222A JP2021158532A JP2021158532A JP2022100222A JP 2022100222 A JP2022100222 A JP 2022100222A JP 2021158532 A JP2021158532 A JP 2021158532A JP 2021158532 A JP2021158532 A JP 2021158532A JP 2022100222 A JP2022100222 A JP 2022100222A
Authority
JP
Japan
Prior art keywords
medium
buffer
data
memory
programming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021158532A
Other languages
English (en)
Inventor
ナタラジャン シャンカー
Natarajan Shankar
ナガラジャン スレシュ
Nagarajan Suresh
エス．マドラスワラ アリアスガー
S Madraswala Aliasgar
ジャン イフア
Yihua Zhang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2022100222A publication Critical patent/JP2022100222A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1054—Optical output buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

【課題】ＮＡＮＤバッファを利用したＤＲＡＭレスのマルチレベルセルプログラミング方法及び装置を提供する。【解決手段】マルチレベルセル（ＭＬＣ）不揮発性（ＮＶ）媒体のプログラミングを、外部バッファリングの必要性を減らすために内蔵バッファを再利用して行う。内蔵バッファは、プログラムされるＮＶ媒体と同じダイ上に、プログラムするデータを格納する揮発性メモリと共に存在し、ＮＶ媒体用のデータを読み出してプログラムするためにある。ＮＶ媒体のプログラミングには、バッファに第１パーシャルページをプログラムのためにステージングすること、ＮＶ媒体から揮発性メモリに第２パーシャルページを読み出すこと、第２パーシャルページをバッファに格納すること並びにＮＶ媒体を第１パーシャルページ及び第２パーシャルページでプログラムすることを含む。【選択図】図６Ａ

Description

記載事項は概して不揮発性メモリに関連しており、より具体的には、記載事項はマルチレベルセル式不揮発性メモリのプログラミングに関連している。
不揮発性ストレージ又は不揮発性メモリが、コンピューティングデバイス及びゲーム機の大容量ストレージに用いられている。不揮発性ストレージとは、メモリへの電力が遮断されても、確定状態を保持するストレージのことを指す。デバイスは、需要が増加するにつれてストレージスペースが増加し続けている。容量の増加は、シングルレベルセル（ＳＬＣ）をマルチレベルセルに置き換えて、データ密度を増やすことにより実現されてきた。マルチレベルセルは、セルごとに、２ビット、３ビット、４ビット、あるいはさらに５ビットを含むことができる。
マルチレベルセルは、ＳＬＣよりプログラムするのが遅い。マルチレベルセルのプログラミングは通常、揮発性メモリによって支援される。しかしながら、不揮発性ストレージのプログラミングのために揮発性メモリデバイスを追加すると、不揮発性ストレージデバイスのコストが増加する。例えば、ＱＬＣ（クアッドレベルセル）のプログラミングには、４ページ分のデータをプログラムする必要があり、このデータは従来より、２ＴＢ（テラバイト）ドライブに対して４ＭＧ（メガバイト）もの大きさになり得るＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスにキャッシュされている。
ＤＲＡＭレスのストレージデバイスがスリーレベルセル（ＴＬＣ）用に存在し、このストレージデバイスは、約２５６ＫＢ（キロバイト）～３８４ＫＢのオンダイ揮発性バッファを有する。しかしながら、ＱＬＣ式デバイスであれば、揮発性バッファを用いてプログラミングを行うのに著しく大容量の揮発性バッファを必要とし、約１～４ＭＢのメモリが必要になることがある。１～４ＭＢの揮発性メモリを含むことは、コスト及びダイ面積の点から厳しい。
不揮発性ダイにバッファを設けることの代替案として、本システムは、プログラミングデータキャッシュとしてシステムのメインメモリのメモリスペースを利用できる。システムメモリをデータキャッシュとして用いると、ホストメモリバスを介したキャッシュへのアクセスが必要となり、これは、ホスト帯域幅を共有するために著しいパフォーマンスペナルティを伴うことがある。さらに、ガベージコレクションが行われることになる時間に通信バスが低電力状態に移行することを考えると、ガベージコレクションルーチンのプログラミングがホストメモリバスでは実現できない。大容量のオンダイ揮発性ストレージを用いることも、メインメモリにアクセスするのにホストメモリバスを用いることも、容量を増やした不揮発性デバイス向けのスケーラブルな解決手段ではない。
以下の説明には、実装形態の例として与えられる実例を有する図の考察が含まれる。これらの図面は、例として理解されるべきであり、限定として理解されるべきではない。本明細書では、１つ又は複数の例への言及が、本発明の少なくとも１つの実装形態に含まれる特定の機能、構造、又は特徴を説明しているものと理解されることになる。本明細書に現れる「１つの例では」又は「ある代替例では」などの表現が、本発明の実装形態の例を提供しており、必ずしも全てが同じ実装形態を指しているわけではない。しかしながら、これらの表現は必ずしも相互に排他的であるわけでもない。
ソリッドステートドライブを備えたシステムの一例についてのブロック図である。
マルチステージプログラムを備えた不揮発性ダイの一例についてのブロック図である。
ＳＬＣ式ストレージ及びＱＬＣ式ストレージを備えた不揮発性ダイの一例についてのブロック図である。
マルチレベルセル式不揮発性メモリのマルチステージプログラム操作の一例についてのスイムレーン図である。
マルチレベルセル式不揮発性メモリをプログラムする処理の一例についてのフロー図である。
マルチステージプログラム操作用の内蔵バッファを有する不揮発性アレイを備えたソリッドステートドライブ（ＳＳＤ）のハードウェア図を伴うシステムの一例についてのブロック図である。
マルチステージプログラム操作用の内蔵バッファを有する不揮発性アレイを備えたソリッドステートドライブ（ＳＳＤ）を有するシステムの論理図の一例についてのブロック図である。
マルチステージプログラム操作用の内蔵バッファを有する不揮発性アレイが実装され得るコンピューティングシステムの一例についてのブロック図である。
マルチステージプログラム操作用の内蔵バッファを有する不揮発性アレイが実装され得るモバイルデバイスの一例についてのブロック図である。
特定の詳細及び実装形態についての説明が次に続き、この説明には、一部又は全ての例と他の可能性のある実装形態とを示し得る図の非限定的な説明が含まれる。
本明細書で説明されるように、マルチレベルセル（ＭＬＣ）不揮発性（ＮＶ）媒体が、外部バッファリングの必要性を減らすために内蔵バッファを再利用してプログラムされ得る。内蔵バッファは、プログラムされるＮＶ媒体と同じダイ上に、プログラムするデータを格納する揮発性メモリと共に存在する。内蔵バッファは、ＮＶ媒体用のデータを読み出してプログラムするためのものである。ＮＶ媒体のプログラミングには、バッファに第１パーシャルページをプログラムのためにステージングすること、ＮＶ媒体から揮発性メモリに第２パーシャルページを読み出すこと、第２パーシャルページをバッファに格納すること、並びにＮＶ媒体を第１パーシャルページ及び第２パーシャルページでプログラムすることが含まれる。
説明した内蔵バッファを用いたプログラミングは、オンダイメモリ（ＳＲＡＭ（同期型ランダムアクセスメモリ）など）であっても、オフダイ式メモリ（ＤＲＡＭ（ダイナミックランダムアクセスメモリ）など）であっても、追加の揮発性メモリスペースを必要としないスケーラブルな解決手段を提供し、性能に悪影響を生じさせない。このプログラミングは、既に利用可能な内蔵バッファスペースを用いることができるのでスケーラブルであり、異なるプログラミング操作で転用される。書き込みデータをバッファリングする内蔵バッファを用いたプログラミングは、ＤＲＡＭレスのＳＳＤ（ソリッドステートドライブ）に適用することができる。
１つの例では、内蔵バッファを用いたプログラミングによって、追加のプログラミングステージが必要になるにもかかわらず、ＤＲＡＭレスのＱＬＣ式ＮＡＮＤ型ＳＳＤのプログラミングが可能になる（ＱＬＣがプログラミングＡ及びＢを有するのに対して、ＴＬＣ（スリーレベルセル又はトリプルレベルセル）はプログラムＡのみを有する）。ＴＬＣ式ＮＡＮＤ型ＳＳＤのガベージコレクションには、約２５６ＫＢ～３８４ＫＢのＡＳＩＣ式ＳＲＡＭバッファが含まれてよく、この容量は、内蔵バッファを適切に利用する場合には、クアッドプレーンＮＡＮＤダイと４チャネルコントローラとを有するＱＬＣ式ＳＳＤにとって十分である。
具体例として、ＱＬＣ（クアッドレベルセル）式ＮＡＮＤを用いる、ＳＳＤなどのストレージデバイスを検討してみる。ＮＡＮＤベースの不揮発性メモリは一般に、フラッシュメモリと呼ばれている。ＱＬＣフラッシュには、不揮発性のＱＬＣ式メモリアレイとの間でデータを出し入れする内蔵バッファとして動作する内蔵ラッチ又は内蔵レジスタが含まれる。内蔵レジスタは通常、ＮＡＮＤの内部オペレーションに利用される。１つの例では、媒体コントローラ内のファームウェアが、必要なデータを保持してＮＡＮＤフラッシュアレイのプログラミングを行うために、システム目的で内蔵レジスタを転用することができる。１つの例では、ＳＳＤのファームウェアは、内蔵バッファを用いてＱＬＣのプログラミングとガベージコレクションとを行う。ＱＬＣ式ＮＡＮＤフラッシュのプログラミングに内蔵バッファを用いると、ガベージコレクションの休止中にパワーペナルティが生じない。
このプログラミングによって、フラッシュメモリ用のＡＳＩＣ（特定用途向け集積回路）コントローラ上のＳＲＡＭ占有面積を削減したＤＲＡＭレスの解決手段を可能にすることができる。この解決手段によって、ＱＬＣ式ＮＶ媒体及び３ＤＸＰ（３次元クロスポイント）書き込みバッファリング媒体を利用するハイブリッド式ＳＳＤを含むハイブリッド式ＳＳＤなどの、当該解決手段を利用するシステムのコスト及び電力が削減される。
図１は、ソリッドステートドライブを備えたシステムの一例についてのブロック図である。システム１００は、ソリッドステートドライブ（ＳＳＤ）１２０に結合されたホスト１１０を含む。ホスト１１０は、データをＳＳＤ１２０に格納するコンピューティングシステムプラットフォームを表している。ＳＳＤ１２０は、システム１００のストレージデバイスを表している。コンピューティングシステムプラットフォームは、例えば、ラップトップ、ゲーム機、タブレットもしくは他のハンドヘルドシステム、又は他のコンピューティングシステムであってよい。
ホスト１１０はプロセッサ１１２を含み、これは、システム１００のコンピューティングデバイス用のホストプロセッサ又はプライマリプロセッサを表している。プロセッサ１１２は、中央演算処理装置（ＣＰＵ）システムオンチップ（ＳＯＣ）、グラフィックス処理装置（ＧＰＵ）、又はＳＳＤ１２０上にあるストレージリソースへのアクセスをトリガするオペレーションを行う他のプロセッサもしくはコントローラなどの、あらゆる種類のプロセッサであってよい。
ホスト１１０はインタフェース１１４を含み、これは、ＳＳＤ１２０にアクセスするためのインタフェースを表している。インタフェース１１４は、信号線、ドライバ、受信器、又はＳＳＤ１２０と通信するための他のハードウェアなどの、ハードウェアを含んでよい。ＳＳＤ１２０は、ホスト１１０と通信するためのホストインタフェース１２２を含む。１つの例において、インタフェース１１４及びホストインタフェース１２２は、不揮発性メモリエクスプレス（ＮＶＭｅ）規格によって通信できる。ＮＶＭｅ規格は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、すなわち高速シリアルコンピュータ拡張バスによってＳＳＤと通信するホストソフトウェアのレジスタレベルインタフェースを定める。ＮＶＭエクスプレス規格は、ｗｗｗ．ｎｖｍｅｘｐｒｅｓｓ．ｏｒｇで入手可能である。ＰＣＩｅ規格は、ｐｃｉｓｉｇ．ｃｏｍで入手可能である。
１つの例において、ホスト１１０はコントローラ１１６を含み、これはホストによるＳＳＤ１２０へのアクセスを管理するためのホスト側コントローラを表している。コントローラ１１６は、ホスト１１０がＳＳＤ１２０と通信できるようにするためのインタフェース１１４を管理できる。コントローラ１１６は、ホスト１１０上のプロセッサ１１２又は別のコンポーネントからの、ＳＳＤ１２０に格納されたデータを求める要求を受信する。この要求は、特定の位置にあるデータにアクセスする読み出し要求であっても、データを記憶のためにＳＳＤ１２０に送信する書き込み又はプログラム要求であってもよい。
１つの例において、ＳＳＤ１２０はコントローラ１４０を含み、これは、ホストインタフェース１２２を管理して、ホスト１１０からの要求に応答する内部オペレーションを生成するための、ストレージ側コントローラを表している。コントローラ１４０は、ＳＳＤデバイス自体のコントローラを表しており、ＮＶＭ（不揮発性メモリ）ダイ１５０及び揮発性メモリ１６０へのアクセスを制御できる。１つの例において、ＳＳＤ１２０は、バッファ１３０とＮＶＭダイ１５０との間のプログラム時間を向上させるために、プログラム操作又は書き込み操作用の内蔵キャッシュとして揮発性メモリ１６０を含むことがある。本明細書のプログラム操作を用いると、揮発性メモリ１６０をＳＳＤ１２０から排除することができる。ＳＳＤ１２０が揮発性メモリ１６０を含む場合、コントローラ１４０は、揮発性メモリデバイスへのアクセスを管理する揮発性メモリ（ｖｏｌ ｍｅｍ）制御装置１４２を含んでよい。コントローラ１４０は、ＮＶＭダイ１５０へのアクセスを管理するＮＶＭ制御装置１４４を含む。
１つの例において、ＳＳＤ１２０は、ＳＳＤ１２０に送信される書き込みデータをキャッシュするための書き込みバッファ又は書き込みキャッシュとしてバッファ１３０を含む。１つの例において、バッファ１３０は、記憶媒体内にある頻繁にアクセスされるデータを保持するための、高速にアクセスできる読み出しバッファを表してよい。バッファ１３０は、ＮＶＭダイ１５０よりも記憶容量が小さいが、ＮＶＭダイ１５０よりもアクセス時間が短い。
１つの例において、バッファ１３０はＮＶダイ１５０の一領域である。例えば、ＮＶＭダイ１５０は、プライマリストレージとして大きいＱＬＣ式ストレージアレイと、キャッシュとして小さいＳＬＣ式ストレージアレイとを含んでよい。データは、ＳＳＤ１２０に対する書き込み時間を向上させるために、ＱＬＣ領域又は他のマルチレベルセル領域に直接的に書き込むことで実現されるよりも短い書き込み時間で、まずバッファリング１３０又はＳＬＣ領域に書き込まれてよい。データは次に、ガベージコレクション操作（データを移動させるバックグラウンド処理を指す）を経てマルチレベルセル領域に転送されてよい。
コントローラ１４０は、ＮＶＭダイ１５０に関してはオフダイ制御装置を表している。ＮＶＭダイ１５０は、ＮＶＭダイ内のオペレーションを管理するオンダイコントローラを含んでよく、これはコントローラ１４０から独立することになる。コントローラ１４０は、例えば、ＮＶＭダイ１５０用の読み出しコマンド、書き込みもしくはプログラムコマンド、又は消去コマンド、並びに揮発性メモリ１６０用の読み出しコマンド及び書き込みコマンドといったコマンドを、待ち行列に入れて処理できる。
ＳＳＤ１２０は、１つ又は複数のＮＶＭダイ１５０を含む。単一ダイの詳細については、システム１００に示されている。１つの例において、ＮＶＭダイ１５０は、データアクセスの帯域幅を向上させる独立した複数のストレージチャネルを備えたマルチプレーンダイである。
ＮＶＭダイ１５０はＮＶＭアレイ１５２を含み、これはＳＳＤ１２０用の記憶媒体を表している。１つの例において、ＮＶＭダイ１５０はバッファ１５６を含み、これはＮＶＭアレイ１５２とインタフェースで接続するバッファとして、ＮＶＭダイ１５０の中のレジスタ又はフリップフロップを表してよい。ＮＶＭアレイ１５２は、データをマルチレベルセル（ＴＬＣ、ＱＬＣ、５ＬＣ、又は３ＤＸＰのＭＬＣ実装形態など）に書き込む任意のメモリ媒体として実装されてよい。ただし、説明したプログラム操作を行うための内蔵バッファをＮＶＭアレイが有する場合に限る。内蔵バッファ１５６を用いると、書き込み操作はＮＶＭダイ１５０の中で自己完結されるので、ＮＶＭダイの外側のキャッシュリソースがＭＬＣセルのデータ転送及びプログラミングを行うという要件はなくなる。
１つの例において、ＮＶＭダイ１５０は、プログラミング操作のためにキャッシュを行う揮発性メモリバッファとして、ダイの中にＳＲＡＭ（スタティックランダムアクセスメモリ）１５４を含む。プログラミング操作の場合、ＳＲＡＭ１５４は、ＮＶＭアレイ１５２に書き込むデータのブロックを含んでよく、バッファ１５６は、ＮＶＭアレイ１５２からの読み出し又はそこへの書き込みの時間を計るために少数のページ用のスペースを含む。したがって、ＳＲＡＭ１５４及びバッファリング１５６はプログラミング操作用のキャッシュ又はバッファを提供でき、バッファ１５６を用いると、プログラム操作用のデータを保持する場所を提供することができ、ＳＲＡＭ１５４には他のデータがロードされて、全ての書き込みが完了する。
既知のＱＬＣ式ＳＳＤは「ＳＬＣ優先」アーキテクチャを有し、ホストデータがＳＬＣモードでＮＡＮＤに書き込まれた後で、ガベージコレクションのバックグラウンド処理時にＱＬＣモードでＮＡＮＤに再度書き込まれる。１つの例において、ＱＬＣ式ＮＡＮＤは２ステップ方式又は２ステージ方式のプログラミングシーケンス、つまり、４つの状態を書き込む第１ステージと、１６個の状態を書き込む第２ステージとを有する。１つの例において、第２ステージにおける書き込みでは、第１ステージのデータをＮＡＮＤから事前に読み出す必要がある。
ＳＳＤ１２０におけるガベージコレクションでは、ソースメモリ（バッファ１３０などであり、これは別のＮＡＮＤブロックでも他の媒体でもよい）から有効なデータを移動させ、その有効なデータを照合して、移動先となるＮＶＭアレイ１５２のＮＡＮＤブロックに書き込むことが必要になる。バッファ１５６は、読み出し／書き込みバッファであってよい。通常の読み出し操作又は書き込み操作の場合、バッファ１５６のデータレジスタ又は記憶媒体の内容は、通常の操作では上書きされてよい。１つの例において、ＮＶＭダイ１５０は、データがＮＶＭアレイ１５２にプログラムされるまで、次の読み出し操作の間中、データを保存するように構成される。
１つの例において、有効なデータの照合には、第１部分のデータをバッファ１５６に書き込み、そのデータをバッファ１５６に残すことが含まれ、データの他の部分は揮発性媒体（ＳＲＡＭ１５４など）に読み出される。１つの例において、ＳＲＡＭ１５４又は揮発性メモリへの読み出しは、データに対するＥＣＣ（誤り検出訂正）の実行を含んでよい。したがって、データは、ＮＶＭアレイ１５２に書き込まれる前に誤り訂正されてよい。データの他の部分もバッファ１５６に書き込まれてよく、その後、全てのデータがバッファ１５６からＮＶＭアレイ１５２に書き込まれてよい。
ガベージコレクションのために、バッファ１３０は、ＮＶＭアレイ１５２に書き込むデータを提供するソース媒体又はソースメモリデバイスであってよい。１つの例において、バッファ１３０はＳＬＣ式フラッシュを含む。１つの例において、バッファ１３０は３ＤＸＰを含む。１つの例において、バッファ１５６を用いたプログラミングは、他のメモリ媒体とＮＶＭアレイ１５２との間で行われてよい。例えば、プログラミング用のソース媒体は、ＤＲＡＭの揮発性バッファ（例えば、揮発性メモリ１６０がＳＳＤ１２０に用いられる場合）、不揮発性媒体（ＴＬＣ、別のＱＬＣアレイ、５ＬＣ（ファイブレベルセル）など）、又は他の媒体であってもよい。
図２は、マルチステージプログラムを備えた不揮発性ダイの一例についてのブロック図である。システム２００は、システム１００のＮＶＭダイ１５０についての一例に従った不揮発性ダイを表している。システム２００は、アレイ２３０と、バッファ２１０と、バッファ２２０とを含む。
１つの例において、アレイ２３０は、ＳＬＣモード又はＭＬＣモードで動作できるＮＡＮＤアレイである。ＳＬＣモードにおいて、アレイ２３０はメモリセルごとに単一ビットのデータ（２進ビット）を格納できる。マルチレベルセルモードにおいて、アレイは、セルに格納される複数レベルの電圧のうちの１つとしてデータを格納することにより、複数ビットのデータを格納する。１つの例において、アレイ２３０は、２進モード又はマルチレベルセルモードでデータを格納できる別の不揮発性媒体である。アレイ２３０は、ＭＬＣモードでのプログラム操作又は書き込み操作用の、移動先ストレージデバイスである。１つの例において、アレイ２３０はＳＬＣモードでのソースであってよい。
バッファ２１０は、揮発性メモリバッファを表している。１つの例において、バッファ２１０はアレイ２３０とオンダイになっているＳＲＡＭメモリである。１つの例において、バッファ２１０はＤＲＡＭアレイである。バッファ２１０は、アレイ２３０のダイから離れた記憶媒体へのバッファインタフェースであってよい。
バッファ２２０は、アレイ２３０用の読み出し／書き込みバッファを表している。読み出し操作では、バッファ２２０はバッファ２１０に読み出すためのデータを格納する。書き込み操作では、バッファ２２０はデータをプログラムアレイ２３０にロードするためのステージングバッファであってよい。１つの例において、バッファ２２０は、次のアレイ読み出し操作及びＳＬＣ／ＱＬＣモード切り替え操作によって書き込みデータを保存する。
具体的には示されていないが、アレイ２３０はデータのブロックとしてデータを格納し、ブロックは複数ページのデータを含む。１ページのデータは、複数ビットのデータ、及び関連メタデータを含む。例えば、アレイは２Ｋ（２０４８）個のブロックを含んでよく、各ブロックは６４ページの２Ｋバイトのデータ（及び６４バイトのメタデータ）を有する。読み出しデータ及び書き込みデータへの参照は、ページごと及びブロックごとに行われる。
１つの例において、システム２００は次のように、ＱＬＣ書き込みアルゴリズム及びページシーケンスを実装する。第１の書き込みステージ又はプログラムステージにおいて、コントローラ（具体的には示されていない）は２ページのＷＬ（ワード線）［Ｎ］を書き込む。第２の書き込みステージ又はプログラムステージにおいて、コントローラは別の２ページのデータを書き込む。１つの例において、第２ステージは別のワード線からのデータを階段方式で書き込む。ワード線を交互に配置することにより、ＱＬＣ式デバイスの読み出しウィンドウバジェットを向上させることができ、高速プログラミングが可能になる。別のワード線への逐次プログラム操作に必要な時間遅延は、同じワード線への逐次プログラム操作に必要な時間遅延より短い。したがって、階段方式で書き込みを行うことで、つまり、第１のプログラムステージで１つのＷＬに書き込み、第２ステージで別のワード線に書き込むことで、全体のプログラミング操作が速くなる。
１つの例において、コントローラは第２ステージで２ページのＷＬ［Ｎ－２］を書き込む。１つの例において、コントローラは２ページのＷＬ［Ｎ－１］を書き込んでよい。２ホップ以上離れたアドレスに書き込むと、書き込み性能の向上、及び誤りの減少につながり得ることが確認された。したがって、プログラミングは、例えば、ＷＬ［Ｎ］、ＷＬ［Ｎ－２］、ＷＬ［Ｎ＋１］、ＷＬ［Ｎ－１］などに書き込むことができる。１つの例において、第２ステージのプログラムは、書き込まれるワード線へのプログラムの第１ステージで、事前にプログラムした２ページを読み出すことを含んでよい。１つの例において、本システムは読み出したデータに対してＥＣＣを行い、次いで、プログラムされる新しい２ページと共にデータパターンを再送信する。
データをアレイ２３０に書き込むという１つの具体例において、ガベージコレクション手順を検討してみる。データは例えば、ＳＬＣ式ＮＡＮＤデバイスからＱＬＣ式ＮＡＮＤデバイスに書き込まれる。したがって、アレイ２３０は、ＳＬＣ式ＮＡＮＤデバイス（不図示）からのデータを書き込むＱＬＣ式ＮＡＮＤデバイスを表してよい。
この操作は、ロードデータ２４２で示されるデータをＳＬＣ式ＮＡＮＤからバッファ２１０にロードすることから始めることができる。１つの例において、バッファ２１０は静的データキャッシュ（ＳＤＣ）を表しており、これはアレイ２３０の外部にあるバッファを表している。１つの例において、バッファ２１０は第１部分のデータ（ステージデータ２４４）をバッファ２２０にステージングする。ＳＬＣからＱＬＣへの書き込みでは、１つの例において、第１部分は２ページのデータである。第１部分のデータは第１パーシャルページと呼ばれてよく、この部分はアレイ２３０に書き込まれる全ページのほんの一部に過ぎないという事実を指している。したがって、システム２００は２つの線（それぞれの線は１ページのデータを表す）、すなわち、バッファ２１０とバッファ２２０のレジスタ［０］との間の線、及びバッファ２１０とバッファ２２０のレジスタ［１］との間の線を示している。１つの例において、ページはバッファ２２０に１つずつロードされる。
１つの例において、バッファ２２０はプログラム可能型データキャッシュ（ＰＤＣ）を表しており、Ｎ個のレジスタ（レジスタ［０］～［Ｎ－１］）は、アレイ２３０と関連した、当該アレイをプログラムするためのバッファハードウェアを表している。１つの例において、媒体コントローラは、レジスタ［０］及びレジスタ［１］からアレイ２３０への第１部分のデータのフラッシュ２４６を制御する。第１フラッシュ２４６へのデータのロードは、アレイ２３０のプログラム操作の第１ステージとみなされてよい。
１つの例において、追加のデータ、第２部分のデータ（例えば、別の２ページのデータ）、又は第２パーシャルページがバッファ２１０にロードされてよい。第２部分のデータは、ステージデータ２６０で示されるように、バッファ２２０にステージングされてよい。この操作の第１部では、データがレジスタ［２］及び別のレジスタ（例えば、レジスタ［３］）にロードされてよいが、データがバッファ２２０の逐次レジスタ又はアドレス位置にロードされるという要件はない。
１つの例において、コントローラは、読み出し２４８で示されるように、第１部分のデータをアレイ２３０から読み出す。読み出し２４８では、データをアレイ２３０からバッファ２２０のレジスタに読み出す。１つの例において、システム２００は、読み出し２５０で表すように、システム２００の外側にあるデバイスへのデータの読み出しを提供できる。読み出し２５０では、バッファ２１０からコンピュータシステム（システム２００はその一部である）の別の部分にデータを読み出す。
１つの例において、コントローラはこのデータを、その他のデータの読み出しが行われている間、レジスタ［２］及びその他のレジスタに維持する。１つの例において、システム２００は、読み出したデータに対してＥＣＣを行い、このデータ又は訂正したデータをバッファ２１０に格納する。バッファ２１０は次いで、読み出したデータをバッファ２２０にステージングしてよい。１つの例において、データは、ステージデータ２６０で示されるように、レジスタ［０］及びレジスタ［１］にステージングされるものとして示されている。バッファ２２０の他のレジスタ又はアドレススペースが、更新されたデータの第１部分をステージングするのに用いられてよいことが理解されるであろう。
１つの例において、コントローラは、フラッシュ２６２で示されるように、データの両方の部分をアレイ２３０にフラッシュする。データが格納されているバッファ２２０内の特定の位置に関係なく、コントローラは一般に、バッファ２２０へのデータの読み出し及び格納を管理し、外部バッファを用いることなくプログラミングを行うことが理解できる。
１つの例において、コントローラは、バッファ２１０への新しいデータのロードに応答して、バッファ２２０をリセットする。新しいデータのロードは、アレイ２３０をプログラムするのに用いるデータを保持するよう制御され得る。１つの例において、保持されるデータは、システム２００が階段方式でプログラムする場合、別のワード線用のデータを含んでよい。１つの例において、コントローラは、新しいアドレスがバッファ２１０にロードされるとフラッシュを行い、データの別の部分に対して操作が行われていることを知らせる。
１つの例において、上位ページがデータのフラッシュをトリガする。１つの例において、コントローラは、上位ページがロードされたことに応答してフラッシュを発行してよい。したがって、新しいアドレスがプログラミングのためにロードされたことに応答して、システム２００は、２つの部分のデータをフラッシュして、全部のデータをアレイ２３０にプログラムすることができる。１つの例において、システム２００は、オフダイの媒体コントローラからの明示的なフラッシュコマンド又は命令をサポートする。したがって、フラッシュコマンドに応答して、システム２００は、２つの部分のデータをフラッシュして、全部のデータをアレイ２３０にプログラムすることができる。
図３は、ＳＬＣ式ストレージ及びＱＬＣ式ストレージを備えた不揮発性ダイの一例についてのブロック図である。ＮＶＭダイ３００は、システム１００のＮＶＭダイ１５０の一例又はシステム２００の一例に従った不揮発性ダイを表している。
ＮＶＭダイ３００はバッファ３０２を含み、これはＮＶＭのＱＬＣブロック３２０の内蔵バッファを表している。ＮＶＭダイ３００は、バッファ３０２を利用してＮＶＭのＱＬＣブロック３２０をプログラムするので、データをバッファ又はキャッシュしてＱＬＣ書き込みデータを照合するためにＮＶＭダイの外側に出る必要がない。バッファ３０２によって、ＮＶＭダイ３００は、例えば、ＳＬＣモードで構成されたブロックからＱＬＣモードで構成されたブロックへの内部コピーの一部として、データをＮＶＭのＳＬＣブロック３１０からＮＶＭのＱＬＣブロック３２０に書き込むことができるようになる。
ＮＶＭのＳＬＣブロック３１０はＳＬＣモードで構成されたブロックを表しており、ＮＶＭのＱＬＣブロック３２０はＱＬＣモードで構成されたブロックを表している。ＮＶＭのＳＬＣページ３１２は、１つ又は複数のページのＳＬＣデータを表している。ＮＶＭのＱＬＣページ３２２は、１つ又は複数のページのＱＬＣデータを表している。ＮＶＭの４つのＳＬＣブロック３１０がＮＶＭの１つのＱＬＣブロック３２０に格納されてよく、ＮＶＭの４つのＳＬＣページ３１２がＮＶＭの１つのＱＬＣページ３２２に格納される。
内蔵コントローラ３０４は、ＮＶＭダイ３００の内部にあるコントローラ又は媒体コントローラを表している。１つの例において、内蔵コントローラ３０４は、ＮＶＭのＳＬＣブロック３１０からＮＶＭのＱＬＣブロック３２０へのデータの転送を管理する。１つの例において、内蔵コントローラ３０４は、ＮＶＭのＳＬＣブロック３１０からＮＶＭのＱＬＣブロック３２０へのガベージコレクションを制御するファームウェアを実行する。内蔵コントローラ３０４は、バッファ３０２との間のデータ転送を制御してよく、ここには、書き込みデータをバッファに保持し、そのデータを、ＮＶＭのＱＬＣブロック３２０への書き込み又はそのプログラム用の他の書き込みデータと照合するためにステージングすることが含まれる。１つの例において、内蔵コントローラ３０４はＮＶＭダイ３００で選択されたＮＶＭの４つのＳＬＣブロック３１０の複製を管理し、ここには、バッファ３０２にあるデータをＮＶＭのＱＬＣブロック３２０に書き込む前に一時的に格納することが含まれる。
図４は、マルチレベルセル式不揮発性メモリのマルチステージプログラム操作の一例についてのスイムレーン図である。プログラミング４００は、システム２００又はＮＶＭダイ３００の一例によって実行され得るマルチステージ操作を示している。示されているプログラミングは、本プログラミングの２つのページ又は第１パス又は第１ステージのために２ビットをプログラムし、それに続いて、第２パス又は第２ステージ用のさらに２つのページのためにさらに２ビットをプログラムする一例になり得る。本プログラミングは、プログラムされるＮＶＭダイの内蔵コントローラによって制御され且つ操作されてよく、ＮＶＭダイにはソース媒体と移動先媒体とが含まれる。
１つの例において、ＱＬＣ式ＳＳＤがフロントエンドのＳＬＣ書き込みバッファを有し、全てのホストデータが、ＱＬＣに再度書き込まれる前にＳＬＣバッファを経由する。１つの例において、ＳＬＣからＱＬＣへの移動はＦＩＦＯ方式（先入れ先出し）として設計されてよい。１つの例において、ＳＬＣからＱＬＣへの移動はＬＩＦＯ方式（後入れ先出し）として設計されてよい。１つの例において、ＳＬＣからＱＬＣへの移動は有効性方式として設計されてよい。
以下の説明では、ＦＩＦＯ方式を前提とする。以下の説明は、最小原子単位がＳＬＣへのホスト書き込みの４ページであり、バックグラウンドの４ページがＳＬＣからＱＬＣに移動することを前提とする。したがって、コントローラは、スタックの先頭を指す書き込みポインタと、スタックの最後を指す読み出しポインタとを含んでよい。したがって、この操作はＮまで書き込み、データを０から読み出して移動する。
プログラミング４００は、ソース媒体及びコントローラ（ファームウェア又はＦＷとして識別される）、揮発性バッファとしてのＳＲＡＭ、並びにＮＶＭ媒体から行われる操作を示している。１つの例において、ＮＶＭ媒体はＮＶＭ媒体用のソースモードを有している。１つの例において、ソースモードはＳＬＣモードであり、データは最初に書き込みキャッシュとしてのＳＬＣに書き込まれる。１つの例において、ソースモードへのホスト書き込みは、ホスト書き込みデータを別のソースＮＶＭ媒体に格納してＱＬＣモード媒体に転送するという他の操作を必要とする（ＱＬＣからＱＬＣ、ＴＬＣからＱＬＣ、２つのレベルのセルなど（ＭＬＣと略して書かれることがあり、２ビット以上のデータを格納する任意のセルとしてより一般的に本明細書で用いられる））。
１つの例において、４０２では、ホストが４つのページをソース媒体から移動先媒体に書き込む。４０４では、本プログラミングがソース媒体のブロック（ＢＬＫ）［Ｎ］へのソースモード書き込み（ＷＲ）を行う。４０６では、本プログラミングがブロック（ＢＬＫ）［０］からのソースモード読み出し（ＲＤ）を行う。書き込みがＢＬＫ［Ｎ］に対して行われてよく、その間にガベージコレクションがソースＢＬＫ［０］からＱＬＣモードのＢＬＫ［Ｎ］に書き込み、スタックの最上位アドレスに対して書き込みが行われ、スタックの最下位アドレスから転送用の読み出しが行われることが理解されるであろう。
４０８では、ソースモードからの読み出しが、ＳＲＡＭへのページ［１］の読み出しとして指定される。４１０では、ＳＲＡＭがページ［１］を格納する。４１２では、ＳＲＡＭがページ［１］を書き込みのためにステージングし、ＮＶＭ媒体がページ［１］を内蔵バッファにロードする。４１４では、本プログラミングが、ブロック（ＢＬＫ）［０］からソースモード読み出し（ＲＤ）を行う。４１６では、ソースモードからの読み出しが、ＳＲＡＭへのページ［２］の読み出しとして指定される。４１８では、ＳＲＡＭがページ［２］を格納する。４２０では、ＳＲＡＭがページ［２］を書き込みのためにステージングし、ＮＶＭ媒体がページ［２］を内蔵バッファにロードする。
１つの例において、４２２では、ファームウェア（ＦＷ）が内蔵バッファからＱＬＣモード媒体へのプログラムをトリガする。４２４では、本プログラミングがＷＬ［Ｎ］へのＱＬＣモードの第１ステージ書き込みを行う。本プログラムは、ＱＬＣモード媒体のＷＬ［Ｎ］の下位ページ、ＬＰ及びＵＰになる。
４２６では、本プログラミングがブロック（ＢＬＫ）［０］からのソースモード読み出し（ＲＤ）を行う。４２８では、ソースモードからの読み出しが、ＳＲＡＭへのページ［３］の読み出しとして指定される。４３０では、ＳＲＡＭがページ［３］を格納する。４３２では、ＳＲＡＭがページ［３］を書き込みのためにステージングし、ＮＶＭ媒体がページ［３］を内蔵バッファにロードする。４３４では、本プログラミングがブロック（ＢＬＫ）［０］からのソースモード読み出し（ＲＤ）を行う。４３６では、ソースモードからの読み出しが、ＳＲＡＭへのページ［４］の読み出しとして指定される。４３８では、ＳＲＡＭがページ［４］を格納する。４４０では、ＳＲＡＭがページ［４］を書き込みのためにステージングし、ＮＶＭ媒体がページ［４］を内蔵バッファにロードする。
１つの例において、ＱＬＣ媒体の最終プログラミングが、別のワード線用に内蔵バッファにロードされていたページ［３］及びページ［４］、並びにＱＬＣ媒体から読み返されるページ［１］及びページ［２］からのデータを用いて行われる。これらのページは、別のワード線用のページであってよく、内蔵バッファにステージングされ且つ維持されて、プログラムの第２ステージのために待機するページが含まれる。
４４２では、本プログラミングがＷＬ［Ｎ－２］からＱＬＣモードのプリプログラム読み出し（ＰＲＥ－ＲＤ）を行う。４４４では、ソースモードからの読み出しがＳＲＡＭへのＷＬ［Ｎ－２］用の第１ステージのページ［１］の読み出しとして指定される。４４６では、ＳＲＡＭが、ページ［１ａ］として識別される第１ステージのページ［１］を格納する。４４８では、ＳＲＡＭがページ［１ａ］を書き込みのためにステージングし、ＮＶＭ媒体がページ［１ａ］を内蔵バッファにロードする。４５０では、本プログラミングがＷＬ［Ｎ－２］からＱＬＣモードのプリプログラム読み出し（ＰＲＥ－ＲＤ）を行う。４５２では、ソースモードからの読み出しがＳＲＡＭへのＷＬ［Ｎ－２］用の第１ステージのページ［２］の読み出しとして指定される。４５４では、ＳＲＡＭが、ページ［２ａ］として識別される第１ステージのページ［２］を格納する。４５６では、ＳＲＡＭがページ［２ａ］を書き込みのためにステージングし、ＮＶＭ媒体がページ［２ａ］を内蔵バッファにロードする。
１つの例において、４５８では、ファームウェア（ＦＷ）が内蔵バッファからＱＬＣモード媒体へのプログラムをトリガする。４６０では、本プログラミングがＷＬ［Ｎ－２］へのＱＬＣモードの第２ステージ書き込みを行う。本プログラムは、ＱＬＣモード媒体のＷＬ［Ｎ－２］の上位ページ及び下位ページ、ＬＰ、ＵＰ、ＸＰ、並びにＴＰになる。
図５は、マルチレベルセル式不揮発性メモリをプログラムする処理の一例についてのフロー図である。処理５００は、ＮＶＭのマルチレベルセルをプログラムする処理の一例を示している。１つの例において、５０２では、ＮＶＭダイが複数ページのデータをホストからプログラム操作のために受信する。１つの例において、５０４では、ＮＶＭダイがこれらのページを移動先のＮＶＭ媒体にプログラムするために個々に読み出してステージングする。
５０８では、ＮＶＭダイのコントローラが、ＮＶＭダイの移動先媒体の内蔵バッファに書き込むためにページをステージングしてよい。５１０の判定分岐でコントローラがＮＶ媒体をプログラムする準備ができていない場合、コントローラは５１２でソース媒体から読み出すべき次のページを識別し、５０６に戻って次のページを揮発性メモリに読み出してよい。１つの例において、コントローラは、フラッシュトリガが受信されているのか、プログラムトリガが受信されているのかに基づいて、ＮＶ媒体をプログラムすると決定する。プログラムトリガは、書き込み用の新しいアドレスをロードすることであってよい。プログラムトリガは、プログラム操作を示すコマンドの受信であってよい。
５１０の肯定分岐でコントローラがＮＶ媒体をプログラムする場合、１つの例において、５１４では、このプログラムパスにおいてプログラムすべきページがまだあるかどうかをコントローラが判定する。１つの例において、５１６の肯定分岐でプログラムすべきページがまだある場合、５１８では、コントローラが書き込みステージをインクリメントしてプログラミング操作に戻ってよい。プログラムへの別のステージがある場合、プログラムすべきページがまだあり得る。コントローラは次いで、５１２で読み出すべき次のページを識別し、５０６に戻って次のページを揮発性メモリに読み出してよい。
１つの例において、５１６の否定分岐でＮＶ媒体に書き込まれるデータのページがもうない場合、ページ全体が内蔵バッファにステージングされ、コントローラはＮＶ媒体をプログラムする準備が整う。媒体コントローラは５２０で、これらのページのデータを用いてＮＶ媒体をプログラムしてよい。
図６Ａは、マルチステージプログラム操作用の内蔵バッファを有する不揮発性アレイを備えたソリッドステートドライブ（ＳＳＤ）のハードウェア図を伴うシステムの一例についてのブロック図である。システム６０２は、プログラミング４００に従ってマルチステージプログラム操作を行うことができる不揮発性ストレージシステムの各コンポーネントを表している。システム６０２は、システム２００の一例又はＮＶＭダイ３００の一例に従ったＮＶＭダイを含んでよい。
システム６０２は、ホスト６１０に結合されたＳＳＤ６２０を含む。ホスト６１０は、ＳＳＤ６２０に接続するホストのハードウェアプラットフォームを表している。ホスト６１０は、ホストプロセッサ又はホストプロセッサデバイスとして、ＣＰＵ（中央演算処理装置）６１２又は他のプロセッサを含む。ＣＰＵ６１２は、ＳＳＤ６２０に格納されたデータにアクセスするための要求、データの読み出しもしくはデータのストレージへの書き込みのいずれかを行うための要求を生成する任意のホストプロセッサを表している。そのようなプロセッサは、シングルコア又はマルチコアのプロセッサ、コンピューティングデバイス用のプライマリプロセッサ、グラフィックスプロセッサ、周辺プロセッサ、予備もしくは補助のプロセッサ、又はこの組み合わせを含んでよい。ＣＰＵ６１２は、ホストＯＳ及び他のアプリケーションを実行して、システム６０２のオペレーションを引き起こしてよい。
ホスト６１０はチップセット６１４を含み、これはＣＰＵ６１２とＳＳＤ６２０との接続に含まれ得るハードウェアコンポーネントを表している。例えば、チップセット６１４は、ＳＳＤ６２０へのアクセスを可能にする相互接続回路及びロジックを含んでよい。したがって、ホストプラットフォーム６１０は、ＳＳＤ６２０をホスト６１０に結合するハードウェアプラットフォームドライブ相互接続を含んでよい。ホスト６１０は、ＳＳＤに相互接続するハードウェアを含む。同様に、ＳＳＤ６２０は対応するハードウェアを含み、ホスト６１０に相互接続する。
ホスト６１０はコントローラ６１６を含み、これはホスト側のストレージコントローラ又はメモリコントローラを表しており、ＳＳＤ６２０へのアクセスを制御する。１つの例において、コントローラ６１６はチップセット６１４に含まれる。１つの例において、コントローラ６１６はＣＰＵ６１２に含まれる。コントローラ６１６は、ホスト６１０がＳＳＤ６２０へのコマンドをスケジューリングし且つ準備してデータの読み出し及び書き込みを行うことができるようにするＮＶメモリコントローラと呼ばれることがある。
ＳＳＤ６２０は、データを格納する不揮発性（ＮＶ）媒体６３０を含むソリッドステートドライブ又は他のストレージシステムもしくはモジュールを表している。ＳＳＤ６２０はＨＷ（ハードウェア）インタフェース６２２を含み、これはホスト６１０とインタフェースで接続するハードウェアコンポーネントを表している。例えば、ＨＷインタフェース６２２は、ＮＶＭｅ（不揮発性メモリエクスプレス）又はＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）などの高速インタフェース規格を実装する１つ又は複数のバスとインタフェースで接続することができる。
１つの例において、ＳＳＤ６２０は、ＳＳＤ６２０のプライマリストレージとしてＮＶ（不揮発性）媒体６３０を含む。１つの例において、ＮＶ媒体６３０は、ＮＡＮＤ（否定ＡＮＤ）又はＮＯＲ（否定ＯＲ）などのブロックアドレス指定可能メモリ技術である、又はこれを含む。１つの例において、ＮＶ媒体６３０は、不揮発性のブロックアドレス指定可能媒体、不揮発性のバイトアドレス指定可能媒体、又はバイトアドレス指定可能にもブロックアドレス指定可能にもなり得る不揮発性媒体を含んでよい。１つの例において、不揮発性媒体は、メモリセルの抵抗状態又はメモリセルの相に基づいてデータを格納する。例えば、ＮＶ媒体６３０は、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）に基づく３次元クロスポイント（３ＤＸＰ）メモリ又はストレージアレイであってもよく、又はこれを含んでもよい。１つの例において、ＮＶ媒体は、マルチ閾値レベル式ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルレベルもしくはマルチレベルの相変化メモリ（ＰＣＭ）もしくはスイッチ付き相変化メモリ（ＰＣＭＳ）、抵抗変化型メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、又はスピン注入磁化反転（ＳＴＴ）型ＭＲＡＭ、あるいは上記メモリ又は他のメモリのいずれかの組み合わせであってもよく、又はこれを含んでもよい。１つの例において、ＮＶ媒体６３０は３Ｄ式ＮＡＮＤセルを含む。
１つの例において、ＮＶ媒体６３０は、Ｎ個のダイ（ダイ［０］～［Ｎ－１］）として示されている複数のダイとして実装される。Ｎは、任意の数のデバイスであってよいが、２進数であることが多い。ＳＳＤ６２０は、ＨＷインタフェース６２２を介したＮＶ媒体６３０へのアクセスを制御するコントローラ６４０を含む。コントローラ６４０は、ＳＳＤ６２０の中にある、媒体の制御を実行するハードウェア及び制御ロジックを表している。コントローラ６４０は不揮発性ストレージデバイス又はモジュールの内部にあり、ホスト６１０のコントローラ６１６から独立している。
１つの例において、ダイ［０］～［Ｎ－１］はＮＶアレイ６３２を含む。１つの例において、ＮＶアレイ６３２は３Ｄメモリアレイである。ＮＶアレイ６３２は関連するバッファ６３４を含み、これはＮＶアレイ６３２に対する読み出し及び書き込みを行うための内蔵バッファを表している。１つの例において、バッファ６３４に対する読み出し及び書き込みの制御、並びにバッファ６３４からＮＶアレイ６３２へのデータの格納により、説明したプログラミングの任意の例に従い、最小限の外部リソースを用いてＮＶ媒体にプログラムするアプリケーションが可能になり得る。プログラム６３６は、プログラミングを行う制御ロジックを表している。１つの例において、プログラム６３６は、ＮＶ媒体のプログラミングを管理するコントローラと共に実装される制御ロジックを表している。
図６Ｂは、マルチステージプログラム操作用の内蔵バッファを有する不揮発性アレイを備えたソリッドステートドライブ（ＳＳＤ）を有するシステムの論理図の一例についてのブロック図である。システム６０４は、図６Ａのシステム６０２の一例に従った不揮発性メモリアレイを備えるシステムを示している。
システム６０４は、システム６０２に従ったハードウェアプラットフォームのホスト及びＳＳＤの論理層を示している。システム６０４は、システム６０２の一例のソフトウェア及びファームウェアのコンポーネント、並びに物理コンポーネントを表し得る。１つの例において、ホスト６５０はホスト６１０の１つの例を提供する。１つの例において、ＳＳＤ６６０はＳＳＤ６２０の１つの例を提供する。
１つの例において、ホスト６５０はホストＯＳ６５２を含み、これは、ホストのオペレーティングシステム又はホスト用のソフトウェアプラットフォームを表している。ホストＯＳ６５２は、アプリケーション、サービス、エージェント、及び／又は他のソフトウェアが実行されるプラットフォームを含んでよく、ホストＯＳはプロセッサによって実行される。ファイルシステム６５４は、ＮＶ媒体へのアクセスを制御するための制御ロジックを表している。ファイルシステム６５４は、どのアドレス又はメモリ位置がどのデータを格納するのに用いられるかを管理できる。多数のファイルシステムが知られており、ファイルシステム６５４は、既知のファイルシステム又は他の専用システムを実装できる。１つの例において、ファイルシステム６５４はホストＯＳ６５２の一部である。
ストレージドライバ６５６は、ホスト６５０のハードウェアを制御する１つ又は複数のシステムレベルモジュールを表している。１つの例において、ドライバ６５６は、ＳＳＤ６６０へのインタフェースを制御し、したがってＳＳＤ６６０のハードウェアを制御するソフトウェアアプリケーションを含む。ストレージドライバ６５６は、ホストとＳＳＤとの間の通信インタフェースを提供してよい。
ＳＳＤ６６０のコントローラ６７０はファームウェア６７４を含む、これはコントローラの制御用ソフトウェア／ファームウェアを表している。１つの例において、コントローラ６７０はホストインタフェース６７２を含み、これはホスト６５０に対するインタフェースを表している。１つの例において、コントローラ６７０は媒体インタフェース６７６を含み、これはＮＡＮＤダイ６６２に対するインタフェースを表している。ＮＡＮＤダイ６６２はＮＶ媒体の具体例を表しており、関連するＮＡＮＤアレイ６６４を含む。ＮＡＮＤアレイ６６４は、メモリセルのアレイを含む。
媒体インタフェース６７６は、コントローラ６７０のハードウェア上で実行される制御を表している。コントローラ６７０はホスト６５０とインタフェースで接続するハードウェアを含み、これは、ホストインタフェースのソフトウェア／ファームウェア６７４によって制御されるとみなされ得ることが理解されるであろう。同様に、コントローラ６７０はＮＡＮＤダイ６６２とインタフェースで接続するハードウェアを含むことが理解されるであろう。１つの例において、ホストインタフェース６７２のコードがファームウェア６７４の一部になり得る。１つの例において、媒体インタフェース６７６のコードがファームウェア６７４の一部になり得る。
１つの例において、コントローラ６７０は、アクセスされるデータのデータエラー、及び信号伝達及び通信インタフェース接続への準拠の点から見たコーナーケースを処理する誤り制御装置６８０を含む。誤り制御装置６８０は、ハードウェアもしくはファームウェアの実装形態、又はハードウェアとソフトウェアとの組み合わせを含んでよい。
１つの例において、ＮＡＮＤダイ６６２はバッファ６６６を含み、これはＮＡＮＤアレイ６６４に対する読み出し及び書き込みを行うための内蔵バッファを表している。１つの例において、バッファ６６６に対する読み出し及び書き込みの制御、並びにバッファ６６６からＮＡＮＤアレイ６６４へのデータの格納により、説明したプログラミングの任意の例に従い、最小限の外部リソースを用いてＮＶ媒体にプログラムするアプリケーションが可能になり得る。プログラム６６８は、プログラミングを行う制御ロジックを表している。１つの例において、プログラム６６８は、ＮＶ媒体のプログラミングを管理するコントローラと共に実装される制御ロジックを表している。
図７は、マルチステージプログラム操作用の内蔵バッファを有する不揮発性アレイが実装され得るコンピューティングシステムの一例についてのブロック図である。システム７００は、本明細書の任意の例に従ったコンピューティングデバイスを表しており、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲームもしくはエンタテイメント用の制御システム、埋め込み型コンピューティングデバイス、又は他の電子デバイスであってよい。
１つの例において、ストレージサブシステム７８０は、コード／データ７８６を格納するＮＶアレイ７９０を備えたストレージ７８４を含む。１つの例において、ＮＶアレイ７９０は関連するバッファ７９２を含む。１つの例において、ストレージ７８４はコントローラ（ＣＴＬＲ）７９４を含み、これは、データの外部バッファリングの利用を回避するためにバッファ７９２を利用するＮＶアレイ７９０のプログラミングを管理するオンダイコントローラを表している。１つの例において、コントローラ７９４は、バッファ７９２に対する読み出し及び書き込み、並びにバッファ７９２からＮＶアレイ７９０へのデータの格納を制御し、説明したプログラミングの任意の例に従い、最小限の外部リソースを用いてプログラミングを行うことができる。
システム７００はプロセッサ７１０を含み、これは、システム７００用の命令の処理又は実行を提供するあらゆる種類のマイクロプロセッサ、中央演算処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、処理コア、もしくは他の処理ハードウェア、又はこの組み合わせを含み得る。プロセッサ７１０はホストプロセッサデバイスであってよい。プロセッサ７１０は、システム７００の全体的なオペレーションを制御し、１つ又は複数のプログラム可能型の汎用もしくは専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）プログラム可能型コントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能型論理デバイス（ＰＬＤ）、又はそのようなデバイスの組み合わせであってもよく、又はこれを含んでもよい。
システム７００は起動／設定７１６を含み、これは、起動コード（例えば、基本入力／出力システム（ＢＩＯＳ））を格納するストレージ、コンフィギュレーション設定、セキュリティハードウェア（例えば、トラステッドプラットフォームモジュール（ＴＰＭ））、又はホストＯＳの外側で動作する他のシステムレベルハードウェアを表している。起動／設定７１６は、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、又は他のメモリデバイスなどの不揮発性ストレージデバイスを含んでよい。
１つの例において、システム７００はプロセッサ７１０に結合されたインタフェース７１２を含み、これは、より広い帯域幅の接続を必要とするシステムコンポーネント（メモリサブシステム７２０又はグラフィックスインタフェースコンポーネント７４０など）用の高速インタフェース又は高スループットインタフェースを表してよい。インタフェース７１２はインタフェース回路を表しており、これはスタンドアロン型コンポーネントであっても、又はプロセッサダイに組み込まれてもよい。インタフェース７１２は、プロセッサダイに回路として組み込まれても、システムオンチップにコンポーネントとして組み込まれてもよい。存在する場合、グラフィックスインタフェース７４０はシステム７００のユーザに視覚表示を提供するためのグラフィックスコンポーネントとインタフェースで接続する。グラフィックスインタフェース７４０は、スタンドアロン型コンポーネントであってもよく、プロセッサダイ又はシステムオンチップに組み込まれてもよい。１つの例において、グラフィックスインタフェース７４０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイ又は超高精細度（ＵＨＤ）ディスプレイを駆動できる。１つの例において、このディスプレイはタッチスクリーンディスプレイを含んでよい。１つの例において、グラフィックスインタフェース７４０は、メモリ７３０に格納されたデータに基づいて、又はプロセッサ７１０により実行される操作に基づいて、又はその両方に基づいて表示を生成する。
メモリサブシステム７２０は、システム７００のメインメモリを表しており、プロセッサ７１０により実行されるコード用の、又はルーチンを実行する際に用いられるデータ値用のストレージを提供する。メモリサブシステム７２０は、１つ又は複数の種類のランダムアクセスメモリ（ＲＡＭ）、例えば、ＤＲＡＭ、３ＤＸＰ（３次元クロスポイント）、もしくは他のメモリデバイス、又はそのようなデバイスの組み合わせなどを含んでよい。メモリ７３０は、特に、システム７００において命令を実行するためのソフトウェアプラットフォームを提供するオペレーティングシステム（ＯＳ）７３２を格納し且つホストする。さらに、アプリケーション７３４は、メモリ７３０からＯＳ７３２のソフトウェアプラットフォーム上で実行されてよい。アプリケーション７３４は、それ独自の動作ロジックを有して、１つ又は複数の機能の実行を担うプログラムを表している。プロセス７３６は、ＯＳ７３２又は１つもしくは複数のアプリケーション７３４又はその組み合わせに補助機能を提供するエージェント又はルーチンを表している。ＯＳ７３２、アプリケーション７３４、及びプロセス７３６は、システム７００に機能を提供するソフトウェアロジックを提供する。１つの例において、メモリサブシステム７２０はメモリコントローラ７２２を含み、これはコマンドを生成してメモリ７３０にそのコマンドを発行するメモリコントローラである。メモリコントローラ７２２は、プロセッサ７１０の物理的部分、又はインタフェース７１２の物理的部分になり得ることが理解されるであろう。例えば、メモリコントローラ７２２は、プロセッサ７１０と共に回路に組み込まれる（プロセッサダイ又はシステムオンチップに組み込まれるといった）一体型メモリコントローラであってよい。
具体的には示されていないが、システム７００はデバイス間にメモリバス、グラフィックスバス、インタフェースバスなどといった１つ又は複数のバスもしくはバスシステムを含んでよいことが理解されるであろう。これらのバス又は他の信号線が、各コンポーネントを互いに通信可能にもしくは電気的に結合してよく、又は各コンポーネントを通信可能に且つ電気的に結合してよい。バスは、物理的な通信回線、二地点間接続、ブリッジ、アダプタ、コントローラ、もしくは他の回路、又はその組み合わせを含んでよい。バスは、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ＨｙｐｅｒＴｒａｎｓｐｏｒｔもしくは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、もしくは他のバス、又はその組み合わせのうちの１つ又は複数を含んでよい。
１つの例において、システム７００はインタフェース７１４を含み、これはインタフェース７１２に結合されてよい。インタフェース７１４は、インタフェース７１２よりも低速のインタフェースであってよい。１つの例において、インタフェース７１４はインタフェース回路を表しており、これはスタンドアロン型コンポーネントと集積回路とを含んでよい。１つの例において、複数のユーザインタフェースコンポーネントもしくは周辺コンポーネント、又はその両方がインタフェース７１４に結合する。ネットワークインタフェース７５０は、１つ又は複数のネットワークを介してリモートデバイス（例えば、サーバ又は他のコンピューティングデバイス）と通信する能力をシステム７００に提供する。ネットワークインタフェース７５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワークの相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、又は他の有線規格もしくは無線規格に基づくインタフェースもしくは専用インタフェースを含んでよい。ネットワークインタフェース７５０は、リモートデバイスとデータを交換することができ、ここには、メモリに格納されたデータの送信、又はメモリに格納されるデータの受信が含まれてよい。
１つの例において、システム７００は１つ又は複数の入力／出力（Ｉ／Ｏ）インタフェース７６０を含む。Ｉ／Ｏインタフェース７６０は、１つ又は複数のインタフェースコンポーネントを含んでよく、これを通じて、ユーザがシステム７００とやり取りする（例えば、音声、英数字、触知／タッチ、又は他のインタフェース接続）。周辺インタフェース７７０は、具体的には上述されていない任意のハードウェアインタフェースを含んでよい。周辺装置は概して、システム７００に従属的に接続するデバイスのことを指す。従属的な接続とは、システム７００がソフトウェアプラットフォームもしくはハードウェアプラットフォーム又はその両方を提供する接続であり、このプラットフォーム上でオペレーションが実行され、且つこのプラットフォームとユーザがやり取りする。
１つの例において、システム７００は不揮発性方式でデータを格納するストレージサブシステム７８０を含む。１つの例において、特定のシステム実装形態では、ストレージ７８０の少なくとも特定のコンポーネントがメモリサブシステム７２０のコンポーネントと共通性を有してよい。ストレージサブシステム７８０はストレージデバイス７８４を含み、これは、大量のデータを不揮発性方式で格納するための任意の従来型媒体（１つ又は複数の磁気ディスク、ソリッドステートディスク、３ＤＸＰディスク、もしくは光方式のディスク、又はその組み合わせなど）であってもよく、又はこれを含んでもよい。ストレージ７８４は、コード又は命令及びデータ７８６を永続的状態で保持する（すなわち、システム７００への電力を遮断しても値は保持される）。メモリ７３０が通常、命令をプロセッサ７１０に提供する実行メモリ又はオペレーティングメモリであるが、ストレージ７８４は一般に「メモリ」であるとみなされてよい。ストレージ７８４が不揮発性であるのに対して、メモリ７３０は揮発性メモリを含んでよい（すなわち、システム７００への電力が遮断されると、データの値又は状態が不確定になる）。１つの例において、ストレージサブシステム７８０は、ストレージ７８４とインタフェースで接続するコントローラ７８２を含む。１つの例において、コントローラ７８２はインタフェース７１４又はプロセッサ７１０の物理的部分であるか、又はプロセッサ７１０及びインタフェース７１４の両方の回路又はロジックを含んでよい。
電源７０２がシステム７００の各コンポーネントに電力を供給する。より具体的には、電源７０２は通常、システム７００の中の１つ又は複数の電源供給部７０４とインタフェースで接続し、システム７００の各コンポーネントに電力を供給する。１つの例において、電源供給部７０４は、壁コンセントに差し込むＡＣ／ＤＣ（交流／直流）変換アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）の電源７０２であってよい。１つの例において、電源７０２は、外部ＡＣ／ＤＣ変換器などのＤＣ電源を含む。１つの例において、電源７０２又は電源供給部７０４は、充電場への近接によって充電するワイヤレス充電式ハードウェアを含む。１つの例において、電源７０２は内蔵バッテリ又は燃料電池電源を含んでよい。
図８は、マルチステージプログラム操作用の内蔵バッファを有する不揮発性アレイが実装され得るモバイルデバイスの一例についてのブロック図である。システム８００は、コンピューティングタブレット、携帯電話もしくはスマートフォン、ウェアラブルコンピューティングデバイス、もしくは他のモバイルデバイスなどのモバイルコンピューティングデバイス、又は埋め込み型コンピューティングデバイスを表している。そのようなデバイスの全てのコンポーネントがシステム８００に示されているわけではなく、概していくつかのコンポーネントが示されていることが理解されるであろう。
１つの例において、メモリサブシステム８６０は、ＮＶアレイ８９０を備えたメモリ８６２を含む。１つの例において、ＮＶアレイ８９０は関連するバッファ８９２を含む。１つの例において、メモリ８６２はコントローラ（ＣＴＬＲ）８９４を含み、これは、データの外部バッファリングの利用を回避するためにバッファ８９２を利用するＮＶアレイ８９０のプログラミングを管理するオンダイコントローラを表している。１つの例において、コントローラ８９４は、バッファ８９２に対する読み出し及び書き込み、並びにバッファ８９２からＮＶアレイ８９０へのデータの格納を制御し、説明したプログラミングの任意の例に従い、最小限の外部リソースを用いてプログラミングを行うことができる。
システム８００はプロセッサ８１０を含み、これはシステム８００の主な処理オペレーションを行う。プロセッサ８１０は、ホストプロセッサデバイスであってよい。プロセッサ８１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能型論理デバイス、又は他の処理手段などの、１つ又は複数の物理デバイスを含んでよい。プロセッサ８１０により行われる処理オペレーションは、アプリケーション及びデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理オペレーションは、人間のユーザ又は他のデバイスとのＩ／Ｏ（入力／出力）に関連したオペレーション、電力管理に関連したオペレーション、システム８００を別のデバイスに接続することに関連したオペレーション、又はその組み合わせを含む。処理オペレーションは、音声Ｉ／Ｏ、表示Ｉ／Ｏ、もしくは他のインタフェース接続、又はその組み合わせに関連したオペレーションも含んでよい。プロセッサ８１０は、メモリに格納されたデータを実行できる。プロセッサ８１０は、メモリに格納されたデータを書き込む又は編集することができる。
１つの例において、システム８００は１つ又は複数のセンサ８１２を含む。センサ８１２は、埋め込み型センサもしくは外部センサとのインタフェース、又はその組み合わせを表している。センサ８１２によって、システム８００は、システム８００が実装される環境又はデバイスの１つ又は複数の状態を監視する又は検出することができるようになる。センサ８１２は、環境センサ（温度センサ、動作感知器、光検出器、カメラ、化学センサ（例えば、一酸化炭素センサ、二酸化炭素センサ、又は他の化学センサ）など）、圧力センサ、加速度計、ジャイロスコープ、医療用センサもしくは生理的センサ（例えば、バイオセンサ、心拍数モニタ、又は生理的属性を検出する他のセンサ）、もしくは他のセンサ、又はその組み合わせを含んでよい。センサ８１２は、指紋認識システム、顔検出システムもしくは顔認識システム、又はユーザの特徴を検出するもしくは認識する他のシステムなどの生体認証システム用のセンサも含んでよい。センサ８１２は広く理解されるべきであり、システム８００に実装され得る多数の異なる種類のセンサに限定するべきではない。１つの例において、１つ又は複数のセンサ８１２は、プロセッサ８１０と統合されたフロントエンド回路を介してプロセッサ８１０に結合する。１つの例において、１つ又は複数のセンサ８１２は、システム８００の別のコンポーネントを介してプロセッサ８１０に結合する。
１つの例において、システム８００はオーディオサブシステム８２０を含み、これは、オーディオ機能をコンピューティングデバイスに設けることに関連したハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）のコンポーネントを表している。オーディオ機能は、スピーカ又はヘッドホンの出力、及びマイクの入力を含んでよい。そのような機能用のデバイスが、システム８００に組み込まれても、システム８００に接続されてもよい。１つの例において、プロセッサ８１０により受信されて処理されるオーディオコマンドを提供することで、ユーザがシステム８００とやり取りする。
ディスプレイサブシステム８３０は、ユーザへの提示のために視覚表示を提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェアコンポーネント（例えば、ドライバ）を表している。１つの例において、ディスプレイは、ユーザがコンピューティングデバイスとやり取りするための触知コンポーネント又はタッチスクリーン素子を含む。ディスプレイサブシステム８３０はディスプレイインタフェース８３２を含み、これは、ユーザに表示を提供するのに用いられる特定のスクリーン又はハードウェアデバイスを含む。１つの例において、ディスプレイインタフェース８３２は、プロセッサ８１０（グラフィックスプロセッサなど）から独立した、表示に関連する少なくとも一部の処理を行うロジックを含む。１つの例において、ディスプレイサブシステム８３０は、出力及び入力の両方をユーザに提供するタッチスクリーンデバイスを含む。１つの例において、ディスプレイサブシステム８３０は、ユーザに出力を提供する高精細度（ＨＤ）又は超高精細度（ＵＨＤ）のディスプレイを含む。１つの例において、ディスプレイサブシステムは、タッチスクリーンディスプレイを含む、又はこれを駆動する。１つの例において、ディスプレイサブシステム８３０は、メモリに格納されたデータに基づいて、もしくはプロセッサ８１０により実行されるオペレーションに基づいて、又はその両方に基づいて、表示情報を生成する。
Ｉ／Ｏコントローラ８４０は、ユーザとのやり取りに関連したハードウェアデバイス及びソフトウェアコンポーネントを表している。Ｉ／Ｏコントローラ８４０は、オーディオサブシステム８２０もしくはディスプレイサブシステム８３０、又はその両方の一部であるハードウェアを管理するように動作できる。さらに、Ｉ／Ｏコントローラ８４０は、システム８００に接続する追加のデバイス用の接続ポイントを示しており、この接続ポイントを通じてユーザがシステムとやり取りしてよい。例えば、システム８００に接続され得るデバイスには、マイクデバイス、スピーカもしくはステレオシステム、ビデオシステムもしくは他のディスプレイデバイス、キーボードもしくはキーパッドデバイス、ボタン／スイッチ、又は特定のアプリケーションで用いるための他のＩ／Ｏデバイス（カードリーダ又は他のデバイスなど）が含まれるかもしれない。
上述したように、Ｉ／Ｏコントローラ８４０は、オーディオサブシステム８２０もしくはディスプレイサブシステム８３０、又はその両方とやり取りできる。例えば、マイク又は他のオーディオデバイスを介した入力によって、システム８００の１つ又は複数のアプリケーションもしくは機能用の入力又はコマンドが提供されてよい。さらに、オーディオ出力が、ディスプレイ出力の代わりに又はこれに加えて提供されてよい。別の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは入力デバイスとしての役割も果たし、入力デバイスはＩ／Ｏコントローラ８４０によって少なくとも部分的に管理されてよい。システム８００には、Ｉ／Ｏコントローラ８４０により管理されるＩ／Ｏ機能を提供するための追加のボタン又はスイッチもあってよい。
１つの例において、Ｉ／Ｏコントローラ８４０は、加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、もしくはシステム８００に含まれ得る他のハードウェア、又はセンサ８１２などのデバイスを管理する。入力は、ユーザとの直接的なやり取りの一部であるだけでなく、環境に関する入力をシステムに提供してそのオペレーション（ノイズの除去、輝度検出によるディスプレイの調整、カメラに対するフラッシュの適用、又は他の機能など）に影響を与えることであってもよい。
１つの例において、システム８００は、バッテリの電力使用量と、バッテリの充電と、省電力オペレーションに関連した機能とを管理する電力管理８５０を含む。電力管理８５０は、システム８００の各コンポーネントに電力を供給する電源８５２からの電力を管理する。１つの例において、電源８５２は、壁コンセントに差し込むＡＣ／ＤＣ（交流／直流）変換アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電、動きに基づく電力）であってよい。１つの例において、電源８５２はＤＣ電力のみを含み、ＤＣ電力は外部ＡＣ／ＤＣ変換器などのＤＣ電源によって供給され得る。１つの例において、電源８５２は、充電場への近接によって充電するワイヤレス充電式ハードウェアを含む。１つの例において、電源８５２は内蔵バッテリ又は燃料電池電源を含んでよい。
メモリサブシステム８６０は、システム８００の情報を格納するためのメモリデバイス８６２を含む。メモリサブシステム８６０は、不揮発性（メモリデバイスへの電力が遮断された場合でも状態が変化しない）もしくは揮発性（メモリデバイスへの電力が遮断された場合に状態が不確定になる）のメモリデバイス、又はその組み合わせを含んでよい。メモリ８６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータだけでなく、システム８００のアプリケーション及び機能の実行に関連したシステムデータも（長期であっても、一時的であっても）格納してよい。１つの例において、メモリサブシステム８６０はメモリコントローラ８６４を含む（これは、システム８００の制御装置の一部ともみなされることがあり、場合によってはプロセッサ８１０の一部とみなされることがある）。メモリコントローラ８６４は、メモリデバイス８６２へのアクセスを制御するコマンドを生成して発行するスケジューラを含む。
接続８７０は、システム８００が外部デバイスと通信できるようにするためのハードウェアデバイス（例えば、無線もしくは有線のコネクタ及び通信ハードウェア、又は有線ハードウェアと無線ハードウェアの組み合わせ）と、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とを含む。外部デバイスは、独立したデバイス、例えば、他のコンピューティングデバイス、無線アクセスポイント又は基地局、さらにはヘッドセット、プリンタ、又は他のデバイスといった周辺装置などであってよい。１つの例において、システム８００は、メモリに記憶するために又はディスプレイデバイスに表示するために外部デバイスとデータを交換する。交換されるデータは、データの読み出し、書き込み、又は編集のために、メモリに格納されるデータ、又はメモリに既に格納されているデータを含んでよい。
接続８７０は、複数の異なる種類の接続を含んでよい。一般化するために、システム８００は、セルラ接続８７２及び無線接続８７４と共に示されている。セルラ接続８７２とは概して、ＧＳＭ（登録商標）（移動体通信用グローバルシステム）又はその変形型もしくは派生型、ＣＤＭＡ（符号分割多元接続）又はその変形型もしくは派生型、ＴＤＭ（時分割多重送信）又はその変形型もしくは派生型、ＬＴＥ（ロングタームエボリューション、「４Ｇ」とも呼ばれる）、５Ｇ、又は他のセルラサービス規格によって提供されるなどの、無線キャリアにより提供されるセルラネットワーク接続を指す。無線接続８７４とは、セルラ方式ではない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）など）、もしくはワイドエリアネットワーク（ＷｉＭＡＸ（登録商標）など）、もしくは他の無線通信、又はその組み合わせを含んでよい。無線通信とは、非固体媒体を介した変調電磁放射の使用によるデータの転送を指す。有線通信が、固体通信媒体を介して行われる。
周辺接続８８０は、周辺接続を行うためのハードウェアインタフェース及びコネクタ、並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。システム８００は、他のコンピューティングデバイスへの周辺機器（「出力」８８２）であること、及びシステム８００に接続される周辺機器（「入力」８８４）を有することの両方であり得ることが理解されるであろう。システム８００は一般に、システム８００のコンテンツを管理する（例えば、ダウンロードする、アップロードする、変更する、同期させる）などの目的で、他のコンピューティングデバイスに接続するための「ドッキング」コネクタを有する。さらに、ドッキングコネクタによってシステム８００が特定の周辺装置に接続できるようになってよく、その周辺装置によってシステム８００が、例えば、視聴覚システム又は他のシステムに出力されるコンテンツを制御できるようになる。
専用のドッキングコネクタ又は他の専用の接続ハードウェアに加えて、システム８００は一般的な又は標準ベースのコネクタを介して周辺接続８８０を行うことができる。一般的な種類には、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（これは、多くの異なるハードウェアインタフェースのいずれかを含んでよい）、ＤｉｓｐｌａｙＰｏｒｔ（ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）、高精細度マルチメディアインタフェース（ＨＤＭＩ（登録商標））を含む）、又は他の種類が含まれてよい。
概して、本明細書における説明に関して、１つの例では装置が、媒体ダイ上にマルチレベルセルのアレイを有する不揮発性（ＮＶ）媒体と、上記ＮＶ媒体をプログラムするためのデータを格納する、上記媒体ダイ上にある揮発性メモリと、上記ＮＶ媒体用の読み出しデータ及びプログラムデータをバッファリングする、上記媒体ダイ上にあるバッファとを含み、上記ＮＶ媒体のプログラムが、上記バッファに第１パーシャルページをプログラムのためにステージングし、上記ＮＶ媒体から上記揮発性メモリに第２パーシャルページを読み出し、上記バッファに第２パーシャルページを格納し、上記ＮＶ媒体を上記第１パーシャルページ及び上記第２パーシャルページでプログラムする。
本装置の１つの例において、上記ＮＶ媒体のプログラムは、データをソース媒体から上記ＮＶ媒体に移動させるガベージコレクションを含む。本装置の任意の上記例に従い、１つの例において上記ソース媒体はシングルレベルセル（ＳＬＣ）フラッシュメモリを含む、又は１つの例において上記ソース媒体はスリーレベルセル（ＴＬＣ）フラッシュメモリを含む、又は１つの例において上記ソース媒体はクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、又は１つの例において上記ソース媒体は３次元クロスポイント（３ＤＸＰ）メモリを含む、又は１つの例において上記ソース媒体はダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。本装置の任意の上記例に従い、１つの例において、上記第２パーシャルページを上記揮発性メモリに読み出すことは、上記第２パーシャルページに対する誤り検出訂正（ＥＣＣ）の実行を含む。本装置の任意の上記例に従い、１つの例において、上記ＮＶ媒体をプログラムすることは、上記ＮＶ媒体内のプログラムすべき新しいアドレスのロードに応答して、上記第１パーシャルページ及び上記第２パーシャルページを上記バッファから上記ＮＶ媒体にフラッシュすることを含む。本装置の任意の上記例に従い、１つの例において、上記ＮＶ媒体をプログラムすることは、フラッシュコマンドに応答して、上記第１パーシャルページ及び上記第２パーシャルページを上記バッファから上記ＮＶ媒体にフラッシュすることを含む。本装置の任意の上記例に従い、１つの例において、上記バッファは上記ＮＶ媒体用の読み出し／書き込みレジスタを含む。本装置の任意の上記例に従い、１つの例において上記ＮＶ媒体はクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体はスリーレベルセル（ＴＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体はファイブレベルセル（５ＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体は３次元クロスポイント（３ＤＸＰ）メモリを含む。本装置の任意の上記例に従い、１つの例において、上記揮発性メモリはスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。
概して本明細書における説明に関して、１つの例ではコンピューティングデバイスが、ホストプロセッサと、上記ホストプロセッサに結合されたソリッドステートドライブ（ＳＳＤ）とを含み、上記ＳＳＤは、媒体ダイ上にマルチレベルセルのアレイを有する不揮発性（ＮＶ）媒体と、上記ＮＶ媒体をプログラムするためのデータを格納する、上記媒体ダイ上にある揮発性メモリと、上記ＮＶ媒体用の読み出しデータ及びプログラムデータをバッファリングする、上記媒体ダイ上にあるバッファとを含み、上記ＮＶ媒体のプログラムが、上記バッファに第１パーシャルページをプログラムのためにステージングし、上記ＮＶ媒体から上記揮発性メモリに第２パーシャルページを読み出し、上記バッファに第２パーシャルページを格納し、上記ＮＶ媒体を上記第１パーシャルページ及び上記第２パーシャルページでプログラムする。
本コンピューティングデバイスの１つの例において、上記ＮＶ媒体の上記プログラムは、データをソース媒体から上記ＮＶ媒体に移動させるガベージコレクションを含む。本コンピューティングデバイスの任意の上記例に従い、１つの例において上記ソース媒体はシングルレベルセル（ＳＬＣ）フラッシュメモリを含む、又は１つの例において上記ソース媒体はスリーレベルセル（ＴＬＣ）フラッシュメモリを含む、又は１つの例においてソース媒体はクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、又は１つの例において上記ソース媒体は３次元クロスポイント（３ＤＸＰ）メモリを含む、又は１つの例において上記ソース媒体はダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。本コンピューティングデバイスの任意の上記例に従い、１つの例において、上記第２パーシャルページを上記揮発性メモリに読み出すことは、上記第２パーシャルページに対する誤り検出訂正（ＥＣＣ）の実行を含む。本コンピューティングデバイスの任意の上記例に従い、１つの例において、上記ＮＶ媒体をプログラムすることは、上記ＮＶ媒体内のプログラムすべき新しいアドレスのロードに応答して、上記第１パーシャルページ及び上記第２パーシャルページを上記バッファから上記ＮＶ媒体にフラッシュすることを含む。本コンピューティングデバイスの任意の上記例に従い、１つの例において、上記ＮＶ媒体をプログラムすることは、フラッシュコマンドに応答して、上記第１パーシャルページ及び上記第２パーシャルページを上記バッファから上記ＮＶ媒体にフラッシュすることを含む。本コンピューティングデバイスの任意の上記例に従い、１つの例において、上記バッファは上記ＮＶ媒体用の読み出し／書き込みレジスタを含む。本コンピューティングデバイスの任意の上記例に従い、１つの例において上記ＮＶ媒体はクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体はスリーレベルセル（ＴＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体はファイブレベルセル（５ＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体は３次元クロスポイント（３ＤＸＰ）メモリを含む。本コンピューティングデバイスの任意の上記例に従い、１つの例において、上記揮発性メモリはスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。本コンピューティングデバイスの任意の上記例に従い、１つの例において、本コンピューティングデバイスは、上記ホストプロセッサに通信可能に結合されたディスプレイ、上記ホストプロセッサに通信可能に結合されたネットワークインタフェース、又は上記コンピューティングデバイスに電力を供給するバッテリを含む。
概して、本明細書における説明に関して、１つの例では方法が、マルチレベルセルのアレイを有する不揮発性（ＮＶ）媒体と共に媒体ダイ上にある揮発性メモリにおいて、上記ＮＶ媒体をプログラムするためのデータを格納する段階と、上記ＮＶ媒体用の読み出しデータ及びプログラムデータを上記媒体ダイ上にあるバッファにバッファリングする段階と、上記ＮＶ媒体をプログラムする段階とを含み、プログラムする上記段階は、上記バッファに第１パーシャルページをプログラムのためにステージングする段階と、上記ＮＶ媒体から上記揮発性メモリに第２パーシャルページを読み出す段階と、上記バッファに第２パーシャルページを格納する段階と、上記ＮＶ媒体を上記第１パーシャルページ及び上記第２パーシャルページでプログラムする段階とを含む。
本方法の１つの例において、上記ＮＶ媒体をプログラムする段階は、データをソース媒体から上記ＮＶ媒体に移動させるガベージコレクションを行う段階を含む。本方法の任意の上記例に従い、１つの例において上記ソース媒体はシングルレベルセル（ＳＬＣ）フラッシュメモリを含む、又は１つの例において上記ソース媒体はスリーレベルセル（ＴＬＣ）フラッシュメモリを含む、又は１つの例において上記ソース媒体はクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、又は１つの例において上記ソース媒体は３次元クロスポイント（３ＤＸＰ）メモリを含む、又は１つの例において上記ソース媒体はダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。本方法の任意の上記例に従い、１つの例において、上記第２パーシャルページを上記揮発性メモリに読み出す段階は、上記第２パーシャルページに対して誤り検出訂正（ＥＣＣ）を行う段階を含む。本方法の任意の上記例に従い、１つの例において、上記ＮＶ媒体をプログラムする段階は、上記ＮＶ媒体内のプログラムすべき新しいアドレスのロードに応答して、上記第１パーシャルページ及び上記第２パーシャルページを上記バッファから上記ＮＶ媒体にフラッシュする段階を含む。本方法の任意の上記例に従い、１つの例において、上記ＮＶ媒体をプログラムする段階は、フラッシュコマンドに応答して、上記第１パーシャルページ及び上記第２パーシャルページを上記バッファから上記ＮＶ媒体にフラッシュする段階を含む。本方法の任意の上記例に従い、１つの例において、上記バッファは上記ＮＶ媒体用の読み出し／書き込みレジスタを含む。本方法の任意の上記例に従い、１つの例において上記ＮＶ媒体はクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体はスリーレベルセル（ＴＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体はファイブレベルセル（５ＬＣ）フラッシュメモリを含む、又は１つの例において上記ＮＶ媒体は３次元クロスポイント（３ＤＸＰ）メモリを含む。本方法の任意の上記例に従い、１つの例において、上記揮発性メモリはスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。
本明細書に示される各フロー図が、様々なプロセス動作のシーケンスについての例を提供する。フロー図は、ソフトウェア又はファームウェアのルーチンによって実行されるオペレーション、及び物理的オペレーションを示し得る。フロー図は、有限状態機械（ＦＳＭ）の状態の実装形態についての一例を示すことができ、ＦＳＭはハードウェア及び／又はソフトウェアに実装され得る。動作の順序は、特定のシーケンス又は順序で示されているが、特に指定のない限り変更されてよい。したがって、示されている図は単なる例として理解されるべきであり、プロセスは別の順序で行われてもよく、一部の動作が並行して行われてもよい。さらに、１つ又は複数の動作が省略されてよく、したがって、全ての実装形態が全ての動作を行うわけではない。
様々なオペレーション又は機能が本明細書に説明されている限りにおいて、これらのオペレーション又は機能はソフトウェアコード、命令、コンフィギュレーション、及び／又はデータとして説明されても定められてもよい。コンテンツは、直接的に実行可能なファイル（「オブジェクト」形式又は「実行可能ファイル」形式）、ソースコード、又は差分コード（「デルタコード」又は「パッチ」コード）であってよい。本明細書に説明されていることについてのソフトウェアコンテンツは、コンテンツが格納されている製品を介して、又は通信インタフェースを操作して通信インタフェースを介したデータ送信を行う方法によって提供されてもよい。機械可読記憶媒体は、説明された機能又はオペレーションを機械に実行させることができ、機械（例えば、コンピューティングデバイス、電子システムなど）がアクセスできる形式で情報を格納するあらゆる機構、例えば、記録可能／記録不可能な媒体（例えば、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）といった機構を含む。通信インタフェースは、別のデバイスと通信するためのハードワイヤード媒体、無線媒体、光媒体などのいずれかとインタフェースで接続するあらゆる機構、例えば、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなどの機構を含む。通信インタフェースは、ソフトウェアコンテンツを示すデータ信号を提供するために、コンフィギュレーションパラメータを提供する且つ／又は通信インタフェースを準備するための信号を送信することによって構成されてよい。通信インタフェースは、通信インタフェースに送信される１つ又は複数のコマンドもしくは信号を介してアクセスされてよい。
本明細書で説明された様々なコンポーネントは、説明されたオペレーション又は機能を実行する手段であってよい。本明細書で説明された各コンポーネントは、ソフトウェア、ハードウェア、又はその組み合わせを含む。各コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、埋め込み型コントローラ、ハードワイヤード回路などとして実装されてよい。
本明細書で説明されていることに加えて、開示されていること及び本発明の実装形態に対して、その範囲から逸脱することなく様々な修正を行うことができる。したがって、本明細書における説明図及び例は、例示であると解釈されるべきであり、限定的な意味に解釈されるべきではない。本発明の範囲は、次に続く特許請求の範囲を参照することによってのみ評価されるべきである。

Claims (21)

  1. データ記憶の方法であって、
    不揮発性ＮＶ媒体（ＮＶ媒体）をプログラムするためのデータを格納する段階と、
    前記ＮＶ媒体用の読み出しデータ及びプログラムデータを媒体ダイ上にあるバッファを用いてバッファリングする段階と、
    前記ＮＶ媒体をプログラムする段階であって、前記バッファに第１パーシャルページをプログラムのためにステージングする段階と、前記ＮＶ媒体から揮発性メモリに第２パーシャルページを読み出す段階と、前記バッファに第２パーシャルページを格納する段階と、前記ＮＶ媒体を前記第１パーシャルページ及び前記第２パーシャルページでプログラムする段階とを含む、プログラムする段階と
    を備える方法。
  2. 前記ＮＶ媒体をプログラムする段階が、データをソース媒体から前記ＮＶ媒体に移動させるガベージコレクションを行う段階を含む、請求項１に記載の方法。
  3. ソース媒体がシングルレベルセル（ＳＬＣ）フラッシュメモリを含む、又は前記ソース媒体がスリーレベルセル（ＴＬＣ）フラッシュメモリを含む、又は前記ソース媒体がクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、請求項１又は２に記載の方法。
  4. ソース媒体が３次元クロスポイント（３ＤＸＰ）メモリを含む、請求項１又は２に記載の方法。
  5. ソース媒体がダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、請求項１又は２に記載の方法。
  6. 前記第２パーシャルページを前記揮発性メモリに読み出す段階が、前記第２パーシャルページに対して誤り検出訂正（ＥＣＣ）を行う段階を含む、請求項１から５のいずれか一項に記載の方法。
  7. 前記ＮＶ媒体をプログラムする段階が、前記ＮＶ媒体内のプログラムすべき新しいアドレスのロードに応答して、前記第１パーシャルページ及び前記第２パーシャルページを前記バッファから前記ＮＶ媒体にフラッシュする段階を含む、請求項１から６のいずれか一項に記載の方法。
  8. 前記ＮＶ媒体をプログラムする段階が、フラッシュコマンドに応答して、前記第１パーシャルページ及び前記第２パーシャルページを前記バッファから前記ＮＶ媒体にフラッシュする段階を含む、請求項１から６のいずれか一項に記載の方法。
  9. 前記バッファが前記ＮＶ媒体用の読み出し／書き込みレジスタを含む、請求項１から５のいずれか一項に記載の方法。
  10. 前記ＮＶ媒体がクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、又は前記ＮＶ媒体がスリーレベルセル（ＴＬＣ）フラッシュメモリを含む、又は前記ＮＶ媒体がファイブレベルセル（５ＬＣ）フラッシュメモリを含む、又は前記ＮＶ媒体が３次元クロスポイント（３ＤＸＰ）メモリを含む、請求項１から９のいずれか一項に記載の方法。
  11. 前記揮発性メモリがスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む、請求項１から１０のいずれか一項に記載の方法。
  12. 請求項１から１１のいずれか一項に記載の方法を実行する手段を備える装置であって、
    媒体ダイ上にマルチレベルセルのアレイを有する不揮発性（ＮＶ）媒体と、
    前記ＮＶ媒体をプログラムするためのデータを格納する、前記媒体ダイ上にある揮発性メモリと、
    前記ＮＶ媒体用の読み出しデータ及びプログラムデータをバッファリングする、前記媒体ダイ上にあるバッファと
    を備え、
    前記ＮＶ媒体のプログラムが、前記バッファに第１パーシャルページをプログラムのためにステージングし、前記ＮＶ媒体から前記揮発性メモリに第２パーシャルページを読み出し、前記バッファに第２パーシャルページを格納し、前記ＮＶ媒体を前記第１パーシャルページ及び前記第２パーシャルページでプログラムする、装置。
  13. 前記揮発性メモリがスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む、請求項１２に記載の装置。
  14. ホストプロセッサと、
    前記ホストプロセッサに結合されたソリッドステートドライブ（ＳＳＤ）と
    を備えるコンピューティングデバイスであって、前記ＳＳＤが、
    媒体ダイ上にマルチレベルセルのアレイを有する不揮発性媒体（ＮＶ媒体）と、
    前記ＮＶ媒体をプログラムするためのデータを格納する、前記媒体ダイ上にある揮発性メモリと、
    前記ＮＶ媒体用の読み出しデータ及びプログラムデータをバッファリングする、前記媒体ダイ上にあるバッファとを含み、
    前記ＮＶ媒体のプログラムが、前記バッファに第１パーシャルページをプログラムのためにステージングし、前記ＮＶ媒体から前記揮発性メモリに第２パーシャルページを読み出し、前記バッファに第２パーシャルページを格納し、前記ＮＶ媒体を前記第１パーシャルページ及び前記第２パーシャルページでプログラムする、コンピューティングデバイス。
  15. 前記ＮＶ媒体の前記プログラムが、データをシングルレベルセル（ＳＬＣ）フラッシュバッファメモリから前記ＮＶ媒体に移動させるガベージコレクションを含む、請求項１４に記載のコンピューティングデバイス。
  16. 前記第２パーシャルページを前記揮発性メモリに読み出すことが、前記第２パーシャルページに対する誤り検出訂正（ＥＣＣ）の実行を含む、請求項１４又は１５に記載のコンピューティングデバイス。
  17. 前記ＮＶ媒体をプログラムすることが、前記ＮＶ媒体内のプログラムすべき新しいアドレスのロードに応答して、前記第１パーシャルページ及び前記第２パーシャルページを前記バッファから前記ＮＶ媒体にフラッシュすることを含む、請求項１４から１６のいずれか一項に記載のコンピューティングデバイス。
  18. 前記バッファが前記ＮＶ媒体用のステージングバッファを含む、請求項１４から１７のいずれか一項に記載のコンピューティングデバイス。
  19. 前記ＮＶ媒体がクアッドレベルセル（ＱＬＣ）フラッシュメモリを含む、請求項１４から１８のいずれか一項に記載のコンピューティングデバイス。
  20. 前記揮発性メモリがスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む、請求項１４から１９のいずれか一項に記載のコンピューティングデバイス。
  21. 前記コンピューティングデバイスがさらに、
    前記ホストプロセッサに通信可能に結合されたディスプレイ、
    前記ホストプロセッサに通信可能に結合されたネットワークインタフェース、又は
    前記コンピューティングデバイスに電力を供給するバッテリ
    を備える、請求項１４から２０のいずれか一項に記載のコンピューティングデバイス。
JP2021158532A 2020-12-23 2021-09-28 Ｎａｎｄバッファを利用したｄｒａｍレスのマルチレベルセルプログラミング Pending JP2022100222A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/133,459 2020-12-23
US17/133,459 US11783893B2 (en) 2020-12-23 2020-12-23 Utilizing NAND buffer for DRAM-less multilevel cell programming

Publications (1)

Publication Number Publication Date
JP2022100222A true JP2022100222A (ja) 2022-07-05

Family

ID=75908847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021158532A Pending JP2022100222A (ja) 2020-12-23 2021-09-28 Ｎａｎｄバッファを利用したｄｒａｍレスのマルチレベルセルプログラミング

Country Status (5)

Country Link
US (1) US11783893B2 (ja)
EP (1) EP4020220A1 (ja)
JP (1) JP2022100222A (ja)
KR (1) KR20220091362A (ja)
CN (1) CN114664361A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11934685B2 (en) * 2022-01-18 2024-03-19 Micron Technology, Inc. Performing memory access operations based on quad-level cell to single-level cell mapping table

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123422B2 (en) 2012-07-02 2015-09-01 Super Talent Technology, Corp. Endurance and retention flash controller with programmable binary-levels-per-cell bits identifying pages or blocks as having triple, multi, or single-level flash-memory cells
US9093170B2 (en) 2013-03-01 2015-07-28 Intel Corporation Multi-level cell (MLC) non-volatile memory data reading method and apparatus
US20140281124A1 (en) 2013-03-14 2014-09-18 Bryan E. Veal System and method for caching a storage medium
US9626286B2 (en) 2014-10-03 2017-04-18 Sandisk Technologies Llc Hardware and firmware paths for performing memory read processes
US9870169B2 (en) 2015-09-04 2018-01-16 Intel Corporation Interleaved all-level programming of non-volatile memory
US10120751B2 (en) 2015-09-25 2018-11-06 Intel Corporation Techniques to recover data using exclusive OR (XOR) parity information
US10061516B2 (en) 2015-09-25 2018-08-28 Intel Corporation Methods and apparatus to configure performance of a solid state drive based on host write bandwidth
US10175903B2 (en) 2016-03-31 2019-01-08 Intel Corporation N plane to 2N plane interface in a solid state drive (SSD) architecture
US10379782B2 (en) 2017-08-18 2019-08-13 Intel Corporation Host managed solid state drivecaching using dynamic write acceleration
KR20190128283A (ko) 2018-05-08 2019-11-18 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그 동작방법
US11709623B2 (en) 2018-08-03 2023-07-25 Sk Hynix Nand Product Solutions Corp. NAND-based storage device with partitioned nonvolatile write buffer
US11188250B2 (en) * 2018-10-25 2021-11-30 Micron Technology, Inc. Two-stage hybrid memory buffer for multiple streams
US11010314B2 (en) 2018-10-30 2021-05-18 Marvell Asia Pte. Ltd. Artificial intelligence-enabled management of storage media access
US20210272638A1 (en) 2018-12-25 2021-09-02 Intel Corporation Reduced-pass erase verify for nonvolatile storage media
US11074172B2 (en) 2019-01-10 2021-07-27 Intel Corporation On-device-copy for hybrid SSD with second persistent storage media update of logical block address for first persistent storage media data
US11237732B2 (en) * 2019-08-06 2022-02-01 Intel Corporation Method and apparatus to improve write bandwidth of a block-based multi-level cell nonvolatile memory
US11205473B2 (en) * 2020-02-04 2021-12-21 Western Digital Technologies, Inc. Dual SLC/QLC programming and resource releasing

Also Published As

Publication number Publication date
KR20220091362A (ko) 2022-06-30
US20210151098A1 (en) 2021-05-20
CN114664361A (zh) 2022-06-24
US11783893B2 (en) 2023-10-10
EP4020220A1 (en) 2022-06-29

Similar Documents

Publication Publication Date Title
US9164833B2 (en) Data storage device, operating method thereof and data processing system including the same
US8843697B2 (en) Operating method of data storage device
US8904095B2 (en) Data storage device and operating method thereof
US10303367B2 (en) Mapping table updating method without updating the first mapping information, memory control circuit unit and memory storage device
US9189397B2 (en) Data storage device including buffer memory
JP5090819B2 (ja) メモリーカード及び該データ格納方法
US10769066B2 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
US10324651B2 (en) Data transmission method, and storage controller and list management circuit using the same
US9372741B2 (en) Data storage device and operating method thereof
US11341039B2 (en) Data arrangement method of flash memory, flash memory storage device and flash memory control circuit unit
CN114442914B (zh) 存储器系统
JP2019121350A (ja) ストレージデバイスの容量利用率の関数であるプログラミング済みセル記憶密度モードを有するストレージデバイス
US11693567B2 (en) Memory performance optimization method, memory control circuit unit and memory storage device
TWI454922B (zh) 記憶體儲存裝置及其記憶體控制器與資料寫入方法
CN114385216A (zh) 存储装置及操作该存储装置的方法
KR20200114212A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102544162B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
JP2022100222A (ja) Ｎａｎｄバッファを利用したｄｒａｍレスのマルチレベルセルプログラミング
KR20200114086A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20190106005A (ko) 메모리 시스템, 그것의 동작 방법 및 전자 장치
KR20190085644A (ko) 데이터 처리 시스템 및 그것의 동작 방법
US10866858B2 (en) Memory systems having reduced memory channel traffic and methods for operating the same
TWI603335B (zh) 映射表載入方法、記憶體控制電路單元與記憶體儲存裝置
TWI622044B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
KR20150044654A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치