JP2019121350A - ストレージデバイスの容量利用率の関数であるプログラミング済みセル記憶密度モードを有するストレージデバイス - Google Patents
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Abstract
Description
ストレージデバイスを備え、
上記ストレージデバイスは、コントローラと、複数のフラッシュメモリチップとを有し、
上記複数のフラッシュメモリチップは、マルチビットストレージセルの3次元スタックを含み、
上記マルチビットストレージセルは、複数の記憶密度モードを有し、
上記コントローラは、少なくとも25%という上記ストレージデバイスの記憶容量閾値まで上記セルを低密度記憶モードにプログラミングし、ひとたび上記容量閾値に到達すると、上記セルを高密度モードにプログラミングする、
装置。
[項目2]
上記低密度記憶モードはマルチレベルセル(MLC)である、
項目1に記載の装置。
[項目3]
上記高密度記憶モードはクワッドレベルセル(QLC)である、
項目2に記載の装置。
[項目4]
上記記憶容量閾値は50%である、
項目3に記載の装置。
[項目5]
上記記憶容量閾値は25%以上75%以下の範囲内である、
項目1に記載の装置。
[項目6]
上記高密度記憶モードはQLCである、
項目1に記載の装置。
[項目7]
上記ストレージデバイスはソリッドステートドライブである、
項目1に記載の装置。
[項目8]
複数のフラッシュメモリチップのプログラミングレベルを決定するコントローラを備え、
上記複数のフラッシュメモリチップは、マルチビットストレージセルの3次元スタックを含み、
上記マルチビットストレージセルは、複数の記憶密度モードを有し、
上記コントローラは、少なくとも25%という上記フラッシュメモリチップの記憶容量閾値まで上記セルを低密度記憶モードにプログラミングし、ひとたび上記容量閾値に到達すると、上記セルを高密度記憶モードにプログラミングする、
装置。
[項目9]
上記低密度記憶モードはマルチレベルセル(MLC)である、
項目8に記載の装置。
[項目10]
上記高密度記憶モードはクワッドレベルセル(QLC)である、
項目9に記載の装置。
[項目11]
上記記憶容量閾値は50%である、
項目10に記載の装置。
[項目12]
上記記憶容量閾値は25%以上75%以下の範囲内である、
項目8に記載の装置。
[項目13]
上記高密度記憶モードはQLCである、
項目8に記載の装置。
[項目14]
上記ストレージデバイスはソリッドステートドライブである、
項目8に記載の装置。
[項目15]
複数の処理コアと、
メインメモリと、
上記複数の処理コアと上記メインメモリとの間に結合されたメモリコントローラと、
周辺ハブコントローラと、
上記周辺ハブコントローラに結合されたソリッドステートドライブと
を備え、
上記ソリッドステートドライブは、コントローラと、複数のフラッシュメモリチップとを有し、
上記複数のフラッシュメモリチップは、マルチビットストレージセルの3次元スタックを含み、
上記マルチビットストレージセルは、複数の記憶密度モードを有し、
上記コントローラは、少なくとも25%という上記ストレージデバイスの記憶容量閾値まで上記セルを低密度記憶モードにプログラミングし、ひとたび上記容量閾値に到達すると、上記セルを高密度記憶モードにプログラミングする、
コンピューティングシステム。
[項目16]
上記低密度記憶モードはマルチレベルセル(MLC)である、
項目15に記載のコンピューティングシステム。
[項目17]
上記高密度記憶モードはクワッドレベルセル(QLC)である、
項目16に記載のコンピューティングシステム。
[項目18]
上記記憶容量閾値は50%である、
項目17に記載のコンピューティングシステム。
[項目19]
上記記憶容量閾値は25%以上75%以下の範囲内である、
項目15に記載のコンピューティングシステム。
[項目20]
複数のフラッシュメモリチップを有するストレージデバイスのコントローラにより処理された場合、
上記複数のフラッシュメモリチップのマルチビットストレージセルを低密度記憶モードにプログラミングする手順と、
上記複数のフラッシュメモリチップの上記記憶容量の少なくとも25%がプログラミングされた後に、上記複数のフラッシュメモリチップの上記マルチビットストレージセルを高密度記憶モードにプログラミングする手順と
を含む方法を上記ストレージデバイスに実行させる記憶されたプログラムコード
を備える製造品。
Claims (20)
- ストレージデバイスを備え、
前記ストレージデバイスは、コントローラと、複数のフラッシュメモリチップとを有し、
前記複数のフラッシュメモリチップは、マルチビットストレージセルの3次元スタックを含み、
前記マルチビットストレージセルは、複数の記憶密度モードを有し、
前記コントローラは、少なくとも25%という前記ストレージデバイスの記憶容量閾値まで前記セルを低密度記憶モードにプログラミングし、ひとたび前記容量閾値に到達すると、前記セルを高密度モードにプログラミングする、
装置。 - 前記低密度記憶モードはマルチレベルセル(MLC)である、
請求項1に記載の装置。 - 前記高密度記憶モードはクワッドレベルセル(QLC)である、
請求項2に記載の装置。 - 前記記憶容量閾値は50%である、
請求項3に記載の装置。 - 前記記憶容量閾値は25%以上75%以下の範囲内である、
請求項1に記載の装置。 - 前記高密度記憶モードはQLCである、
請求項1に記載の装置。 - 前記ストレージデバイスはソリッドステートドライブである、
請求項1に記載の装置。 - 複数のフラッシュメモリチップのプログラミングレベルを決定するコントローラを備え、
前記複数のフラッシュメモリチップは、マルチビットストレージセルの3次元スタックを含み、
前記マルチビットストレージセルは、複数の記憶密度モードを有し、
前記コントローラは、少なくとも25%という前記フラッシュメモリチップの記憶容量閾値まで前記セルを低密度記憶モードにプログラミングし、ひとたび前記容量閾値に到達すると、前記セルを高密度記憶モードにプログラミングする、
装置。 - 前記低密度記憶モードはマルチレベルセル(MLC)である、
請求項8に記載の装置。 - 前記高密度記憶モードはクワッドレベルセル(QLC)である、
請求項9に記載の装置。 - 前記記憶容量閾値は50%である、
請求項10に記載の装置。 - 前記記憶容量閾値は25%以上75%以下の範囲内である、
請求項8に記載の装置。 - 前記高密度記憶モードはQLCである、
請求項8に記載の装置。 - 前記ストレージデバイスはソリッドステートドライブである、
請求項8に記載の装置。 - 複数の処理コアと、
メインメモリと、
前記複数の処理コアと前記メインメモリとの間に結合されたメモリコントローラと、
周辺ハブコントローラと、
前記周辺ハブコントローラに結合されたソリッドステートドライブと
を備え、
前記ソリッドステートドライブは、コントローラと、複数のフラッシュメモリチップとを有し、
前記複数のフラッシュメモリチップは、マルチビットストレージセルの3次元スタックを含み、
前記マルチビットストレージセルは、複数の記憶密度モードを有し、
前記コントローラは、少なくとも25%という前記ストレージデバイスの記憶容量閾値まで前記セルを低密度記憶モードにプログラミングし、ひとたび前記容量閾値に到達すると、前記セルを高密度記憶モードにプログラミングする、
コンピューティングシステム。 - 前記低密度記憶モードはマルチレベルセル(MLC)である、
請求項15に記載のコンピューティングシステム。 - 前記高密度記憶モードはクワッドレベルセル(QLC)である、
請求項16に記載のコンピューティングシステム。 - 前記記憶容量閾値は50%である、
請求項17に記載のコンピューティングシステム。 - 前記記憶容量閾値は25%以上75%以下の範囲内である、
請求項15に記載のコンピューティングシステム。 - 複数のフラッシュメモリチップを有するストレージデバイスのコントローラにより処理された場合、
前記複数のフラッシュメモリチップのマルチビットストレージセルを低密度記憶モードにプログラミングする手順と、
前記複数のフラッシュメモリチップの前記記憶容量の少なくとも25%がプログラミングされた後に、前記複数のフラッシュメモリチップの前記マルチビットストレージセルを高密度記憶モードにプログラミングする手順と
を含む方法を前記ストレージデバイスに実行させる記憶されたプログラムコード
を備える製造品。
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