JP2022097902A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】基板の側面にチャネルを有するMOSFETにおいて、基板の深さ方向におけるチャネル長を一定に保ち、良好な特性を実現する。【解決手段】n型のエピタキシャル基板の上面上に突出し、エピタキシャル基板の上面に沿って延在する半導体層から成るフィン9を形成し、フィン9内において、フィン9の長手方向の一方の端部のn型半導体領域でありドレインに電気的に接続されたドレイン接続層6と、他方の端部のn型半導体領域でありソースに電気的に接続されたソース接続層5とを、斜めイオン注入法により形成する。【選択図】図3
Description
本発明は、半導体装置であって、半導体層の側面にチャネルが形成される電界効果トランジスタを有するものに関する。
近年、実効的なチャネル幅(ゲート幅)を広げることが可能なMOSFET(Metal Oxide Semiconductor Field Effect Transistor)として、基板の上面に形成されたトレンチの側面にチャネルが形成されるMOSFETが研究されている。SiC基板上のMOSFETでは、(0001)面の基板の上面に形成したトレンチの側面であって、移動度の高い(11-20)面または(1-100)面をチャネルとして利用することで、実効的なチャネル幅を広げることができる。これにより、チャネル抵抗を低減できるため、MOSFETのオン抵抗を低減することができる。
例えば、特許文献1(国際公開第2016/129068号)には、SiC基板の上面に形成されたトレンチの側面にチャネルが形成されるMOSFETが記載されている。
トレンチの側面にチャネルが形成されるMOSFETにおいてゲート幅を増大させるために、トレンチおよびソース・ドレイン領域のそれぞれの深さを深くすることが考えられる。しかし、ソース・ドレイン領域の拡散領域を深く形成する方法として、イオン注入を複数回行う多段注入法を採用すると、注入エネルギーによって横方向の不純物の拡がりが異なるため、拡散領域を均一な幅で形成することが困難である。したがって、チャネル長が一定とならないため、MOSFETの良好な特性が得られず、また、短チャネル化も困難である。また、高エネルギーの注入工程の数が増えるため、製造コストが増大する。
本発明の目的は、半導体装置の性能を向上させることにある。特に、本発明の目的は、MOSFETのチャネル長を一定に保ち、良好な特性を得られるMOSFETを実現することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、第1導電型の半導体基板と、前記半導体基板の一部分であって、前記半導体基板の第1上面から上方に突出し、前記半導体基板の前記第1上面に沿う第1方向に延在する突出部と、前記突出部の側面を含む前記突出部内に形成された、前記第1導電型とは異なる第2導電型の第1半導体領域と、前記第1方向における前記突出部の一方の端部において、前記突出部内に前記第1半導体領域と接して形成された、前記第1導電型の第2半導体領域と、前記第1方向における前記突出部の他方の端部において、前記突出部内に前記第1半導体領域と接して形成された、前記第1導電型の第3半導体領域と、前記半導体基板の前記第1上面に形成され、前記第2半導体領域に電気的に接続された前記第1導電型のソース領域と、前記半導体基板の下面に形成され、前記第3半導体領域に電気的に接続された前記第1導電型のドレイン領域と、前記第1半導体領域が形成された前記突出部の前記側面を、絶縁膜を介して覆うゲート電極と、を有し、前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第1半導体領域、前記第2半導体領域および前記第3半導体領域は、電界効果トランジスタを構成し、前記第1方向における前記第2半導体領域と前記第3半導体領域との間の長さの、前記半導体基板の深さ方向における前記突出部の上面から下端までの間のばらつきは、0.05μm以内であるものである。
一実施の形態である半導体装置の製造方法は、(a)第1導電型の半導体基板を用意する工程、(b)前記半導体基板の上面に沿う第1方向に並ぶように、前記半導体基板の前記上面から所定の深さに亘って、前記第1導電型と異なる第2導電型の第1半導体領域を形成する工程、(c)前記半導体基板の前記上面に、平面視において前記第1方向に交わる第2方向に延在する第1トレンチを複数形成することで、前記第1方向において隣り合う前記第1トレンチ同士の間で前記第2方向に延在し、前記半導体基板の一部分から成る第1パターンを形成する工程、(d)前記第1パターンの上面がマスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第1方向における前記第1パターンの第1端部を含む前記第1パターン内に、前記第1パターン内の前記第1半導体領域と接し、前記第1導電型を有する第2半導体領域を形成する工程、(e)前記第1パターンの前記上面が前記マスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第1方向における前記第1パターンの前記第1端部とは反対側の第2端部を含む前記第1パターン内に、前記第1パターン内の前記第1半導体領域と接し、前記第1導電型を有する第3半導体領域を形成する工程、(f)前記半導体基板の前記上面に、前記第2半導体領域に電気的に接続された前記第1導電型のソース領域を形成する工程、(g)前記第1パターンを前記第2方向において分離する複数の第2トレンチを形成することで、前記第1パターンから成る突出部を前記第2方向に並べて複数形成する工程、(h)複数の前記突出部のそれぞれの上面と、複数の前記突出部のそれぞれの前記第2方向における側面とを、絶縁膜を介して覆うゲート電極を形成する工程、(i)前記半導体基板の下面に、前記第1方向において隣り合う前記第1半導体領域同士の間の前記半導体基板を介して前記第3半導体領域に電気的に接続された、前記第1導電型のドレイン領域を形成する工程、を有し、前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第1半導体領域、前記第2半導体領域および前記第3半導体領域は、電界効果トランジスタを構成しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、半導体装置の性能を向上できる。特に、MOSFETのチャネル長を一定に保ち、良好な特性を得られるMOSFETを実現できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
また、「-」および「+」は、導電型がn型またはp型の相対的な不純物濃度を表記した符号であり、例えば「n-」、「n」、「n+」の順にn型不純物の不純物濃度は高くなる。
<改善の余地の詳細>
以下に、図18を用いて、改善の余地の詳細について説明する。図18は、比較例の半導体装置を示す鳥瞰図である。図18では、エピタキシャル層上の構造体、つまり、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソースプラグなどの図示を省略している。
以下に、図18を用いて、改善の余地の詳細について説明する。図18は、比較例の半導体装置を示す鳥瞰図である。図18では、エピタキシャル層上の構造体、つまり、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソースプラグなどの図示を省略している。
図18には、比較例のトレンチ型DMOS(Double diffused Metal Oxide Semiconductor)であるSiCパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を示している。以下では、この素子を単にMOSFETと呼ぶ場合がある。
図18に示すように、比較例では、SiC(炭化ケイ素)から成るn+型のSiC基板(図示しない)の上面上に、n+型のSiC基板よりも不純物濃度が低いSiCから成るn型のエピタキシャル層(半導体層)2が形成されている。エピタキシャル層2はドリフト層として機能する。SiC基板およびエピタキシャル層2は、エピタキシャル基板を構成している。エピタキシャル層2の厚さは、例えば5~50μm程度である。
エピタキシャル層2の上面から所定の深さを有して、エピタキシャル層2内にはp型のボディ領域(ウェル領域)3が形成されており、ボディ領域3は、ボディ領域3の上面からボディ領域3の途中深さに亘って形成されたp+型のソース領域7を介して、ソース電極(図示しない)と電気的に接続されている。ボディ領域3の不純物濃度は、例えば5×1017cm-3程度である。
エピタキシャル層2内には、JFET領域4が形成されている。ボディ領域3、JFET領域4およびソース領域7は、いずれもY方向に延在している。JFET領域4とソース領域7との間のボディ領域3の上面には、Y方向に並んで複数のトレンチ18が形成されている。トレンチ18はボディ領域3の途中深さまで形成されている。トレンチ18の深さは、例えば1μmである。Y方向において隣り合うトレンチ18同士の間の板状のエピタキシャル層2の上面から下面に亘ってボディ領域3が形成されている。当該板状のエピタキシャル層2内のボディ領域3とJFET領域4との間に亘って、n+型の電流拡散層6aが形成されている。X方向およびY方向のそれぞれはエピタキシャル基板の上面(主面)に沿う方向である。
トレンチ18内には、ゲート絶縁膜(図示しない)を介してゲート電極(図示しない)が埋め込まれている。MOSFETは、少なくとも、チャネル形成領域を含むエピタキシャル層2と、ソース領域7と、ドレイン領域(SiC基板)と、トレンチ18内のゲート電極とにより構成されている。
ゲート電極がON状態のとき、MOSFETを流れる電子は、n+型のソース領域7から、ゲート電極と隣り合うトレンチ18の側面のp型のボディ領域3に形成されたチャネルを通る。その後、電子は、n+型の電流拡散層6a、n型のJFET領域4、n型のエピタキシャル層2、ドレイン領域であるn+型のSiC基板、および、SiC基板の底部のドレイン配線用電極(図示しない)へ順に移動する。
比較例のMOSFETのように、エピタキシャル基板の側面にチャネルが形成されるMOSFETでは、ゲート幅を増大させるために、トレンチおよびソース・ドレイン領域のそれぞれの深さを深くすることが考えられる。しかし、ソース・ドレイン領域の拡散領域を深く形成する方法として、イオン注入を複数回行う多段注入法を採用すると、注入エネルギーによって横方向の不純物の拡がりが異なる。このため、当該拡散領域を均一な幅で形成することが困難である。したがって、エピタキシャル層の上面からの深さによってMOSFETのチャネル長にばらつきが生じる。すなわち、MOSFETのチャネル長が一定とならないため、MOSFETの良好な特性が得られず、また、短チャネル化も困難である。また、高エネルギーの注入工程の数が増えるため、製造コストが増大する。
このように、基板の側面にチャネルが形成されるMOSETを備えた半導体装置において、チャネル長が一定になるようにソース・ドレイン領域の拡散領域を形成することは、改善の余地として存在する。
そこで、本願の実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
(実施の形態1)
以下、エピタキシャル層の上部を構成し、上方に突出する突出部の側面をチャネル領域として有するSiCパワーMOSFET、つまりFinFETを例とし、半導体装置について図面を用いて説明する。
以下、エピタキシャル層の上部を構成し、上方に突出する突出部の側面をチャネル領域として有するSiCパワーMOSFET、つまりFinFETを例とし、半導体装置について図面を用いて説明する。
<半導体装置の構造>
本実施の形態による半導体装置であるMOSFETの構造について、図1~図4を用いて説明する。図1は、本実施の形態の半導体装置を示す鳥瞰図である。図2は、本実施の形態の半導体装置を示す平面図である。図3および図4は、本実施の形態の半導体装置を示す断面図である。図3は図2のA-A線における断面図であり、フィンを含む断面図である。図4は図2のB-B線における断面図であり、フィンを含まず、フィン同士の間の溝を含む箇所の断面図である。図1および図2では、エピタキシャル層上の構造体、つまり、図3に示すゲート絶縁膜、ゲート電極、シリサイド層および層間絶縁膜などの図示を省略している。
本実施の形態による半導体装置であるMOSFETの構造について、図1~図4を用いて説明する。図1は、本実施の形態の半導体装置を示す鳥瞰図である。図2は、本実施の形態の半導体装置を示す平面図である。図3および図4は、本実施の形態の半導体装置を示す断面図である。図3は図2のA-A線における断面図であり、フィンを含む断面図である。図4は図2のB-B線における断面図であり、フィンを含まず、フィン同士の間の溝を含む箇所の断面図である。図1および図2では、エピタキシャル層上の構造体、つまり、図3に示すゲート絶縁膜、ゲート電極、シリサイド層および層間絶縁膜などの図示を省略している。
説明中に用いるXYZ座標軸は、図中に示す方向で定義する。本願では、Z方向(Z軸方向)は、SiC基板の結晶面のうち、(0001)面に対し垂直な方向であり、X方向(X軸方向)およびY方向(Y軸方向)は、(11-20)面あるいは(1-100)面のそれぞれに対し垂直な方向である。X方向およびY方向のそれぞれはSiCエピタキシャル基板の上面(主面)に沿う方向であり、Z方向は、SiCエピタキシャル基板の厚さ方向(高さ方向、深さ方向)である。X方向、Y方向およびZ方向のそれぞれは互いに直交する関係にある。すなわち、X方向およびY方向は、平面視で互いに交わる。
ここで説明する半導体装置は、例えば平面形状が矩形である半導体チップである。以下では、半導体チップの中心部の素子領域の構造について説明する。図示はしないが、半導体チップの上面において、素子領域の周囲を囲む終端領域には、ターミネーション領域としてFLR(Field Limiting Ring)またはJTE(Junction Termination Extension)が形成されている。
図3および図4に示すように、本実施の形態の半導体装置は、n型の炭化ケイ素(SiC)エピタキシャル基板(以下、SiCエピタキシャル基板と呼ぶ)を有している。SiCエピタキシャル基板(半導体基板)は、n+型のSiC基板1と、n+型のSiC基板1上に形成され、SiC基板1よりも不純物濃度が低いn型のエピタキシャル層(半導体層)2とを備えている。エピタキシャル層2はドリフト層として機能する。エピタキシャル層2の厚さは、例えば10μm程度である。エピタキシャル層2の不純物濃度は、例えば1×1016cm-3である。
図1~図4に示すように、エピタキシャル層2の上面から所定の深さを有して、エピタキシャル層2内にはp型半導体領域であるボディ領域(ウェル領域)3が形成されている。エピタキシャル層2の上面(ボディ領域3の上面)から所定の深さを有して、ボディ領域3内には、n+型半導体領域であるソース領域7と、N(窒素)を不純物とするn+型半導体領域であるソース接続層5と、N(窒素)を不純物とするn型半導体領域であるドレイン接続層6とが形成されている。また、エピタキシャル層2(ボディ領域3)の上面から、ボディ領域3の途中深さに亘って、トレンチ8が形成されている。
ボディ領域3、ソース接続層5、ドレイン接続層6およびソース領域7は、Y方向に延在し、ボディ領域3の上面からボディ領域3の途中深さに亘って形成されている。平面視において、Y方向に延在するソース領域7がX方向に並んで2つ形成されている。この2つのソース領域7のうち、一方のソース領域7から他方のソース領域7までの間には、X方向において順に、ソース接続層5、ドレイン接続層6、および、他のソース接続層5が並んで形成されている。X方向において互いに隣り合うソース領域7とソース接続層5とは互いに接しており、電気的に接続されている。X方向において互いに隣り合うソース接続層5とドレイン接続層6とは、ボディ領域3を介して互いに離間している。
エピタキシャル層2(ボディ領域3)の上面にトレンチ8が形成されていることにより、エピタキシャル層2上には、上方に突出するフィン(突出部、半導体層)9が複数形成されている。つまり、トレンチ8と複数のフィン9とは、互いに隣接している。フィン9は、X方向およびY方向のそれぞれにおいてトレンチ8に挟まれ、トレンチ8の底面から上方に突出する板状の突出部(半導体層)である。つまり、平面視でフィン9の周囲はトレンチ8により完全に囲まれている。フィン9は、X方向に延在しており、X方向におけるフィン9の端部は、いずれの半導体層とも接続されていない。フィン9の長手方向(X方向)において、一方の端部のフィン9内には、ソース接続層5が形成されており、他方の端部のフィン9内には、ドレイン接続層6が形成されている。また、X方向においてフィン9の両端に形成されたソース接続層5およびドレイン接続層6のそれぞれの間には、ボディ領域3が形成されている。
つまり、フィン9は、X方向において互いに隣り合うソース接続層5とドレイン接続層6との間に亘って延在している。すなわち、フィン9は、X方向に沿う側面である(11-20)面または(1-100)面にチャネルが形成されるように、X方向において隣り合うソース接続層5とドレイン接続層6との間に形成されている。フィン9内において、ドレイン接続層6とボディ領域3とは互いに接しており、ソース接続層5とボディ領域3とは互いに接している。X方向において互いに隣り合うソース接続層5とドレイン接続層6との間において、フィン9はY方向に複数並んで形成されている。各フィン9に形成されたボディ領域3、ソース接続層5およびドレイン接続層6のそれぞれは、フィン9の側面および上面からフィン内に亘って形成されている。また、各フィン9に形成されたボディ領域3、ソース接続層5およびドレイン接続層6のそれぞれは、フィン9内からトレンチ8の底面に亘って連続的に形成されている。
ソース領域7およびソース接続層5は、エピタキシャル層2上に形成されたソース配線用電極(図示しない)に、シリサイド層14およびソースプラグ(ソース用導電性接続部、ソース電極)を介して電気的に接続されている。すなわち、ボディ領域3はソース領域7、シリサイド層14およびソースプラグを介してソース配線用電極に電気的に接続されている。
平面視において、ボディ領域3と隣接するエピタキシャル層2内には、ドレイン接続層6の下面から所定の深さを有してJFET領域4が形成されている。つまり、JFET領域4はドレイン接続層6の下端と接している。また、JFET領域4の下端は、ボディ領域3の下のエピタキシャル層2に接している。JFET領域4は、X方向において隣り合うボディ領域3同士の間に配置され、Y方向に延在するn型半導体領域である。すなわち、X方向において、順にソース領域、トレンチ8、ドレイン接続層6およびJFET領域4が並んでいる。JFET領域4のn型不純物濃度は、エピタキシャル層2のn型不純物濃度と同じでもよいが、エピタキシャル層2のn型不純物濃度より高くてもよい。JFET領域4のn型不純物濃度は、ドレイン接続層6のn型不純物濃度よりも低い。JFET領域4は、ドレイン接続層6およびエピタキシャル層2に電気的に接続されている。
図3に示すように、JFET領域4のX方向の幅は、下端の方が上端よりも大きい。このように、JFET領域4の下側の幅が上側よりも大きいことで、JFET領域4から下方(エピタキシャル層2側)に流れ出る電子を横方向に広げて流すことができ、電流の集中を防げる。JFET領域4のうち、上部よりX方向の幅が広い下部と同じ深さにおいて、エピタキシャル層2内には、n型の半導体領域4aが形成されている。半導体領域4aはJFET領域4と離間して形成されており、JFET領域4の当該下部とX方向で並んで形成されている。半導体領域4aは、X方向においてフィン9と隣り合うトレンチ8の底面のうち、表面にドレイン接続層6が形成されたトレンチ8とは反対側のトレンチ8の直下に形成されており、ソース接続層5およびソース領域7とは離間した箇所に位置している。つまり、半導体領域4aは、ボディ領域3とその下のエピタキシャル層2との境界部分に形成されている。半導体領域4aは、平面視においてY方向に延在している。JFET領域4および半導体領域4aのそれぞれの不純物濃度は、例えば1×1017cm-3程度である。
X方向において、ボディ領域3の上面の中央(図3の左端または右端)にはソース領域7が形成されている。つまり、図1および図2に示す構造は、半導体チップの素子領域においてX方向およびY方向に繰り返し形成されている。なお、図示していない領域では、エピタキシャル層2の上面(ボディ領域3の上面)に、p+型の半導体領域である電位固定領域が形成されている。電位固定領域は、電気的に接続されたボディ領域3に所定の電位を供給する半導体領域である。
なお、ここではフィン9が矩形の断面形状を有している場合について説明するが、フィン9の断面形状は台形であってもよい。つまり、フィン9の側面はトレンチ8の底面に対して垂直であってもよく、テーパーを有していてもよい。
図3および図4に示すように、トレンチ8内を含むエピタキシャル層2上には、絶縁膜13を介してゲート電極12がY方向に延在して形成されている。ゲート電極12は例えばポリシリコン膜(導体膜)から成る。ここで、ゲート電極12は、フィン9の直上、および、Y方向で隣り合うフィン9同士の間のトレンチ8の直上のみに形成されている。言い換えれば、フィン9の短手方向(Y方向)で隣り合うフィン9同士の間のトレンチ8の内側には、絶縁膜13を介してゲート電極12が埋め込まれている。1つのゲート電極12は、Y方向に並ぶ複数のフィン9を跨ぐように形成されている。ゲート電極12とフィン9との間の絶縁膜13は、ゲート絶縁膜として機能する。ゲート絶縁膜のうち、フィン9の上面を覆う絶縁膜13の厚さは、フィン9の側面を覆う絶縁膜13よりも厚い。ゲート電極12は、フィン9内に形成されたボディ領域3と、当該ボディ領域3とX方向で隣接するソース接続層5およびドレイン接続層6とを、Y方向およびZ方向において覆っている。なお、図3では、図3の奥行方向において互いに隣り合うフィン9同士の間に埋め込まれたゲート電極12の輪郭を破線で示している。
エピタキシャル層2、ゲート電極12のそれぞれの上には、例えば酸化シリコン膜から成る絶縁膜13が形成されている。ゲート電極12とフィン9との間の部分以外の部分の絶縁膜13は、層間絶縁膜である。上記ゲート絶縁膜と層間絶縁膜とは、別々の材料により形成されていてもよい。フィン9の上面およびフィン9の平面視における側面は、絶縁膜13により全て連続的に覆われている。すなわち、平面視において、フィン9は絶縁膜13により周囲を連続的に囲まれている。
よって、フィン9は、X方向に延在しており、X方向におけるフィン9の端部は、下端を除き、いずれの半導体および導電体とも接続されていない。言い換えれば、フィン9の直下のエピタキシャル層2を除き、全ての半導体および導電体は、フィン9と離間している。
絶縁膜13は、ゲート電極12から離間する位置にコンタクトホール(貫通孔)を有しており、当該コンタクトホール内には、導電性接続部であるソースプラグ(図示しない)が形成されている。ソースプラグはソース領域7およびソース接続層5に電気的に接続されている。ソースプラグとソース領域7とは互いに直接接続されていてもよいが、ここではシリサイド層14を介して接続されている。シリサイド層14は、トレンチ8の底面であるソース領域7の上面に接して形成されている。シリサイド層14は、例えばNiSi(ニッケルシリサイド)から成る。図示はしないが、ソースプラグはソース配線用電極(ソースパッド)に電気的に接続されている。
また、図示しない箇所において、ゲート電極12は、ゲート電極12上の絶縁膜13を貫通するゲートプラグを介して、ゲート配線用電極(ゲートパッド)に電気的に接続されている。SiC基板1の下面(裏面、底面)は、SiC基板1の下面に接するドレイン配線用電極(ドレイン電極)15により覆われている。つまり、SiC基板1はドレイン領域を構成しており、SiC基板1にはドレイン配線用電極15が電気的に接続されている。
本実施の形態のMOSFET(MOS型電界効果トランジスタ)は、少なくとも、ソース領域7、ソース接続層5、フィン9、ボディ領域3、ドレイン領域(SiC基板1)、ドレイン接続層6およびゲート電極12を有している、nチャネル型のMOSFETである。また、MOSFETは、ドレイン電極(ドレイン配線用電極15)に電気的に接続されたn型半導体領域であるJFET領域4およびエピタキシャル層2を有している。つまり、ドレイン接続層6は、JFET領域4およびエピタキシャル層2を介して、SiCエピタキシャル基板の底面に形成されたドレイン領域に電気的に接続されている。また、MOSFETは、チャネル形成領域として、フィン9の側面および上面を構成するボディ領域3を有している。以下では、このMOSFET(半導体素子)をFinFETと呼ぶ場合がある。
図3には、フィン9内におけるソース接続層5とドレイン接続層6との間の距離であるチャネル長aを示している。ゲート電極12がON状態のとき、SiCパワーMOSFETを流れる電子は、n+型のソース領域7から、ソース接続層5を流れ、その後、ゲート電極12と隣り合うチャネル領域であるフィン9の側面のp型のボディ領域3を主に流れる。その後、電子は、順にn型のドレイン接続層6、JFET領域4、n型のエピタキシャル層2、ドレイン領域であるn+型のSiC基板1、および、SiC基板1の下のドレイン配線用電極15へ移動する。
フィン9をチャネル形成領域として有するFinFETでは、SiCエピタキシャル基板の上面のみならずフィン9の側面もチャネルとして利用することができる。したがって、平面視における半導体素子の面積を抑えつつ、大きいゲート幅を確保し、高性能な半導体装置を実現できる。
<半導体装置の製造方法>
以下に、図5~図15を用いて、本実施の形態の半導体装置の製造方法について説明する。図5~図15は、本実施の形態の半導体装置の製造工程中の断面図である。図5~図10、図12および図14は、図3に対応する箇所における断面図である。図11、図13および図15は、図4に対応する箇所における断面図である。
以下に、図5~図15を用いて、本実施の形態の半導体装置の製造方法について説明する。図5~図15は、本実施の形態の半導体装置の製造工程中の断面図である。図5~図10、図12および図14は、図3に対応する箇所における断面図である。図11、図13および図15は、図4に対応する箇所における断面図である。
ここではまず、図5に示すように、SiC(炭化ケイ素)から成るn+型のSiC(炭化ケイ素)基板1と、SiC基板1上に形成されたn型のエピタキシャル層(半導体層)2とから成る積層基板であるSiCエピタキシャル基板を用意する。SiCエピタキシャル基板は、SiC基板1を用意した後に、SiC基板1上にエピタキシャル層2をエピタキシャル成長法により形成することで、用意することができる。
SiC基板1およびSiCエピタキシャル基板のそれぞれは、上面(主面)と、上面の反対側の下面(裏面、底面)とを有している。SiCエピタキシャル基板は、ドーパントとして例えばN(窒素)を含んでいる。エピタキシャル層2の不純物濃度は、例えば1×1016cm-3である。SiCエピタキシャル基板は、その上面(主面)に行列状に並んだ複数のチップ形成領域を有している。チップ形成領域は、後のダイシング工程により個片化され、1つの半導体チップとなる領域である。
次に、図6に示すように、レジストパターン50を形成する。その後、レジストパターン50をマスク(イオン注入阻止マスク)として用いて、エピタキシャル層2の上面にp型のボディ領域3を、例えばイオン注入法により形成する。これにより、エピタキシャル層2内には、上面から途中深さに亘って、互いにX方向に並んで分離したボディ領域3が複数形成される。ボディ領域3は、エピタキシャル層2の上面に例えばAl(アルミニウム)を打ち込むことで形成できる。このイオン注入の最大エネルギーは、例えば1200keVとする。ボディ領域3の不純物濃度は、例えば5×1017cm-3程度である。
次に、図7に示すように、レジストパターン50を除去した後、エピタキシャル層2上に、ボディ領域3の直上においてY方向に延在する絶縁膜(マスクパターン)10を複数形成する。絶縁膜10は、例えば、酸化シリコン膜を例CVD(Chemical Vapor Deposition)法などにより成膜した後、当該酸化シリコン膜をフォトリソグラフィ技術およびエッチング法を用いてパターニングすることで形成できる。
続いて、絶縁膜10をマスク(エッチング防止マスク)として用いてドライエッチングを行うことで、エピタキシャル層2の上面に複数のトレンチ8aを形成する。すなわち、絶縁膜10はハードマスクとして用いられる。各トレンチ8aは、Y方向に延在している。トレンチ8aの深さは、例えば1μmである。トレンチ8aの深さは、ボディ領域3の深さよりも浅い。これにより、X方向に隣り合うトレンチ8a同士の間には、エピタキシャル層2の一部分であって、Y方向に延在する半導体層のパターンが形成される。
次に、図8に示すように、チップ形成領域のうち、素子領域を平面視で囲む外周部をフォトレジスト膜(レジストパターン)により覆う。その後、当該フォトレジスト膜および絶縁膜10をマスクとして用いてイオン注入を行う。ここでは、トレンチ8aの底面に向けてn型の不純物(例えばN(窒素))を打ち込む。このとき、イオン注入の最大エネルギーは900keV程度とする。これにより、エピタキシャル層2内に、JFET領域4と、n型の半導体領域4aとを形成する。ここでは、トレンチ8aの直下において2つのボディ領域3同士の間の領域に位置するエピタキシャル層2と、当該領域の下部に形成されたn型の半導体領域とを含む半導体領域を、JFET領域4と呼ぶ。JFET領域4は、絶縁膜10のX方向における一方の側面と隣接する領域の直下に形成され、半導体領域4aは、絶縁膜10のX方向における他方の側面と隣接する領域の直下に形成される。つまり、JFET領域4と半導体領域4aとは、絶縁膜10の直下の領域を挟んでX方向に隣り合って形成される。
JFET領域4および半導体領域4aのそれぞれの不純物濃度は、例えば1×1017cm-3程度である。JFET領域4および半導体領域4aのそれぞれの下端は、ボディ領域3の下のエピタキシャル層2に接している。また、JFET領域4は、エピタキシャル層2の上面(トレンチ8aの底面)に接している。
続いて、当該フォトレジスト膜および絶縁膜10をマスクとして用いて斜めイオン注入を行う。ここでは、Z方向からX方向に向かって25度傾いた方向から、エピタキシャル層2の表面に向かってイオン注入を行う。つまり、当該斜めイオン注入の方向は、X方向およびZ方向に沿う面に沿う方向であり、当該斜めイオン注入の打込角度は25度である。ここでは、トレンチ8aの底面およびトレンチ8aの側面に向けてn型の不純物(例えばN(窒素))を打ち込む。このとき、イオン注入の最大エネルギーは450keV程度とする。これにより、エピタキシャル層2内に、n型の半導体領域であるソース接続層5と、ドレイン接続層6とを形成する。
ソース接続層5およびドレイン接続層6の不純物濃度は、例えば1×1018cm-3程度である。ソース接続層5は、トレンチ8aの側面から、JFET領域4が形成されたトレンチ8aの底面に亘って形成される。ドレイン接続層6は、トレンチ8aの側面から、他他のトレンチ8aの底面に亘って形成される。つまり、ソース接続層5およびドレイン接続層6は、平面視で絶縁膜10を挟んで並ぶ2つのトレンチ8aのそれぞれの表面に形成される。X方向において隣り合うトレンチ8a同士の間のエピタキシャル層2内において、ソース接続層5およびドレイン接続層6は互いに離間しており、それらのソース接続層5およびドレイン接続層6との間には、ボディ領域3が存在する。なお、ソース接続層5およびドレイン接続層6を形成した後にJFET領域4を形成してもよい。
次に、図9に示すように、上記フォトレジスト膜および絶縁膜10を除去する。続いて、エピタキシャル層2上に、レジストパターン51を形成する。レジストパターン51は、表面にドレイン接続層6が形成されたトレンチ8aと、当該トレンチ8aをX方向で挟む2つのトレンチ8aのそれぞれの底面の一部とを連続的に覆うフォトレジスト膜である。続いて、当該レジストパターン51をマスクとして用いてイオン注入を行う。ここでは、エピタキシャル層2の上面に向かってn型の不純物(例えばN(窒素))を打ち込む。このとき、イオン注入の最大エネルギーは120keV程度とする。これにより、エピタキシャル層2の上面から所定の深さに亘って、エピタキシャル層2内に、n+型の半導体領域であるソース領域7を形成する。ソース領域7の不純物濃度は、例えば1×1020cm-3程度である。
続いて、図示はしないが、レジストパターン51を除去した後、フォトリソグラフィ技術およびイオン注入法を用いて、p+型の半導体領域である電位固定領域(図示しない)およびターミネーション領域(図示しない)を形成する。ターミネーション領域は、例えばFLRまたはJTEである。ここでは、エピタキシャル層2の上面に向かってp型の不純物(例えばAl(アルミニウム))を打ち込む。このとき、イオン注入の最大エネルギーは150keV程度とする。の不純物濃度は、これらのp+型の半導体領域の不純物濃度は、例えば1×1020cm-3程度である。
なお、ソース領域7と電位固定領域およびターミネーション領域とは、どちらを先に形成してもよい。その後、活性化アニールを行う。すなわち、SiCエピタキシャル基板に対し、Ar(アルゴン)雰囲気中で、1700℃程度の温度で熱処理を行う。
次に、図10および図11に示すように、エピタキシャル層2上に、ハードマスクとして用いられる絶縁膜11を形成する。絶縁膜11は、例えば酸化シリコン膜から成り、例えばCVD法により形成された絶縁膜を、フォトリソグラフィ技術およびエッチング法を用いてパターニングすることで形成できる。絶縁膜11は、トレンチ8aを覆う第1パターンと、X方向で隣り合うトレンチ8a同士の間において、X方向に延在し、Y方向に並ぶ複数の第2パターンとが一体となったハードマスクである。つまり、絶縁膜11は、X方向で隣り合うトレンチ8a同士の間において、X方向に延在し、Y方向に並ぶ複数の開口部を有している。当該開口部の直下には、ソース接続層5、ドレイン接続層6およびそれらの間に位置するボディ領域3のそれぞれの上面が露出している。
続いて、絶縁膜11をマスクとして用いてドライエッチングを行うことで、エピタキシャル層2の上面にトレンチ8bを形成する。トレンチ8bの深さは1μm程度である。これにより、エピタキシャル層2の上面には、トレンチ8aとトレンチ8bとから成るトレンチ8が形成される。すなわち、トレンチ8bを形成することで、X方向で隣り合うトレンチ8a同士の間においてY方向に延在するエピタキシャル層2のパターンが複数に分断される。これにより、平面視でトレンチ8に周囲を囲まれたエピタキシャル層2から成る突出部であるフィン9が、Y方向に並んで複数形成される。X方向において、フィンの一方の端部のフィン9内には、ソース接続層5が形成されており、他方の端部のフィン9内には、ドレイン接続層6が形成されている。また、X方向においてフィン9の両端に形成されたソース接続層5およびドレイン接続層6のそれぞれの間には、ボディ領域3が形成されている。
次に、図12および図13に示すように、エピタキシャル層2上に絶縁膜を堆積した後、熱処理を行うことで、当該絶縁膜の焼き締めを行う。当該絶縁膜は、例えば酸化シリコン膜から成り、絶縁膜11よりも膜厚が小さく、例えばCVD法により形成できる。ここでは、当該絶縁膜が、絶縁膜11と一体化した状態を図示している。続いて、エピタキシャル層2上に、例えばCVD法を用いてポリシリコン膜を形成する。これにより、トレンチ8内を完全に埋め込む。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて当該ポリシリコン膜をパターニングすることで、当該ポリシリコン膜から成るゲート電極12を形成する。
ゲート電極12は、Y方向に並ぶ複数のフィン9を跨ぐように形成され、Y方向に延在している。また、ゲート電極12は、平面視においてトレンチ8aとは離間している。
これにより、本実施の形態のnチャネル型のMOSFET(MOS型電界効果トランジスタ)が形成される。MOSFETは、少なくとも、ソース領域7、ソース接続層5、フィン9、ボディ領域3、ドレイン領域(SiC基板1)、ドレイン接続層6およびゲート電極12を有している。また、MOSFETは、後に形成するドレイン電極(ドレイン配線用電極15)に電気的に接続されるn型半導体領域であるJFET領域4を有している。
次に、図14および図15に示すように、エピタキシャル層2上に、CVD法により層間絶縁膜を堆積する。つまり、絶縁膜11およびゲート電極12を覆う層間絶縁膜を形成する。これにより、絶縁膜11と当該層間絶縁膜とから成る絶縁膜13を形成する。
続いて、絶縁膜13の一部を、フォトリソグラフィ技術およびエッチング法を用いて除去することで、絶縁膜13の上面から下面まで貫通する接続孔(コンタクトホール)を複数形成する。ここでは、複数のコンタクトホールのそれぞれは、ソース領域7の上面を露出している。また、図示していない領域において、複数のコンタクトホールのそれぞれは、電位固定領域の上面と、ゲート電極12の上面とを露出している。
続いて、エピタキシャル層2上に、例えばスパッタリング法により、金属膜を堆積する。その後、熱処理を行うことで、当該金属膜とエピタキシャル層2とを反応させることで、コンタクトホールの底面であるエピタキシャル層2の上面上に、シリサイド層14を形成する。その後、未反応の当該金属膜を除去する。当該金属膜は、例えばNi(ニッケル)膜であり、シリサイド層14は、例えばNiSi(ニッケルシリサイド)から成る。図示しない領域において、シリサイド層14は、ゲート電極12上および電位固定領域上にも形成される。
続いて、図示は省略するが、シリサイド層14上および絶縁膜13上に、順にTiN(窒化チタン)膜およびTi(チタン)膜を積層した積層膜であるバリアメタル膜を形成し、バリアメタル膜上に、Al(アルミニウム)膜から成る主導体膜を形成する。バリアメタル膜および主導体膜は、例えばスパッタリング法により形成できる。続いて、フォトリソグラフィ技術およびエッチング法を用いて、バリアメタル膜および主導体膜をパターニングする。バリアメタル膜および主導体膜は、プラグおよび配線を構成している。ソース領域7にコンタクトホール内のソースプラグを介して接続された配線は、ソース配線用電極(ソースパッド)に電気的に接続されている。また、ゲート電極12にコンタクトホール内のゲートプラグを介して接続された配線は、ゲート配線用電極(ゲートパッド)に電気的に接続されている。
続いて、図示は省略するが、絶縁膜13上および当該配線上にパッシベーション膜を形成する。パッシベーション膜の材料は、例えばPBO(ポリベンゾオキサゾール)などのポリイミドから成る。
続いて、SiC基板1の下面にドレイン電極(裏面電極)を形成する。ここでは、SiC基板1の下面に、例えばスパッタリング法を用いてNi(ニッケル)膜を堆積した後、レーザアニールによりNi膜とSiC基板1とを反応させ、これによりNiSi(ニッケルシリサイド)層を形成する。なお、これにより形成したシリサイド層は、図14および図15では図示していない。続いて、当該シリサイド層の下面を順に覆うNi(ニッケル)膜形およびTi(膜)から成る積層膜を形成する。これにより、当該積層膜から成るドレイン配線用電極(ドレイン電極)15が形成される。
<本実施の形態の効果>
次に、本実施の形態によるMOSFETの効果を説明する。
次に、本実施の形態によるMOSFETの効果を説明する。
本実施の形態では、図18に示す比較例とは異なり、エピタキシャル層2の上部に、上方に突出するフィン9を有しており、フィン9の長手方向における両端には、それぞれ、ソース接続層5およびドレイン接続層6が斜めイオン注入により形成されている。言い換えれば、フィン9内においてチャネルが形成されるボディ領域3を挟むn型半導体領域であるソース接続層5およびドレイン接続層6が斜めイオン注入により形成されている。これにより、上記改善の余地において説明した比較例のように、多段注入法によりソース領域7(図18参照)およびドレイン接続層(図18の電流拡散層6a参照)を形成する場合に比べて、チャネル長aのばらつきを低減できる。言い換えれば、MOSFETのチャネル長aを一定にすることができる。
本実施の形態において、ソース接続層5およびドレイン接続層6の、トレンチ8の側面に対して垂直な方向における深さのばらつきは、0.05μm以下のばらつきで均一であることが望ましい。MOSFETでは、チャネルがパンチスルーしない最小のチャネル長を確保した上で、できるだけチャネル長は短くした方がオン抵抗は小さくなる。最小のチャネル長を0.4μmに設定し、ソース接続層5およびドレイン接続層6の深さのばらつきが例えば0.1μmである場合、最も短いチャネル長は0.3μm、最も長いチャネル長は0.6μmとなる。この場合、平均のチャネル長が0.5μmより大きくなる。したがって、MOSFETのチャネル抵抗は、ソース接続層5およびドレイン接続層6の深さが均一な場合に比べ約20%増加する。
これに対し、本実施の形態では、ソース接続層5およびドレイン接続層6を斜めイオン注入により形成することで、ソース接続層5およびドレイン接続層6の深さのばらつきは0.05μm以下となっている。これにより、MOSFETのチャネル抵抗の増加率を10%以内に抑えることができる。つまり、MOSFETのチャネル長aを一定に保ち、これにより、MOSFETにおいて低オン抵抗と高耐圧を両立できる。言い換えれば、良好な特性を得られるMOSFETを実現できる。すなわち、半導体装置の性能を向上できる。よって、上記改善の余地を解消できる。
また、ここでは、トレンチ8を形成し、ソース接続層5、ボディ領域3およびドレイン接続層6をフィン状に残し、トレンチ8のY方向の側面にゲート絶縁膜を介してゲート電極12を形成することで、チャネル幅(ゲート幅)を広く確保できる。
また、ここでは、ゲート絶縁膜を有するフィン構造は、ボディ領域3で覆われているため、MOSFETのオフ状態での電界が低く抑えられる。
また、ゲート電極12は最低限の面積とすることができるため、入力容量を低減でき、スイッチングを速くできる。つまり、図18を用いて説明した比較例では、ゲート電極はトレンチ18内の全体と、X方向においてトレンチ18と隣接するエピタキシャル層2の上面とを覆う必要があり、ソース領域7とゲート電極とが互いに近づく領域が多い。このため、比較例ではゲートおよびソース間の寄生容量(上記入力容量)が大きく、MOSFETの動作が遅いという問題がある。
これに対し、本実施の形態では、ゲート電極12はX方向におけるフィン9の端部からもう一方の端部までの全体を覆っている必要はなく、フィン9の表面のうち、ソース接続層5とドレイン接続層6との間のボディ領域3(チャネル形成領域)の表面を覆っていればよい。ここでは、X方向において、ゲート電極12の端部のうち、ソース領域7側の端部は、フィン9の端部のうち、ソース領域7側の端部より遠くに位置している。よって、本実施の形態では、比較例に比べ、ゲート電極12は最低限の面積とすることができ、このため、入力容量を低減できる。
(実施の形態2)
以下に、図16を用いて、本実施の形態の半導体装置について説明する。図16は、本実施の形態の半導体装置を示す断面図である。図16では、半導体チップの素子領域の断面と、平面視で半導体チップの素子領域を囲む周辺領域の断面とを並べて示している。図16では、左から順に、周辺領域1Bの断面と、素子領域1Aの断面とを並べている。素子領域1Aの断面は、図3に示した断面に対応する箇所における断面である。
以下に、図16を用いて、本実施の形態の半導体装置について説明する。図16は、本実施の形態の半導体装置を示す断面図である。図16では、半導体チップの素子領域の断面と、平面視で半導体チップの素子領域を囲む周辺領域の断面とを並べて示している。図16では、左から順に、周辺領域1Bの断面と、素子領域1Aの断面とを並べている。素子領域1Aの断面は、図3に示した断面に対応する箇所における断面である。
図16に示すように、ここでは前記実施の形態1と異なり、コンタクト形成領域および周辺領域(チップ外周部)1Bにトレンチ8を掘らず、エピタキシャル層2を残している。コンタクト形成領域とは、ソース領域7が形成される領域と、電位固定領域が形成される領域とを指す。このため、素子領域1Aにおいて、ソース領域7はトレンチ8と隣り合うエピタキシャル層2の上面に形成されている。なお、ソース領域7の深さは、トレンチ8の深さよりも浅い。
周辺領域1Bのエピタキシャル層2内には、エピタキシャル層2の上面から所定の深さに亘って、複数のp型の半導体領域19が形成されている。複数のp型の半導体領域19のそれぞれは、互いに離間しており、素子領域1Aを囲むように環状に形成されている。複数の半導体領域19は、ターミネーション領域20を構成している。半導体領域19の深さは、例えば、ボディ領域3と同等である。
ターミネーション領域20は、前記実施の形態1において説明したように、図8を用いて説明した工程、つまり、トレンチ8の表面にソース接続層5およびドレイン接続層6を形成する工程の後に形成する。ここで、コンタクト形成領域および周辺領域1Bのエピタキシャル層2の上面にトレンチ8が形成される場合、トレンチ8の形成工程でハードマスクとして用いられる絶縁膜10(図8参照)は、周辺領域1Bのエピタキシャル層2の上面を覆っていない。この場合、ソース接続層5およびドレイン接続層6を形成する工程では、それらの半導体領域が周辺領域1Bに形成されることを防ぐため、周辺領域1Bのエピタキシャル層2の上面をフォトレジスト膜により覆って保護する必要がある。
これに対し、本実施の形態では、コンタクト形成領域および周辺領域1Bのエピタキシャル層2の上面にトレンチ8を形成していない。つまり、ソース接続層5およびドレイン接続層6を形成する工程では、周辺領域1Bのエピタキシャル層2の上面が絶縁膜10により覆われている。したがって、当該工程で周辺領域1Bにフォトレジスト膜のパターンを形成する必要がないため、半導体装置の製造工程を簡略化することができる。
その他、本実施の形態では、前記実施の形態と同様の効果を得ることができる。
(実施の形態3)
以下に、図17を用いて、本実施の形態の半導体装置について説明する。図17は、本実施の形態の半導体装置を示す断面図である。図17に示す断面は、図3に示した断面に対応する箇所における断面である。
以下に、図17を用いて、本実施の形態の半導体装置について説明する。図17は、本実施の形態の半導体装置を示す断面図である。図17に示す断面は、図3に示した断面に対応する箇所における断面である。
図17に示すように、ここでは前記実施の形態1と異なり、JFET領域4の直上にショットキー電極17を形成している。具体的には、JFET領域4の直上の絶縁膜13には、エピタキシャル層2の上面(ドレイン接続層6の上面)を露出するコンタクトホール16が形成されている。コンタクトホール16の底面であるドレイン接続層6の上面には、ドレイン接続層6の当該上面上に形成された金属層から成るショットキー電極17が接している。
トレンチ8の底面に形成されたドレイン接続層6と、当該ドレイン接続層6に接続されたショットキー電極17とは、ショットキーバリアダイオードを構成している。
図18に示す比較例のMOSFETでは、JFET領域4の直上の領域がゲート電極(図示しない)により覆われている。このため、JFET領域4の上面上にショットキー電極を形成してショットキーバリアダイオードを設けることは困難である。
これに対し、本実施の形態ではトレンチ8が形成された領域にゲート電極12が無いため、JFET領域4の直上にショットキー電極17を形成できる。これにより、本実施の形態の半導体装置(半導体チップ)は、順方向電圧Vfが低いダイオードを内蔵することができる。すなわち、MOSFETによるスイッチング時のリカバリ特性の改善、順方向電圧Vfの低減、および、ボディダイオードの通電による通電劣化の抑制を実現できる。
その他、本実施の形態では、前記実施の形態と同様の効果を得ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここでは、説明の都合上、半導体基板および半導体領域の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。つまり、MOSFETはpチャネル型であってもよい。
1 SiC基板
2 エピタキシャル層
3 ボディ領域
4 JFET領域
5 ソース接続層
6 ドレイン接続層
7 ソース領域
8 トレンチ
9 フィン
12 ゲート電極
13 絶縁膜
2 エピタキシャル層
3 ボディ領域
4 JFET領域
5 ソース接続層
6 ドレイン接続層
7 ソース領域
8 トレンチ
9 フィン
12 ゲート電極
13 絶縁膜
Claims (7)
- 第1導電型の半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の第1上面から上方に突出し、前記半導体基板の前記第1上面に沿う第1方向に延在する突出部と、
前記突出部の側面を含む前記突出部内に形成された、前記第1導電型とは異なる第2導電型の第1半導体領域と、
前記第1方向における前記突出部の一方の端部において、前記突出部内に前記第1半導体領域と接して形成された、前記第1導電型の第2半導体領域と、
前記第1方向における前記突出部の他方の端部において、前記突出部内に前記第1半導体領域と接して形成された、前記第1導電型の第3半導体領域と、
前記半導体基板の前記第1上面に形成され、前記第2半導体領域に電気的に接続された前記第1導電型のソース領域と、
前記半導体基板の下面に形成され、前記第3半導体領域に電気的に接続された前記第1導電型のドレイン領域と、
前記第1半導体領域が形成された前記突出部の前記側面を、絶縁膜を介して覆うゲート電極と、
を有し、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第1半導体領域、前記第2半導体領域および前記第3半導体領域は、電界効果トランジスタを構成し、
前記第1方向における前記第2半導体領域と前記第3半導体領域との間の長さの、前記半導体基板の深さ方向における前記突出部の上面から下端までの間のばらつきは、0.05μm以内である、半導体装置。 - 請求項1に記載の半導体装置において、
平面視において、前記突出部の周囲は前記絶縁膜により囲まれている、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基板の第2上面に形成されたトレンチと、
平面視において前記電界効果トランジスタを囲む周辺領域の前記半導体基板の前記第2上面に形成されたターミネーション領域と、
をさらに有し、
前記突出部は、前記半導体基板の上面のうち、前記トレンチの底面である前記半導体基板の前記第1上面から上方に突出し、
前記ソース領域は、前記半導体基板の前記第2上面に形成されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記第3半導体領域は、前記突出部内から前記半導体基板の前記第1上面に亘って形成され、
前記半導体基板の前記第1上面の前記第3半導体領域の上面にショットキー接続されたショットキー電極をさらに有する、半導体装置。 - (a)第1導電型の半導体基板を用意する工程、
(b)前記半導体基板の上面に沿う第1方向に並ぶように、前記半導体基板の前記上面から所定の深さに亘って、前記第1導電型と異なる第2導電型の第1半導体領域を形成する工程、
(c)前記半導体基板の前記上面に、平面視において前記第1方向に交わる第2方向に延在する第1トレンチを複数形成することで、前記第1方向において隣り合う前記第1トレンチ同士の間で前記第2方向に延在し、前記半導体基板の一部分から成る第1パターンを形成する工程、
(d)前記第1パターンの上面がマスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第1方向における前記第1パターンの第1端部を含む前記第1パターン内に、前記第1パターン内の前記第1半導体領域と接し、前記第1導電型を有する第2半導体領域を形成する工程、
(e)前記第1パターンの前記上面が前記マスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第1方向における前記第1パターンの前記第1端部とは反対側の第2端部を含む前記第1パターン内に、前記第1パターン内の前記第1半導体領域と接し、前記第1導電型を有する第3半導体領域を形成する工程、
(f)前記半導体基板の前記上面に、前記第2半導体領域に電気的に接続された前記第1導電型のソース領域を形成する工程、
(g)前記第1パターンを前記第2方向において分離する複数の第2トレンチを形成することで、前記第1パターンから成る突出部を前記第2方向に並べて複数形成する工程、
(h)複数の前記突出部のそれぞれの上面と、複数の前記突出部のそれぞれの前記第2方向における側面とを、絶縁膜を介して覆うゲート電極を形成する工程、
(i)前記半導体基板の下面に、前記第1方向において隣り合う前記第1半導体領域同士の間の前記半導体基板を介して前記第3半導体領域に電気的に接続された、前記第1導電型のドレイン領域を形成する工程、
を有し、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第1半導体領域、前記第2半導体領域および前記第3半導体領域は、電界効果トランジスタを構成している、半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
(j)平面視において前記電界効果トランジスタを囲む周辺領域の前記半導体基板の前記上面に形成されたターミネーション領域を形成する工程、
をさらに有し、
前記(f)工程では、平面視において前記第1トレンチと並ぶ前記半導体基板の前記上面に前記ソース領域を形成し、
前記(d)工程および前記(e)工程では、周辺領域の前記半導体基板の前記上面が前記マスクパターンにより覆われた状態で、前記第2半導体領域および前記第3半導体領域をそれぞれ形成する、半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
(k)前記(d)~(f)工程の後、前記第1トレンチの底面に形成された前記第3半導体領域の上面にショットキー接続されたショットキー電極を形成する工程、
をさらに有し
前記(e)工程では、前記突出部内から前記第1トレンチの底面に亘って前記第3半導体領域を形成する、半導体装置の製造方法。
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JP2020211143A JP2022097902A (ja) | 2020-12-21 | 2020-12-21 | 半導体装置およびその製造方法 |
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WO2024021338A1 (zh) * | 2022-07-26 | 2024-02-01 | 苏州大学 | 等效源漏区优化的场效应晶体管器件 |
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2020
- 2020-12-21 JP JP2020211143A patent/JP2022097902A/ja active Pending
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