JP2022068820A - Ldmos, semiconductor device, and method for manufacturing the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 59
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 63
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 63
- 238000001039 wet etching Methods 0.000 claims description 29
- 238000001312 dry etching Methods 0.000 claims description 24
- 239000010410 layer Substances 0.000 claims description 20
- 239000012670 alkaline solution Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 claims 2
- 239000000969 carrier Substances 0.000 abstract description 10
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- HUCVOHYBFXVBRW-UHFFFAOYSA-M caesium hydroxide Chemical compound [OH-].[Cs+] HUCVOHYBFXVBRW-UHFFFAOYSA-M 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H—ELECTRICITY
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
Description
本発明は、ＬＤＭＯＳ及び半導体装置、並びにその製造方法に関するものである。 The present invention relates to LDMOS, a semiconductor device, and a method for manufacturing the same.
高耐圧用途のために、ＬＤＭＯＳ（横方向拡散ＭＯＳ）が用いられる場合がある（例えば特許文献１）。ＬＤＭＯＳでは、ソースとドレインの間にＳＴＩが設けられるものがある。 LDMOS (lateral diffusion MOS) may be used for high withstand voltage applications (for example, Patent Document 1). In some LDMOS, STI is provided between the source and the drain.
しかしながら、ＳＴＩにおけるソース側のコーナーにおいて電流密度が高くなり、衝突電離によりホットキャリアが発生する場合がある。ホットキャリアが発生するとＭＯＳの性能劣化を生じさせる可能性がある。 However, the current density becomes high at the corner on the source side in STI, and hot carriers may be generated due to impact ionization. When hot carriers occur, the performance of MOS may deteriorate.
本発明は、このような事情に鑑みてなされたものであって、ホットキャリアの発生を抑制することができるＬＤＭＯＳ及び半導体装置、並びにその製造方法を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide an LDMOS and a semiconductor device capable of suppressing the generation of hot carriers, and a method for manufacturing the same.
本発明の第１態様は、シリコン基板に対して形成されたソース部と、前記シリコン基板に対して形成されたドレイン部と、前記シリコン基板に対して形成されたゲート部と、前記ソース部と前記ドレイン部の間において、前記ドレイン部に隣接して設けられており、前記ソース部に近い側壁の面方位が（１１１）面であるＳＴＩ部と、を備えるＬＤＭＯＳである。 A first aspect of the present invention includes a source portion formed on a silicon substrate, a drain portion formed on the silicon substrate, a gate portion formed on the silicon substrate, and a source portion. The LDMOS is provided between the drain portions adjacent to the drain portion and includes an STI portion whose side wall orientation close to the source portion is the (111) plane.
上記のような構成によれば、ＳＴＩ部が、ソース部とドレイン部の間であって、ドレイン部に隣接して設けられる。そして、ＳＴＩ部は、ソース部に近い側壁の面方位が（１１１）面となっている。側壁の面方位が（１１１）面となることによって、例えば、トレンチの底面（例えば、シリコン基板表面と平行）と側壁との角度は約５５°程度となり、ソース部とドレイン部の間のキャリアパスに対して側壁の面が傾斜される。このため、衝突電離を抑制して、ホットキャリアの発生を抑えることができる。これによって、ＬＤＭＯＳの性能劣化が抑制される。 According to the above configuration, the STI section is provided between the source section and the drain section and adjacent to the drain section. The surface orientation of the side wall of the STI portion near the source portion is the (111) plane. When the plane orientation of the side wall is the (111) plane, for example, the angle between the bottom surface of the trench (for example, parallel to the surface of the silicon substrate) and the side wall is about 55 °, and the carrier path between the source portion and the drain portion. The surface of the side wall is inclined with respect to. Therefore, it is possible to suppress impact ionization and suppress the generation of hot carriers. As a result, deterioration of LDMOS performance is suppressed.
上記ＬＤＭＯＳにおいて、前記ＳＴＩ部の前記側壁は、強アルカリ性溶液を用いたウェットエッチングにより形成されることとしてもよい。 In the LDMOS, the side wall of the STI portion may be formed by wet etching using a strong alkaline solution.
上記のような構成によれば、強アルカリ性溶液を用いたウェットエッチングを行うことによって、ＳＴＩ部の側壁を（１１１）面とすることができる。例えば、ドライエッチングだと側壁を（１１１）面とすることはできない。 According to the above configuration, the side wall of the STI portion can be made into the (111) surface by performing wet etching using a strong alkaline solution. For example, in the case of dry etching, the side wall cannot be the (111) surface.
上記ＬＤＭＯＳにおいて、前記ＳＴＩ部における前記ドレイン部に近い側壁の面方位が（１１１）面であることとしてもよい。 In the LDMOS, the plane orientation of the side wall of the STI portion near the drain portion may be the (111) plane.
上記のような構成によれば、ＳＴＩ部におけるドレイン部に近い側壁の面方位も（１１１）面とするため、ソース部に近い側壁と共に同工程で形成できる。 According to the above configuration, since the surface orientation of the side wall near the drain portion in the STI portion is also the (111) plane, it can be formed together with the side wall close to the source portion in the same step.
本発明の第２態様は、上記のＬＤＭＯＳと、前記ＬＤＭＯＳが形成されたシリコン基板に混載された回路部と、を備え、前記回路部に形成されるＳＴＩは、（１１１）面を有さない半導体装置である。 A second aspect of the present invention comprises the above LDMOS and a circuit portion mixedly mounted on a silicon substrate on which the LDMOS is formed, and the STI formed in the circuit portion does not have a (111) plane. It is a semiconductor device.
上記のような構成によれば、ＬＤＭＯＳの部分だけＳＴＩ部の側壁が（１１１）面とされ、混載された回路部の部分では、ＳＴＩは（１１１）面を有さないため、例えば、回路部のＳＴＩはドライエッチングを用いて形成することができ、回路素子の集積度を向上させることができる。 According to the above configuration, the side wall of the STI portion is the (111) plane only in the LDMOS portion, and the STI does not have the (111) plane in the portion of the circuit portion in which the STI portion is mounted, so for example, the circuit portion. STI can be formed by using dry etching, and the degree of integration of circuit elements can be improved.
上記半導体装置において、前記ＬＤＭＯＳに形成される前記ＳＴＩ部は、１層のシリコン酸化膜により形成され、前記回路部に形成される前記ＳＴＩは、複数層のシリコン酸化膜により形成されることとしてもよい。 In the semiconductor device, the STI portion formed on the LDMOS may be formed by a single layer silicon oxide film, and the STI formed on the circuit portion may be formed by a plurality of layers of silicon oxide film. good.
上記のような構成によれば、回路部に形成されるＳＴＩは複数層のシリコン酸化膜で形成されることで、側壁がシリコン基板表面に対してより垂直に近い場合であっても、効果的にトレンチをシリコン酸化膜で埋め込むことが可能となる。 According to the above configuration, the STI formed in the circuit portion is formed of a plurality of layers of silicon oxide film, which is effective even when the side wall is closer to perpendicular to the surface of the silicon substrate. The trench can be embedded in the silicon oxide film.
本発明の第３態様は、シリコン基板の表面であってＬＤＭＯＳを形成するＬＤＭＯＳ領域の所定領域に対してウェットエッチングを行うことにより、所定の深さで、側壁の面方位が（１１１）面となるトレンチを形成するウェットエッチング工程と、前記ウェットエッチング工程で形成した前記トレンチをシリコン酸化膜で埋めるシリコン酸化膜形成工程と、前記シリコン基板の表面の余分なシリコン酸化膜を除去して平坦化し、前記トレンチにおいてＳＴＩを形成する平坦化工程と、前記ＳＴＩに隣接してドレイン部を形成するとともに、前記ドレイン部に対して前記ＳＴＩの反対側にソース部を形成するドレイン－ソース形成工程と、前記シリコン基板の表面にゲート部を形成するゲート形成工程と、を有する半導体装置の製造方法である。 A third aspect of the present invention is to perform wet etching on a predetermined region of the LDMOS region on the surface of the silicon substrate that forms LDMOS, so that the surface orientation of the side wall is the (111) plane at a predetermined depth. A wet etching step for forming a trench, a silicon oxide film forming step for filling the trench formed in the wet etching step with a silicon oxide film, and a silicon oxide film forming on the surface of the silicon substrate to be flattened. A flattening step of forming an STI in the trench, a drain-source forming step of forming a drain portion adjacent to the STI and forming a source portion on the opposite side of the STI with respect to the drain portion, and the above. It is a method of manufacturing a semiconductor device having a gate forming step of forming a gate portion on the surface of a silicon substrate.
上記のような構成によれば、ＬＤＭＯＳのＳＴＩは、側壁の面方位が（１１１）面となっている。側壁の面方位が（１１１）面となることによって、例えば、トレンチの底面（例えば、シリコン基板表面と平行）と側壁との角度は約５５°程度となり、ソース部とドレイン部の間のキャリアパスに対して側壁の面が傾斜される。このため、衝突電離を抑制して、ホットキャリアの発生を抑えることができる。これによって、ＬＤＭＯＳの性能劣化が抑制される。 According to the above configuration, the surface orientation of the side wall of the LDMOS STI is the (111) plane. When the plane orientation of the side wall is the (111) plane, for example, the angle between the bottom surface of the trench (for example, parallel to the surface of the silicon substrate) and the side wall is about 55 °, and the carrier path between the source portion and the drain portion. The surface of the side wall is inclined with respect to. Therefore, it is possible to suppress impact ionization and suppress the generation of hot carriers. As a result, deterioration of LDMOS performance is suppressed.
上記半導体装置の製造方法において、前記シリコン基板の表面であって、前記ＬＤＭＯＳ領域以外の回路形成領域における所定領域に対してドライエッチングを行うことにより、所定の深さのトレンチを形成するドライエッチング工程を有することとしてもよい。 In the method for manufacturing a semiconductor device, a dry etching step of forming a trench having a predetermined depth by performing dry etching on a predetermined region on the surface of the silicon substrate in a circuit forming region other than the LDMOS region. May have.
上記のような構成によれば、回路形成領域ではドライエッチングを用いることにより、回路形成領域における集積度を向上させることができる。 According to the above configuration, the degree of integration in the circuit forming region can be improved by using dry etching in the circuit forming region.
上記半導体装置の製造方法において、前記ドライエッチング工程で形成したトレンチにシリコン酸化膜を堆積させるシリコン酸化膜堆積工程と、前記シリコン酸化膜堆積工程の後において、前記回路形成領域にレジストパターンを形成するレジスト形成工程と、を有し、前記ウェットエッチング工程は前記レジスト形成工程の後に行われ、前記シリコン酸化膜形成工程では、前記ウェットエッチング工程で形成したトレンチ及び前記ドライエッチング工程で形成されシリコン酸化膜が堆積されたトレンチの両方を、シリコン酸化膜で埋めることとしてもよい。 In the method for manufacturing a semiconductor device, a resist pattern is formed in the circuit forming region after the silicon oxide film deposition step of depositing a silicon oxide film in the trench formed in the dry etching step and the silicon oxide film deposition step. It has a resist forming step, and the wet etching step is performed after the resist forming step. In the silicon oxide film forming step, a trench formed in the wet etching step and a silicon oxide film formed in the dry etching step are formed. Both of the trenches in which the etching is deposited may be filled with a silicon oxide film.
上記のような構成によれば、回路形成領域に形成されるＳＴＩは複数層のシリコン酸化膜で形成されることとなるため、ドライエッチングにより、側壁がシリコン基板表面に対してより垂直に近い場合であっても、効果的にトレンチをシリコン酸化膜で埋め込むことが可能となる。 According to the above configuration, the STI formed in the circuit forming region is formed by a plurality of layers of silicon oxide film. Therefore, when the side wall is closer to perpendicular to the silicon substrate surface by dry etching. Even so, it is possible to effectively embed the trench with a silicon oxide film.
本発明によれば、ホットキャリアの発生を抑制することができるという効果を奏する。 According to the present invention, there is an effect that the generation of hot carriers can be suppressed.
以下に、本発明に係るＬＤＭＯＳ及び半導体装置、並びにその製造方法の一実施形態について、図面を参照して説明する。
図１は、ＬＤＭＯＳ１の断面図である。図１に示すように、本実施形態に係るＬＤＭＯＳ（ＳＴＩ－ＬＤＭＯＳ）１は、Ｐ型基板（Ｐ－ｓｕｂ）と、Ｎ型の埋め込み層（ＮＢＬ：Ｎ－Ｂｕｒｉｅｄ Ｌａｙｅｒ）と、Ｎ型のエピタキシャル層（ｎ－ｅｐｉ）と、ドレイン部Ｄと、ソース部Ｓと、ゲート部Ｇと、ＳＴＩ部５とを備えている。エピタキシャル層についてはウェル層（Ｎ－ｗｅｌｌ）としてもよい。図１では、ＳＩの領域がシリコン基板となっており、ＳＦがシリコン基板の表面となる。なお、シリコン基板の表面は、面方位が（１００）面とする。すなわち、シリコンウェハとして（１００）基板が用いられる。例えばウェハ基板にはノッチと呼ばれる目印がついており、通常、基板ではノッチ方向が［０１１］方向（結晶方位。面に対する法線）となる。なお、４５度回転基板の場合には（１００）基板でノッチ方向が［００１］方向となる。シリコン基板の表面に対して、ゲート部Ｇやメタル層等が積層されるため、図１に示すように積層される方向を積層方向とする。図１のＬＤＭＯＳ１の構成は、一例であり、ソース部Ｓとドレイン部Ｄの間にＳＴＩ部５が設けられるＬＤＭＯＳであれば、他の構成としてもよい。
Hereinafter, an LDMOS and a semiconductor device according to the present invention, and an embodiment of a manufacturing method thereof will be described with reference to the drawings.
FIG. 1 is a cross-sectional view of LDMOS1. As shown in FIG. 1, the LDMOS (STI-LDMOS) 1 according to the present embodiment includes a P-type substrate (P-sub), an N-type embedded layer (NBL: N-Buried Layer), and an N-type epitaxial. It includes a layer (n-epi), a drain unit D, a source unit S, a gate unit G, and an
図１に示すように、Ｐ型基板に対して積層方向上側にＮＢＬが形成される。そして、ＮＢＬに対して積層方向上側にＮ型のエピタキシャル層が形成される。Ｎ型のエピタキシャル層は、シリコン基板の表面に対して不純物がドープされることで形成される。 As shown in FIG. 1, NBL is formed on the upper side in the stacking direction with respect to the P-shaped substrate. Then, an N-type epitaxial layer is formed on the upper side in the stacking direction with respect to the NBL. The N-type epitaxial layer is formed by doping the surface of a silicon substrate with impurities.
ドレイン部Ｄは、図１に示すように、シリコン基板の表面に対して形成される。ドレイン部Ｄは、ＬＤＭＯＳ１のドレインとして予め設定された領域に対して不純物がドープされることによって形成される。例えば、Ｎ型の不純物がドープされることで、Ｎ型（ｎ＋）のドレイン部Ｄが形成される。 As shown in FIG. 1, the drain portion D is formed with respect to the surface of the silicon substrate. The drain portion D is formed by doping the region preset as the drain of LDMOS 1 with impurities. For example, N-type (n +) drain portion D is formed by doping with N-type impurities.
ドレイン部Ｄに対して、集積方向下側には、ＨＶ－ｎｗｅｌｌ（ウェル領域）が形成される。ＨＶ－ｎｗｅｌｌと後述するＳＴＩ部５とは、ドレイン部Ｄを囲うように形成される。ＨＶ－ｎｗｅｌｌに対して集積方向下側には、ｎ－ｄｒｉｆｔ（ドリフト領域）が形成される。ｎ－ｄｒｉｆｔは、ＨＶ－ｎｗｅｌｌとＳＴＩ部５とを囲うように形成される。換言すると、Ｎ型のエピタキシャル層に対して、ｎ－ｄｒｉｆｔと、ＨＶ－ｎｗｅｌｌと、ドレイン部Ｄとが積層されるように形成される。
An HV-nwell (well region) is formed on the lower side in the accumulation direction with respect to the drain portion D. The HV-nwell and the
そして、図１に示すようにドレイン部Ｄより端子が引き出され、ドレイン端子となる。 Then, as shown in FIG. 1, the terminal is pulled out from the drain portion D and becomes a drain terminal.
ソース部Ｓは、図１に示すように、シリコン基板の表面に対して形成される。ソース部Ｓは、ＬＤＭＯＳ１のソースとして予め設定された領域に対して不純物がドープされることによって形成される。例えば、Ｎ型の不純物がドープされることで、Ｎ型（ｎ＋）のソース部Ｓが形成される。また、基板表面においてソース部Ｓに隣接するようにピックアップ（ｐ＋）ＰＵが形成される。 As shown in FIG. 1, the source portion S is formed with respect to the surface of the silicon substrate. The source portion S is formed by doping the region preset as the source of LDMOS 1 with impurities. For example, by doping with an N-type impurity, an N-type (n +) source portion S is formed. Further, a pickup (p +) PU is formed on the surface of the substrate so as to be adjacent to the source portion S.
ソース部Ｓに対して、集積方向下側には、ｐ－ｂｏｄｙ（ボディ領域）が形成される。ｐ－ｂｏｄｙは、ソース部ＳとピックアップＰＵとを囲うように形成される。換言すると、Ｎ型のエピタキシャル層に対して、ｐ－ｂｏｄｙと、ソース部Ｓとが積層されるように形成される。 A p-bodies (body region) are formed on the lower side in the accumulation direction with respect to the source portion S. The p-bodies are formed so as to surround the source portion S and the pickup PU. In other words, the p-bodies and the source portion S are formed so as to be laminated on the N-type epitaxial layer.
ＳＴＩ部５は、シリコン基板の表面に対して、ソース部Ｓとドレイン部Ｄの間に形成される。そして、ＳＴＩ部５は、ドレイン部Ｄに隣接して設けられており、ソース部Ｓとは所定距離離れて形成される。すなわち、ＳＴＩ部５とソース部Ｓとの間には、Ｎ型のエピタキシャル層が形成されている。
The
ＳＴＩ部５は、例えばＣＶＤ法によって、トレンチ（溝）ＴＲ１にシリコン酸化膜の埋め込みがされて形成される。すなわち、ＳＴＩ部５は、底面Ｂ（基板表面と略平行）と側壁とが形成されており、側壁（側面）は、図１に示すように、ドレイン部Ｄに近い側壁ＷＤと、ソース部Ｓに近い側壁ＷＳとを含んでいる。換言すると、側壁ＷＤと、側壁ＷＳとは、ドレイン部Ｄとソース部Ｓとの間のキャリアパスに直交するような面となっている。
The
本実施形態において、ＳＴＩ部５におけるソース部Ｓに近い側壁ＷＳの面方位（面指数、ミラー指数）は（１１１）面となっている。側壁ＷＳが（１１１）面（結晶方位）の傾斜面となることによって、ＳＴＩ部５における底面Ｂと平行な面と側壁ＷＳとのなす角は、図２に示すように、５５°（例えば５５°±１°）となる。すなわち、キャリアパスに対して、側壁ＷＳがより傾斜するようにＳＴＩ部５が形成される。このため、底面Ｂと側壁ＷＳとがなすコーナーＣ１の角がより無くなる。これによって、コーナーＣ１における衝突電離が抑制されホットキャリアの発生が少なくなる。なお、４５度回転基板の場合はＳＴＩ部５における底面Ｂと平行な面と側壁ＷＳとのなす角は、４５°（例えば４５°±１°）となる。
In the present embodiment, the plane orientation (plane index, Miller index) of the side wall WS near the source portion S in the
ＳＴＩ部５は、後述するように強アルカリ性溶液を用いたウェットエッチングにより形成される。強アルカリ性溶液とは、例えば、ｐＨが１２以上（１２以上１４以下）の溶液である。一例としては、ＴＭＡＨ １ｗｔ％でｐＨは１２．９である。ウェットエッチングを行うことにより、シリコンの物性的にトレンチＴＲ１の側壁ＷＳが（１１１）面となる。すなわち、ウェットエッチングによりＳＴＩ部５のトレンチＴＲ１を形成することにより、側壁ＷＳを（１１１）面とすることができる。一方で、ドライエッチングによりトレンチを形成した場合には、側壁の傾斜が安定せず（１１１）面とはならない。
The
なお、ＳＴＩ部５における側壁ＷＤについても側壁ＷＳと同工程で形成されるため、（１１１）面となっている。
Since the side wall WD in the
そして、図１に示すようにソース部Ｓより端子が引き出され、ソース端子となる。ソース端子は、ピックアップＰＵとも接続され接地される。 Then, as shown in FIG. 1, the terminal is pulled out from the source portion S and becomes the source terminal. The source terminal is also connected to the pickup PU and grounded.
ゲート部Ｇは、図１に示すように、シリコン基板の表面に対して形成される。ゲート部Ｇは、シリコン基板に対して、ゲート酸化膜にポリシリコンが積層されて形成される。図１に示すように、ゲート部Ｇは、積層方向から見たときに、ＳＴＩ部５の一部と重なっており、ＳＴＩ部５と距離を空けて形成されているソース部Ｓの一部とも重なっている。
As shown in FIG. 1, the gate portion G is formed with respect to the surface of the silicon substrate. The gate portion G is formed by laminating polysilicon on a gate oxide film on a silicon substrate. As shown in FIG. 1, the gate portion G overlaps with a part of the
このようにして、ゲート部Ｇ、ドレイン部Ｄ、及びソース部Ｓの各端子と、ＳＴＩ部５を含むＬＤＭＯＳ１が形成される。図１ではシリコン基板におけるＬＤＭＯＳ１を示しているが、他の領域（回路形成領域）に別の回路部が形成されることとしてもよい。回路部とは例えばロジック回路である。このように回路部が混載される場合には、回路部において構成されるＳＴＩ６は（１１１）面を有さないこととしてもよい。例えば、ドライエッチングによりトレンチＴＲ２を形成することで、側壁ＷＤの角度を基板表面に対してより垂直に近づけることができるため表面におけるＳＴＩ６の占有面積を抑制することができ集積度を向上させることができる。また、表面におけるＳＴＩ６の占有面積を小さくする場合には、後述する製造方法のように、複数回のシリコン酸化膜形成工程によって複数層のシリコン酸化膜でトレンチＴＲ２を埋め込むことがより好ましい。
In this way, the terminals of the gate portion G, the drain portion D, and the source portion S, and the LDMOS 1 including the
次に、本実施形態における半導体装置の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図３から図１０は、半導体装置の各製造工程（第１工程から第８工程）を示した図である。なお、各図においては左側にＬＤＭＯＳ１（ＬＤＭＯＳ領域）を形成し、右側にロジック回路（回路形成領域）を形成する場合を示している。各製造工程を示す各図では、断面図を示している。また、図３から図１０の各図では、構成の一例を示しており、トレンチＴＲ１やトレンチＴＲ２と、ＬＤＭＯＳ領域と回路形成領域との境界線（縦直線で示した点線）との位置関係（例えば距離）については各図の記載に限定されない。
Next, an example of a method (process flow) for manufacturing a semiconductor device in this embodiment will be described with reference to the drawings.
3 to 10 are views showing each manufacturing process (first step to eighth step) of the semiconductor device. In each figure, the case where LDMOS1 (LDMOS region) is formed on the left side and the logic circuit (circuit formation region) is formed on the right side is shown. Each figure showing each manufacturing process shows a sectional view. Further, each of FIGS. 3 to 10 shows an example of the configuration, and the positional relationship between the trench TR1 and the trench TR2 and the boundary line (dotted line shown by a vertical straight line) between the LDMOS region and the circuit forming region (dotted line). For example, the distance) is not limited to the description in each figure.
図３の第１工程（ドライエッチング工程）では、シリコン基板表面に対してシリコン窒化膜（ＳＩＮ）を形成し、その後に回路形成領域においてＳＴＩ６を形成する領域にトレンチＴＲ２を形成する。具体的には、シリコン基板の表面であって、ＬＤＭＯＳ領域以外の回路形成領域における所定領域（回路部においてＳＴＩ６を形成する予定の領域）に対してドライエッチングを行うことにより、所定の深さのトレンチＴＲ２を形成する。深さは、例えば３００ｎｍ程度である。ドライエッチングによってトレンチＴＲ２が形成されるため、側壁は基板表面に対して垂直に近くなる。回路形成領域におけるトレンチＴＲ２をドライエッチングによって形成することによって、基板表面におけるトレンチＴＲ２の占有面積を抑え、回路の集積度を向上させることができる。ロジック回路では特に回路素子数が増加する傾向にありＳＴＩ６を多く設けるため、ＳＴＩ６に要する面積を抑えることで効果的に集積度を向上させることができる。 In the first step (dry etching step) of FIG. 3, a silicon nitride film (SIN) is formed on the surface of the silicon substrate, and then the trench TR2 is formed in the region where STI6 is formed in the circuit formation region. Specifically, on the surface of the silicon substrate, a predetermined depth is obtained by performing dry etching on a predetermined region (a region where STI6 is planned to be formed in the circuit portion) in the circuit forming region other than the LDMOS region. Form the trench TR2. The depth is, for example, about 300 nm. Since the trench TR2 is formed by dry etching, the side wall becomes close to perpendicular to the substrate surface. By forming the trench TR2 in the circuit forming region by dry etching, the occupied area of the trench TR2 on the substrate surface can be suppressed and the degree of integration of the circuit can be improved. In a logic circuit, the number of circuit elements tends to increase in particular, and since a large number of STI6s are provided, the degree of integration can be effectively improved by suppressing the area required for the STI6.
次に、図４の第２工程（シリコン酸化膜堆積工程）では、シリコン酸化膜（ＳＩＯ）を堆積させる。すなわち、第１工程で形成したトレンチＴＲ２にシリコン酸化膜を堆積させる。なお、堆積させるシリコン酸化膜の厚さは、例えば第１工程で形成したトレンチＴＲ２の深さよりも低い。シリコン酸化膜の厚さは、例えば１００ｎｍとなる。このため、図４に示すように、第１工程で形成したトレンチＴＲ２は、一部がシリコン酸化膜で埋まり、深さ方向に対して全ては埋まらない。後述するように、シリコン酸化膜は別途堆積されるため、第２工程は、第１シリコン酸化膜形成工程となる。 Next, in the second step (silicon oxide film deposition step) of FIG. 4, a silicon oxide film (SIO) is deposited. That is, a silicon oxide film is deposited in the trench TR2 formed in the first step. The thickness of the silicon oxide film to be deposited is, for example, lower than the depth of the trench TR2 formed in the first step. The thickness of the silicon oxide film is, for example, 100 nm. Therefore, as shown in FIG. 4, the trench TR2 formed in the first step is partially filled with the silicon oxide film, and not all of the trench TR2 is filled in the depth direction. As will be described later, since the silicon oxide film is separately deposited, the second step is the first silicon oxide film forming step.
次に、図５の第３工程（レジスト形成工程）では、ＳＴＩ部５を形成する予定の領域を除いて、レジストパターン（ＰＨＯＴＯＲＥＳＩＳＴ）を形成する。図５に示すように回路形成領域は、レジストパターンで覆われる。
Next, in the third step (resist forming step) of FIG. 5, a resist pattern (PHOTOREST) is formed except for the region where the
次に、図６の第４工程（洗浄工程）では、ドライエッチングを行うことにより、ＬＤＭＯＳ領域（特にＳＴＩ部５を形成する予定の領域）に形成された絶縁皮膜（ＳＩＮやＳＩＯ）を除去する。そして、シリコン基板を薬液に浸して（例えばＢＯＥやＨＦに３０秒間）、ＬＤＭＯＳ領域の酸化膜等を除去し、（１００）面であるシリコン基板の表面を露出させる。
Next, in the fourth step (cleaning step) of FIG. 6, the insulating film (SIN or SIO) formed in the LDMOS region (particularly the region where the
次に、図７の第５工程（ウェットエッチング工程）では、ＬＤＭＯＳ領域の所定領域（ＳＴＩ部５を形成する予定の領域）に対してウェットエッチングを行うことにより、所定の深さのトレンチＴＲ１を形成する。図７に示すように、本実施形態では、ＬＤＭＯＳ領域のトレンチＴＲ１の深さは、回路形成領域におけるトレンチＴＲ２の深さと同等としているが、異なることとしても良い。例えば、トレンチＴＲ１の深さ（ＳＴＩ部５）は、ＬＤＭＯＳ１の耐圧が確保できるように設定される。
Next, in the fifth step (wet etching step) of FIG. 7, the trench TR1 having a predetermined depth is formed by performing wet etching on a predetermined region (a region where the
ウェットエッチングは、強アルカリ性溶液を用いて行われる。強アルカリ性溶液は、例えば、ＮａＯＨ、ＴＭＡＨ等が使用される。その他にも、強アルカリ性溶液としては、ＫＯＨ、ＥＤＰ、ＮＨ４ＯＨ、Ｎ２Ｈ４、ＣｓＯＨ等を使用することとしてもよい。上記のうち少なくともいずれか１つに基づく強アルカリ性溶液によって、ウェットエッチングが行われる。なお、後述の第８工程（ウェットエッチング）で使用されるフッ化水素酸やリン酸は、弱酸性溶液なので、シリコンをほとんどエッチングしない。
具体例としては、９５℃の２５％ ＴＭＡＨを用いてウェットエッチングが行われる。強アルカリ性溶液でウェットエッチングを行うことによって、例えばエッチングレートは、０．６μｍ／ｍｉｎ程度となる。
Wet etching is performed using a strong alkaline solution. As the strongly alkaline solution, for example, NaOH, TMAH and the like are used. In addition, as the strongly alkaline solution, KOH, EDP, NH 4 OH, N 2 H 4 , CsOH or the like may be used. Wet etching is performed with a strong alkaline solution based on at least one of the above. Since hydrofluoric acid and phosphoric acid used in the eighth step (wet etching) described later are weakly acidic solutions, they hardly etch silicon.
As a specific example, wet etching is performed using 25% TMAH at 95 ° C. By performing wet etching with a strong alkaline solution, for example, the etching rate becomes about 0.6 μm / min.
シリコン基板をウェットエッチングすることにより、物性的に、トレンチＴＲ１の側壁ＷＳは面方位が（１１１）面となる。すなわち、図７に示すように、側壁ＷＳはゆるい傾斜（５５°程度）となる。このようにしてＳＴＩ部５の側壁ＷＳ（トレンチＴＲ１の側壁）はゆるい傾斜となるように形成される。トレンチＴＲ１の側壁ＷＳは（１１１）面として形成されるため、集積方向から視認可能である。このため、（１１１）面の形成状態を確認して、ウェットエッチングの終了タイミングを制御することで、制御性を向上させることができる。また、ドライエッチングと比較して、エッチングによるタメージも抑制される。 By wet-etching the silicon substrate, the side wall WS of the trench TR1 has a (111) plane orientation in terms of physical characteristics. That is, as shown in FIG. 7, the side wall WS has a gentle inclination (about 55 °). In this way, the side wall WS of the STI portion 5 (the side wall of the trench TR1) is formed so as to have a gentle inclination. Since the side wall WS of the trench TR1 is formed as a (111) plane, it can be visually recognized from the accumulation direction. Therefore, the controllability can be improved by confirming the formation state of the (111) surface and controlling the end timing of the wet etching. In addition, the damage caused by etching is suppressed as compared with dry etching.
次に、図８の第６工程（シリコン酸化膜形成工程）では、例えばＣＶＤ法（ＨＤＰなど）シリコン酸化膜を堆積させる。すなわち、第５工程で形成したトレンチＴＲ１をシリコン酸化膜で埋める。第６工程において形成されるシリコン酸化膜の厚さは、第５工程で形成したトレンチＴＲ１の深さ以上とされている。例えば、シリコン酸化膜の厚さは、５００ｎｍ程度とされる。これによって、ＬＤＭＯＳ領域におけるトレンチＴＲ１はシリコン酸化膜で埋め込まれる。すなわち、第６工程は、第２工程に対して第２シリコン酸化膜形成工程となる。 Next, in the sixth step (silicon oxide film forming step) of FIG. 8, for example, a CVD method (HDP or the like) silicon oxide film is deposited. That is, the trench TR1 formed in the fifth step is filled with the silicon oxide film. The thickness of the silicon oxide film formed in the sixth step is set to be equal to or greater than the depth of the trench TR1 formed in the fifth step. For example, the thickness of the silicon oxide film is about 500 nm. As a result, the trench TR1 in the LDMOS region is embedded with the silicon oxide film. That is, the sixth step is a second silicon oxide film forming step as opposed to the second step.
第６工程では、回路形成領域において形成されているトレンチＴＲ２（第２工程で一部が埋まっている）についてもシリコン酸化膜で埋め込まれる。すなわち、第６工程では、第５工程で形成したトレンチＴＲ１、及び第１工程で形成され、第２工程でシリコン酸化膜が堆積されたトレンチＴＲ２の両方を、シリコン酸化膜で埋め込む。このように、ＬＤＭＯＳ領域のトレンチＴＲ１は、シリコン酸化膜を堆積させる工程が１回（本実施形態では第６工程）、回路形成領域のトレンチＴＲ２は、シリコン酸化膜を堆積させる工程が２回（本実施形態では第２工程と第６工程）で、埋め込みが行われる。すなわち、ＬＤＭＯＳ領域のＳＴＩ部５は、１層のシリコン酸化膜により形成され、回路形成領域のＳＴＩ６は、２層のシリコン酸化膜（図８の２ｎｄ ＳＩＯと１ｓｔ ＳＩＯ）により形成される。なお、回路形成領域のＳＴＩ６を埋めるシリコン酸化膜の層数は、複数層であれば２層に限定されない。
In the sixth step, the trench TR2 (partially filled in the second step) formed in the circuit forming region is also embedded with the silicon oxide film. That is, in the sixth step, both the trench TR1 formed in the fifth step and the trench TR2 formed in the first step and having the silicon oxide film deposited in the second step are embedded in the silicon oxide film. As described above, the trench TR1 in the LDMOS region has one step of depositing the silicon oxide film (sixth step in this embodiment), and the trench TR2 in the circuit forming region has two steps of depositing the silicon oxide film (step 6). In this embodiment, the embedding is performed in the second step and the sixth step). That is, the
回路形成領域のトレンチＴＲ２については、ドライエッチングにより形成されるためトレンチＴＲ２の側壁が基板表面に対して垂直に近くなるが、２回に分けてシリコン酸化膜が堆積されるため、より効果的に埋め込みを行うことができる。さらに、本実施形態では、第２工程と第６工程の間に、第４工程として表面の洗浄を行なっている。この工程によって第２工程で堆積したトレンチＴＲ２の入口付近のシリコン酸化膜（トレンチＴＲ２に対して堆積した積層方向上側のシリコン酸化膜）の一部が除去される。このため、第６工程で堆積されるシリコン酸化膜が、トレンチＴＲ２の内部へ入りやすくなることが期待できる。このため、表面の占有面積が小さいトレンチＴＲ２であっても、効果的にシリコン酸化膜を堆積させることが可能となる。 Since the trench TR2 in the circuit forming region is formed by dry etching, the side wall of the trench TR2 becomes close to perpendicular to the substrate surface, but the silicon oxide film is deposited in two steps, which is more effective. It can be embedded. Further, in the present embodiment, the surface is cleaned as the fourth step between the second step and the sixth step. By this step, a part of the silicon oxide film (the silicon oxide film deposited on the trench TR2 on the upper side in the stacking direction) near the inlet of the trench TR2 deposited in the second step is removed. Therefore, it can be expected that the silicon oxide film deposited in the sixth step can easily enter the inside of the trench TR2. Therefore, even in the trench TR2 having a small surface area, it is possible to effectively deposit the silicon oxide film.
次に、図９の第７工程（平坦化工程）では、シリコン基板の表面の余分なシリコン酸化膜を除去して平坦化する。例えばＣＭＰによって平坦化が行われる。この平坦化によって余分なシリコン酸化膜が除去され、トレンチＴＲ１においてＳＴＩ部５が形成される。
Next, in the seventh step (flattening step) of FIG. 9, the excess silicon oxide film on the surface of the silicon substrate is removed and flattened. Flattening is performed, for example, by CMP. By this flattening, the excess silicon oxide film is removed, and the
次に、図１０の第８工程（除去工程）では、絶縁皮膜（例えばＳＩＮやＳＩＯ）を、ウェットエッチングによって除去する。第８工程におけるウェットエッチングは、フッ化水素酸やリン酸を用いて行われる。なお、図１０では、シリコン基板の表面と、ＳＴＩを埋め込むためのシリコン酸化膜とに段差が生じている場合を例として示しているが、後の工程において、例えば前処理（例えば、レジストマスク除去後、ゲート酸化膜前処理など）で酸化膜を除去する処理があるため、シリコン酸化膜の段差部分は次第にエッチングされて段差はなくなっていく。 Next, in the eighth step (removal step) of FIG. 10, the insulating film (for example, SIN or SIO) is removed by wet etching. Wet etching in the eighth step is performed using hydrofluoric acid or phosphoric acid. In FIG. 10, a case where a step is formed between the surface of the silicon substrate and the silicon oxide film for embedding the STI is shown as an example, but in a later step, for example, a pretreatment (for example, removal of a resist mask) is shown. After that, since there is a process of removing the oxide film by (gate pretreatment of the oxide film, etc.), the stepped portion of the silicon oxide film is gradually etched and the step is eliminated.
このようにして、ＳＴＩが形成される。シリコン基板におけるＬＤＭＯＳ領域や回路形成領域においてＳＴＩが形成された後には、一般的なＬＤＭＯＳのプロセスや、回路形成領域に形成するＭＯＳ等のプロセスに従って各半導体素子が形成される。 In this way, the STI is formed. After the STI is formed in the LDMOS region or the circuit forming region on the silicon substrate, each semiconductor element is formed according to a general LDMOS process or a process such as MOS formed in the circuit forming region.
例えば、ＬＤＭＯＳ領域においては、図１に示すようなＬＤＭＯＳ１を構成するドレイン部Ｄ、ソース部Ｓ、ゲート部Ｇが形成される。なお、ドレイン部Ｄの周囲のＨＶ－ｎｗｅｌｌや、ｎ－ｄｒｉｆｔについても形成される。また、ソース部Ｓの周囲のｐ－ｂｏｄｙや、ピックアップＰＵについても形成される。 For example, in the LDMOS region, the drain portion D, the source portion S, and the gate portion G constituting the LDMOS 1 as shown in FIG. 1 are formed. The HV-nwell and n-drift around the drain portion D are also formed. Further, the p-bodies around the source portion S and the pickup PU are also formed.
ソース部Ｓとドレイン部Ｄの形成については、図１の配置位置となるように形成される。すなわち、ドレイン－ソース形成工程では、ＳＴＩ部５に隣接してドレイン部Ｄを形成するとともに、ドレイン部Ｄに対してＳＴＩ部５を挟んで反対側にソース部Ｓを形成する。また、ゲート形成工程では、シリコン基板の表面にゲート部Ｇを形成する。
The source portion S and the drain portion D are formed so as to be in the arrangement position shown in FIG. That is, in the drain-source forming step, the drain portion D is formed adjacent to the
以上のようなプロセスを経て、図１に示すような、ＬＤＭＯＳ１が形成される。 Through the above process, LDMOS1 as shown in FIG. 1 is formed.
次に、本実施形態に係るＬＤＭＯＳ１の効果について説明する。
図１１は、参考例に係るＬＤＭＯＳの断面図を示している。参考例とは、ＬＤＭＯＳにおけるＳＴＩ７（トレンチＴＲ３）をドライエッチングによって形成した場合の例である。ＳＴＩ７を形成するためのトレンチＴＲ３をドライエッチングにより形成する場合には、トレンチＴＲ３の側壁は、基板表面に対して垂直に近くなる。すなわち、トレンチＴＲ３の側壁は（１１１）面ではない。このため、図１１に示すように、ＳＴＩ７のコーナー（側壁と底面とが交わる角の部分）Ｃ２が直角に近くなる。図１２は、図１１の参考例におけるコーナーＣ２周りの衝突電離分布（衝突電離率分布）を示している。図１２に示すように、コーナーＣ２の周囲で衝突電離が発生し易くなる。このように、参考例では、コーナーＣ２の周囲でインパクトイオン化が発生し易くなる。
Next, the effect of LDMOS1 according to the present embodiment will be described.
FIG. 11 shows a cross-sectional view of the LDMOS according to the reference example. The reference example is an example in which STI7 (trench TR3) in LDMOS is formed by dry etching. When the trench TR3 for forming the
これに対して、本実施形態におけるＬＤＭＯＳ１は、ＳＴＩ部５を形成するためのトレンチＴＲ１をウェットエッチングによって形成するため、ＳＴＩ部５の側壁を（１１１）面とすることができる。このため、ＳＴＩ部５のコーナー（側壁ＷＳと底面Ｂとが交わる角の部分）Ｃ１を直角よりも大きな角度としてなだらかにするため、コーナーＣ１の周囲で衝突電離を抑えることができる。すなわち、ホットキャリアの発生を抑制して、ＬＤＭＯＳ１の性能劣化を抑えることが可能となる。
On the other hand, in LDMOS1 in the present embodiment, since the trench TR1 for forming the
また、ドライエッチングは、イオンフラックスの違いによるパターン密度依存性があり安定した傾斜を形成することが困難であるが、ウェットエッチングであれば、安定的に（１１１）面を形成することが可能となる。 Further, in dry etching, it is difficult to form a stable slope due to the pattern density dependence due to the difference in ion flux, but in wet etching, it is possible to stably form the (111) plane. Become.
以上説明したように、本実施形態に係るＬＤＭＯＳ及び半導体装置、並びにその製造方法によれば、ＳＴＩ部５が、ソース部Ｓとドレイン部Ｄの間であって、ドレイン部Ｄに隣接して設けられる。そして、ＳＴＩ部５は、ソース部Ｓに近い側壁の面方位が（１１１）面となっている。側壁の面方位が（１１１）面となることによって、例えば、トレンチＴＲ１の底面Ｂ（例えば、シリコン基板表面と平行）と側壁との角度は約５５°程度となり、ソース部Ｓとドレイン部Ｄの間のキャリアパスに対して側壁の面が傾斜される。このため、衝突電離を抑制して、ホットキャリアの発生を抑えることができる。すなわち、ホットキャリア耐性を向上させることができる。これによって、ＬＤＭＯＳ１の性能劣化が抑制される。
As described above, according to the LDMOS and the semiconductor device according to the present embodiment and the manufacturing method thereof, the
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the invention.
例えば、上記の各実施形態ではＬＤＭＯＳをＮ型として説明したがＰ型としてもよい。 For example, in each of the above embodiments, LDMOS has been described as N-type, but P-type may be used.
１ ：ＬＤＭＯＳ
５ ：ＳＴＩ部
Ｂ ：底面
Ｃ１、Ｃ２：コーナー
Ｄ ：ドレイン部
Ｇ ：ゲート部
ＰＵ ：ピックアップ
Ｓ ：ソース部
ＴＲ１～ＴＲ３：トレンチ
ＷＤ ：側壁
ＷＳ ：側壁
1: LDMOS
5: STI part B: Bottom surface C1, C2: Corner D: Drain part G: Gate part PU: Pickup S: Source part TR1 to TR3: Trench WD: Side wall WS: Side wall
Claims (8)
前記シリコン基板に対して形成されたドレイン部と、
前記シリコン基板に対して形成されたゲート部と、
前記ソース部と前記ドレイン部の間において、前記ドレイン部に隣接して設けられており、前記ソース部に近い側壁の面方位が（１１１）面であるＳＴＩ部と、
を備えるＬＤＭＯＳ。 The source part formed for the silicon substrate and
The drain portion formed on the silicon substrate and
The gate portion formed on the silicon substrate and
An STI portion, which is provided adjacent to the drain portion between the source portion and the drain portion and whose side wall direction close to the source portion is the (111) plane,
LDMOS equipped with.
前記ＬＤＭＯＳが形成されたシリコン基板に混載された回路部と、
を備え、
前記回路部に形成されるＳＴＩは、（１１１）面を有さない半導体装置。 The LDMOS according to any one of claims 1 to 3 and
The circuit unit mounted on the silicon substrate on which the LDMOS was formed and
Equipped with
The STI formed in the circuit portion is a semiconductor device having no (111) plane.
前記回路部に形成される前記ＳＴＩは、複数層のシリコン酸化膜により形成される請求項４に記載の半導体装置。 The STI portion formed on the LDMOS is formed by a single layer silicon oxide film.
The semiconductor device according to claim 4, wherein the STI formed in the circuit portion is formed of a plurality of layers of silicon oxide films.
前記ウェットエッチング工程で形成した前記トレンチをシリコン酸化膜で埋めるシリコン酸化膜形成工程と、
前記シリコン基板の表面の余分なシリコン酸化膜を除去して平坦化し、前記トレンチにおいてＳＴＩを形成する平坦化工程と、
前記ＳＴＩに隣接してドレイン部を形成するとともに、前記ドレイン部に対して前記ＳＴＩの反対側にソース部を形成するドレイン－ソース形成工程と、
前記シリコン基板の表面にゲート部を形成するゲート形成工程と、
を有する半導体装置の製造方法。 Wet etching step of forming a trench in which the surface orientation of the side wall is (111) at a predetermined depth by performing wet etching on a predetermined region of the LDMOS region forming LDMOS on the surface of the silicon substrate. When,
A silicon oxide film forming step of filling the trench formed in the wet etching step with a silicon oxide film, and a silicon oxide film forming step.
A flattening step of removing an excess silicon oxide film on the surface of the silicon substrate to flatten it and forming an STI in the trench.
A drain-source forming step of forming a drain portion adjacent to the STI and forming a source portion on the opposite side of the STI with respect to the drain portion.
A gate forming step of forming a gate portion on the surface of the silicon substrate, and
A method for manufacturing a semiconductor device having.
前記シリコン酸化膜堆積工程の後において、前記回路形成領域にレジストパターンを形成するレジスト形成工程と、
を有し、
前記ウェットエッチング工程は前記レジスト形成工程の後に行われ、
前記シリコン酸化膜形成工程では、前記ウェットエッチング工程で形成したトレンチ及び前記ドライエッチング工程で形成されシリコン酸化膜が堆積されたトレンチの両方を、シリコン酸化膜で埋める請求項７に記載の半導体装置の製造方法。
A silicon oxide film deposition process for depositing a silicon oxide film in the trench formed in the dry etching process, and a silicon oxide film deposition process.
After the silicon oxide film deposition step, a resist forming step of forming a resist pattern in the circuit forming region and a resist forming step.
Have,
The wet etching step is performed after the resist forming step.
The semiconductor device according to claim 7, wherein in the silicon oxide film forming step, both the trench formed in the wet etching step and the trench formed in the dry etching step and on which the silicon oxide film is deposited are filled with the silicon oxide film. Production method.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011136147.5 | 2020-10-22 | ||
| CN202011136147.5A CN111969065B (en) | 2020-10-22 | 2020-10-22 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022068820A true JP2022068820A (en) | 2022-05-10 |
| JP7220735B2 JP7220735B2 (en) | 2023-02-10 |
Family
ID=73387607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021056671A Active JP7220735B2 (en) | 2020-10-22 | 2021-03-30 | LDMOS and semiconductor device, and manufacturing method thereof |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP7220735B2 (en) |
| CN (1) | CN111969065B (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11830944B2 (en) * | 2021-07-20 | 2023-11-28 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
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| JP2005026664A (en) * | 2003-06-13 | 2005-01-27 | Denso Corp | Semiconductor device and manufacturing method therefor |
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| CN108962991A (en) * | 2017-05-22 | 2018-12-07 | 力晶科技股份有限公司 | Semiconductor device and method for manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168676A (en) * | 1983-02-28 | 1984-09-22 | モトロ−ラ・インコ−ポレ−テツド | Ldmos device and method |
| US20080303092A1 (en) * | 2005-12-19 | 2008-12-11 | Nxp B.V. | Asymetrical Field-Effect Semiconductor Device with Sti Region |
| CN101944505B (en) * | 2010-07-06 | 2012-06-27 | 中国科学院上海微系统与信息技术研究所 | Preparation method of SOI high-voltage power device chip having groove structure |
| US8878310B2 (en) * | 2012-01-20 | 2014-11-04 | Texas Instruments Incorporated | Flatband shift for improved transistor performance |
-
2020
- 2020-10-22 CN CN202011136147.5A patent/CN111969065B/en active Active
-
2021
- 2021-03-30 JP JP2021056671A patent/JP7220735B2/en active Active
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| JP2007059710A (en) * | 2005-08-25 | 2007-03-08 | Denso Corp | Semiconductor device and its manufacturing method |
| CN108962991A (en) * | 2017-05-22 | 2018-12-07 | 力晶科技股份有限公司 | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111969065A (en) | 2020-11-20 |
| JP7220735B2 (en) | 2023-02-10 |
| CN111969065B (en) | 2021-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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