JP2022048644A - 半導体装置及び転送方法 - Google Patents

半導体装置及び転送方法 Download PDF

Info

Publication number
JP2022048644A
JP2022048644A JP2020154583A JP2020154583A JP2022048644A JP 2022048644 A JP2022048644 A JP 2022048644A JP 2020154583 A JP2020154583 A JP 2020154583A JP 2020154583 A JP2020154583 A JP 2020154583A JP 2022048644 A JP2022048644 A JP 2022048644A
Authority
JP
Japan
Prior art keywords
packet
packets
circuit
entry
priority
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020154583A
Other languages
English (en)
Other versions
JP7508962B2 (ja
Inventor
剛広 式部
Takehiro Shikibu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2020154583A priority Critical patent/JP7508962B2/ja
Priority to US17/352,406 priority patent/US11914538B2/en
Publication of JP2022048644A publication Critical patent/JP2022048644A/ja
Application granted granted Critical
Publication of JP7508962B2 publication Critical patent/JP7508962B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
    • G06F12/124—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list being minimized, e.g. non MRU
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Bus Control (AREA)

Abstract

【課題】複数のパケットを調停する回路を備えるシステムの処理性能の低下を抑制する。【解決手段】バッファ３１に蓄積された複数のパケットからいずれかのパケットを選択して転送する半導体装置３であって、前記複数のパケットをグループ化するための互いに異なる複数の条件３５１を、前記複数の条件３５１の各々の優先順位に応じて切り替え、前記切り替えにより選択された条件３５１に基づき抽出されるグループに属する複数のパケットの中から、所定の選択方式でいずれかのパケットを選択して前記バッファ３１から転送する。【選択図】図３

Description

本発明は、半導体装置及び転送方法に関する。
ＨＰＣ（High-Performance Computing）等のコンピュータシステムでは、ネットワークを介して複数のコンピュータノード（以下、単に「ノード」と表記する場合がある）を相互に通信可能に接続し、複数のノードを並列に動作させることがある。
また、マルチコア又はメニーコアと呼ばれる、１つのＣＰＵＬＳＩ内に複数コア（ノード）を有するＬＳＩ、換言すれば半導体チップにおいて、複数コア間をネットワーク接続する構成であるネットワークオンチップが知られている。ＣＰＵＬＳＩは、Central Processing Unit Large Scale Integrationの略称である。
ネットワークオンチップでは、コア間のＰ２Ｐ（Point to Point）通信どうしのバス経路衝突を考慮した優先度設定が行なわれる。仮に、ネットワークオンチップがコア間でアンフェアな（不公平な）調停を行なう調停回路（アービタ）を有する場合、調停回路における調停により、コアにおいてデッドロック、ライブロック等が発生する可能性がある。
このため、例えば、ネットワークオンチップでは、ＬＲＵ（Least Recently Used）を用いるフェアアービタを利用したバス優先度決定回路により、複数のコアのそれぞれから送出されたデータ、例えばパケットは、順番にバスを使用することができる。
特開２００５－３１６６０９号公報 特開２００２－１１７００３号公報 特開平６－１９５３１３号公報
数ＧＨｚオーダで動作しパケットの合流が多層に亘る回路に調停回路を設ける場合、全てのパケットの種類、経路を考慮してフェアな回路を作ろうとすると、デコード、セレクト等の回路が複雑化し、指定された動作周波数以上の性能が得られない虞がある。
例えば、或る種類又は或る経路をグルーピングして調停をするように調停回路を形成し、回路の複雑化を抑制しようとする場合、特定の状況において、調停判断がフェアでない場合が起こり得る。このような調停判断の不公平により、例えば、全てのプロセスが足並みを揃えて動作する（例えば同期する）ようなプログラムをコンピュータシステムで実行させる場合、システム全体として処理性能が低下する場合がある。
このように、複数のパケットを公平に順次選択して転送する回路を備える場合、選択されるパケットに偏りが生じ、システムの処理速度が低下する可能性がある。
なお、上述した説明では、コア間のネットワークについて言及したが、これに限定されるものではない。例えば、ＣＰＵ間を相互に通信可能に接続するネットワークにおいて、ＣＰＵの各々から送出されたパケットを公平に順次選択して転送する回路を備える場合においても、選択されるパケットに偏りが生じ、システムの処理速度が低下する可能性がある。
１つの側面では、本発明は、複数のパケットを調停する回路を備えるシステムの処理性能の低下を抑制することを目的の１つとする。
１つの側面では、半導体装置は、バッファに蓄積された複数のパケットからいずれかのパケットを選択して転送してよい。前記半導体装置は、前記複数のパケットをグループ化するための互いに異なる複数の条件を、前記複数の条件の各々の優先順位に応じて切り替えてよい。また、前記半導体装置は、前記切り替えにより選択された条件に基づき抽出されるグループに属する複数のパケットの中から、所定の選択方式でいずれかのパケットを選択して前記バッファから転送してよい。
１つの側面では、複数のパケットを調停する回路を備えるシステムの処理性能の低下を抑制することができる。
比較例に係る調停処理の一例を説明するための図である。 一実施形態に係るシステムの構成例を示すブロック図である。 一実施形態に係る調停回路の機能構成例を示すブロック図である。 フラグ情報管理部が記憶するフラグ情報の一例を示す図である。 距離観点ＬＲＵを説明するための図である。 優先調整モード選択部によるモードの選択処理の一例を説明するための図である。 一実施形態に係る調停回路の動作例を説明するための図である。 図７の例において、通常のＬＲＵを用いた調停、及び、調停回路によるアルゴリズムを用いた調停、のそれぞれを行なった場合の、ＡＢＣＤＥＦＧＨ－ＴＸで選択されるパケットの一例を示す図である。 調停回路の一例である回路のハードウェア（ＨＷ；Hardware）構成例を示すブロック図である。 図９に示すOLDER_LISTING及びENT_SELECTを含む回路のＨＷ実装の一例を示すブロック図である。 調停回路の実装処理の動作例を説明するフローチャートである。 ユーザ設定処理の動作例を説明するフローチャートである。
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。例えば、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。なお、以下の説明で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。
〔１〕一実施形態
〔１－１〕比較例
図１は、比較例に係る調停処理の一例を説明するための図である。図１に示すように、コア等の送信元（「ソース」と称されてもよい）から送信される調停対象となるデータ、例えばパケットは、先入れ先出し方式のＦＩＦＯ（First In - First Out）１１０及び１２０に格納される。
調停回路１３０は、ＦＩＦＯ１１０及び１２０から出力されるパケットを調停する際に、Ａの観点による調停（Ａ調停；符号Ａ参照）を優先し、次いで、Ｂの観点による調停（Ｂ調停：符号Ｂ参照）によりパケットを選択（決定）する。なお、「観点」とは、例えば、ディレイ、パケット種別等のような、調停においてパケットを選択する（決定する）ために用いられるパケットの要素及び条件の一方又は双方を意味してよい。
このように、調停回路１３０では、調停の優先順位がＡ調停、Ｂ調停の順に与えられる。Ａ調停及びＢ調停のそれぞれにおいて、ＬＲＵがパケットを公平にセレクトするため、パケットは、一定のアルゴリズムで公平に選択されるといえる。
図１の例において、調停を他の「観点」から見た場合、調停対象のパケットにはばらつきが存在する可能性があり、システムが実行するアプリケーションによっては、システムの処理性能を低下させる可能性がある。
なお、ＦＩＦＯによっても順序保証ができるため、コアにおけるデッドロック、ライブロック等の発生を回避できる場合があるが、ＬＲＵによれば、フェアな調停による性能向上効果が見込めるため、以下の説明では、ＬＲＵが用いられるものとする。
〔１－２〕一実施形態の構成例
図２は、一実施形態に係るシステム１の構成例を示すブロック図である。システム１は、複数のコア間で通信を行なうコンピュータシステムの一例であり、１つ又は複数の半導体チップ、例えば、ＣＰＵＬＳＩ等により実現されてよい。
システム１は、複数のコア間の通信の制御、例えば、パケットルーティングの制御に着目すると、例示的に、複数（図２では８個）のソース２－１～２－８、及び、複数（図２では５個）の調停回路３－１～３－５を備えてよい。なお、図２では、便宜上、システム１の構成部品及び接続線（リンク）の一部の図示を省略している。
以下、ソース２－１～２－８を区別しない場合にはソース２と表記し、調停回路３－１～３－５を区別しない場合には調停回路３と表記する。また、図２に例示するように、ソース２－１～２－８をソースＡ～Ｈと表記し、調停回路３－１～３－５を調停回路Ｉ～Ｍと表記する場合がある。
ソース２は、データ、例えばパケットの送信元の一例である。ソース２としては、例えば、プロセッサのコア、調停回路３、通信装置等の、データを出力（送信又は転送）し得る種々の装置であってよい。
調停回路３は、バッファに蓄積された複数のパケットからいずれかのパケットを選択して転送する半導体装置の一例である。調停回路３は、例えば、半導体チップに実装されるクロスバーバス等の集積回路であってよい。
例えば、調停回路３は、少なくとも２つの入力端（図示省略）と、出力端（図示省略）とを備えてよい。少なくとも２つの入力端、及び、出力端のそれぞれには、ソース２及び調停回路３のうちの一方が接続されてよい。調停回路３では、入力端で受信されたパケットが調停回路３において調停処理により選択され、選択されたパケットが出力端から出力されてよい。
以下、ソースＡ～Ｈから出力されるパケットをパケットＡ～Ｈと表記し、調停回路３－１～３－５から出力される選択されたパケットをパケットＩ～Ｍと表記する場合がある。
図２の例では、調停回路Ｉは、ソースＡ及びＢの調停を行ない、パケットＩを出力する。以下、調停回路３からの出力であるパケットＩ～Ｍを、調停回路３における調停対象のパケットの符号を並べて表記する場合がある。例えば、調停対象のパケットＡ及びＢのいずれかの出力であるパケットＩを、「パケットＡＢ」と表記する場合がある。
〔１－３〕機能構成例
図３は、一実施形態に係る調停回路３の機能構成例を示すブロック図である。図２に示す調停回路３－１～３－５の各々が図３に示す調停回路３の機能構成を備えてもよいし、調停回路３－１～３－５のうちの一部の調停回路３が当該機能構成を備えてもよい。以下の説明では、例えば調停回路３－５が図３に例示する機能構成を備えるものとする。
図３に示すように、調停回路３は、機能構成として、例示的に、メモリ部３１、空エントリ管理部３２、順序管理部３３、フラグ情報管理部３４、モード選択部３５、判定部３６、及び、エントリ選択部３７を備えてよい。
調停回路３が備えるこれらの機能構成は、例えば、論理回路により実現されてよい。一例として、調停回路３は、ＦＰＧＡ（Field Programmable Gate Array）等のＰＬＤ（Programmable Logic Device）により実現されてよい。ＦＰＧＡ等のＰＬＤは、論理を再構成可能な論理回路の一例である。なお、調停回路３は、ＰＬＤに変えて、ＡＳＩＣ（Application Specific Integrated Circuit）等の論理回路により実現されてもよい。
メモリ部３１は、調停回路３に入力されるパケットを蓄積するバッファの一例である。例えば、メモリ部３１は、複数のエントリを備え、入力されるパケットを複数のエントリのうちのいずれかの空エントリに格納してよい。例えば、メモリ部３１は、調停回路３の入力として、調停回路３の複数の入力端から入力されるパケットを空エントリに格納してよい。
メモリ部３１におけるエントリの格納方式としては、例えば、ＦＩＦＯ方式とは異なり、格納された順序に関係なく、指定されたエントリからパケットを取得可能である種々の方式、例えば、ＭＡＰ又はＳＥＴを用いる方式が挙げられる。メモリ部３１は、例えば、ＳＲＡＭ（Static Random Access Memory）等の論理回路により実現されてよい。
空エントリ管理部３２は、メモリ部３１の空エントリを管理する。例えば、空エントリ管理部３２は、調停回路３がパケットを受信した場合、メモリ部３１のエントリのうちの空エントリを指定することで、受信したパケットを空エントリに格納させてよい。
順序管理部３３は、メモリ部３１のエントリにパケットが格納された順番を記憶する。例えば、順序管理部３３は、空エントリ管理部３２により指定されたエントリの情報に基づき、メモリ部３１においてパケットが格納されるエントリを特定してよい。
フラグ情報管理部３４は、パケットの固有情報の一例としてのフラグ情報３４ａを管理する。例えば、フラグ情報管理部３４は、メモリ部３１の複数のエントリのそれぞれに格納されるパケットのフラグ情報３４ａを記憶してよい。フラグ情報管理部３４のうちのフラグ情報３４ａの格納領域は、例えば、ＳＲＡＭ等の論理回路により実現されてよい。
図４は、フラグ情報管理部３４が記憶するフラグ情報３４ａの一例を示す図である。図４に示すように、フラグ情報３４ａは、例示的に、後述するモード３５１ごとに１以上の項目を含んでよい。図４の例では、便宜上、モード３５１に対応する項目を“ａ”～“ｄ”と表記する。“ａ”～“ｄ”のそれぞれは、図３に示す符号３５１ａ～３５１ｄに対応する。
図４に例示するように、フラグ情報３４ａは、メモリ部３１のエントリごとに、各項目についてのフラグを含んでよい。フラグは、パケットごとに取得される複数種類の情報の一例であり、例えば、エントリに格納されたパケットがモード３５１に応じたグルーピングに含まれるか否かを示す情報の一例である。図４の例では、メモリ部３１の１番目のエントリにおいて、モード３５１の“ａ”及び“ｂ”に対応するフラグがオン（例えば“１”）にセットされる。この場合、１番目のエントリのパケットは、モード３５１の“ａ”及び“ｂ”に応じたグルーピングに含まれることを示す。
なお、パケットは、フラグ情報３４ａに相当する情報をヘッダ部、データ部又は全体として有している。このため、フラグ情報管理部３４は、例えば、メモリ部３１のエントリに格納されるパケットのうち、パケットのヘッダ部、データ部又は全体から、情報を参照するためのロジックを、フラグ情報３４ａとして備えてもよい。例えば、フラグ情報管理部３４は、ヘッダ部の宛先、データ部の有無、パケットのサイズ、等の情報をエントリから参照するためのロジックを、フラグ情報３４ａとしてモード選択部３５に提供してもよい。
モード選択部３５は、フラグ情報管理部３４が管理するエントリごとのフラグ情報３４ａに基づき、複数種類のフラググループを形成し、各フラググループ内の優先度を決定して、モード３５１を選択する。例えば、モード選択部３５は、フラググループごとに、互いに異なる観点のモード３５１を設定してよい。
モード選択部３５は、図３に例示するように、複数（図３の例では４つ）のモード３５１、優先調整モード選択部３５２、ＬＲＵ選択部３５３、及び、ステージング部３５４を備えてよい。
複数のモード３５１の各々は、パケットが有しているフラグ情報３４ａをフラググループとしてまとめるための条件（ルール）の一例である。複数のモード３５１間では、複数のパケットをフラググループとしてまとめる際に着目するフラグ情報３４ａが互いに異なる。換言すれば、複数のモード３５１のそれぞれは、パケットごとに取得される複数種類の情報のうちの、互いに異なる種類の情報に基づき、複数のパケットをグループ化するといえる。このように、複数のモード３５１は、バッファに蓄積されたパケットを互いに異なる観点でグルーピングする。複数のモード３５１のそれぞれは、例えば、ＬＲＵのロジックとして論理回路に実装されてよい。
複数のモード３５１は、例えば、種別観点ＬＲＵ３５１ａ、距離観点ＬＲＵ３５１ｂ、宛先観点ＬＲＵ３５１ｃ、及び、データ観点ＬＲＵ３５１ｄ等を含んでよい。なお、モード３５１としては、上述した例に限定されるものではなく、種々の観点によるＬＲＵが用いられてよい。例えば、モード３５１には、単純なＬＲＵ、換言すれば、全てのパケットのフラグをオンにするモードが含まれてもよい。
フラグ情報管理部３４は、入力されるパケットに基づきフラグ情報３４ａを生成することで、これらのモード３５１の各々において、メモリ部３１のエントリからフラググループを選択できるようにするのである。
種別観点ＬＲＵ３５１ａは、パケットの種類、例えば“OPCODE”に応じたフラググループに関する。種別観点ＬＲＵ３５１ａにより、調停により選択されるパケット間の命令の偏りを減少させることができる。種別観点ＬＲＵ３５１ａでは、例えば、“OPCODE”等に基づき、「要求」及び「応答」の一方又は双方の観点のフラググループが用いられる。「要求」は、例えば、パケットの機能別、ＬＤ（Lead）／ＳＴ（Store）別、その他等の観点のフラグ情報３４ａを用いてよい。「応答」は、例えば、コア方向、メモリコントローラ方向等の観点のフラグ情報３４ａを用いてよい。
距離観点ＬＲＵ３５１ｂは、パケットが調停回路３に到達するまでの距離、及び、パケットが宛先に届くまでの距離、の一方又は双方に応じたフラググループに関する。距離観点ＬＲＵ３５１ｂにより、パケットの送信元（例えば“from”）に応じたパケット間の不平等を緩和することができる。距離観点ＬＲＵ３５１ｂでは、以下の（ｉ）～（iv）のうちのいずれか１つ以上の観点で、フラグ情報３４ａに基づくパケットの仕分けが行なわれてよい。
（ｉ）距離観点ＬＲＵ３５１ｂは、パケットが調停回路３に到達するまでに辿った回路数（ホップ数）、例えば調停回路３の数に応じた範囲を制定し、パケットのクラス分けを行なう。
（ii）距離観点ＬＲＵ３５１ｂは、パケットが宛先に到達するまでに辿る回路数（ホップ数）、例えば調停回路３の数に応じた範囲を制定し、パケットのクラス分けを行なう。
（iii）距離観点ＬＲＵ３５１ｂは、上記（ｉ）及び（ii）の組み合わせを２軸に取り、ＳＶＭ（Support Vector Machine）等のパターン認識モデルを用いて、システム１の性能が大きくなる（例えば最大となる）組み合わせに基づき、パケットのクラス分け（分類）を行なう。
（iv）距離観点ＬＲＵ３５１ｂは、上記（ｉ）及び（ii）の組み合わせを２軸に取り、所定の線形計画法に基づく計算式により、パケットのクラス分け（分類）を行なう。
図５は、距離観点ＬＲＵ３５１ｂを説明するための図である。距離観点ＬＲＵ３５１ｂは、例えば、上記（iv）において、所定の線形計画法に基づく計算式で表される「同じ扱いにする線」（図５の例では、互いに異なる２本の「線」を示す）によって区画された領域ごとに、パケットのクラス分け（分類）を行なってよい。図５の例において、各楕円は、パケットのフラグ情報３４ａの分布を示す領域である。
宛先観点ＬＲＵ３５１ｃは、パケットの宛先に応じたフラググループに関する。宛先観点ＬＲＵ３５１ｃにより、調停により選択されるパケットの宛先が１つのノード方向に集中することを抑制できるため、出力パケットの分散を図ることができる。宛先観点ＬＲＵ３５１ｃでは、例えば、パケットの次の転送先（直近のホップ；next hop）、及び、宛先（到達先）の一方又は双方の観点でグルーピングされたフラググループが用いられる。
データ観点ＬＲＵ３５１ｄは、パケットの宛先のデータ及びデータサイズの一方又は双方に応じたフラググループに関する。データ観点ＬＲＵ３５１ｄにより、調停回路３におけるデータ転送コストの偏りを低減させることができる。データ観点ＬＲＵ３５１ｄでは、例えば、以下の（ｖ）～（viii）のいずれか１つ以上の観点でグルーピングされたフラググループが用いられる。
（ｖ）パケットにデータが含まれているか否か（例えばデータ部の有無）。
（vi）データのサイズ（例えばデータ部又は全体のサイズ）。
（vii）パケットが制御用パケットか否か。
（viii）パケットがキャッシュ用パケットか否か（再利用されるデータか否か）。
優先調整モード選択部３５２は、所定のタイミングで複数のモード３５１を切り替えていずれかのモードを選択するアルゴリズムを備えてよい。当該アルゴリズムは、転送するパケットの優先度を選択する優先度選択アルゴリズムの一例である。所定のタイミングとしては、一例として、タイムシェア（時分割）による一定期間（例えば１つのパケットの転送サイクル）ごとが挙げられるが、これに限定されるものではなく、調停回路３において取得可能な種々のパラメータに基づくタイミングが用いられてもよい。
図６は、優先調整モード選択部３５２によるモード３５１の選択処理の一例を説明するための図である。図６の例では、優先調整モード選択部３５２が、以下の（Ｉ）～（III）の各観点による優先度をタイムシェアリングにより切り替える場合を想定する。
（Ｉ）距離観点ＬＲＵ３５１ｂにおける上記（iv）の観点による優先度。
（II）データ観点ＬＲＵ３５１ｄにおける上記（vii）の観点による優先度。
（III）データ観点ＬＲＵ３５１ｄにおける上記（viii）の観点による優先度。
図６の例では、優先調整モード選択部３５２は、（Ｉ）が選択される割合を、（II）及び（III）がそれぞれ選択される割合よりも増加させるように、（Ｉ）：（II）：（III）＝２：１：１の割合で順番にスケジュールするアルゴリズムを含んでよい。
図６に示すように、優先調整モード選択部３５２のアルゴリズムがタイムシェアによるものである場合、優先調整モード選択部３５２は、例えば、カウンタスケジューラ３５２ａを備えてよい。図６の例において、優先調整モード選択部３５２は、（Ｉ）、（II）、（Ｉ）、（III）、（Ｉ）、（II）、（Ｉ）、（III）、・・・の順番で、それぞれのモード３５１をカウンタスケジューラ３５２ａに設定する。
優先調整モード選択部３５２は、このようなモード３５１を選択するためのアルゴリズムを複数パターン備えてよい。複数パターンのアルゴリズムは、システム１又は調停回路３の半導体チップへの実装の際に設定されてよい。
優先調整モード選択部３５２は、例えば、システム１が実行するアプリケーション（プログラム）に応じて、利用するアルゴリズムを選択してもよい。一例として、優先調整モード選択部３５２は、アプリケーションの性質と、上述した各モード３５１の特性とに基づき、パケット間の公平性を保つことができる、換言すれば、システム１の性能向上が図れると判定するアルゴリズムを選択してよい。
このように、優先調整モード選択部３５２は、複数のモード３５１のうちの２以上のモード３５１を切り替えるための１以上のアルゴリズムのうちの、調停回路３で実行されるプログラムに応じたアルゴリズムに従って、２以上のモード３５１を切り替える。
アルゴリズムは、例えば、アプリケーションごとに予め選択（実装の際に設定）されてもよいし、システム１のユーザが、アプリケーションの性質に基づき適していると判断するアルゴリズムを設定してもよい。また、深層学習（Deep Learning）によるＳＶＭ等のパターン認識モデルの学習により、アプリケーションの性質の統計から、性能向上が図れると予測できるアルゴリズムが選択されてもよい。深層学習を用いたアルゴリズムの選択機能の実装は、例えば、システム１又は調停回路３の半導体チップへの実装の際に行なわれてもよいし、ユーザにより設定されてもよい。
ＬＲＵ選択部３５３は、優先調整モード選択部３５２が選択したモード３５１と、フラグ情報管理部３４が記憶するフラグ情報３４ａとに基づき、選択したモード３５１に対応するフラググループのエントリを選択する。
ステージング部３５４は、ＬＲＵ選択部３５３の選択結果の出力を調整する、例えば出力タイミングを調整する。ステージング部３５４は、例えば、ＦＦ（Flip Flop）回路等により実装されてよい。
以上のように、モード選択部３５は、複数のパケットをグループ化するための互いに異なる複数の条件を、複数の条件の各々の優先順位に応じて切り替える切替部の一例である。
判定部３６は、モード選択部３５から出力されるフラググループのエントリ、換言すれば、モード選択部３５により選択された、フラグが立っているパケットの中から、順序管理部３３が管理するエントリのうちの最も古いパケット（エントリ）を判定する。例えば、判定部３６は、所定の選択方式、例えばＬＲＵに従い、選択されたフラググループのエントリの中で、順序管理部３３が管理する最も古いエントリを判定してよい。
エントリ選択部３７は、メモリ部３１の複数のエントリの中から、判定部３６が判定したエントリを選択し、当該エントリに格納されるパケットを出力する。例えば、エントリ選択部３７は、判定部３６が判定したエントリに格納されるパケットを、調停回路３の出力として、調停回路３の出力端から後続の回路に送信してよい。
以上のように、順序管理部３３、判定部３６及びエントリ選択部３７は、切り替えにより選択された条件に基づき抽出されるグループに属する複数のパケットの中から、所定の選択方式でいずれかのパケットを選択してバッファから転送する、転送部の一例である。
図３に示す調停回路３において、例えば、優先調整モード選択部３５２の複数のアルゴリズムは、調停回路３としてのチップ、換言すれば調停回路３を少なくとも含む半導体装置の形成後に調整可能であってもよい。当該アルゴリズムの調整手法としては、一例として、ＦＰＧＡの論理の書き換え等が挙げられる。書き換えられる論理としては、例えば、スケジューリング、モード３５１、優先順位等が挙げられる。
これにより、例えば、調停アルゴリズムをハードコーディングした場合には対応できない特定の状況においても、プログラマブルな調停決定アルゴリズムによって、回路の複雑化を抑制しつつ、対応することができる。例えば、システム１において特定のプログラムを実行させる場合、優先調整のアルゴリズムを調整することで、性能が低下する原因となるバスのアンフェア要因を後から調整することが可能になる。これにより、調停回路３は、優先度の高いパケットをどの程度優先させるかを決定できるため、優先度を考慮したフェア回路として動作することができる。
〔１－４〕動作例
図７は、一実施形態に係る調停回路３の動作例を説明するための図である。図７では、図２に示すシステム１の調停回路３－５における動作の一例を説明する。
図７において、ＴＸ（Transmitter）４－１～４－１３（ＴＸ４－１～４－１３を区別しない場合には単にＴＸ４と表記する）は、パケットを出力する回路、例えば、図２に示すソース２又は調停回路３を示す。図７において、ＴＸ４の下部に表記されたＤＰ（Deep Number）は、調停回路３－５に対応するＴＸ４－１３からみた、パケットの出力元の深さを示すフラグである。ＤＰの値が大きいほど、ＴＸ４－１３に対して階層が深い位置にある（距離が遠い）ＴＸ４となる。
また、ＴＸ４に添えられたアルファベットは、当該ＴＸ４が出力するパケットを示す。例えば、調停回路３－５が出力するパケットＭ（図２参照）は、図７において、ＴＸ４－１３が出力するパケットＡＢＣＤＥＦＧＨに対応する。パケットＡＢＣＤＥＦＧＨは、上述のように、パケットＡ～Ｈのうちの選択されたいずれかのパケットである。
さらに、ＴＸ４に添えられた数値は、ＴＸ４－１３を起点とした、通常のＬＲＵアルゴリズムを用いた場合のパケットの選択割合を示す。図７の例では、ＴＸ４－１３における選択割合を“1.0”として、ＤＰ＝１からＤＰ＝３に向かって順に、ＴＸ４の選択割合を当該ＴＸ４での合流数で按分した値を、合流元のＴＸ４の選択割合に設定している。例えば、ＤＰ＝２のパケットＣの選択割合は“0.15”であり、ＤＰ＝３のパケットＡの選択割合は“0.075”である。このように、ＴＸ４の距離が互いに遠く、非対称性を有するツリー構造のシステム１においては、通常のＬＲＵアルゴリズムを用いた場合、ＤＰが大きいＴＸ４ほど、パケットの選択割合が小さくなる。
一実施形態に係る調停回路３は、例えば調停回路３－５（ＴＸ４－１３）において、以下のアルゴリズムによって、全てのＴＸ４をフェアに扱うように調停を行なう。
例えば、調停回路３は、タイムシェアリングでＬＲＵ優先とＤＰ優先とを１：１の割合で切り替えるアルゴリズムを用いてよい。ＬＲＵ優先とは、単純なＬＲＵであり、例えば、ＴＸ４－１３における到達順にパケットが選択されるようなモード３５１である。ＤＰ優先とは、例えば、フラグとしてのＤＰの値が大きいパケットほど、ＤＰの値が小さいパケットよりも優先して選択されるようなモード３５１である。例えば、ＤＰ優先では、調停回路３のモード選択部３５は、フラググループの中で最もＤＰが大きい１以上のエントリ（例えばＤＰ＝３のエントリ）を選択し、判定部３６は、選択したエントリの中で最も古いエントリをＬＲＵに従い選択する。
モード選択部３５は、例えば、カウンタスケジューラ３５２ａに対して、ＬＲＵ優先、ＤＰ優先、ＬＲＵ優先、ＤＰ優先、・・・の順でモード３５１を設定する。
図８は、図７の例において、通常のＬＲＵを用いた調停、及び、調停回路３によるアルゴリズムを用いた調停、のそれぞれを行なった場合の、ＴＸ４－１３（「ＡＢＣＤＥＦＧＨ－ＴＸ」と表記）で選択されるパケットの一例を示す図である。図８において、パケットの符号Ａ～Ｈに付加した添字１～ｎ＋１（ｎは２以上の整数）は、当該パケットの送信元から何番目に出力されたパケットかを示す。また、図８において、ＣＹＳはサイクルを示す。
図８に示すように、通常のＬＲＵを用いた調停では、パケットＡ、Ｂ、Ｇ、Ｈが選択される割合は、図７に示す通り、パケットＣ、Ｄ、Ｅ、Ｆが選択される割合の半分程度となる。
一方、アルゴリズムを用いた調停、すなわちＬＲＵ優先：ＤＰ優先＝１：１とした調停では、ＴＸ４－１３において、全てのＴＸ４がフェアに扱われ、全てのパケットＡ～Ｈが同じ割合で選択される。このように、一実施形態に係る調停回路３によれば、アプリケーションやシステム１におけるバスの接続関係等に応じて、適切な優先度選択アルゴリズムを適用することで、フェアな調停を可能とすることができる。従って、複数のパケットを調停する調停回路３を備えるシステム１の処理性能の低下を抑制することができる。
〔１－５〕ハードウェア構成例
図９は、調停回路３の一例である回路１０のハードウェア（ＨＷ；Hardware）構成例を示すブロック図である。回路１０は、例えば、ＦＰＧＡ等のＰＬＤ、ＡＳＩＣ等により、集積回路、換言すれば半導体装置として形成されてよい。
図９に示すように、回路１０は、例示的に、ENTRY_VALID１１、FLAG１２、PRIO_CALC１３－１～１３－３、MODE_CTRL１４、SELECT_PRIO_MODE１５、FLGPTN_DECODE１６、OLDER_LISTING１７、AND１８、及び、ENT_SELECT１９を備えてよい。以下、PRIO_CALC１３－１～１３－３を区別しない場合には単にPRIO_CALC１３と表記する。PRIO_CALC１３は、２以下又は４以上であってもよい。
ENTRY_VALID１１は、複数のエントリを備えるとともに、入力されるパケットを複数のエントリのうちの空エントリに格納する回路である。図３に示すメモリ部３１及び空エントリ管理部３２は、ENTRY_VALID１１により実現されてよい。
FLAG１２は、複数のエントリの各々について、PRIO_CALC１３ごとのグルーピングを行なうためのフラグを記憶する記憶領域、又は、当該フラグをENTRY_VALID１１から参照するための回路である。図３に示すフラグ情報管理部３４は、FLAG１２により実現されてよい。
PRIO_CALC１３は、FLAG１２のフラグの計算、及び、優先度の計算を行なう回路である。例えば、PRIO_CALC１３－１～１３－３のそれぞれは、FLAG１２のエントリを、自身のPRIO_CALC１３に応じてグルーピング（グループを形成）するとともに、グループの優先度（PRIO）を計算する。図３に示すモード３５１は、PRIO_CALC１３により実現されてよい。
MODE_CTRL１４は、ユーザが後から（例えばＨＷの実装後に）調停回路３の動作をプログラマブルに制御するための回路である。換言すれば、MODE_CTRL１４は、調停回路３の構成後に、１以上のアルゴリズムの変更、及び、新たなアルゴリズムの追加、の一方又は双方を実行するための回路の一例である。例えば、MODE_CTRL１４は、PRIO_CALC１３の選択のスケジュール、PRIO_CALC１３の優先度の決定等を行ない、SELECT_PRIO_MODE１５に反映する。
SELECT_PRIO_MODE１５は、複数のPRIO_CALC１３のうちのいずれかを選択する回路である。例えば、SELECT_PRIO_MODE１５は、MODE_CTRL１４により決定されたスケジュール、優先度等に応じて、PRIO_CALC１３を選択してよい。
FLGPTN_DECODE１６は、SELECT_PRIO_MODE１５により選択されたPRIO_CALC１３のフラグパタンをデコードする回路である。
図３に示す優先調整モード選択部３５２、ＬＲＵ選択部３５３及びステージング部３５４は、MODE_CTRL１４、SELECT_PRIO_MODE１５及びFLGPTN_DECODE１６により実現されてよい。
OLDER_LISTING１７は、ENTRY_VALID１１に格納されたパケットの格納順序（例えば格納タイミングが古い順序）を表すエントリリストを管理する回路である。図３に示す順序管理部３３は、OLDER_LISTING１７により実現されてよい。
AND１８は、FLGPTN_DECODE１６でデコードされたフラグパタンと、OLDER_LISTING１７が管理するエントリリストとを比較し（例えば論理積を取り）、フラグパタン及びエントリリストの双方に合致するエントリの情報を出力する回路である。換言すれば、AND１８は、OLDER_LISTING１７で管理される（ＬＲＵに従った）エントリの中で、フラグパタンに合致するエントリの情報を出力する。図３に示す判定部３６は、AND１８により実現されてよい。
ENT_SELECT１９は、AND１８から出力されるエントリの情報に応じて、ENTRY_VALID１１から当該エントリのパケットを選択し出力する回路である。図３に示すエントリ選択部３７は、ENT_SELECT１９により実現されてよい。
図１０は、図９に示すOLDER_LISTING１７及びENT_SELECT１９を含む回路のＨＷ実装の一例を示すブロック図である。なお、図１０は、OLDER_LISTING１７及びENT_SELECT１９を含む回路のＨＷ実装例を簡単に説明するものである。調停回路３のＨＷ構成は、これに限定されるものではなく、実際の回路ではＨＷ実装の構成又は処理等が異なってもよい。
OLDER_LISTING１７は、例えば、バブルアップ方式の回路として実装されてもよい。バブルアップ方式とは、各エントリの優先順位が固定であり、或るエントリがデータの取り出し又は移動により空エントリとなった場合、次の優先順位のエントリから当該空エントリにデータを移動させることで、優先度の高いエントリから順にデータが格納されるバッファ方式である。
例えば、OLDER_LISTING１７は、スロット２１、NEXT_PTR_VALID_DEC２２及びMOVE_SELECTOR２３を備えてよい。
スロット２１は、DATA、FLAG、VLD(VALID)を格納する記憶領域を、エントリ数の分だけ備えてよい。FLAGは、フラグ情報３４ａにおけるフラグに対応してよい。スロット２１は、例えば、図１０の紙面右側になるにつれて優先度が高い（HIGH PRIO）ものとする。優先度が高いデータは、例えば格納順序が古いデータ（ＬＲＵに応じたデータ）であってよい。スロット２１の各記憶領域は、例えば、ENTRY_VALID１１及びFLAG１２の少なくとも一部であってもよい。
NEXT_PTR_VALID_DEC２２は、以下に対応するエントリにデータを登録する。
［現在のエントリ数］－［現サイクルでエントリからのアウトプットを行なう数］＋１（入力ＩＤ：２ＮＤである場合、さらに＋１）
ここで、調停回路３には、複数入力（INPUT）、複数出力（OUTPUT）をサポートしてもよい。例えば、［現サイクルでエントリからのアウトプットを行なう数］は、図１０に示すように現サイクルで２出力である場合、２であってよい。
MOVE_SELECTOR２３は、NEXT_PTR_VALID_DEC２２に応じてデータの入力箇所を選択する。また、エントリの抜出について、PRIOの順ではあるが中抜きが可能なものとする。MOVE_SELECTOR２３は、或る時点の或るエントリを、当該或るエントリよりもHIGH PRIOであるエントリの中で中抜きされたエントリ分だけHIGH PRIO方向にシフトしてよい。
ENT_SELECT１９は、例えば、リップルキャリー方式の回路として実装されてもよい。例えば、ENT_SELECT１９は、FLAG_VALID_FILTER２４、VALID_1HOT２５、１以上（図１０では２つ）のセレクタ２６、及び、OUT_VALID_SUM２７を備えてよい。
FLAG_VALID_FILTER２４は、スロット２１のいずれかのエントリの中から、FLAGの情報と、VLD（有効フラグ情報；必要条件）との論理積（ＡＮＤ）を取る。
VALID_1HOT２５は、VLDをフィルタリングし、フィルタリング結果をセレクタのイネーブル信号（ENB）として出力する。例えば、VALID_1HOT２５は、或るエントリよりも高い優先度のエントリのVLDがオンでなければ、当該或るエントリのENBをオンにセットする。逆観点からみると、VALID_1HOT２５は、或るエントリのHIGH PRIO方向にVLDがオンのエントリが存在する場合、当該或るエントリのVLDをオフにセットする。
１以上（図１０では２つ）のセレクタ２６は、VALID_1HOT２５から出力されるENBに応じて、スロット２１の対応するエントリのDATAを、調停回路３から出力する。例えば、セレクタ２６は、パケットを1ST_SELECT、2ND_SELECTの順に出力してよい。
なお、1ST_SELECT以外（例えば2ND_SELECT、3RD_SELECT（図示省略）、・・・）のセレクタ２６では、自身のセレクタ２６よりも前のセレクタ２６で選択されたエントリを出力しないようにする。
例えば、2ND_SELECT、3RD_SELECTが設けられる場合、各セレクタ２６用にFLAG_VALID_FILTER２４及びVALID_1HOT２５が設けられてもよい。この場合、2ND_SELECT、3RD_SELECTに対応する各VALID_1HOT２５は、自身のセレクタ２６よりも前のセレクタ２６で選択されたエントリをENBしないように、当該或るエントリのENBをオフにセットする。
OUT_VALID_SUM２７は、VALID_1HOT２５から［現サイクルでエントリからのアウトプットを行なう数］を取得し、NEXT_PTR_VALID_DEC２２に通知する。
以上のように、図１０に例示するＨＷ構成によれば、「選択された条件」×「一番古いエントリ」の判定を行なうことができる。
上述した一実施形態に係るシステム１（調停回路３）によれば、優先度選択アルゴリズムの切り替えにより、アプリケーションの特定の動作等の特定の状況に対応することができる。例えば、アプリケーションがベンチマークである場合、ベンチマークに特化したバス特性を得ることができる。
また、ＦＰＧＡ等のＰＬＤにより、ユーザにより、FLAG１２、PRIO_CALC１３及びMODE_CTRL１４（図９参照）のいずれか１つ以上を書き換え可能として提供することで、特定のユーザ向けに調停回路３の動作をカスタマイズさせることができる。調停回路３の動作のカスタマイズとは、例えば、ユーザにフラググループの集計手法の選択を許容することを含んでよい。また、調停回路３の優先度選択アルゴリズムを追加又は変更可能とすることで、性能障害に対するリスクヘッジとすることができる。
〔１－６〕調停回路の実装処理及びユーザ設定処理の動作例
次に、図１１及び図１２を参照して、一実施形態に係るシステム１、例えば調停回路３を実装するための実装処理、並びに、ユーザ設定処理の動作例を説明する。図１１は、調停回路３の実装処理の動作例を説明するフローチャートであり、図１２は、ユーザ設定処理の動作例を説明するフローチャートである。
〔１－６－１〕実装処理
図１１に例示するように、調停回路３の実装、例えば設計及び実装の少なくとも一方において、作業者により、FLAG１２の情報が選定される（ステップＳ１）。例えば、フラグ情報３４ａに設ける項目として、FROM、TO、DISTANCE、PKT-OPCD等のパケットから取得可能な種々のFLAG１２の情報が選定されてよい。
また、作業者により、FLAG１２からの計算式が選定される（ステップＳ２）。例えば、ステップＳ２において、モード３５１に応じたフラググループの仕分け、優先度（PRIO）評価の数値化、等に利用される計算式を適用した回路が作成されてよい。
例えば、ステップＳ１及びＳ２において、図９に示すFLAG１２及びPRIO_CALC１３の少なくとも一部のロジックが作成されてよい。
作業者により、PRIO_CALC１３のそれぞれがSELECT_PRIO_MODE１５に接続される（ステップＳ３）。
作業者により、ユーザが後から回路を選択できるように、MODE_CTRL１４が作成される（ステップＳ４）。なお、調停回路３を実装時の構成で固定とする場合には、MODE_CTRL１４の作成、換言すればステップＳ４の処理は省略されてもよい。
他のＨＷ構成のそれぞれについては、ステップＳ１～Ｓ４のいずれかの前又は後に適宜実装されてよい。
なお、MODE_CTRL１４の他に、FLAG１２、PRIO_CALC１３等をユーザに作成させてもよい。この場合、ステップＳ２（又はＳ１）からステップＳ３までの処理は省略されてもよい。
以上により、一実施形態に係る調停回路３の実装が行なわれてよい。
〔１－６－２〕ユーザ設定処理
図１２に例示するように、調停回路３の実装後、作業者又はユーザにより、調停回路３にプログラマブル回路がある場合にユーザ設定領域の実装が行なわれる（ステップＳ１１）。
ユーザにより、MODE_CTRL１４の動作が決定され（ステップＳ１２）、設定が行なわれる。例えば、ユーザは、調停回路３の動作仕様書等に記述されたフラグをまとめるフラグパタンに基づき、優先度選択アルゴリズムのスケジューリング、モード３５１、優先順位等のパラメータを決定し、MODE_CTRL１４に反映してよい。
なお、例えば、「設定MODE_CTRL１４に設定するフラグパタンは、全フラグパタンを網羅すること」というMODE_CTRL１４への設定に関する制約を設けてもよい。当該制約は、観点ごとに、漏れなくグルーピングされている（或いは、複数の組み合わせで漏れなくグルーピングされている）ことを保証するための制約である。
次いで、ユーザにより、上述したパラメータ等のチューニングが行なわれる（ステップＳ１３）。チューニングでは、例えば、ベンチマーク等を用いて、処理性能が高くなるような優先度選択アルゴリズムとなるように、パラメータの調整が行なわれてよい。また、ＡＩ（Artificial Intelligence）等のソフトウェアを用いて動的にチューニングが行なわれてもよい。
以上により、一実施形態に係る調停回路３に対するユーザ設定が行なわれてよい。
〔２〕その他
上述した一実施形態に係る技術は、以下のように変形、変更して実施することができる。
例えば、図３に示す調停回路３が備えるブロック３１～３７の機能は、任意の組み合わせで併合してもよく、それぞれ分割してもよい。
また、所定の選択方式として、ＬＲＵが用いられるものとしたが、これに限定されるものではない。例えば、調停回路３では、ＬＲＵを混在させたバランシングを行なっているため、一部のモード３５１（PRIO_CALC１３）に、例えば、ＤＰの値（パケットの出力元の深さ）が大きいパケットのデータを優先して選択するロジックを設定してもよい。一例として、一部のモード３５１（PRIO_CALC１３）に、例えば、複数のパケットのうちの、ＤＰの値が所定の値以上のパケットのみを選択するロジックを設定してもよい。
〔３〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
バッファに蓄積された複数のパケットからいずれかのパケットを選択して転送する半導体装置であって、
前記複数のパケットをグループ化するための互いに異なる複数の条件を、前記複数の条件の各々の優先順位に応じて切り替え、
前記切り替えにより選択された条件に基づき抽出されるグループに属する複数のパケットの中から、所定の選択方式でいずれかのパケットを選択して前記バッファから転送する、
半導体装置。
（付記２）
前記複数の条件のそれぞれは、パケットごとに取得される複数種類の情報のうちの、互いに異なる種類の情報に基づき、前記複数のパケットをグループ化する、
付記１に記載の半導体装置。
（付記３）
前記複数の条件のうちの２以上の条件を切り替えるための１以上のアルゴリズムのうちの、前記半導体装置で実行されるプログラムに応じたアルゴリズムに従って、前記２以上の条件を切り替える、
付記１又は付記２に記載の半導体装置。
（付記４）
前記半導体装置の構成後に、前記１以上のアルゴリズムの変更、及び、新たなアルゴリズムの追加、の一方又は双方を実行するための回路を備える、
付記３に記載の半導体装置。
（付記５）
前記回路は、再構成可能な論理回路である、
付記４に記載の半導体装置。
（付記６）
前記切り替えは、前記複数の条件を一定期間ごとに切り替える、
付記１～付記５のいずれか１項に記載の半導体装置。
（付記７）
前記所定の選択方式は、ＬＲＵ（Least Recent Used）方式である、
付記１～付記６のいずれか１項に記載の半導体装置。
（付記８）
バッファに蓄積された複数のパケットからいずれかのパケットを選択して転送する半導体装置が、
前記複数のパケットをグループ化するための互いに異なる複数の条件を、前記複数の条件の各々の優先順位に応じて切り替え、
前記切り替えにより選択された条件に基づき抽出されるグループに属する複数のパケットの中から、所定の選択方式でいずれかのパケットを選択して前記バッファから転送する、
転送方法。
（付記９）
前記複数の条件のそれぞれは、パケットごとに取得される複数種類の情報のうちの、互いに異なる種類の情報に基づき、前記複数のパケットをグループ化する、
付記８に記載の転送方法。
（付記１０）
前記切り替える処理は、前記複数の条件のうちの２以上の条件を切り替えるための１以上のアルゴリズムのうちの、前記半導体装置で実行されるプログラムに応じたアルゴリズムに従って、前記２以上の条件を切り替える処理を含む、
付記８又は付記９に記載の転送方法。
（付記１１）
前記切り替える処理は、前記複数の条件を一定期間ごとに切り替える処理を含む、
付記８～付記１０のいずれか１項に記載の転送方法。
（付記１２）
前記所定の選択方式は、ＬＲＵ（Least Recent Used）方式である、
付記８～付記１１のいずれか１項に記載の転送方法。
１ システム
１０ 回路
２、２－１～２－８ ソース
３、３－１～３－５ 調停回路
３１ メモリ部
３２ 空エントリ管理部
３３ 順序管理部
３４ フラグ情報管理部
３４ａ フラグ情報
３５ モード選択部
３５１ モード
３５１ａ 種別観点ＬＲＵ
３５１ｂ 距離観点ＬＲＵ
３５１ｃ 宛先観点ＬＲＵ
３５１ｄ データ観点ＬＲＵ
３５２ 優先調整モード選択部
３５２ａ カウンタスケジューラ
３５３ ＬＲＵ選択部
３５４ ステージング部
３６ 判定部
３７ エントリ選択部
４、４－１～４－１３ ＴＸ

Claims (6)

  1. バッファに蓄積された複数のパケットからいずれかのパケットを選択して転送する半導体装置であって、
    前記複数のパケットをグループ化するための互いに異なる複数の条件を、前記複数の条件の各々の優先順位に応じて切り替え、
    前記切り替えにより選択された条件に基づき抽出されるグループに属する複数のパケットの中から、所定の選択方式でいずれかのパケットを選択して前記バッファから転送する、
    半導体装置。
  2. 前記複数の条件のそれぞれは、パケットごとに取得される複数種類の情報のうちの、互いに異なる種類の情報に基づき、前記複数のパケットをグループ化する、
    請求項１に記載の半導体装置。
  3. 前記複数の条件のうちの２以上の条件を切り替えるための１以上のアルゴリズムのうちの、前記半導体装置で実行されるプログラムに応じたアルゴリズムに従って、前記２以上の条件を切り替える、
    請求項１又は請求項２に記載の半導体装置。
  4. 前記半導体装置の構成後に、前記１以上のアルゴリズムの変更、及び、新たなアルゴリズムの追加、の一方又は双方を実行するための回路を備える、
    請求項３に記載の半導体装置。
  5. 前記切り替えは、前記複数の条件を一定期間ごとに切り替える、
    請求項１～請求項４のいずれか１項に記載の半導体装置。
  6. バッファに蓄積された複数のパケットからいずれかのパケットを選択して転送する半導体装置が、
    前記複数のパケットをグループ化するための互いに異なる複数の条件を、前記複数の条件の各々の優先順位に応じて切り替え、
    前記切り替えにより選択された条件に基づき抽出されるグループに属する複数のパケットの中から、所定の選択方式でいずれかのパケットを選択して前記バッファから転送する、
    転送方法。
JP2020154583A 2020-09-15 2020-09-15 半導体装置及び転送方法 Active JP7508962B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020154583A JP7508962B2 (ja) 2020-09-15 2020-09-15 半導体装置及び転送方法
US17/352,406 US11914538B2 (en) 2020-09-15 2021-06-21 Semiconductor apparatus and transfer method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020154583A JP7508962B2 (ja) 2020-09-15 2020-09-15 半導体装置及び転送方法

Publications (2)

Publication Number Publication Date
JP2022048644A true JP2022048644A (ja) 2022-03-28
JP7508962B2 JP7508962B2 (ja) 2024-07-02

Family

ID=80626629

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020154583A Active JP7508962B2 (ja) 2020-09-15 2020-09-15 半導体装置及び転送方法

Country Status (2)

Country Link
US (1) US11914538B2 (ja)
JP (1) JP7508962B2 (ja)

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3260456B2 (ja) 1992-12-25 2002-02-25 株式会社日立製作所 コンピュータシステムおよびそれに適した集積回路並びに要求選択回路
US5617575A (en) 1991-03-19 1997-04-01 Hitachi, Ltd. Interprocessor priority control system for multivector processor
US5872936A (en) * 1995-05-08 1999-02-16 Apple Computer, Inc. Apparatus for and method of arbitrating bus conflicts
US6104700A (en) * 1997-08-29 2000-08-15 Extreme Networks Policy based quality of service
US7917647B2 (en) * 2000-06-16 2011-03-29 Mcafee, Inc. Method and apparatus for rate limiting
DE60026908D1 (de) * 2000-07-05 2006-05-18 St Microelectronics Srl Arbitrierungsverfahren und Schaltungsarchitektur dazu
JP2002117003A (ja) 2000-10-05 2002-04-19 Hitachi Ltd アクセス要求選択制御方式
US7287649B2 (en) * 2001-05-18 2007-10-30 Broadcom Corporation System on a chip for packet processing
CA2451764A1 (en) * 2001-07-05 2003-01-16 Sandburst Corporation Method and apparatus for allocating link bandwidth
US7079545B1 (en) * 2001-12-17 2006-07-18 Applied Microcircuits Corporation ( Amcc) System and method for simultaneous deficit round robin prioritization
US7020131B1 (en) * 2001-12-24 2006-03-28 Applied Micro Circuits Corp. System and method for hierarchical switching
JP2005316609A (ja) 2004-04-27 2005-11-10 Sony Corp バス調停装置およびバス調停方法
US20060018322A1 (en) * 2004-07-21 2006-01-26 Moshe Oron Dedicated service class for voice traffic
JP2007026021A (ja) 2005-07-15 2007-02-01 Nec Electronics Corp バス制御システム及びバス制御方法
US7664901B2 (en) * 2007-03-27 2010-02-16 Arm Limited Data processing apparatus and method for arbitrating access to a shared resource
US8099564B1 (en) * 2007-08-10 2012-01-17 Xilinx, Inc. Programmable memory controller
US8103833B2 (en) * 2007-09-04 2012-01-24 Freescale Semiconductor, Inc. Cache memory and a method for servicing access requests
US7743199B2 (en) * 2008-04-23 2010-06-22 International Business Machines Corporation Method and apparatus for obtaining trace information of multiple processors on an SoC using a segmented trace ring bus to enable a flexible trace output configuration
US20090307408A1 (en) * 2008-06-09 2009-12-10 Rowan Nigel Naylor Peer-to-Peer Embedded System Communication Method and Apparatus
JP5537022B2 (ja) 2008-12-18 2014-07-02 パナソニック株式会社 通信方法及び通信装置
WO2010113262A1 (ja) 2009-03-31 2010-10-07 富士通株式会社 調停方法、調停回路、及び調停回路を備えた装置
WO2012172691A1 (ja) 2011-06-17 2012-12-20 株式会社日立製作所 スイッチ及びそれを用いた計算機システム及びパケット転送制御方法
JP2013003966A (ja) 2011-06-20 2013-01-07 Bosch Corp データ書き込み装置およびデータ書き込み方法
US11082350B2 (en) * 2012-05-22 2021-08-03 Xockets, Inc. Network server systems, architectures, components and related methods
US9250954B2 (en) * 2013-01-17 2016-02-02 Xockets, Inc. Offload processor modules for connection to system memory, and corresponding methods and systems
US9483346B2 (en) 2014-08-07 2016-11-01 Pure Storage, Inc. Data rebuild on feedback from a queue in a non-volatile solid-state storage
CN106330777A (zh) * 2015-06-17 2017-01-11 中兴通讯股份有限公司 网关侧网络资源的分配方法及装置
US10866910B2 (en) * 2015-09-28 2020-12-15 Sandisk Technologies Llc Systems, methods, and computer-readable media for managing instruction fetch in virtual computing environments
US11467769B2 (en) * 2015-09-28 2022-10-11 Sandisk Technologies Llc Managed fetching and execution of commands from submission queues
CN106506393A (zh) * 2016-02-05 2017-03-15 华为技术有限公司 一种数据流处理方法、装置和系统
US20180191629A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Time-based flexible packet scheduling
US11095568B2 (en) * 2018-11-06 2021-08-17 Cox Communications, Inc. Systems and methods for network scheduling and re-transmission buffering

Also Published As

Publication number Publication date
US20220083490A1 (en) 2022-03-17
US11914538B2 (en) 2024-02-27
JP7508962B2 (ja) 2024-07-02

Similar Documents

Publication Publication Date Title
US8819616B2 (en) Asymmetric mesh NoC topologies
US9742630B2 (en) Configurable router for a network on chip (NoC)
CN103348640B (zh) 中继装置
WO2015020712A1 (en) Automatic noc topology generation
US20200153691A1 (en) Software implementation of network switch/router
KR20040004532A (ko) 최적화된 가변 네트워크 스위치
CN108111410B (zh) 在笛卡尔拓扑的网络中构建无死锁路由的方法和装置
CN112084027B (zh) 片上网络数据传输方法、装置、片上网络、设备及介质
May et al. Transputer and Routers: components for concurrent machines
CN102546417B (zh) 基于网络信息的片上网络路由器调度方法
EP3560148B1 (en) Database functions-defined network switch
US10547514B2 (en) Automatic crossbar generation and router connections for network-on-chip (NOC) topology generation
US9185026B2 (en) Tagging and synchronization for fairness in NOC interconnects
US20180197110A1 (en) Metrics to Train Machine Learning Predictor for NoC Construction
Cai et al. Comparative evaluation of FPGA and ASIC implementations of bufferless and buffered routing algorithms for on-chip networks
Akbar et al. A novel power efficient adaptive RED-based flow control mechanism for networks-on-chip
Dehghani et al. Deadline-aware and energy-efficient dynamic task mapping and scheduling for multicore systems based on wireless network-on-chip
US7835284B2 (en) Method and apparatus for routing data in an inter-nodal communications lattice of a massively parallel computer system by routing through transporter nodes
US7839786B2 (en) Method and apparatus for routing data in an inter-nodal communications lattice of a massively parallel computer system by semi-randomly varying routing policies for different packets
JP2022048644A (ja) 半導体装置及び転送方法
Yang et al. Rwadmm: routing and wavelength assignment for distribution-based multiple multicasts in onoc
Pande et al. The (low) power of less wiring: Enabling energy efficiency in many-core platforms through wireless noc
Su et al. Synthesizing fault-tolerant schedule for time-triggered network without hot backup
Han et al. Low-cost congestion detection mechanism for networks-on-chip
US20160006605A1 (en) Network control device and network setting system

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240426

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20240426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240603

R150 Certificate of patent or registration of utility model

Ref document number: 7508962

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150