JP2022038129A - 半導体装置、電子装置及び電子装置の製造方法 - Google Patents

Abstract

【課題】ゲート電極に供給される所定の入力電圧に対して所定の出力電流が得られるようにゲート電圧を調整可能なＦＥＴを備える装置を実現する。【解決手段】半導体装置１は、基板２の面２ａに設けられるゲート電極３を有するＦＥＴ１ａと、基板２の内部に設けられ、ゲート電極３と接続されるゲート電圧調整電極８とを含む。ゲート電圧調整電極８は、平面視でゲート電極３の端部３ｂａと重複する接続部８ｂと、平面視でゲート電極３の外側に位置し、面２ａから露出するパッド部８ａとを有する。半導体装置１では、ＦＥＴ１ａの設定出力電流Ｉｄが得られる時の閾値Ｖｇｙが、入力電圧Ｖｇが供給されるゲート電極３の電圧Ｖｇ０とは異なる場合、ゲート電圧調整電極８に、それらの差分を補償する調整ゲート電圧Ｖｇｘが印加される。これにより、ゲート電極３のゲート電圧が、閾値Ｖｇｙに調整される。【選択図】図３

Description

本発明は、半導体装置、電子装置及び電子装置の製造方法に関する。

複数の電界効果トランジスタを並列接続して大きな出力を得る技術が知られている。このような技術を採用するものとして、増幅器、電力増幅器が知られている。
例えば、並列接続された複数の基本セルを含む電界効果トランジスタにゲートバイアス回路を用いてゲートバイアスを給電する技術が知られている。このほか、並列接続された同じゲート幅の複数の電界効果トランジスタの各々に対して個別にゲート電圧を設定する技術、並列接続された異なるゲート幅の複数の電界効果トランジスタの各々に対してゲート幅に適したゲートバイアスを印加する技術が知られている。また、並列接続された複数の増幅器の増幅素子に対し、各々に流れる電流量が同一となり、非線形歪の測定値が予め定められた範囲に収まるように、各々に印加するバイアスを調整する技術が知られている。

国際公開第２０１１／１１１１３０号パンフレット 特開平１０－７９６２９号公報 特開２０１１－１８２０４３号公報 特開２０１１－１９９３５７号公報

電界効果トランジスタを備える半導体装置において、電界効果トランジスタには、製造ばらつき等の個体差により、所定の出力電流が得られる時のゲート電圧にばらつきが生じる場合がある。本明細書では、このような所定の出力電流が得られる時のゲート電圧を「閾値」とも言う。

ここで、所定の出力電流が得られる時のゲート電圧、即ち閾値にばらつきのある複数の電界効果トランジスタが並列接続され、それらのゲート電極に共通の入力電圧が供給される回路を考える。このような回路では、閾値が、入力電圧が供給されるゲート電極の電圧と等しい電界効果トランジスタであれば、当該電界効果トランジスタからは、所定の出力電流が得られる。これに対し、閾値が、入力電圧が供給されるゲート電極の電圧とは異なる電界効果トランジスタでは、閾値と当該電圧との差分に応じ、所定の出力電流よりも大きい又は小さい出力電流が得られてしまう。このように閾値にばらつきのある電界効果トランジスタ群に共通の入力電圧が供給される回路では、例えば、一部の電界効果トランジスタに他よりも大きな負荷がかかり、性能低下や破壊が生じ易くなる恐れがある。一部の電界効果トランジスタの性能低下や破壊は、回路全体、更にはその回路を含む装置の性能低下や故障を引き起こす恐れがある。

１つの側面では、本発明は、ゲート電極に供給される所定の入力電圧に対して所定の出力電流が得られるようにゲート電圧を調整可能な電界効果トランジスタを備える装置を実現することを目的とする。

１つの態様では、第１基板と、前記第１基板の第１面に設けられるゲート電極を有する電界効果トランジスタと、前記第１基板の内部に設けられ、前記ゲート電極と接続されるゲート電圧調整電極とを含み、前記ゲート電圧調整電極は、平面視で前記ゲート電極の一部と重複する第１部位と、平面視で前記ゲート電極の外側に位置し、前記第１面から露出する第２部位とを有する半導体装置が提供される。

また、別の態様では、上記のような半導体装置を含む電子装置、上記のような半導体装置を含む電子装置の製造方法が提供される。

１つの側面では、ゲート電極に供給される所定の入力電圧に対して所定の出力電流が得られるようにゲート電圧を調整可能な電界効果トランジスタを備える装置を実現することができる。

電界効果トランジスタを含む回路の一例について説明する図である。 電界効果トランジスタの入出力特性の一例について説明する図である。 第１の実施の形態に係る半導体装置の一例について説明する図である。 第２の実施の形態に係る電子装置の一例について説明する図（その１）である。 第２の実施の形態に係る電子装置の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その３）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。 第２の実施の形態に係る電子装置の形成方法の一例について説明する図（その１）である。 第２の実施の形態に係る電子装置の形成方法の一例について説明する図（その２）である。 第２の実施の形態に係る電子装置の形成方法の一例について説明する図（その３）である。 第３の実施の形態に係る電子機器の一例について説明する図である。

はじめに、電界効果トランジスタの特性について述べる。
図１は電界効果トランジスタを含む回路の一例について説明する図である。
図１に示す回路６００は、増幅器に適用される回路の一例である。回路６００は、複数の電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、ここでは一例として、半導体装置７００に設けられたＦＥＴ７１０、及び半導体装置８００に設けられたＦＥＴ８１０の、２つＦＥＴを含む。図１には、ＦＥＴ７１０が設けられた半導体装置７００、及びＦＥＴ８１０が設けられた半導体装置８００について、それらの要部平面図を模式的に示している。

尚、回路６００に含まれるＦＥＴの数は、例示のＦＥＴ７１０及びＦＥＴ８１０の２つに限定されるものではなく、３つ以上であってもよい。
半導体装置７００は、基板７２０、並びにその一方の面７２０ａに設けられたゲート電極７３０、ソース電極７４０及びドレイン電極７５０を有する。基板７２０には、半導体材料、化合物半導体材料が用いられる。ゲート電極７３０、ソース電極７４０及びドレイン電極７５０には、導体材料、例えば、金属材料が用いられる。ゲート電極７３０、ソース電極７４０及びドレイン電極７５０は、平面櫛歯状の部位を有する。例えば、ソース電極７４０の複数本（一例として３本）のソースフィンガー部７４１の、隣接するもの同士の間にそれぞれ、ドレイン電極７５０の複数本（一例として２本）のドレインフィンガー部７５１のうちの１本が位置する。一対のソースフィンガー部７４１とドレインフィンガー部７５１との間にそれぞれ、ゲート電極７３０の複数本（一例として４本）のゲートフィンガー部７３１のうちの１本が位置する。ゲートフィンガー部７３１、ソースフィンガー部７４１及びドレインフィンガー部７５１は、各々少なくとも一部が平面視で素子間分離領域７６０によって画定される活性領域７７０に位置する。半導体装置７００では、ゲートフィンガー部７３１に所定の電圧が印加され、ソースフィンガー部７４１とドレインフィンガー部７５１との間の活性領域７７０内にキャリア（電子又は正孔）が伝導されるチャネルが形成され、ＦＥＴ７１０のトランジスタ機能が実現される。

半導体装置８００は、半導体装置７００と同様の構成を有する。半導体装置８００は、基板８２０、並びにその一方の面８２０ａに設けられたゲート電極８３０、ソース電極８４０及びドレイン電極８５０を有する。基板８２０には、半導体材料、化合物半導体材料が用いられる。ゲート電極８３０、ソース電極８４０及びドレイン電極８５０には、導体材料、例えば、金属材料が用いられる。ゲート電極８３０、ソース電極８４０及びドレイン電極８５０は、平面櫛歯状の部位を有する。例えば、ソース電極８４０の複数本（一例として３本）のソースフィンガー部８４１の、隣接するもの同士の間にそれぞれ、ドレイン電極８５０の複数本（一例として２本）のドレインフィンガー部８５１のうちの１本が位置する。一対のソースフィンガー部８４１とドレインフィンガー部８５１との間にそれぞれ、ゲート電極８３０の複数本（一例として４本）のゲートフィンガー部８３１のうちの１本が位置する。ゲートフィンガー部８３１、ソースフィンガー部８４１及びドレインフィンガー部８５１は、各々少なくとも一部が平面視で素子間分離領域８６０によって画定される活性領域８７０に位置する。半導体装置８００では、ゲートフィンガー部８３１に所定の電圧が印加され、ソースフィンガー部８４１とドレインフィンガー部８５１との間の活性領域８７０内にキャリア（電子又は正孔）が伝導されるチャネルが形成され、ＦＥＴ８１０のトランジスタ機能が実現される。

尚、図１には、基板７２０に設けられたＦＥＴ７１０と、基板８２０に設けられたＦＥＴ８１０とを例示したが、ＦＥＴ７１０とＦＥＴ８１０とは、共通の１枚の基板上に集積されてもよい。即ち、ＦＥＴ７１０とＦＥＴ８１０とは、異なる２つの半導体装置７００及び半導体装置８００にそれぞれ設けられたものであってもよいし、１つの半導体装置内に設けられたものであってもよい。

回路６００において、ＦＥＴ７１０及びＦＥＴ８１０は、並列接続される。回路６００では、ＦＥＴ７１０のゲート電極７３０及びＦＥＴ８１０のゲート電極８３０に、共通の所定の入力電圧Ｖｇが供給される。ＦＥＴ７１０のソース電極７４０及びＦＥＴ８１０のソース電極８４０は、いずれも接地される。ＦＥＴ７１０のドレイン電極７５０及びＦＥＴ８１０のドレイン電極８５０から、それぞれ出力電流Ｉｄａ及び出力電流Ｉｄｂが出力される。

回路６００では、ＦＥＴ７１０及びＦＥＴ８１０に同じ性能を有するものが用いられる場合、ＦＥＴ７１０のドレイン電極７５０から出力される出力電流Ｉｄａと、ＦＥＴ８１０のドレイン電極８５０から出力される出力電流Ｉｄｂとは同じ値となる。ところが、回路６００のＦＥＴ７１０及びＦＥＴ８１０には、製造ばらつき等による個体差のために、所定の出力電流が得られる時のゲート電圧、即ち閾値にばらつきが生じ、全く同じ性能を有するものが用いられない場合がある。この場合、ＦＥＴ７１０及びＦＥＴ８１０の一方からは比較的大きな出力電流が得られ、他方からは比較的小さな出力電流が得られるといったことが起こり得る。この点について、図１及び次の図２を参照して更に説明する。

図２は電界効果トランジスタの入出力特性の一例について説明する図である。図２には一例として、ｎチャネル型ＦＥＴの入出力特性の一例を模式的に示している。図２において、横軸はゲート電圧を表し、縦軸は出力電流を表す。

例えば、上記回路６００にｎチャネル型のＦＥＴ７１０及びＦＥＴ８１０が用いられ、それらの製造ばらつき等の個体差により、所定の出力電流（設定出力電流）が得られる時のゲート電圧、即ち閾値にばらつきが生じている場合を考える。上記図１の例では、ＦＥＴ７１０の設定出力電流Ｉｄが得られる時の閾値をＶｇａとし、ＦＥＴ８１０の設定出力電流Ｉｄが得られる時の閾値をＶｇｂ（Ｖｇｂ＞Ｖｇａ）としている。図２では、このようなＦＥＴ７１０の入出力特性の一例を線Ｐで示し、ＦＥＴ８１０の入出力特性の一例を線Ｑで示している。

図２に示すように、ＦＥＴ７１０及びＦＥＴ８１０は、オン電圧（スレッショルド電圧）を上回るゲート電圧で出力電流が流れ、ゲート電圧の増大に伴って出力電流が増大していく入出力特性を有する。設定出力電流Ｉｄが得られる時の閾値Ｖｇａが比較的マイナス側に大きい（或いは閾値が深い）ＦＥＴ７１０では、閾値Ｖｇｂが比較的プラス側に大きい（或いは閾値が浅い）ＦＥＴ８１０よりも、大きな出力電流（或いは最大出力電流）が得られる。

回路６００では、ＦＥＴ７１０及びＦＥＴ８１０の、双方のゲート電極７３０及びゲート電極８３０に、共通の所定の入力電圧Ｖｇが供給される（図１）。
ここで、例えば、入力電圧Ｖｇが供給されるゲート電極７３０及びゲート電極８３０の電圧がいずれもＶｇ０であって、ＦＥＴ７１０及びＦＥＴ８１０の入出力特性が、いずれも図２の線Ｒで示されるようなものであるとする。この場合、ＦＥＴ７１０及びＦＥＴ８１０の設定出力電流Ｉｄが得られる時の閾値が、入力電圧Ｖｇが供給されるゲート電極７３０及びゲート電極８３０の電圧Ｖｇ０と同じであることから、ＦＥＴ７１０及びＦＥＴ８１０の出力電流はいずれもＩｄとなる。

これに対し、ＦＥＴ７１０及びＦＥＴ８１０の入出力特性が、それぞれ図２の線Ｐ及び線Ｑで示されるようなものである場合には、ＦＥＴ７１０及びＦＥＴ８１０から、異なる出力電流Ｉｄａ及び出力電流Ｉｄｂが得られるようになる。即ち、線Ｐに示されるように、設定出力電流Ｉｄが得られる時の閾値Ｖｇａが、入力電圧Ｖｇが供給されるゲート電極７３０の電圧Ｖｇ０に対してマイナス側に大きいＦＥＴ７１０からは、電圧Ｖｇ０では設定出力電流Ｉｄよりも大きな出力電流Ｉｄａが得られるようになる。線Ｑに示されるように、設定出力電流Ｉｄが得られる時の閾値Ｖｇｂが、入力電圧Ｖｇが供給されるゲート電極８３０の電圧Ｖｇ０に対してプラス側に大きいＦＥＴ８１０からは、電圧Ｖｇ０では設定出力電流Ｉｄよりも小さな出力電流Ｉｄｂが得られるようになる。

回路６００のＦＥＴ７１０及びＦＥＴ８１０から異なる出力電流Ｉｄａ及び出力電流Ｉｄｂが得られると、出力合成時の合成損失が大きくなり、回路６００が適用される増幅器の効率が低下することが起こり得る。また、回路６００に、ＦＥＴ８１０のように出力電流Ｉｄｂが設定出力電流Ｉｄよりも小さくなるものが含まれると、回路６００及びそれが適用される増幅器の性能低下を招く可能性がある。更にまた、回路６００に、ＦＥＴ７１０のように出力電流Ｉｄａが設定出力電流Ｉｄよりも大きくなるものが含まれると、そのようなＦＥＴ７１０にかかる負荷が他のＦＥＴ８１０等に比べて大きくなる。その結果、ドレイン側への電界集中によるＦＥＴ７１０の性能低下や耐圧低下による破壊が生じる可能性がある。ＦＥＴ７１０の性能低下や破壊は、回路６００及びそれが適用される増幅器の性能低下や故障を招き得る。

このように回路６００では、ＦＥＴ７１０及びＦＥＴ８１０の設定出力電流Ｉｄが得られる時の閾値Ｖｇａ及び閾値Ｖｇｂのばらつきに起因して、出力電流Ｉｄａ及び出力電流Ｉｄｂにばらつきが生じる場合がある。出力電流Ｉｄａ及び出力電流Ｉｄｂのばらつきは、回路６００及びそれが適用される増幅器の性能低下や故障を招く恐れがある。

尚、ここでは回路６００にｎチャネル型のＦＥＴ７１０及びＦＥＴ８１０を用いた場合を例にして説明したが、ｐチャネル型のＦＥＴ７１０及びＦＥＴ８１０を用いた場合にも、同様のことが起こり得る。

以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、ゲート電極に供給される所定の入力電圧に対して所定の出力電流を得ることのできるＦＥＴを備える装置を実現する。

［第１の実施の形態］
図３は第１の実施の形態に係る半導体装置の一例について説明する図である。
図３に示す半導体装置１は、ＦＥＴ１ａを備える。図３には、ＦＥＴ１ａを備える半導体装置１について、その要部平面図を模式的に示している。

半導体装置１は、基板２、並びにその一方の面２ａ側に設けられたゲート電極３、ソース電極４及びドレイン電極５を有する。半導体装置１は更に、基板２内に設けられ、ゲート電極３と接続されるゲート電圧調整電極８を有する。

基板２には、半導体材料、化合物半導体材料を用いることができる。基板２に用いられる半導体材料としては、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等が挙げられる。基板２に用いられる化合物半導体材料としては、例えば、ガリウムナイトライド（ＧａＮ）、アルミニウムガリウムナイトライド（ＡｌＧａＮ）、アルミニウムナイトライド（ＡｌＮ）、シリコンカーバイド（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）等が挙げられる。基板２には、これらの半導体材料及び化合物半導体材料のうちの１種又は２種以上の材料が用いられてよい。基板２には、１種の材料の単層構造が用いられてもよいし、１種又は２種以上の材料の積層構造が用いられてもよい。半導体材料、化合物半導体材料が用いられる基板２には、その一部にサファイヤ、ダイヤモンド、酸化シリコン、窒化シリコン等の材料が更に用いられてもよい。

ゲート電極３、ソース電極４及びドレイン電極５は、基板２の面２ａ上に設けられる。ゲート電極３、ソース電極４及びドレイン電極５には、各種導体材料を用いることができる。例えば、ゲート電極３、ソース電極４及びドレイン電極５には、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）等の金属材料が用いられる。ゲート電極３、ソース電極４及びドレイン電極５には、２種以上の金属材料を含有する合金、金属間化合物が用いられてもよい。また、ゲート電極３、ソース電極４及びドレイン電極５には、シリサイド、ポリシリコン等が用いられてもよい。ゲート電極３、ソース電極４及びドレイン電極５にはそれぞれ、１種の材料の単層構造が用いられてもよいし、１種又は２種以上の材料の積層構造が用いられてもよい。ゲート電極３と基板２との間には、酸化物、窒化物又は酸窒化物等の絶縁膜、即ちゲート絶縁膜が介在されてもよい。或いは、ゲート電極３と基板２とは、ショットキー接続されてもよい。ソース電極４及びドレイン電極５と、基板２（キャリアのソース及びドレインとして機能する部分）とは、例えば、オーミック接続される。

基板２の面２ａ上に設けられるゲート電極３、ソース電極４及びドレイン電極５は、平面櫛歯状の部位を有する。例えば、ソース電極４の複数本（一例として３本）のソースフィンガー部４ａの、隣接するもの同士の間にそれぞれ、ドレイン電極５の複数本（一例として２本）のドレインフィンガー部５ａのうちの１本が位置する。一対のソースフィンガー部４ａとドレインフィンガー部５ａとの間にそれぞれ、ゲート電極３の複数本（一例として４本）のゲートフィンガー部３ａのうちの１本が位置する。ゲートフィンガー部３ａ、ソースフィンガー部４ａ及びドレインフィンガー部５ａは、各々少なくとも一部が平面視で素子間分離領域６によって画定される活性領域（「真性領域」とも言う）７に位置する。

半導体装置１のＦＥＴ１ａには、ｎチャネル型のＦＥＴが用いられてもよいし、ｐチャネル型のＦＥＴが用いられてもよい。半導体装置１の動作時には、ソース電極４（そのソースフィンガー部４ａ）とドレイン電極５（そのドレインフィンガー部５ａ）との間に所定の電圧が供給され、ゲート電極３に所定の入力電圧が供給される。ソースフィンガー部４ａとドレインフィンガー部５ａとの間の活性領域７内にキャリア（電子又は正孔）が伝導されるチャネルが形成され、ＦＥＴ１ａのトランジスタ機能が実現される。

ゲート電圧調整電極８は、基板２内に設けられ、ゲート電極３と接続される。ゲート電圧調整電極８は、例えば、基板２の面２ａ側に設けられる有底の凹部内に埋め込まれる。ゲート電極３は、基板２の素子間分離領域６の面２ａ上に設けられる電極部３ｂ、及び電極部３ｂと接続され少なくとも一部が基板２の活性領域７の面２ａ上に設けられる電極部であるゲートフィンガー部３ａを有する。ゲート電圧調整電極８は、ゲート電極３と、その電極部３ｂの端部３ｂａで接続される。ゲート電圧調整電極８は、平面視でゲート電極３の電極部３ｂの端部３ｂａと重複する接続部８ｂ（図３に点線で示した部位）と、平面視でゲート電極３の外側に位置するパッド部８ａ（図３に実線で示した部位）とを有する。接続部８ｂは、ゲート電圧調整電極８とゲート電極３とを接続する部位である。パッド部８ａは、基板２の素子間分離領域６の面２ａから露出し、半導体装置１の製造時、試験時又は実使用時に端子の１つとして用いられる部位である。

ゲート電圧調整電極８には、比較的高い電気伝導率又は比較的低い抵抗率を有する導体材料を用いることができる。例えば、ゲート電圧調整電極８には、ゲート電極３に用いられる導体材料よりも高い電気伝導率又は低い抵抗率を有する導体材料が用いられる。ゲート電圧調整電極８及びゲート電極３は、電気伝導率又は抵抗率がこのような関係の組み合わせとなるように、互いの導体材料が選択される。ゲート電圧調整電極８には、例えば、Ｃｕ、Ａｕ等の金属材料を用いることができる。ゲート電圧調整電極８には、２種以上の金属材料を含有する合金、金属間化合物が用いられてもよく、また、シリサイド等が用いられてもよい。ゲート電圧調整電極８は、その接続部８ｂ及びパッド部８ａに同種の導体材料が用いられてもよいし、異種の導体材料が用いられてもよい。ゲート電圧調整電極８には、１種の材料の単層構造が用いられてもよいし、１種又は２種以上の材料の積層構造が用いられてもよい。また、接続部８ｂ及びパッド部８ａにそれぞれ、１種の材料の単層構造が用いられてもよいし、１種又は２種以上の材料の積層構造が用いられてもよい。ゲート電圧調整電極８のサイズ（幅、長さ及び深さのいずれか又は全て）は限定されるものではない。接続部８ｂ及びパッド部８ａの互いのサイズは、同じであってもよいし、異なっていてもよい。

尚、半導体装置１には、ゲート電圧調整電極８を含むＦＥＴ１ａが複数設けられてもよい。また、半導体装置１には、ゲート電圧調整電極８を含むＦＥＴ１ａのほか、基板２に設けられる他の電子素子（ＦＥＴ、抵抗、キャパシタ、インダクタ、配線等）が含まれてもよい。

上記構成を有する半導体装置１では、ＦＥＴ１ａのゲート電極３に所定の入力電圧Ｖｇが供給される。ここで、ＦＥＴ１ａの閾値Ｖｇｙ、即ち所定の出力電流（設定出力電流）Ｉｄが得られる時のゲート電圧が、入力電圧Ｖｇが供給されるゲート電極３の電圧Ｖｇ０とは異なり、当該電圧Ｖｇ０よりも低い又は高い場合には、ドレイン電極５から設定出力電流Ｉｄとは異なる値の出力電流が出力される。尚、入力電圧Ｖｇが供給されるゲート電極３の電圧Ｖｇ０は、入力電圧Ｖｇと一致する場合（Ｖｇ０＝Ｖｇ）のほか、配線経路での電圧降下や半導体装置１が組み込まれる回路全体の構成等により、必ずしも入力電圧Ｖｇとは一致しない場合（Ｖｇ０≠Ｖｇ）がある。半導体装置１では、ＦＥＴ１ａの閾値Ｖｇｙが、入力電圧Ｖｇが供給されるゲート電極３の電圧Ｖｇ０とは異なるような場合、ゲート電圧調整電極８に、閾値Ｖｇｙと、入力電圧Ｖｇが供給されるゲート電極３の電圧Ｖｇ０との差分を補償する調整ゲート電圧Ｖｇｘが印加される。調整ゲート電圧Ｖｇｘがゲート電圧調整電極８に印加されることで、パッド部８ａから接続部８ｂを通じてゲート電極３に調整ゲート電圧Ｖｇｘが印加され、入力電圧Ｖｇが供給されるゲート電極３のゲート電圧が、設定出力電流Ｉｄが得られる時の閾値Ｖｇｙに調整される。これにより、ＦＥＴ１ａのドレイン電極５から設定出力電流Ｉｄが出力される。

このように半導体装置１では、ＦＥＴ１ａの設定出力電流Ｉｄが得られる時のゲート電圧である閾値Ｖｇｙが、入力電圧Ｖｇが供給されるゲート電極３の電圧Ｖｇ０とは異なる場合でも、ゲート電圧調整電極８から調整ゲート電圧Ｖｇｘが印加され、設定出力電流Ｉｄが得られる。製造ばらつき等によって個々のＦＥＴ１ａの閾値Ｖｇｙにばらつきが生じる場合でも、各ＦＥＴ１ａについて、その閾値Ｖｇｙと、入力電圧Ｖｇが供給されるゲート電極３の電圧Ｖｇ０との差分を補償する調整ゲート電圧Ｖｇｘがゲート電圧調整電極８から印加され、ゲート電圧が調整される。

尚、ＦＥＴ１ａの閾値Ｖｇｙと、入力電圧Ｖｇが供給されるゲート電極３の電圧Ｖｇ０とが等しい場合には、ゲート電圧調整電極８からゲート電極３への調整ゲート電圧Ｖｇｘの印加は行われず、ゲート電圧調整電極８のパッド部８ａは開放状態とされる。

半導体装置１では、ゲート電極３に調整ゲート電圧Ｖｇｘを印加するゲート電圧調整電極８が、素子間分離領域６のゲート電極３の端部３ｂａと重複する接続部８ｂと、ゲート電極３の外側にはみ出して位置するパッド部８ａとを有する。ゲート電圧調整電極８には、例えば、ゲート電極３の導体材料よりも高い電気伝導率又は低い抵抗率を有する導体材料が用いられる。これにより、半導体装置１では、ゲート電圧調整電極８とゲート電極３とが短距離且つ低抵抗の配線経路で接続され、長距離配線を用いてゲート電極３に調整ゲート電圧Ｖｇｘを印加する場合に比べて、抵抗によるゲート電極３の信号減衰が効果的に抑えられる。そのため、ゲート電圧調整電極８を設けることによる半導体装置１の動作性能の低下が抑えられる。また、ゲート電圧調整電極８の深さを深くして体積を大きくすると、ゲート電圧調整電極８の抵抗が下がり、ゲート電圧調整電極８を通じてゲート電極３に適正な調整ゲート電圧Ｖｇｘを印加し易くなる。尚、ゲート電圧調整電極８の平面サイズを大きくし過ぎると、ゲート電極３までの配線経路が延びることによる配線抵抗の増大を招くことに留意する。

以上説明したように、半導体装置１によれば、ゲート電圧調整電極８によるゲート電圧の調整により、ゲート電極３に供給される入力電圧Ｖｇに対し、設定出力電流Ｉｄよりも大きい又は小さい電流が出力されることが抑えられる。ゲート電極３に供給される入力電圧Ｖｇに対して設定出力電流Ｉｄを得ることのできるＦＥＴ１ａを備える半導体装置１が実現される。

尚、半導体装置１では、ＦＥＴ１ａのゲート電極３に供給される入力電圧Ｖｇに対し、ＦＥＴ１ａの動作温度や環境温度によって設定出力電流Ｉｄよりも大きい又は小さい電流が出力されるような場合も起こり得る。半導体装置１では、このような場合にも、ゲート電圧調整電極８によるゲート電圧の調整を行い、各ＦＥＴ１ａから設定出力電流Ｉｄが得られるようにしてもよい。

［第２の実施の形態］
図４及び図５は第２の実施の形態に係る電子装置の一例について説明する図である。図４は電子装置の回路構成例について説明する図である。図５は図４のＸ部の電圧印加例について説明する図である。

図４に示す電子装置１０は、増幅器の一例である。電子装置１０は、入力整合回路２０及び出力整合回路３０、並びにそれらの間に設けられる増幅部４０を含む。増幅部４０は、並列接続される複数のＦＥＴ４０ａ、ここでは一例として４つのＦＥＴ４０ａを備える。この場合、増幅部４０は、４つのＦＥＴ４０ａを１つずつ備える４つの半導体装置を含んだものであってもよいし、４つのＦＥＴ４０ａのうちの２つずつ又は１つと３つを備える２つの半導体装置を含んだものであってもよいし、４つのＦＥＴ４０ａを全て備える１つの半導体装置を含んだものであってもよい。尚、増幅部４０が備えるＦＥＴ４０ａの数、ＦＥＴ４０ａを備える半導体装置の数は、限定されるものではない。増幅部４０のＦＥＴ４０ａ群には、同種のものが用いられる。但し、増幅部４０のＦＥＴ４０ａ群には、後述のように、製造ばらつき等の個体差により、設定出力電流が得られる時のゲート電圧（閾値）にばらつきが含まれ得る。

入力整合回路２０は、増幅部４０の入力側に接続される。入力整合回路２０は、入力端子２１、及び入力端子２１からトーナメント式に複数段（一例として２段）分岐されて増幅部４０のＦＥＴ４０ａ群の各々の入力となるゲート電極に接続される伝送線路２２群を含む。入力整合回路２０には、ＦＥＴ４０ａのゲート電極に接続される、ＦＥＴ４０ａの動作用の電源５０が接続される。

出力整合回路３０は、増幅部４０の出力側に接続される。出力整合回路３０は、増幅部４０のＦＥＴ４０ａ群の各々の出力となるドレイン電極から出力端子３１へとトーナメント式に収束するように複数段（一例として２段）接続される伝送線路３２群を含む。出力整合回路３０には、ＦＥＴ４０ａのドレイン電極に接続される、ＦＥＴ４０ａの出力用の電源６０が接続される。尚、ＦＥＴ４０ａのソース電極は、ドレイン電極に対して所定の電位（例えば接地電位）となるように設定される。

例えば、ＦＥＴ４０ａを備える増幅部４０の半導体装置、入力整合回路２０及び出力整合回路３０は、それぞれ別個の基板上に形成される。或いは、入力整合回路２０及び出力整合回路３０が同一の基板上に形成され、入力整合回路２０及び出力整合回路３０と、ＦＥＴ４０ａを備える増幅部４０の半導体装置とが、別個の基板上に形成される。増幅部４０の半導体装置のＦＥＴ４０ａと入力整合回路２０（その出力端子）との間、増幅部４０の半導体装置のＦＥＴ４０ａと出力整合回路３０（その入力端子）との間は、ワイヤ等を用いて接続される。

入力整合回路２０の入力端子２１から入力される信号は、分岐されて複数段の伝送線路２２群を伝送され、所定のインピーダンスに整合されて、各ＦＥＴ４０ａのゲート電極に入力される。各ＦＥＴ４０ａでは、ゲート電極に入力される信号及び接続される電源５０による入力電圧と、ドレイン電極に接続される電源６０による電圧とに基づいて、増幅信号が生成される。各ＦＥＴ４０ａで生成される増幅信号は、ドレイン電極から出力され、出力整合回路３０の複数段の伝送線路３２群を合成されて伝送され、所定のインピーダンスに整合されて、出力端子３１から出力される。

上記構成を有する電子装置１０において、その増幅部４０のＦＥＴ４０ａ群には、製造ばらつき等の個体差により、設定出力電流が得られる時のゲート電圧、即ち閾値にばらつきが生じる場合がある。例えば、図４のＸ部及び図５に示すような、共通の電源５０に接続される２つのＦＥＴ４０ａについて、両ＦＥＴ４０ａの閾値が、電源５０による入力電圧Ｖｇが供給されるゲート電極の電圧と等しければ、両ＦＥＴ４０ａから共に設定出力電流Ｉｄが得られる。

しかし、両ＦＥＴ４０ａの少なくとも一方の閾値にばらつきが生じ、その少なくとも一方の閾値が、入力電圧Ｖｇが供給されるゲート電極の電圧とは異なっていると、その異なる閾値のＦＥＴ４０ａからは設定出力電流Ｉｄとは異なる出力電流が得られるようになる。このような場合には、出力電流の合成損失が大きくなり、増幅部４０が適用される電子装置１０の効率が低下することが起こり得る。また、出力電流が設定出力電流Ｉｄよりも小さくなるＦＥＴ４０ａが含まれると、増幅部４０及びそれが適用される電子装置１０の性能低下を招く可能性がある。更にまた、出力電流が設定出力電流Ｉｄよりも大きくなるＦＥＴ４０ａが含まれると、そのようなＦＥＴ４０ａにかかる負荷が比較的大きくなり、ドレイン側への電界集中によるＦＥＴ４０ａの性能低下や耐圧低下による破壊が生じる可能性がある。ＦＥＴ４０ａの性能低下や破壊は、増幅部４０及びそれが適用される電子装置１０の性能低下や故障を招き得る。

そこで、電子装置１０では、図５に示すように、増幅部４０の各ＦＥＴ４０ａの、入力電圧Ｖｇが供給されるゲート電極に対し、ゲート電圧を調整するための調整ゲート電圧Ｖｇｘを印加することができるようになっている。図５には、２つのＦＥＴ４０ａに対し、調整ゲート電圧Ｖｇｘとしてそれぞれ調整ゲート電圧Ｖｇ１及び調整ゲート電圧Ｖｇ２が印加される例を示している。電子装置１０によれば、例えば、図５に示す両ＦＥＴ４０ａの設定出力電流Ｉｄが得られる時の閾値が、入力電圧Ｖｇが供給されるゲート電極の電圧と異なる場合でも、調整ゲート電圧Ｖｇ１及び調整ゲート電圧Ｖｇ２の印加により、設定出力電流Ｉｄが得られる。製造ばらつき等によって両ＦＥＴ４０ａの閾値にばらつきが生じる場合でも、各々の閾値と、入力電圧Ｖｇが供給されるゲート電極の電圧との差分を補償する調整ゲート電圧Ｖｇ１及び調整ゲート電圧Ｖｇ２が印加され、ゲート電圧が調整される。

図５には、両ＦＥＴ４０ａに調整ゲート電圧Ｖｇｘ（調整ゲート電圧Ｖｇ１，Ｖｇ２）を印加する例を示したが、ＦＥＴ４０ａの閾値と、入力電圧Ｖｇが供給されるゲート電極の電圧とが等しい場合には、調整ゲート電圧Ｖｇｘの印加は行われない。

続いて、増幅部４０に用いられる半導体装置であって、設定出力電流Ｉｄが得られる時のゲート電圧（閾値）及び入力電圧Ｖｇに基づいて調整ゲート電圧Ｖｇｘが印加可能なＦＥＴ４０ａを備える半導体装置の例を説明する。

図６～図８は第２の実施の形態に係る半導体装置の一例について説明する図である。図６には半導体装置の一例の要部平面図を模式的に示している。図７及び図８には半導体装置の一例の要部断面図を模式的に示している。図７は図６のVII－VII矢視断面図であり、図８は図６のVIII－VIII矢視断面図である。

図６～図８に示す半導体装置１００は、ＦＥＴ４０ａとして高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）を備える半導体装置の一例である。半導体装置１００は、図６に示すように、基板１２０、並びにその一方の面１２０ａ側に設けられたゲート電極１３０、ソース電極１４０及びドレイン電極１５０を有する。半導体装置１００は更に、図６及び図８に示すように、基板１２０内に設けられ、ゲート電極１３０と接続されるゲート電圧調整電極１８０を有する。

基板１２０は、図７及び図８に示すように、下地基板１２１、及びその上に設けられる半導体層１２２を含む。
下地基板１２１には、例えば、Ｓｉ、ＳｉＣ等の材料が用いられる。このほか、下地基板１２１には、ＧａＮ、ＩｎＰ、ＧａＡｓ、ＡｌＮ等の材料が用いられてもよい。更に、下地基板１２１には、サファイヤ、ダイヤモンド等の材料が用いられてもよい。下地基板１２１には、１種の材料の単層構造が用いられてもよいし、１種又は２種以上の材料の積層構造が用いられてもよい。

半導体層１２２は、例えば、図７及び図８に示すように、チャネル層１２２ａ、バリア層１２２ｂ及びキャップ層１２２ｃを含む。
チャネル層１２２ａは、下地基板１２１上に設けられる。チャネル層１２２ａには、窒化物半導体、例えば、ＧａＮが用いられる。チャネル層１２２ａには、このほか、ＡｌＧａＮ、インジウムガリウムナイトライド（ＩｎＧａＮ）、インジウムアルミニウムガリウムナイトライド（ＩｎＡｌＧａＮ）等の窒化物半導体が用いられてもよい。チャネル層１２２ａは、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。チャネル層１２２ａには、例えば、アンドープの窒化物半導体が用いられる。チャネル層１２２ａは、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくはMetal Organic Vaper Phase Epitaxy；ＭＯＶＰＥ）法、又は分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法を用いて、下地基板１２１上に形成される。チャネル層１２２ａの厚さは、例えば、１００ｎｍ～１０００ｎｍ程度の範囲に設定される。チャネル層１２２ａは、電子走行層とも称される。

バリア層１２２ｂは、チャネル層１２２ａ上に設けられる。バリア層１２２ｂには、窒化物半導体、例えば、ＡｌＧａＮが用いられる。一例として、Ａｌ組成ｘが０．２程度のＡｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）が、バリア層１２２ｂに用いられる。このほか、バリア層１２２ｂには、インジウムアルミニウムナイトライド（ＩｎＡｌＮ）、ＩｎＡｌＧａＮ、ＡｌＮ等の窒化物半導体が用いられてもよい。バリア層１２２ｂは、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。バリア層１２２ｂには、例えば、ｎ型窒化物半導体が用いられる。バリア層１２２ｂは、ＭＯＶＰＥ法又はＭＢＥ法を用いて、チャネル層１２２ａ上に形成される。バリア層１２２ｂの厚さは、例えば、５ｎｍ～３０ｎｍ程度の範囲に設定される。バリア層１２２ｂは、電子供給層とも称される。

ここで、チャネル層１２２ａ及びバリア層１２２ｂには、バンドギャップの異なる窒化物半導体が用いられる。チャネル層１２２ａ上にそれよりもバンドギャップの大きい窒化物半導体を用いたバリア層１２２ｂが設けられることで、バンド不連続を有するヘテロ接合構造が形成される。フェルミ準位がチャネル層１２２ａとバリア層１２２ｂとの接合界面の伝導帯よりも上（高エネルギー側）となるようにすることで、接合界面近傍のチャネル層１２２ａに、２次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）２００が生成される。チャネル層１２２ａ上にそれよりも格子定数の大きい窒化物半導体を用いたバリア層１２２ｂが設けられることで、チャネル層１２２ａにピエゾ分極が発生する。バリア層１２２ｂに用いられる窒化物半導体の自発分極、及びその格子定数に起因して発生するピエゾ分極により、接合界面近傍のチャネル層１２２ａに高濃度の２ＤＥＧ２００が生成される。チャネル層１２２ａ及びバリア層１２２ｂには、それらの接合界面近傍に、このような２ＤＥＧ２００が生成されるような組み合わせの窒化物半導体が用いられる。

キャップ層１２２ｃは、バリア層１２２ｂ上に設けられる。キャップ層１２２ｃは、バリア層１２２ｂを保護する機能を有する。キャップ層１２２ｃには、窒化物半導体、例えば、ｎ型ＧａＮが用いられる。キャップ層１２２ｃの厚さは、例えば、２ｎｍ～１０ｎｍ程度の範囲に設定される。

尚、ここでは図示を省略するが、下地基板１２１とチャネル層１２２ａとの間には、初期層としてＡｌＮ等の層が設けられてもよく、また、バッファ層としてＡｌＧａＮ等の層が設けられてもよい。チャネル層１２２ａとバリア層１２２ｂとの間には、スペーサ層としてアンドープのＡｌＧａＮ（ｉ型ＡｌＧａＮ）等の層が設けられてもよい。半導体層１２２には、このような初期層、バッファ層及びスペーサ層のうちの１種又は２種以上が含まれ得る。

ソース電極１４０及びドレイン電極１５０は、図６及び図７に示すように、基板１２０の一方の面１２０ａ側に設けられる。ソース電極１４０及びドレイン電極１５０には、金属材料を用いることができる。例えば、ソース電極１４０及びドレイン電極１５０として、Ｔｉとその上に設けられたＡｌとを有する金属電極が設けられる。ソース電極１４０及びドレイン電極１５０は、蒸着法等を用いて形成される。ソース電極１４０及びドレイン電極１５０と、基板１２０（キャリアのソース及びドレインとして機能する部分）とは、例えば、オーミック接続される。ソース電極１４０及びドレイン電極１５０は、例えば、基板１２０のキャップ層１２２ｃを貫通してバリア層１２２ｂと接続されるように、設けられる。ソース電極１４０及びドレイン電極１５０は、オーミック電極として機能すれば、バリア層１２２ｂに接続されてもよいし、バリア層１２２ｂを貫通してチャネル層１２２ａに接続されてもよい。基板１２０のソース電極１４０及びドレイン電極１５０が接続される部位にはそれぞれ、ｎ型ＧａＮやｎ型ＡｌＧａＮ等の窒化物半導体を用いたコンタクト層（再成長層）が設けられてもよい。

ゲート電極１３０は、図６～図８に示すように、基板１２０の一方の面１２０ａ側に設けられる。ゲート電極１３０は、例えば、キャップ層１２２ｃ上に設けられる。ゲート電極１３０には、金属材料を用いることができる。例えば、ゲート電極１３０として、Ｎｉとその上に設けられたＡｕとを有する金属電極が設けられる。ゲート電極１３０は、蒸着法等を用いて形成される。ゲート電極１３０とキャップ層１２２ｃとの間には、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜が介在されてもよい。或いは、ゲート電極１３０は、基板１２０とショットキー接続されてもよい。

図６に示すように、ソース電極１４０及びドレイン電極１５０並びにゲート電極１３０は、平面櫛歯状の部位を有する。例えば、ソース電極１４０の複数本（一例として３本）のソースフィンガー部１４１の、隣接するもの同士の間にそれぞれ、ドレイン電極１５０の複数本（一例として２本）のドレインフィンガー部１５１のうちの１本が位置する。一対のソースフィンガー部１４１とドレインフィンガー部１５１との間にそれぞれ、ゲート電極１３０の複数本（一例として４本）のゲートフィンガー部１３１のうちの１本が位置する。ゲートフィンガー部１３１、ソースフィンガー部１４１及びドレインフィンガー部１５１は、各々少なくとも一部が平面視で素子間分離領域１６０によって画定される活性領域１７０に位置する。

半導体装置１００の動作時には、ソース電極１４０（そのソースフィンガー部１４１）とドレイン電極１５０（そのドレインフィンガー部１５１）との間に所定の電圧が供給され、ゲート電極１３０に所定の入力電圧が供給される。ソースフィンガー部１４１とドレインフィンガー部１５１との間の活性領域１７０内に生成される２ＤＥＧ２００の電子が伝導され、ＦＥＴ４０ａのトランジスタ機能が実現される。

基板１２０の、ＦＥＴ４０ａが設けられる面１２０ａ側とは反対側の面１２０ｂには、図７及び図８に示すような裏面電極１９０が設けられてもよい。この場合、裏面電極１９０は、例えば、基板１２０を貫通する電極（図示せず）を通じて、面１２０ａ側に設けられるソース電極１４０と接続される。

ゲート電圧調整電極１８０は、基板１２０内に設けられ、ゲート電極１３０と接続される。ゲート電圧調整電極１８０は、例えば、基板１２０の面１２０ａ側に設けられる有底の凹部内、例えば、図８に示すような、半導体層１２２を貫通して下地基板１２１に達する凹部１２０ｃ内に埋め込まれる。凹部１２０ｃの内面（底面及び側面）には、酸化物、窒化物又は酸窒化物等の絶縁膜１２３が設けられ、その絶縁膜１２３の内側に、ゲート電圧調整電極１８０が設けられる。ゲート電極１３０は、図６～図８に示すように、基板１２０の素子間分離領域１６０の面１２０ａ上に設けられる電極部１３２、及び電極部１３２と接続され少なくとも一部が基板１２０の活性領域１７０の面１２０ａ上に設けられる電極部であるゲートフィンガー部１３１を有する。ゲート電圧調整電極１８０は、図６及び図８に示すように、ゲート電極１３０と、その電極部１３２の端部１３２ａで接続される。ゲート電圧調整電極１８０は、図６及び図８に示すように、平面視及び断面視でゲート電極１３０の電極部１３２の端部１３２ａと重複する接続部１８２と、平面視及び断面視でゲート電極１３０の外側にはみ出して位置するパッド部１８１とを有する。接続部１８２は、ゲート電圧調整電極１８０とゲート電極１３０とを接続する部位である。パッド部１８１は、基板１２０の素子間分離領域１６０の面１２０ａから露出し、半導体装置１００の製造時、試験時又は実使用時に端子の１つとして用いられる部位である。

ゲート電圧調整電極１８０には、例えば、ゲート電極１３０に用いられる金属材料よりも高い電気伝導率又は低い抵抗率を有する金属材料が用いられる。ゲート電圧調整電極１８０及びゲート電極１３０は、電気伝導率又は抵抗率がこのような関係の組み合わせとなるように、互いの金属材料が選択される。例えば、ゲート電極１３０にＮｉを主体とする金属材料が用いられる場合、ゲート電圧調整電極１８０には、Ｃｕ、Ａｕ等の金属材料が用いられる。ゲート電圧調整電極１８０には、２種以上の金属材料が含有されてもよく、１種の金属材料の単層構造が用いられてもよいし、１種又は２種以上の金属材料の積層構造が用いられてもよい。また、ゲート電圧調整電極１８０のサイズ（幅、長さ及び深さのいずれか又は全て）は限定されるものではない。接続部１８２及びパッド部１８１の互いのサイズは、同じであってもよいし、異なっていてもよい。

尚、半導体装置１００には、ゲート電圧調整電極１８０を含むＦＥＴ４０ａが複数設けられてもよい。また、半導体装置１００には、ゲート電圧調整電極１８０を含むＦＥＴ４０ａのほか、基板１２０に設けられる他の電子素子（ＦＥＴ、抵抗、キャパシタ、インダクタ、配線等）が含まれてもよい。

図９は第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図９（Ａ）～図９（Ｄ）にはそれぞれ半導体装置形成の一例の各工程の要部断面図を模式的に示している。

半導体装置１００の形成では、例えば、図９（Ａ）に示すような基板１２０が準備される。例えば、ＳｉＣ基板等の下地基板１２１上に、ＭＯＶＰＥ法等を用いて、チャネル層１２２ａ、バリア層１２２ｂ及びキャップ層１２２ｃを含む半導体層１２２が結晶成長される。尚、チャネル層１２２ａの結晶成長前には、下地基板１２１上に、ＡｌＮ等の初期層、ＡｌＧａＮ等のバッファ層が結晶成長されてもよい。また、バリア層１２２ｂの結晶成長前には、チャネル層１２２ａ上に、ｉ型ＡｌＧａＮ等のスペーサ層が設けられてもよい。

半導体層１２２の結晶成長後、例えば、所定の領域に対してアルゴン（Ａｒ）のイオン注入が行われ、素子間分離領域１６０が形成される。素子間分離領域１６０で画定される活性領域１７０には、２ＤＥＧ２００（図７）が生成される。

半導体層１２２の結晶成長後、例えば、図９（Ｂ）に示すような有底の凹部１２０ｃが形成される。凹部１２０ｃは、基板１２０の素子間分離領域１６０の一部に形成される。その際、凹部１２０ｃは、後述のように基板１２０上に形成されるゲート電極１３０の、素子間分離領域１６０に形成される電極部１３２の、その端部１３２ａと一部が重複するようになる領域に、形成される。凹部１２０ｃの形成には、例えば、フォトリソグラフィ技術及びエッチング技術が用いられる。基板１２０上に、凹部１２０ｃを形成する領域に開口部を有するレジストパターン（図示せず）が形成され、そのレジストパターンをマスクとしたエッチングが行われ、基板１２０に凹部１２０ｃが形成される。凹部１２０ｃの形成には、エッチングのほか、レーザー加工技術、サンドブラスト加工技術、イオンミリング技術、ドリル加工技術等を用いることもできる。

尚、素子間分離領域１６０に形成されるゲート電極１３０の電極部１３２の端部１３２ａに一部が重複するものであれば、凹部１２０ｃの平面サイズ及び平面形状は限定されるものではない。また、図９（Ｂ）には一例として、基板１２０の半導体層１２２を貫通して下地基板１２１の上面に達する凹部１２０ｃを示したが、下地基板１２１を貫通しない範囲であれば、凹部１２０ｃの深さは限定されるものではない。例えば、下地基板１２１の上面から更に内部まで延びる凹部１２０ｃを設けたり、チャネル層１２２ａを貫通しない凹部１２０ｃやバリア層１２２ｂを貫通しない凹部１２０ｃを設けたりすることもできる。

凹部１２０ｃの形成後、例えば、図９（Ｃ）に示すように、凹部１２０ｃ内に絶縁膜１２３及びゲート電圧調整電極１８０が形成される。まず、凹部１２０ｃの内面を覆うように、絶縁膜１２３が形成される。絶縁膜１２３には、酸化物、窒化物又は酸窒化物等の絶縁材料が用いられる。絶縁膜１２３の形成には、例えば、化学気相成長法（Chemical Vapor Deposition；ＣＶＤ）法等の堆積技術が用いられる。絶縁膜１２３の形成後、その内側の空間を埋めるように、ゲート電圧調整電極１８０が形成される。ゲート電圧調整電極１８０には、Ｃｕ、Ａｕ等の金属材料が用いられる。ゲート電圧調整電極１８０の形成には、無電解めっき技術若しくは電解めっき技術又はそれらの両方、或いは、ＣＶＤ法、スパッタ法、原子層堆積（Atomic layer Deposition；ＡＬＤ）法等の堆積技術が用いられる。絶縁膜１２３の絶縁材料及びゲート電圧調整電極１８０の金属材料の堆積により、凹部１２０ｃ外に堆積される不要な絶縁材料及び金属材料の部分が生じる場合には、その不要な部分が、エッチング技術、ＣＭＰ（Chemical Mechanical Polishing）技術等を用いて除去される。

絶縁膜１２３及びゲート電圧調整電極１８０の形成後、例えば、図９（Ｄ）に示すように、基板１２０上にゲート電圧調整電極１８０と一部が重複するように、ゲート電極１３０が形成される。例えば、Ｎｉ／Ａｕの積層構造を有し、ゲートフィンガー部１３１及びこれに繋がる電極部１３２を有するゲート電極１３０が、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、基板１２０上に形成される。ゲート電極１３０は、ゲートフィンガー部１３１の少なくとも一部が、素子間分離領域１６０で画定される活性領域１７０上に位置し、ゲートフィンガー部１３１と繋がる電極部１３２が、素子間分離領域１６０上に位置するように、形成される。ゲート電極１３０は、その電極部１３２の端部１３２ａが、ゲート電圧調整電極１８０の一部と重複するように形成される。ゲート電圧調整電極１８０の、ゲート電極１３０の電極部１３２の端部１３２ａと重複する部位が、接続部１８２となり、この接続部１８２によってゲート電圧調整電極１８０とゲート電極１３０とが接続される。ゲート電圧調整電極１８０の、ゲート電極１３０と重複せずにその外側にはみ出して基板１２０から露出する部位が、パッド部１８１となる。ゲート電極１３０の形成後には、例えば、窒素雰囲気での熱処理が行われてもよい。

尚、ゲート電極１３０の形成前には、基板１２０上にゲート絶縁膜（図示せず）が形成されてもよい。この場合は、基板１２０上に形成されたゲート絶縁膜の上に、上記のようなゲート電極１３０の形成が行われる。

半導体装置１００の形成では、ゲート電極１３０の形成後或いは形成前に、ドレイン電極１５０及びソース電極１４０が形成される。例えば、Ｔｉ／Ａｌの積層構造を有するドレイン電極１５０が、素子間分離領域１６０で画定される活性領域１７０上にドレインフィンガー部１５１が位置するように、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて基板１２０上に形成される。例えば、Ｔｉ／Ａｌの積層構造を有するソース電極１４０が、素子間分離領域１６０で画定される活性領域１７０上にソースフィンガー部１４１が位置するように、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて基板１２０上に形成される。ドレイン電極１５０及びソース電極１４０の形成後には、例えば、窒素雰囲気での熱処理が行われ、ドレイン電極１５０及びソース電極１４０のオーミック接続が確立される。

尚、ドレイン電極１５０及びソース電極１４０の形成前には、それらの直下となる基板１２０の領域に、ｎ型ＧａＮやｎ型ＡｌＧａＮ等を用いたコンタクト層（図示せず）が形成されてもよい。このようなコンタクト層は、例えば、ドレイン電極１５０及びソース電極１４０の直下となる基板１２０の領域に凹部を形成し、その凹部にＭＯＶＰＥ法等を用いてｎ型ＧａＮやｎ型ＡｌＧａＮ等を再成長することで、形成される。

また、基板１２０の、ゲート電極１３０、ソース電極１４０及びドレイン電極１５０が形成される側とは反対側には、裏面電極１９０が形成されてもよい。この場合は、例えば、基板１２０を貫通してソース電極１４０に接続される電極（図示せず）を形成し、当該電極と接続されるように裏面電極１９０が形成される。

以上のような工程により、チャネル層１２２ａ、バリア層１２２ｂ、ゲート電極１３０、ソース電極１４０及びドレイン電極１５０を含むＦＥＴ４０ａ、並びにそのゲート電極１３０に接続されたゲート電圧調整電極１８０を備える半導体装置１００が形成される。１枚の基板１２０（ウェハ）上に複数の半導体装置１００が形成される場合には、ダイシング等によって個々の半導体装置１００に切り分けられる。

上記構成を有する半導体装置１００は、前述のように、電子装置１０の増幅部４０に用いられ、半導体装置１００が備えるＦＥＴ４０ａが、入力整合回路２０及び出力整合回路３０と接続される（図４）。電子装置１０に組み込まれる半導体装置１００の、そのＦＥＴ４０ａのゲート電極１３０に、所定の入力電圧Ｖｇ（図５のＶｇ）が供給される。

ここで、ＦＥＴ４０ａの閾値、即ち設定出力電流Ｉｄ（図５のＩｄ）が得られる時のゲート電圧が、入力電圧Ｖｇが供給されるゲート電極１３０の電圧とは異なる場合には、ドレイン電極１５０から設定出力電流Ｉｄとは異なる値の出力電流が出力される。半導体装置１００では、このようなＦＥＴ４０ａのゲート電圧調整電極１８０に、設定出力電流Ｉｄが得られる時のゲート電圧である閾値と、入力電圧Ｖｇが供給されるゲート電極１３０の電圧との差分を補償する調整ゲート電圧Ｖｇｘ（図５のＶｇ１又はＶｇ２）が印加される。調整ゲート電圧Ｖｇｘがゲート電圧調整電極１８０に印加されることで、パッド部１８１から接続部１８２を通じてゲート電極１３０に調整ゲート電圧Ｖｇｘが印加され、ゲート電極１３０のゲート電圧が、設定出力電流Ｉｄが得られる時の閾値に調整される。これにより、ＦＥＴ４０ａのドレイン電極１５０から設定出力電流Ｉｄが出力される。

ＦＥＴ４０ａの閾値と、入力電圧Ｖｇが供給されるゲート電極１３０の電圧とが等しい場合には、ゲート電圧調整電極１８０からゲート電極１３０への調整ゲート電圧Ｖｇｘの印加は行われず、パッド部１８１は開放状態とされる。

このように半導体装置１００では、ＦＥＴ４０ａのゲート電極１３０に調整ゲート電圧Ｖｇｘを印加するゲート電圧調整電極１８０が設けられる。ゲート電圧調整電極１８０は、素子間分離領域１６０のゲート電極１３０の端部１３２ａと重複する接続部１８２と、ゲート電極１３０の外側にはみ出して位置するパッド部１８１とを有する。ゲート電圧調整電極１８０には、例えば、ゲート電極１３０の金属材料よりも高い電気伝導率又は低い抵抗率を有する金属材料が用いられる。これにより、半導体装置１００では、ゲート電圧調整電極１８０とゲート電極１３０とが短距離且つ低抵抗の配線経路で接続され、抵抗によるゲート電極１３０の信号減衰が効果的に抑えられる。そのため、ゲート電圧調整電極１８０を設けることによる半導体装置１００の動作性能の低下が抑えられる。

半導体装置１００によれば、ゲート電圧調整電極１８０によるゲート電圧の調整により、ＦＥＴ４０ａのゲート電極１３０に供給される入力電圧Ｖｇに対し、設定出力電流Ｉｄよりも大きい又は小さい電流が出力されることが抑えられる。ゲート電極１３０に供給される入力電圧Ｖｇに対して設定出力電流Ｉｄを得ることのできるＦＥＴ４０ａを備える半導体装置１００が実現される。

続いて、ＦＥＴ４０ａを備える半導体装置１００を用いた電子装置１０の形成例及び構成例について説明する。
図１０～図１２は第２の実施の形態に係る電子装置の形成方法の一例について説明する図である。以下、図１０～図１２を参照して順に説明する。

図１０は半導体装置の入出力特性の計測例について説明する図である。
電子装置１０の形成では、まず、ＦＥＴ４０ａを備える半導体装置１００の入出力特性が、図１０に示すような計測装置３００を用いて計測される。計測装置３００は、ケーブル３１１を介して接続されたマニピュレータ型のプローブ３１０、及びケーブル３２１を介して接続されたマニピュレータ型のプローブ３２０を有する。計測装置３００のプローブ３１０及びプローブ３２０はそれぞれ、半導体装置１００のゲート電圧調整電極１８０のパッド部１８１及びドレイン電極１５０に接続される。計測装置３００は、プローブ３１０からゲート電圧調整電極１８０に所定の電圧を印加し、その時にドレイン電極１５０から出力される電流をプローブ３２０で検出する。計測装置３００が用いられ、ドレイン電極１５０に接続されたプローブ３２０から設定出力電流Ｉｄが得られる時にゲート電極１３０に印加される電圧が計測される。これにより、半導体装置１００が備えるＦＥＴ４０ａについて、設定出力電流Ｉｄが得られる時のゲート電圧、即ち閾値Ｖｇｙが計測される。このような計測装置３００を用いた計測が、電子装置１０に用いられる複数の半導体装置１００の各々について行われ、各々のＦＥＴ４０ａの閾値Ｖｇｙ（後述の閾値Ｖｇａ，Ｖｇｂ等）が計測される。

図１１は半導体装置の入出力整合回路との接続例及びゲート電極の電圧計測例について説明する図である。
電子装置１０に用いられる複数の半導体装置１００の各ＦＥＴ４０ａは、入力整合回路２０及び出力整合回路３０と接続される。入力整合回路２０は、例えば、半導体装置１００の基板１２０とは異なる基板２３上に形成される。出力整合回路３０は、例えば、半導体装置１００の基板１２０とは異なる基板３３上に形成される。また、入力整合回路２０及び出力整合回路３０は、共通の基板上であって半導体装置１００の基板１２０とは異なる基板上に形成されてもよい。入力整合回路２０の出力端子と、半導体装置１００のＦＥＴ４０ａのゲート電極１３０とは、例えば、ワイヤを用いて接続される。半導体装置１００のＦＥＴ４０ａのドレイン電極１５０と、出力整合回路３０の入力端子とは、例えば、ワイヤを用いて接続される。これにより、入力整合回路２０及び出力整合回路３０と、ＦＥＴ４０ａを備える半導体装置１００群とを組み合わせた、ハイブリット型回路の電子装置１０が形成される。

電子装置１０の形成後、電子装置１０に組み込まれた半導体装置１００群の各ＦＥＴ４０ａのゲート電極１３０に実際に印加される電圧が、図１１に示すような計測装置４００を用いて計測される。計測装置４００は、ケーブル４１１を介して接続されたマニピュレータ型のプローブ４１０を複数有し、各々のプローブ４１０が、電子装置１０に組み込まれた半導体装置１００群の各ＦＥＴ４０ａのゲート電圧調整電極１８０のパッド部１８１に接続される。計測装置４００は、電子装置１０を動作させた際の半導体装置１００群の、各ＦＥＴ４０ａのゲート電極１３０の電圧を、それに接続されるゲート電圧調整電極１８０を通じてプローブ４１０で検出する。図１１には、２つの半導体装置１００のうちの、一方の半導体装置１００のＦＥＴ４０ａ（閾値Ｖｇａ）のゲート電極１３０の電圧としてＶｇ０ａが検出され、他方の半導体装置１００のＦＥＴ４０ａ（閾値Ｖｇｂ）のゲート電極１３０の電圧としてＶｇ０ｂが検出される例を示している。

図１２は電子装置のゲート電圧調整例及びゲート電圧調整が可能な電子装置の構成例について説明する図である。
電子装置１０に組み込まれた半導体装置１００群の各ＦＥＴ４０ａのゲート電極１３０の電圧（前述の電圧Ｖｇ０ａ，Ｖｇ０ｂ等）の計測後、計測されたそれらの電圧と、先に計測された当該半導体装置１００群の各ＦＥＴ４０ａの閾値Ｖｇｙ（前述の閾値Ｖｇａ，Ｖｇｂ）との比較が行われる。この比較に基づき、各半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０に印加する調整ゲート電圧が設定される。例えば、閾値Ｖｇｙの計測値がＶｇａである半導体装置１００のＦＥＴ４０ａの、電子装置１０に組み込まれた時のゲート電極１３０の電圧の計測値がＶｇ０ａであり、これらの計測値の比較からＶｇａとＶｇ０ａとが異なる場合には、その差分を補償する調整ゲート電圧Ｖｇ１が設定される。具体的には、Ｖｇａ－Ｖｇ０ａ＝Ｖｇ１の関係から、調整ゲート電圧Ｖｇ１が設定される。また、閾値Ｖｇｙの計測値がＶｇｂである半導体装置１００のＦＥＴ４０ａの、電子装置１０に組み込まれた時のゲート電極１３０の電圧の計測値がＶｇ０ｂであり、これらの計測値の比較からＶｇｂとＶｇ０ｂとが異なる場合には、その差分を補償する調整ゲート電圧Ｖｇ２が設定される。具体的には、Ｖｇｂ－Ｖｇ０ｂ＝Ｖｇ２の関係から、調整ゲート電圧Ｖｇ２が設定される。

電子装置１０に組み込まれた各半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０には、調整ゲート電圧を印加するための電源が接続される。例えば、図１２に示すような電源装置９０が、各半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０に接続される。図１２には、電源装置９０に接続されたケーブル９１に、更にコネクタ９２を介して接続されたケーブル９３が、各半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０のパッド部１８１に、半田９４を用いて接続された例を示している。ケーブル９３は、例えば、ゲート電圧調整電極１８０のパッド部１８１の、２００μｍ角程度の領域に、半田９４を用いて接続することができる。

例えば、半導体装置１００のＦＥＴ４０ａの閾値Ｖｇｙの計測値と、その半導体装置１００が電子装置１０に組み込まれた時のＦＥＴ４０ａのゲート電極１３０の電圧の計測値との比較から、これらの計測値が等しい場合にも、電源装置９０は接続される。この場合は、半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０のパッド部１８１に電源装置９０（そのケーブル９１、コネクタ９２、ケーブル９３及び半田９４）が接続され、接続された電源装置９０からの電圧の印加は行われない。即ち、このような計測値の等しい半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０のパッド部１８１は、開放状態とされる。尚、このような計測値の等しい半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０のパッド部１８１には、電源装置９０を接続しないようにすることもできる。

上記のように電源装置９０が接続されることで、半導体装置１００群の各ＦＥＴ４０ａが入力整合回路２０及び出力整合回路３０に接続され、更に当該半導体装置１００群の所定のＦＥＴ４０ａのゲート電圧調整電極１８０に電源装置９０が接続された構成を有する電子装置１０が形成される。

半導体装置１００群の所定のＦＥＴ４０ａのゲート電圧調整電極１８０に電源装置９０が接続された電子装置１０の動作時には、電源装置９０から、それが接続された半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０に対し、設定された調整ゲート電圧が印加される。例えば、閾値Ｖｇａの半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０に対し、調整ゲート電圧Ｖｇ１（＝Ｖｇａ－Ｖｇ０ａ）が印加される。これにより、電子装置１０の動作時には、当該半導体装置１００のＦＥＴ４０ａのゲート電極１３０にその閾値Ｖｇａに相当するゲート電圧が印加されるようになり、そのドレイン電極１５０から設定出力電流Ｉｄが出力されるようになる。また、閾値Ｖｇｂの半導体装置１００のＦＥＴ４０ａのゲート電圧調整電極１８０に対し、調整ゲート電圧Ｖｇ２（＝Ｖｇｂ－Ｖｇ０ｂ）が印加される。これにより、電子装置１０の動作時には、当該半導体装置１００のＦＥＴ４０ａのゲート電極１３０にその閾値Ｖｇｂに相当するゲート電圧が印加されるようになり、そのドレイン電極１５０から設定出力電流Ｉｄが出力されるようになる。

半導体装置１００群の所定のＦＥＴ４０ａのゲート電圧調整電極１８０に電源装置９０が接続された電子装置１０によれば、それらの半導体装置１００群のＦＥＴ４０ａのいずれからも設定出力電流Ｉｄが得られる。即ち、半導体装置１００群のＦＥＴ４０ａの設定出力電流Ｉｄが得られる時の閾値が、ゲート電圧調整電極１８０による調整前の電子装置１０の動作時におけるゲート電極１３０の電圧とは異なる場合でも、ゲート電圧調整電極１８０によってゲート電圧が閾値に調整される。これにより、電子装置１０に含まれる半導体装置１００群のＦＥＴ４０ａのいずれからも設定出力電流Ｉｄが得られるようになる。

このように電子装置１０では、それに含まれる半導体装置１００群のＦＥＴ４０ａのいずれからも設定出力電流Ｉｄが得られるようになるため、出力電流の合成損失の増大、増幅器として機能する電子装置１０の効率低下を抑えることができる。また、半導体装置１００群のＦＥＴ４０ａの中に出力電流の小さいＦＥＴ４０ａが含まれることによる電子装置１０の性能低下を抑えることができる。更にまた、半導体装置１００群のＦＥＴ４０ａの中に出力電流の大きいＦＥＴ４０ａが含まれることによる一部のＦＥＴ４０ａの負荷の増大、ドレイン側への電界集中による性能低下や破壊、それによる電子装置１０の性能低下や故障を抑えることができる。長期に渡って安定的に高出力増幅動作が可能な、高信頼性及び高性能の電子装置１０が実現される。

尚、電子装置１０では、半導体装置１００群のＦＥＴ４０ａのゲート電極３に供給される入力電圧Ｖｇに対し、各ＦＥＴ４０ａからその動作温度や環境温度によって設定出力電流Ｉｄよりも大きい又は小さい電流が出力されるような場合も起こり得る。電子装置１０では、このような場合にも、ゲート電圧調整電極１８０によるゲート電圧の調整を行い、各ＦＥＴ４０ａから設定出力電流Ｉｄが得られるようにしてもよい。

［第３の実施の形態］
上記第１及び第２の実施の形態で述べた半導体装置１，１００及び電子装置１０等は、各種電子機器に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、計測装置、検査装置、製造装置といった、各種電子機器（電子装置とも称する）に搭載することができる。

図１３は第３の実施の形態に係る電子機器の一例について説明する図である。図１３には、電子機器を模式的に示している。
図１３に示すように、例えば、上記第２の実施の形態において増幅器の一例として述べた電子装置１０（図１２）が、各種電子機器５００の筐体５００ａの内部に搭載（内蔵）される。尚、電子装置１０は、電子機器５００が備えるラックやスロットに収容されてもよい。

電子装置１０は、ＦＥＴ４０ａを備える半導体装置１００群、入力整合回路２０、出力整合回路３０及び電源装置９０を含む。電子装置１０では、半導体装置１００群の各ＦＥＴ４０ａにゲート電圧調整電極１８０が設けられる。各ゲート電圧調整電極１８０は、接続部１８２及びパッド部１８１を有し、接続部１８２にゲート電極１３０が接続され、パッド部１８１に電源装置９０が接続可能になっている。半導体装置１００のＦＥＴ４０ａの閾値が、ゲート電圧調整前の電子装置１０の動作時におけるゲート電極１３０の電圧と異なる場合、ゲート電圧調整電極１８０に電源装置９０が接続される。そして、閾値との差分を補償する調整ゲート電圧が、電源装置９０からゲート電圧調整電極１８０を介してゲート電極１３０に印加される。これにより、電子装置１０の動作時における半導体装置１００群の各ＦＥＴ４０ａのゲート電極１３０の電圧を閾値に揃え、各ＦＥＴ４０ａのドレイン電極１５０から設定出力電流が得られるようにすることができる。長期に渡って安定的に高出力増幅動作が可能な、高信頼性及び高性能の電子装置１０が実現される。このような電子装置１０が搭載され、高性能の電子機器５００が実現される。

図１３では電子装置１０を例にしたが、半導体装置１，１００等も同様に、各種電子機器に搭載することができる。

１，１００，７００，８００ 半導体装置
１ａ，４０ａ，７１０，８１０ ＦＥＴ
２，２３，３３，１２０，７２０，８２０ 基板
２ａ，１２０ａ，１２０ｂ，７２０ａ，８２０ａ 面
３，１３０，７３０，８３０ ゲート電極
３ａ，１３１，７３１，８３１ ゲートフィンガー部
３ｂ，１３２ 電極部
３ｂａ，１３２ａ 端部
４，１４０，７４０，８４０ ソース電極
４ａ，１４１，７４１，８４１ ソースフィンガー部
５，１５０，７５０，８５０ ドレイン電極
５ａ，１５１，７５１，８５１ ドレインフィンガー部
６，１６０，７６０，８６０ 素子間分離領域
７，１７０，７７０，８７０ 活性領域
８，１８０ ゲート電圧調整電極
８ａ，１８１ パッド部
８ｂ，１８２ 接続部
１０ 電子装置
２０ 入力整合回路
２１ 入力端子
２２，３２ 伝送線路
３０ 出力整合回路
３１ 出力端子
４０ 増幅部
５０，６０ 電源
９０ 電源装置
９１，９３，３１１，３２１，４１１ ケーブル
９２ コネクタ
９４ 半田
１２０ｃ 凹部
１２１ 下地基板
１２２ 半導体層
１２２ａ チャネル層
１２２ｂ バリア層
１２２ｃ キャップ層
１２３ 絶縁膜
１９０ 裏面電極
２００ ２ＤＥＧ
３００，４００ 計測装置
３１０，３２０，４１０ プローブ
５００ 電子機器
５００ａ 筐体
６００ 回路

Claims (8)

1. 第１基板と、
   前記第１基板の第１面に設けられるゲート電極を有する電界効果トランジスタと、
   前記第１基板の内部に設けられ、前記ゲート電極と接続されるゲート電圧調整電極と
   を含み、
   前記ゲート電圧調整電極は、
   平面視で前記ゲート電極の一部と重複する第１部位と、
   平面視で前記ゲート電極の外側に位置し、前記第１面から露出する第２部位と
   を有することを特徴とする半導体装置。
2. 前記ゲート電圧調整電極は、前記ゲート電極よりも高い電気伝導率を有することを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート電圧調整電極は、前記第１基板の前記第１面側に形成される有底の凹部内に設けられることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１基板は、
   前記第１面側に設けられ、第１化合物半導体を含むバリア層と、
   前記バリア層の、前記第１面側とは反対の側に設けられ、２次元キャリアガスが生成される第２化合物半導体を含むチャネル層と
   を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記第１基板は、
   前記電界効果トランジスタのキャリアが伝導する活性領域と、
   平面視で前記活性領域の外側に設けられる素子間分離領域と
   を有し、
   前記ゲート電極は、
   前記第１基板の前記素子間分離領域の前記第１面に設けられる第１電極部と、
   前記第１電極部と接続され、前記第１基板の前記活性領域の前記第１面に設けられる第２電極部と
   を有し、
   前記ゲート電圧調整電極は、
   前記第１部位が、平面視で前記素子間分離領域の前記第１電極部の端部と重複し、
   前記第２部位が、前記素子間分離領域の前記第１面から露出することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
6. 第１基板と、
   前記第１基板の第１面に設けられるゲート電極を有する電界効果トランジスタと、
   前記第１基板の内部に設けられ、前記ゲート電極と接続されるゲート電圧調整電極と
   を含み、
   前記ゲート電圧調整電極は、
   平面視で前記ゲート電極の一部と重複する第１部位と、
   平面視で前記ゲート電極の外側に位置し、前記第１面から露出する第２部位と
   を有する半導体装置と、
   第２基板に設けられ、前記電界効果トランジスタと接続される整合回路と
   を含むことを特徴とする電子装置。
7. 前記ゲート電極と接続される第１電源と、
   前記ゲート電圧調整電極と接続される第２電源と
   を含むことを特徴とする請求項６に記載の電子装置。
8. 第１基板と、
   前記第１基板の第１面に設けられるゲート電極を有する電界効果トランジスタと、
   前記第１基板の内部に設けられ、前記ゲート電極と接続されるゲート電圧調整電極と、
   を含み、
   前記ゲート電圧調整電極は、
   平面視で前記ゲート電極の一部と重複する第１部位と、
   平面視で前記ゲート電極の外側に位置し、前記第１面から露出する第２部位と
   を有する半導体装置について、前記電界効果トランジスタで第１電流が出力される時に前記ゲート電極に印加される第１ゲート電圧を計測する工程と、
   前記電界効果トランジスタに整合回路を接続し、前記ゲート電極に印加される第２ゲート電圧を計測する工程と、
   前記第１ゲート電圧と前記第２ゲート電圧とを比較し、前記第１ゲート電圧と前記第２ゲート電圧とが異なる場合には、電源から前記ゲート電圧調整電極の前記第２部位に、前記第１ゲート電圧と前記第２ゲート電圧との差分のゲート電圧を供給し、前記第１ゲート電圧と前記第２ゲート電圧とが同じ場合には、前記ゲート電圧調整電極の前記第２部位を開放状態にする工程と
   を含む電子装置の製造方法。

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