JP2022031232A - 画素およびグローバルシャッタ画像センサ - Google Patents

画素およびグローバルシャッタ画像センサ Download PDF

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Abstract

【課題】グローバルシャッタ機能を備えたアクティブ画素および画像センサを提供する。【解決手段】感知層１１０及び記憶層１２０を含む画素１００であって、感知層は、放射線を受け取ると電荷を提供するように適合された感知素子１０１と、感知素子から電荷を受け取るための浮遊拡散領域と、を備える。記憶層は、感知層の浮遊拡散領域から電荷を受け取り、その電荷を記憶するための少なくとも１つの記憶ノードＳＧを備える。感知層及び記憶層が、層のスタックを形成し、感知層が、記憶層の少なくとも記憶ノードを覆い、スタックが、少なくとも感知層と記憶層の記憶ノードとの間の遮光体をさらに備えることで、記憶ノードが、衝突する放射線から遮蔽される。記憶ノードは、２つの転送ゲートＴＸ１、ＴＸ２の間に設けられる。記憶ノード及びその周囲のゲートは、第１の浮遊拡散領域ＦＤ１と、第２の浮遊拡散領域ＦＤ２と、の間に設けられる。【選択図】図３

Description

本発明は、放射線感知の分野に関する。より具体的には、本発明は、グローバルシャッタ機能を備えたアクティブ画素および画像センサに関する。
デジタルイメージングは、光が衝突すると電荷キャリアを生成する感知素子を使用する。電荷の操作およびそれに基づく出力信号の生成は、たとえば、使用される電子機器および感知素子のタイプに応じて、異なる方法で行うことができる。たとえば、グローバルシャッタ（ＧＳ）モードは、すべての画素が同時に情報を受信して画像を形成するという意味で、従来の写真術により近い。グローバルシャッタは、通常、簡単でシンプルな実装で電荷結合デバイス（ＣＣＤ）に設けられる。しかしながら、ＣＣＤには欠点があり、商業的により採算が取れない。ＣＭＯＳ技術に基づくアクティブ画素センサなどの異なるタイプのセンサが、多くの用途で好適である。アクティブ画素センサは、製造コストがより低く、容易に対処できる。アクティブ画素センサの既知の不利点は、アクティブ回路が放射線を感知しない表面領域を占めるため、画素のフィルファクタが低いことである。加えて、アクティブ画素センサは、典型的には、１秒の何分の１の速度で１行ずつ動作し、対処される。これは、ローリングシャッタ（ＲＳ）モードとして知られている。
ローリングシャッタモードは、移動体の画像の歪みなどのいくつかの不利点を抱えている。ＧＳ ＣＣＤはこれらの問題を経験していないが、ＣＣＤの欠点により、アクティブ画素技術に適応する傾向があるため、アクティブ画素センサにグローバルシャッタ機能が付与されている。
しかしながら、アクティブ画素に基づいてセンサを適合させてＧＳ機能を提供することは、些細なことではない。グローバルシャッタとアクティブ画素技術とを組み合わせるには、トレードオフ（低解像度、速度など）と製造ルートの適応が必要である。にもかかわらず、いくつかの可能性が存在する。これらの可能性は、電荷ドメイン内、電圧ドメイン内、またはデジタルドメイン内にＧＳ画素を提供することを含む。電荷ドメインのＧＳ画素は、フィルファクタを低減し、寄生光に対して高感度であることに悩まされている。電圧ドメインのＧＳ画素は画素内コンデンサを必要とし、ノイズに悩まされている。デジタルドメインのＧＳ画素は、画素ごとにアナログデジタル変換器（ＡＤＣ）を必要とし、これは画素の大きな領域を必要とする。
ＷＯ２０１２／０４２７８２は、第１の半導体基板および第２の半導体基板を有する固体撮像デバイスを開示している。第１の半導体基板は、光電変換部、転送トランジスタ、および電荷保持部の少なくとも一部を備える。第２の半導体基板は、電荷保持部に転送された信号電荷または増幅部によって増幅された信号を処理するように構成された画素追加回路を備える。第１の基板上には、光電変換部を透過して画素追加回路に入射する光を減少させるように構成された遮光部材が配設されている。
安価で機能的なアーキテクチャ、良好なパフォーマンス、およびＧＳ機能を備えた画像センシングを提供することが望ましい。
本発明の実施形態の目的は、高いフィルファクタおよび寄生光に対する低い感度を示す画素、ならびにグローバルシャッタ機能を有する良好な機能性画像センサを提供することである。
本発明は、グローバルシャッタ画素アレイのための画素を提供し、その画素は、感知層および記憶層を含む。感知層は、放射線を受け取ると電荷を提供するように適合された感知素子と、感知素子から電荷を受け取るための第１の浮遊拡散領域とを備える。記憶層は、感知層の第１の浮遊拡散領域から電荷を受け取り、その電荷を記憶するための少なくとも１つの記憶ノードを備える。記憶ノードは、２つの転送ゲートの間に設けられ、記憶ノードおよび２つの転送ゲートは、第１の浮遊拡散領域および第２の浮遊拡散領域の間に設けられる。２つの転送ゲートの間に記憶ノードが位置することにより、記憶ゲート（記憶ノードとして使用されるゲート）を実質的に、または完全に枯渇させることができ、これは電荷の完全な輸送を改善し、暗電流および漏れ電流に有利である。感知層および記憶層は、層のスタックを形成し、感知層は、少なくとも記憶層の記憶ノードを覆う。
そのスタックは、少なくとも感知層と記憶層の少なくとも記憶ノードとの間に遮光体をさらに備えるため、記憶ノードは放射線から遮蔽される。
本発明の実施形態の一つの利点は、記憶ノードの放射線遮蔽を有する画像センサのために、電荷ドメイン内に記憶ノードを設けることができることである。さらなる一つの利点は、読み出しステージおよび記憶ノードは、感知層と積層することができるため、画素を非常にコンパクトにすることができ、したがって、フィルファクタを増加させることができることである。
本発明のいくつかの実施形態では、感知層および記憶層はそれぞれ、異なるバイアス電圧への接続を含み、記憶層のバイアス電圧は、感知層のバイアス電圧よりも高い。本発明の実施形態の一つの利点は、電荷転送が感知層と記憶層との間で改善されることである。
本発明のいくつかの実施形態では、記憶層は、浮遊拡散領域が記憶層内に延在し共通の浮遊拡散領域を形成するように、感知層の浮遊拡散領域に電気的に接続された領域を備える。
本発明の実施形態の一つの利点は、記憶層内の浮遊拡散領域が、感知層から記憶層の記憶ノードへの電荷の容易な転送を可能にすることである。
本発明のいくつかの実施形態では、共通の浮遊拡散領域は、感知層および記憶層のそれぞれにおける少なくとも１つのダイオードから形成される。
本発明の実施形態の一つの利点は、２つの層の間の電気接続が容易に提供され、層の残りの部分との短絡を回避することができることである。
本発明のいくつかの実施形態では、第１の浮遊拡散領域は、ハイブリッド接合パッドによって互いに電気的に接続された、感知層の第１のダイオードおよび記憶層の第２のダイオードから形成される。
本発明の実施形態の一つの利点は、低プロファイルで面積の小さいコンパクトなレイアウトを得ることができることである。
本発明のいくつかの実施形態では、記憶層は、記憶ノードに記憶された電荷に基づいて読み出し信号を提供するように適合された読み出しステージをさらに備える。本発明の実施形態の一つの利点は、読み出し回路が同じ層に含まれ、画素のコンパクト性をさらに向上させ、読み出しステージに遮蔽を付加することができることである。
特定の実施形態では、読み出しステージは、記憶層上のさらなる浮遊拡散領域に接続されたソースフォロワを含む。
本発明の実施形態の一つの利点は、ソースフォロワがコンパクトであり、デバイスが小さな領域に実装され得ることである。
本発明のいくつかの実施形態では、画素は、裏面照明構成を含む。本発明の実施形態の一つの利点は、画素をより薄くすることができる。
本発明のいくつかの実施形態では、記憶層は、２つ以上の記憶ノードを備え、それぞれは、感知層の浮遊拡散領域から電荷を受け取り、同じ読み出し回路に電荷を提供するように適合される。
さらなる態様では、本発明は、本発明の実施形態のうちのいずれか１つの画素のアレイを備え、グローバルシャッタモードでアレイを駆動するように構成された回路を含む、画像センサを提供する。
本発明の実施形態の一つの利点は、グローバルシャッタモードが、たとえば、センサの領域を増加させることまたはその感知領域を減少させる必要なしに、非常にコンパクトな画素分布のアクティブ画素に基づく画像センサ、たとえば、ＣＭＯＳ画像センサにおいて、使用することができることである。
本発明の特定のおよび好ましい態様は、添付の独立および従属請求項に記載される。従属請求項からの特徴は、単に請求項に明示的に記載されるものではなく、必要に応じて独立請求項の特徴および他の従属請求項の特徴と組み合わせてもよい。
本発明のこれらおよび他の態様は、以下に記載される実施形態を参照することにより明らかになり、解明されるであろう。
ローリングシャッタモード下で動作するＣＭＯＳ技術に基づく先行技術の４Ｔ画素を概略的に示す。 電荷記憶ノードを含む、グローバルシャッタモード下で動作できるように適合および拡張されたＣＭＯＳ技術に基づく先行技術の画素を概略的に示す。 感知素子を備えた第１の層と、メモリ素子を含む第２の積層と、を含む、本発明の画素の第１の実施形態を概略的に示す。両方の層は、２つの層の間に延在する浮遊拡散領域を共有する。 高ダイナミックレンジイメージングを可能にするために、第２の層内にいくつかの記憶ノードを含む、本発明の画素のさらなる実施形態を示す。 本発明の実施形態による画素のアレイと、各画素の異なる回路素子に対処するためのさらなる駆動回路とを含む画像センサを示す。 メモリ素子への露光および電荷転送のサイクル中の電位および電荷の構成を示す。 メモリ素子への露光および電荷転送のサイクル中の電位および電荷の構成を示す。 メモリ素子への露光および電荷転送のサイクル中の電位および電荷の構成を示す。 メモリ素子への露光および電荷転送のサイクル中の電位および電荷の構成を示す。 メモリ素子への露光および電荷転送のサイクル中の電位および電荷の構成を示す。 メモリ素子への露光および電荷転送のサイクル中の電位および電荷の構成を示す。 本発明の実施形態による画素の断面図を示す。 本発明の実施形態による画素の上面図を示す。 本発明の代替実施形態による画素の断面を示す。
図面は、概略にすぎず、非限定的である。図面では、例示目的のために、要素の一部のサイズは誇張され、縮尺どおりに描画されていない場合がある。特許請求の範囲内の任意の参照符号は、範囲を限定するものと解釈されてはならない。異なる図面では、同じ参照符号は、同じまたは類似の要素を指す。
本発明は、特定の実施形態に関して、および特定の図面を参照して説明されるが、本発明はそれに限定されるものではなく、特許請求の範囲によってのみ限定される。寸法および相対寸法は、本発明の実施に対する実際の縮尺に対応していない。
さらに、説明および特許請求の範囲における第１、第２、および同様の用語は、類似の要素を区別するために使用され、必ずしも、時間的、空間的、ランキング的、または任意の他の方法で順序を説明するために使用されるわけではない。このように使用される用語が適切な状況下で交換可能であり、本明細書に記載される本発明の実施形態が、本明細書に記載または図示される以外の順序で動作可能であることを理解されたい。
さらに、説明および特許請求の範囲において、頂部、下部などの用語は、説明のために使用され、必ずしも相対的な位置を説明するために使用されるわけではない。このように使用される用語が適切な状況下で交換可能であり、本明細書に記載される本発明の実施形態が、本明細書に記載または図示される以外の配向で動作可能であることを理解されたい。
特許請求の範囲内で使用される「備える／含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、その後列挙される手段に限定されるものと解釈されるべきではなく、他の要素またはステップを除外しないことに留意されたい。したがって、それは、言及される際に、記載された特徴、整数、ステップ、または構成要素の存在を特定するものと解釈されるが、１つ以上の他の特徴、整数、ステップ、もしくは構成要素、またはそれらのグループの存在または追加を排除しない。したがって、用語「備える／含む（ｃｏｍｐｒｉｓｉｎｇ）」は、記載された特徴のみが存在する状況、ならびにこれらの特徴および１つ以上の他の特徴が存在する状況を包含する。したがって、「手段ＡおよびＢを備えるデバイス」という表現の範囲は、構成要素ＡおよびＢのみからなるデバイスに限定されると解釈されるべきではない。これは、本発明に関して、デバイスの関連する構成要素がＡおよびＢのみであることを意味する。
本明細書全体を通して「一実施形態」または「ある実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造、または性質が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な箇所における「一実施形態では」または「ある実施形態では」という語句の出現は、必ずしもすべてが同一の実施形態を指すわけではないが、同一の実施形態を指す場合もある。さらに、特定の特徴、構造、または性質は、１つ以上の実施形態において、本開示から当業者に明らかであるように、任意の適切な方法で組み合わされ得る。
同様に、本発明の例示的な実施形態の説明において、本発明の様々な特徴は、開示を合理化し、様々な発明の態様のうちの１つ以上の理解を助ける目的で、単一の実施形態、図、またはその説明においてともにグループ化されることがあることを理解されたい。しかしながら、この開示方法は、特許請求される発明が、各請求項に明示的に列挙されるよりも多くの特徴を必要とするという意図を反映していると解釈されるべきではない。むしろ、以下の特許請求の範囲が示すように、本発明の態様は、単一の前述の開示された実施形態のすべての特徴よりも少ないところにある。したがって、詳細な説明に続く特許請求の範囲は、この詳細な説明に明示的に組み込まれ、各請求項は、本発明の別個の実施形態としてそれ自体が単独で存在する。
さらに、本明細書に記載のいくつかの実施形態は、他の実施形態に含まれるいくつかの他の特徴を含むが、それ以外の特徴は含まないが、異なる実施形態の特徴の組み合わせは、当業者によって理解されるように、本発明の範囲内であることを意味し、異なる実施形態を形成する。たとえば、以下の特許請求の範囲では、特許請求された実施形態のいずれかを任意の組み合わせで使用することができる。
本明細書に提供される説明では、多数の具体的な詳細が記載される。しかしながら、本発明の実施形態が、これらの特定の詳細なしに実施され得ることを理解されたい。他の例では、周知の方法、構造、および技術は、この説明の理解を曖昧にしないために詳細には示されていない。
本発明の実施形態では、「放射線」に言及する場合、任意のタイプの電磁放射線、たとえば、可視光、紫外線、（近）赤外線、またはＸ線、ガンマ線に言及する。代替的に、放射線は、低エネルギーもしくは高エネルギー電子、陽子、ハドロン、または他の粒子を含む粒子であってもよい。
既存の画素技術は、電位の変動を引き起こす、衝突する放射線による電荷発生とそれに続く電荷転送に基づいている。この変動は、転送された電荷を表す信号を提供し、結果として、衝突する放射線を表す信号を提供するために使用される。
画像センサは、編成された画素のアレイ、たとえば、行および列に論理的に編成された画素を含む。これらの画素は、画像を再構築することができる信号を提供する。本説明全体を通して、それぞれ「水平」および「垂直」の共表記を有する「行」および「列」という用語は、説明を容易にするためにのみ使用される。それらは、デバイスの実際の物理的方向を指す必要はないが、指す場合もある。さらに、「列」および「行」という用語は、ともにリンクされるアレイ要素のセットを説明するために使用される。リンクは、行および列のデカルトアレイ（Ｃａｒｔｅｓｉａｎ ａｒｒａｙ）の形態であり得るが、本発明は、これに限定されない。当業者によって理解されるように、列および行は容易に交換され得、これらの用語は交換可能であることが本開示において意図される。また、非デカルトアレイが構築されてもよく、それは、本発明の範囲内に含まれる。したがって、「行」および「列」という用語は、「行および列で論理的に編成されている」と広く解釈されるべきである。この文言は、アレイ要素のセットがトポロジー的に線形交差する方法でともにリンクされるが、物理的またはトポロジー的な配置がそうである必要はないことを意味する。たとえば、行は円であってもよく、これらの円の列半径および円および半径は、本発明において「論理的に編成された」行および列として説明される。
ローリングシャッタおよびグローバルシャッタモードは、画素がセンサの電荷収集と操作を処理する２つの主な方法である。ローリングシャッタ法では、画素のアレイが光を収集し、行ごと（または列ごと）に信号を読み出す。画像は、同じ行（または列）で同時に光を受けた画素の読み出しから、行（または列）ごとに再構築される。これにより、移動体の画像に歪みが生じる。対照的に、グローバルシャッタ法では、画素のアレイは、アレイのすべての画素で同時に光を収集する。電荷は各画素に一時的に記憶されるため、ローリングシャッタ法のように１つの読み出し回路で行ごと（または列ごと）に読み出すことができる。しかしながら、ローリングシャッタ法とは異なり、同時に収集された記憶電荷から信号が得られる。したがって、グローバルシャッタ法によって得られた移動体の画像には、歪みが存在しない。
ローリングシャッタモードでの標準的な既存の４Ｔ画素の動作原理は、図１の概略画素表現を参照して説明される。そのような画素は、電荷収集のための（ピン留めされた）フォトダイオードＰＰＤと、転送素子ＴＸ、たとえば、転送トランジスタを介してＰＰＤに接続された浮遊拡散とを含むことができる。浮遊拡散を画素電圧ＶＲＤに接続または切断するために、リセットトランジスタＲＳＴが設けられる。浮遊拡散における電荷に基づいて、電圧の測定値を得るために、ソースフォロワＳＦおよび選択トランジスタが設けられる。画素の出力信号Ｖｏｕｔを得るために列バスが設けられる。
光子によって生成された電荷は、（ピン留めされた）フォトダイオードＰＰＤの露光時間中に収集され、記憶される。画素の読み出しが行われる直前に、浮遊拡散容量ＣＦＤに影響する電荷が除去されるため、浮遊拡散領域は、リセットされたトランジスタＲＳＴによって、浮遊拡散容量ＣＦＤを画素電圧ＶＲＤに接続することによりリセットされる。このリセット動作の後、浮遊拡散上の電圧が感知される。ここで、ソースフォロワＳＦは、ＳＦを列バスの負荷に接続することによってアクティブにされる。この接続は、行選択トランジスタＳＥＬをアクティブにすることによって実現される。ソースフォロワＳＦによって感知された信号は、列バス上に「コピーされる」。これは第１の測定値であり、画素の基準信号である。収集された電荷の実際の測定値である第２の測定値の場合、転送素子ＴＸをアクティブにすることにより、ＰＰＤからの電荷を浮遊拡散容量ＣＦＤに転送する。電荷転送により、コンデンサＣＦＤの電圧が低下する。このより低い電圧は、ソースフォロワＳＦによって感知され、列バスに「コピー」され、行選択トランジスタＳＥＬを介してソースフォロワＳＦが選択されたときにそれを行う。これにより、第２の測定値、すなわち、画素の出力信号Ｖｏｕｔが得られる。
こうして、画素の読み出しが完了する。行選択スイッチＳＥＬは以前と同様に非アクティブにされる。相関二重サンプリング（ＣＤＳ）は、画素の出力信号から基準信号を減算することによって実現することができる。このようにして、非常に低いノイズレベルで最終信号を生成することができる。
先に説明したように、ローリングシャッタモードにはいくつかの不利点があり、ＧＳモードで使用することができるＣＭＯＳベースの画素などのアクティブ画素を提供することが好ましい。より具体的には、余分な電荷記憶メモリノードを含むことによって、図１に示されるものと同様の画素をグローバルシャッタモードで使用することができる。画素は、図２に図示されるように、図１のものと同様の画素を有する追加のトランジスタを含み得る。図２の画素では、フォトダイオードＰＰＤと浮遊拡散ＦＤとの間に、記憶ノードＳＧとして機能する記憶ゲートが設けられている。第１の転送素子ＴＸ１は、フォトダイオードＰＰＤから記憶ゲートノードＳＧへの電荷の転送を制御するために設けられており、第２の転送素子ＴＸ２は、記憶ゲートノードＳＧから、その容量ＣＦＤに影響を与える浮遊拡散ＦＤへの電荷の転送を制御するために設けられている。所定数のそのような画素は、アレイの行および列に論理的に編成されてもよい。
各画素のピン留めされたフォトダイオードＰＰＤは、放射線（たとえば、近ＩＲ、可視放射線など）に曝露することができる。光によって生成された電荷は、（ピン留めされた）フォトダイオードＰＰＤの露光時間中に収集され、記憶される。ブルーミング防止トランジスタＴＡＢは、読み出しシーケンスとは完全に独立して、過剰露光および電荷オーバーフロー問題を防止する、ならびに／または露光時間を定義するために使用することができる。
露光時間が終了すると、転送素子ＴＸ１は、アレイ内のすべての画素に対して同時にアクティブにされ、すべての画素がそれらの光子によって生成された電荷を個々の記憶ノードＳＧに移動させる。
電荷転送後、ＰＰＤは、通常のＧＳ画像センサと同様に、すべての画素に対して空になり、原則としてすべての画素に対して同時に新たな露光を開始することができる。
画素の読み出しは、ローリングシャッタモードの従来の４Ｔ画素と同じように、ラインごとに開始することができる。任意の電荷を浮遊拡散の容量ＣＦＤにシフトさせる前に、この容量ＣＦＤをリセットすることができる。これは、図１に関して説明されるように、リセットトランジスタＲＳＴによって行われる。
したがって、ソースフォロワＳＦは、図１を参照して説明したように、行選択トランジスタＳＥＬを介してソースフォロワＳＦを列バス上のその負荷に接続し、ソースフォロワＳＦのゲートに接続された浮遊拡散のリセット電圧を読み取り、第１の測定値（画素の基準電圧）を提供することによってアクティブにされる。次に、以前と同様に、ＳＧからの電荷がアクティブ転送素子ＴＸ２を介して容量ＣＦＤを有する浮遊拡散に転送され、先に説明したようにＣＦＤ上の電圧が低下することで、第２の測定値（画素の出力信号Ｖｏｕｔ）が得られる。
原則として、画素は完全に読み出され、行選択スイッチＳＥＬは非アクティブになる。以前と同様、ＣＤＳを提供することができる。
この画素アーキテクチャは、ＣＭＯＳ画像センサにＧＳ機能を正常に提供するものの、特に垂直ではない入射光および赤色または（近）ＩＲのようなより長い波長を有する光に対して、その寄生光感度性能が限定されていることを含む問題を抱えていることが知られている。たとえば、ＰＰＤの隣にある記憶ノードＳＧは、ＰＰＤの隣に配置されるので、衝突する放射線からノイズ信号を受信する場合がある。したがって、余分の遮蔽層が必要である。別の欠点は、画素内の感知領域のサイズの縮小である。フィルファクタは、記憶ノードＳＧおよび関連するアクティブ回路によって占められる画素の領域に起因して低減される。
本発明は、寄生光を感知せず、かつ大きなフィルファクタを有するグローバルシャッタセンサで使用することができるアクティブ画素を提供する。これは、感知素子と、その電荷を除去するための転送素子とを含む、センサ層と呼ばれる第１の層、ならびに少なくともメモリ素子を含む、記憶層と呼ばれる第２の層の２つの積層を含む。メモリ素子は、両方の層に共有されかつ共通であり、および感知素子から電荷を受け取る、浮遊拡散領域からの電荷を受け入れるように適合されている。メモリ素子は、これらのアクティブ画素を含む画素アレイにＧＳの可能性を与える。
第１の態様では、本発明は、２つ以上の積層を備える画素に関する。層のうちの１つは、限定されないが、可視光などの放射線に曝露されるように画素内に構成される。たとえば、画素が、低エネルギーもしくは高エネルギー電子、陽子、ハドロンもしくは他の粒子、またはたとえば、Ｘ線およびガンマ線を含む高エネルギーもしくは粒子放射線に曝露されるために使用される場合、シンチレータを使用して、放射線を可視光子に変換することができ、次いで、可視光子は、放射線に曝露される層によって捕捉される。
この層は、衝突する放射線によって生成された光電荷が収集される感知素子を含む。この層が「感知層」である。また、収集された電荷を転送することができる浮遊拡散領域を含む。浮遊拡散領域は、浮遊拡散領域からの電荷を収集および記憶することができるメモリ素子を含む第２の層内に延在する。
感知層は、感知素子から浮遊拡散ノードＦＤ１に電荷を転送するために、ゲートなどの転送素子を含み得る。浮遊拡散領域をリセットするためのリセットトランジスタを含み得る。感知層はまた、先に説明したように信号ブリーディング（ブルーミング防止トランジスタ）を回避するためにトランジスタを含み得る。これらの回路素子を除いて、感知素子は、感知層の領域の大部分を占め得る。注目すべきことに、画素のメモリ素子は、記憶層に含まれ得る。したがって、メモリ素子および読み出し回路（ソースフォロワを含む）は、感知層に存在しない。記憶層は、メモリ素子の他に、メモリ素子に記憶された電荷に基づいて出力信号を提供するための読み出し回路も含み得る。
図３は、本発明の第１の態様の実施形態による画素１００を示し、画素の構成部分は、感知層１１０および記憶層１２０の２つの層に分割されている。これらの２つの層は、図３の概略図では互いに隣接して示されているが、現実には互いに積層されている。そのような積層の断面図が、図１２および図１４に示されている。積層１１０、１２０は、個々の半導体基板、たとえば、シリコン基板であってもよい。記憶層１２０および感知層１１０は、ダイオード４０２、４０１の両方を含んでよく、ダイオードは、たとえば、金属化層４０３によって電気的に接続され、したがって、共通の浮遊拡散領域を形成する。ダイオードの使用は、基板に短絡することなく両方の層間に接続を提供するのに役立つ。
感知層１１０は、記憶層１２０よりも薄くてもよい。たとえば、用途に応じて、感知層１１０は、たとえば、可視光について、ミクロン程度であり得、感知層１１０は、約３μｍであり得る。記憶層は、ウエハの典型的な厚さ、たとえば、７００μｍ、たとえば、１ｍｍなどを有し得る。
感知層１１０は、頂部層であってもよく、記憶層は、その下部に設けられてもよく、「頂部」および「下部」は、放射線の方向の関数で表され、頂部層は、その下部の層よりも放射線源に近いか、または放射線が入射する点である。一般に、感知層は、放射線源から放射線を受け取るように画素内に配置された層、たとえば、可視光または（近）ＩＲ放射線に曝露され得る層である。記憶層１２０は、感知層１１０の下にあってもよい。したがって、本発明は、裏面照明（ＢＳＩ）センサに適用することができる。記憶層１２０は、それに直接衝突する放射線から遮蔽され得る。
感知層１１０は、感知素子１０１とも呼ばれる放射線感知素子を含む。感知素子１０１は、外部源（放射線源、レンズ系などの光学系など）からの放射線、たとえば、可視放射線、近ＩＲ放射線などを受け取るように画素１００上に配設されている。たとえば、フォトダイオード、たとえば、ピン留めフォトダイオード（ＰＰＤ）であり得る。
感知層１１０の一部は、感知素子１０１から電荷を受け取るように適合された領域、通常、所定の容量ＣＦＤを有する浮遊拡散（ＦＤ）領域と呼ばれる、領域を含む。たとえば、それは、基板上のドープ領域であり得、たとえば、それはダイオードであり得る。本発明は、以下に説明するように、感知層１１０および記憶層１２０の両方に共通する浮遊拡散領域ＦＤ１を提供する。
転送素子ＴＸは、感知素子１０１からＦＤ領域ＦＤ１への電荷転送を可能にし、または阻止するために使用することができる。感知素子１０１は、感知層１１０の転送素子ＴＸがアクティブになるまで、露光中に生成された電荷を収集し、記憶することができる。転送素子ＴＸのアクティブ化により、感知素子１０１の収集された電荷が浮遊拡散領域に転送される。感知層１１０の転送素子ＴＸは、トランジスタ、たとえば、ＭＯＳＦＥＴの転送ゲートなどの転送ゲートであり得る。
いくつかの実施形態では、画素電圧ＶＲＤ１に接続可能なリセットトランジスタＲＳＴ１が、ＦＤ領域をリセットするために感知層１１０に追加される。浮遊拡散が両方の層を通って「延在」するため、代替的に、リセットトランジスタＲＳＴ１は、記憶層１２０内に設けられてもよく、感知層１１０内の領域を占めないため、感知素子１０１のフィルファクタを増加させる。使用時には、浮遊拡散領域の容量ＣＦＤ１をリセットしてから電荷をそこにシフトさせる。
いくつかの実施形態では、感知層１１０はまた、先に説明したのと同じ機能を有するブルーミング防止素子ＴＡＢ（たとえば、ブルーミング防止トランジスタ）を含み得る。
記憶層１２０は、感知層１１０のＦＤ領域から、たとえば、感知層１１０および記憶層１２０によって共有される共通の浮遊拡散領域ＦＤ１から電荷を受け取ることができるメモリ素子１２１を含む。メモリ素子１２１は、電荷を記憶し、要求に応じて、それらを読み出しステージに送信し得る。以下、詳細：
記憶層１２０は、感知層１１０のＦＤ領域と等電位の浮遊拡散領域を含む。感知層１１０および記憶層１２０は、感知層１１０のＦＤが記憶層１２０内に延在するように適合され得る。その領域を提供するために使用されるデバイスは、ダイオードであってもよい。たとえば、感知層１１０は、ＦＤ領域として第１のダイオード４０１を含み得、記憶層１２０は、第１のダイオードに電気的に接続された第２のダイオード４０２を含み得、したがって、両方の層に共通の浮遊拡散領域ＦＤ１を形成する。たとえば、接点４０３は、抵抗性接点、たとえば、ハイブリッド接合パッドなど、両方のダイオードを相互接続するために使用され得る。感知層１１０と記憶層１２０との間の相互接続は、浮遊拡散ＦＤ１のレベルで黒丸として図３に表されている。ダイオードは、図１２および図１４に詳細に示されている。
共通の浮遊拡散ノードＦＤ１は、感知素子１０１から転送された電荷を受け入れるための容量ＣＦＤ１を有する。感知素子１０１から電荷を転送すると、コンデンサＣＦＤ１の電圧がシフトされ、これを画素のメモリへの入力信号として用いることができる。
メモリ素子１２１は、従来のＣＣＤの電荷入力構造と同様の方法で動作し得る。たとえば、メモリ素子１２１は、独立して制御され得る３つの隣接するゲート、たとえば、転送された電荷を記憶するための記憶ノードＳＧに隣接する、電荷を転送または阻止するための２つの転送素子ＴＸ１、ＴＸ２を含み得る。いくつかの実施形態では、記憶ノードＳＧは、感知層１１０の感知素子１０１によって占有される領域に対応する領域を覆う。感知層におけるダイオードのサイズおよび記憶層における記憶ノードのサイズは、互いに独立している。画素の感知層の領域と画素の記憶層の領域とが互いに対応することが好ましいが、構成要素は異なり得、たとえば、第１のダイオード４０１は、第２のダイオード４０２とは異なる形状および／またはサイズを有し得る。
転送素子ＴＸ１、ＴＸ２、および記憶ノードＳＧは、独立して制御され得る転送ゲートを含み得る。転送素子ＴＸ２は、記憶ノードＳＧから電荷を転送するために使用され得る。本発明の実施形態では、ＴＸ２は、出力素子ＴＸ２と称する。いくつかの実施形態では、出力素子ＴＸ２は、既知の容量ＣＦＤ２を提示する、記憶層の第２の浮遊拡散ＦＤ２領域への電荷転送を可能にする。
本発明の実施形態の一つの利点は、記憶ノードＳＧが、２つの転送素子ＴＸ１、ＴＸ２の間に位置することである。メモリ素子１２１全体、すなわち、本発明の実施形態では、２つの転送要素ＴＸ１、ＴＸ２、およびそれらの間の記憶ノードＳＧは、好ましくは、感知層の一部を形成する第１の浮遊拡散ノードＦＤ１と、第２の浮遊拡散ノードＦＤ２との間に設けられ得る。記憶ノードＳＧは、完全に枯渇され得る。これは、収集された電荷の完全な輸送を改善し、有利には、暗電流および漏れ電流を低減する。
本発明の実施形態では、記憶層１２０は、画素メモリをワイプするために、記憶ノードをリセットする記憶リセットトランジスタＲＳＴ２を備える。たとえば、出力素子ＴＸ２およびリセットトランジスタＲＳＴ２の両方は、記憶ノード内の電荷が（たとえば、リセットドレインソースＶＲＤ２に）フラッシュされるようにアクティブにすることができる。また、浮遊拡散ＦＤ２は、次いで、リセット電圧ＶＲＤ２に設定される。
画素１００は、層のスタックを形成する、感知層１１０および記憶層１２０を含むため、感知層１１０は、放射線を受け取り、同時に、放射線が記憶層１２０に到達するのを阻止することができる。したがって、記憶層１２０上の感知回路は、たとえば、光線が傾斜されるか、または斜めにされた後に画素上に当たる放射線などの寄生放射線から遮蔽することができる。たとえば、メモリ素子１２１の少なくとも一部（たとえば、少なくとも記憶ノードＳＧ）は、感知層１１０と物理的に重なることができる。
加えて、遮光は、感知層１１０と記憶層１２０との間に、スタック内に設けることができる。たとえば、光スクリーンまたは遮光体３００は、感知層１１０および／または記憶層１２０に提供されてもよく、たとえば、感知層１１０または記憶層１２０の金属化レベルで提供されてもよい。遮光体３００は、層のスタックの層に適合する不透明な材料の層であり得る。たとえば、金属層である光スクリーンまたは遮光体３００は、感知層と記憶層との間の遮光体としてスタック内に設けられ得る。光スクリーンまたは遮光体３００は、記憶層１２０の少なくとも一部、たとえば、少なくとも記憶ノードＳＧに放射線が衝突するのを防ぐように配置され得る。本発明の実施形態では、光スクリーンまたは遮光体３００は、頂部層１１０上にあっても、または底部層にあってもよく、それは、記憶ノードＳＧに衝突する放射線を阻止するように構成され得、たとえば、それは、記憶ノードＳＧの近くに設けられ得る。この遮光体は、記憶層１２０、特に記憶ノードＳＧが入射光から良好に遮蔽されることを保証する。本発明の実施形態では、遮光体は、追加的に、光が記憶層の転送素子（転送ゲートなど）に衝突するのを防ぐために配置され得、たとえば、遮光体は、少なくとも記憶ノードおよび転送素子も覆い得、有利には、寄生光に対する記憶ノードの感度を低下させる。
感知層１１０は、第１のバイアス電圧に接続され得、記憶層は、第２のバイアス電圧に接続され得る。第１のバイアス電圧および第２のバイアス電圧は、互いに異なることができる。感知層と記憶層との間の電荷転送を生成および／または改善するために、第１のバイアス電圧は、第２のバイアス電圧よりも低くなければならない。
画素１００は、放射線によって生成された電荷から読み出し信号を抽出するための読み出しステージ１３０を含み得る。特に、読み出しステージ１３０は、メモリ素子１２１に記憶された電荷に基づいて出力信号を提供することができる。信号は、列バスを介して、読み出し回路、および画像表示、メモリなどに転送され得る。
たとえば、メモリ素子１２１は、記憶された電荷を第２の浮遊拡散ノードＦＤ２に送信することができる（たとえば、メモリ素子に含まれる転送素子ＴＸ１、ＴＸ２および記憶ノードＳＧを適切に制御することによって）。第２の浮遊拡散ノードＦＤ２の電圧は変化し、その変化は、読み出しステージ、たとえば、そのソースフォロワによって感知することができる。列バス上の電圧はそれに応じて変化するため、画素１００の出力電圧を提供する。このようにして、浮遊拡散ＦＤ２の電圧は、記憶ゲートＳＧから浮遊拡散ＦＤ２への電荷の転送前（リセット電圧）およびその転送後に読み取ることができ、電荷の転送前および転送後の出力電圧の減算による相関二重サンプリング（ＣＤＳ）を可能にする。このようにして、画素は、非常に低いノイズレベルの最終信号を提供することができる。
本発明のいくつかの実施形態では、記憶層１２０は、読み出しステージ１３０を備える。たとえば、記憶層１２０は、容量ＣＦＤ２によって特徴付けられる第２の浮遊拡散ノードＦＤ２を備え得る。電荷は、たとえば、記憶層１２０に統合されたソースフォロワＳＦによって、モノリシックに統合された読み出しステージ１３０によって読み出すことができる。一つの利点は、画素１００を非常にコンパクトにすることができることである。さらに、本発明の実施形態による異なる層を提供することによって、たとえば、遮光体３００の構成によって、読み出しステージ１３０は、感知層１１０によって遮蔽することもでき、それにより、寄生放射線などに対する感度を低下させ、画素のノイズを低減させる。たとえば、遮光体は、記憶ノード、および少なくとも読み出しステージの浮遊拡散、任意選択で読み出しステージ１３０の他の要素も覆い得る。
本発明のいくつかの実施形態では、画素は、単一の記憶ノードに限定されない。
図４は、参照符号に「ａ」および「ｂ」が追加されて識別される、複数のメモリ素子１２１ａ、１２１ｂ（図に示すように２つ、本発明は１つまたは２つのみに限定されない）を備える画素２００の代替の実施形態を示している。たとえば、複数の記憶ノードＳＧａ、ＳＧｂを記憶層１４０に追加することができる。たとえば、転送ゲートなどのさらなる転送素子ＴＸ１ａ、ＴＸ１ｂは、浮遊拡散ノードＦＤ１から記憶ノードの各ノードへの電荷の独立した転送を可能にするために使用することができる。以前と同様に、共通の浮遊拡散ノードＦＤ１は、感知層１１０および記憶層１４０の両方によって共有される。メモリ素子１２１ａ、１２１ｂは、読み出しステージ、たとえば、画素あたりの単一の読み出しステージ１３０、したがって、記憶ノードＳＧａ、ＳＧｂの各々の電荷を読み出すための単一読み出しステージ、に接続され得る。たとえば、さらなる出力素子ＴＸ２ａ、ＴＸ２ｂは、１つの読み出しステージ１３０（以前と同様にＳＦであってもよい）を使用して、読み出しのためにさらなる浮遊拡散ＦＤ２（所定の容量ＣＦＤ２を有する）に電荷を転送するために、各記憶ノードＳＧａ、ＳＧｂに提供され得る。
このような画素２００は、高ダイナミックレンジ（ＨＤＲ）イメージングにおいて使用することができる。たとえば、デュアル露光ＨＤＲモードでは、長い露光結果を第１の記憶ノードＳＧａに記憶し、短い露光結果を第２の記憶ノードＳＧｂに記憶することができる。
遮光体は、少なくとも１つ以上の記憶ゲート、任意選択で転送素子、および任意選択で少なくともさらなる浮遊拡散ＦＤ２を覆い得る。
本発明のいくつかの実施形態では、たとえば、１つ以上の記憶ノードを有する実施形態では、遮光体は、（２つの層の間の電気接点を除いて）記憶層全体を覆い、記憶層の電子素子（転送素子、記憶ノード、読み出しステージなど）に光が衝突するのを防ぐ。
回路、接点、ゲート、およびステージ（読み出しステージなど）は、基板内または基板上に設けることができる。感知層および／または記憶層は、統合された要素を有するそのような基板を含み得る。
さらなる態様では、本発明は、グローバルシャッタ（ＧＳ）能力を有する画像センサに関する。画像センサは、本発明の実施形態による画素のアレイを備え、行および列で論理的に編成され、画素の露光を制御する制御回路を含む。制御回路は、ブルーミング防止トランジスタ（したがって、グローバル露光の制御を可能にする）、ならびにメモリ素子およびリセットを含む、アレイの複数の画素（たとえば、すべての画素）の各画素の転送素子のアクティブ化を制御する中央制御ユニットであり得る。
図５は、図３または図４に関して説明した画素１００、２００のアレイ５０１を備える画像センサ５００を概略的に示しており、画像センサ５００は、制御ユニット５０２を含む。たとえば、本発明は、アレイ５０１の画素数に限定されず、技術が許容するように、たとえば、数百万の画素を備え得る。そのような画像センサ５００の画素は、図３または図４に関して示され説明される画素として挙動することができ、したがって、センサ５００にＧＳセンサ機能を提供する。制御ユニット５０２は、たとえば、感知素子１０１からの電荷の転送、記憶ノードＳＧ、ＳＧａ、ＳＧｂの電荷の収集、記憶ノードから各読み出しステージ１３０への電荷の除去、たとえば、ブルーミング防止トランジスタＴＡＢおよびリセットトランジスタＲＳＴ１、ＲＳＴ２を制御することができる。実際の読み出しはまた、各画素１００、２００の選択トランジスタＳＥＬを制御するために、制御ユニット５０２によって、または代替的に、情報を交換することができる、および／または制御ユニット５０２と同期させることができる「選択」制御回路５０４によって制御され得る。読み出し回路は、当技術分野で既知であるように、各列バスからの信号を受け入れ、たとえば、ＣＤＳ、メモリ記憶または表示用の信号などを提供し得る。
いくつかの実施形態では、以下で説明するように、アレイ内の各画素の感知素子１０１から読み出しステージ１３０への電荷転送は、転送素子を制御することによって実行することができる。
感知層１１０の露光および感知素子１０１内の電荷の収集、ならびにブルーミング防止トランジスタＴＡＢの使用は、図２の対応するＰＰＤおよびブルーミング防止トランジスタＴＡＢと同じとすることができる。
浮遊拡散領域ＦＤ１のリセットは、たとえば、低消費電力で高速リセットを提供する浮遊拡散領域ＦＤ１に接続されたリセットトランジスタＲＳＴ１をアクティブ化することによって、先に説明したように行うことができる。しかしながら、本発明はこれに限定されず、たとえば、ＴＸ－ＴＸ１－ＴＸ２を介して寄生電荷を除去することが可能であり得る。
メモリ素子は、電荷を除去することによって、また、関連する素子（たとえば、出力素子ＴＸ２）および記憶層のリセットトランジスタＲＳＴ２のアクティブ化によって、「クリア」または「消去」することができる。
ＧＳ画素と同様に、図２を参照して説明したように、光子によって生成された電荷は、感知素子１１０から浮遊拡散領域ＦＤ１に同時に転送される。これは、画像センサの制御ユニット５０２を使用して適切なアクティブ化信号を提供することで、アレイのすべての画素で行うことができる。また、制御ユニット５０２は、ブルーミング防止トランジスタＴＡＢおよびリセットトランジスタＲＳＴを制御し得る。
前述のように、感知素子１０１に隣接する浮遊拡散領域ＦＤ１は、両方の層（「共通の浮遊拡散領域」）に共通であり、積層されたデバイスの感知層上のダイオード、積層されたデバイスの記憶層上のダイオード、および電気接点、たとえば、積層されたデバイスの２つの層（たとえば、ハイブリッド接合パッド）の間の相互接続金属化などの抵抗接点を備え得る。
共通の浮遊拡散領域ＦＤ１への電荷の転送は、そのコンデンサＣＦＤ１の電圧のシフトを導入する。ＣＦＤ１上のこの電圧は、ＣＣＤの電荷入力構造の使用方法と同様の方法で、メモリ素子、特に転送素子ＴＸ１－記憶ノードＳＧの組み合わせのための入力（たとえば、入力信号、たとえば、電荷を含む）として使用される。ＴＸ１が開き、電荷が記憶ノードＳＧに流れ、続いてＴＸ１が再び閉じられる。したがって、電荷は、感知素子１０１から共通の浮遊拡散領域ＦＤ１に移動し、最後に記憶ノードＳＧに移動する。これは、たとえば、図５に示される制御ユニット５０２、たとえば、チップ上に統合された中央制御ユニットによっても、すべての画素に対して同時に行うことができる。記憶層のレベルに位置するコントローラを提供することができる。これは、異なる経路を使用して層を提供することを有利に可能にし、たとえば、ＣＭＯＳ加工処理により、記憶層を提供し、より安価なｎＭＯＳ加工処理経路により、感知層を提供することを可能にする。
電荷転送後、すべての画素に対して感知素子１０１を空に（リセット）し、すべての画素に対して同時に新たな露光を開始することができるため、画像センサＧＳの機能が付与される。
画素の読み出しは、ローリングシャッタモードの従来の４Ｔ画素と同じように、ラインごと（たとえば、行または列ごとに）に開始することができる。これは、中央制御ユニット５０２の一部であってもなくてもよい選択制御ユニット５０４によって制御することができる。読み出しは、ＲＳセンサの読み出しと同様のステップを有するが、収集された電荷は、ＧＳセンサのように、すべての行および列の画素に対して、たとえば、アレイのすべての画素に対して、同時に生成される。このように、移動体の画像を撮影するときに、曲がりや歪みは現れない。以下、詳細：
読み出しステージは、ソースフォロワと、ソースフォロワのゲートに接続された第２の浮遊拡散領域ＦＤ２とを備え得る。ソースフォロワと浮遊拡散領域ＦＤ２との間の相互作用は、図２を参照して先のように類似している。１行の画素の読み出しを行う直前に、第２の浮遊拡散のコンデンサＣＦＤ２は、リセットトランジスタＲＳＴ２によりリセットされている。次に、ソースフォロワＳＦは、列バスの負荷に接続することでアクティブにされる。この接続は、行選択トランジスタＳＥＬによって実現することができる。リセット動作後、浮遊拡散上の電圧は、ソースフォロワＳＦによって感知され、電圧は、列バス上に「コピーされる」。これは、画素の基準電圧の第１の測定値を提供する。
次に、ここでも図２を参照して説明されるように、読み出しを行うことができる。記憶ノードＳＧからの電荷は、ＴＸ２またはＴＸａ、ＴＸｂを通して浮遊拡散領域ＦＤ２に転送されるため、第２拡散領域ＦＤ２のコンデンサＣＦＤ２の電圧が低下する。この低くなった電圧は、ソースフォロワＳＦによって感知され、列バスに「コピー」される。これは、画素の出力電圧の第２の測定値を提供する。
原則として、画素を完全に読み出し、行選択スイッチＳＥＬを非アクティブにすることができる。以前と同様に、ＣＤＳを設けることができるため、非常に低いノイズレベルで最終信号を実現することができる。
要約すると、すべての画素に対する同時露光時間（たとえば、同時に開始する）は、本発明の第１の態様の実施形態を参照して説明されるように、入射放射線から隠された記憶層上に位置し、かつ少なくとも記憶ノードを覆う遮光体によって保護されるため、良好に遮蔽された記憶ノードを有するアクティブ画素における「グローバルシャッタ」効果を提供する。
以下では、本発明の第１の態様の実施形態による画素を駆動する方法を示す。この方法は、感知素子からの電荷の転送の前に使用され得る、共通の浮遊拡散ノードＦＤ１をリセットするために余分なリセットトランジスタを追加することができることを考慮して、図２の画素を駆動するために使用される方法と同様である。
本方法のステップは、図６～図１２の電位図に概略的に示されるように、転送素子、トランジスタ、および記憶ノードをアクティブにすることを含む。電位の正の方向は、図面上で下向きである。
図６の概略電位図は、露光前の出発点を示す。左から右へ、ブルーミング防止ドレインの電位ＶＡＢは、通常、比較的高い電位、たとえば、３．３Ｖでバイアスされる。ブルーミング防止トランジスタのゲートは、より低い電圧、０Ｖをわずかに上回る典型的な値でバイアスされていることが示されている。感知素子（たとえば、ＰＰＤ）は、その（ピン留め）電圧、典型的には、０Ｖおよび３．３Ｖの中央のどこか、たとえば、１．５Ｖで示される。ＰＰＤの右側に、転送素子ＴＸが存在する。図６では、転送素子ＴＸは、ブルーミング防止トランジスタＴＡＢと同じ電位でバイアスされているが、これは非限定的な例にすぎない。ＰＰＤの電位井戸（ＰＰＤのバケットとしても知られる）は、ブルーミング防止ゲート上の電圧と感知層１１０の転送素子ＴＸ（たとえば、転送ゲート）上の電圧との間に適切に規定される。
感知層の転送素子ＴＸの隣にある図６～図１２の破線領域ＦＤ１は、浮遊拡散領域上の電圧を表す。この電圧は、共通の浮遊拡散領域ＦＤ１の２つの部分（たとえば、浮遊拡散領域として機能するダイオード）が電気的に接続されているため、それが記憶層上にあるので、感知層での電圧と同じである。
浮遊拡散領域の隣に、記憶層１２０、１４０上に、メモリ素子１２１は、３つの制御可能な素子、たとえば３つのゲートを含む。中間ゲートは、電荷を受け入れ、記憶するように適合され得る。これは、記憶ノードＳＧと見なされる。それは、記憶ノードから電荷を除去または出力するために、それぞれ記憶ノードへの電荷の転送のための２つの転送素子ＴＸ１、ＴＸ２によって囲まれている。
転送素子ＴＸ１は、低電圧でバイアスされ、ゲートＳＧ（記憶ノードとして使用される）は、高電圧でバイアスされ、出力素子ＴＸ２は、低電圧でバイアスされる。記憶ノードＳＧの下のバケットは、転送素子ＴＸ１および出力素子ＴＸ２上の低電圧によって十分に規定される。出力素子ＴＸ２の隣に、第２の変換ノードまたは浮遊拡散（図６～図１２のＦＤ２）が示されており、そこで電荷は電圧に変換される。第２の浮遊拡散ノードＦＤ２は、ＣＭＯＳ画素で行われるように、従来の方法で、リセットゲートＲＳＴによって画素電圧ＶＤＤＰＩＸにリセットすることかできる。
感知層１１０から記憶層１２０、１４０への電荷転送を改善するために、互いに異なる２つの層（たとえば、半導体基板、たとえば、Ｓｉ基板）に対して適切なバイアスを選ぶことができる。たとえば、記憶層に対応する基板は、感知層に対応する基板よりも高い電圧でバイアスされてもよい。
図７は、ノイズ、漏れ電流、クロストークなどから生じる電荷から感知素子ＰＰＤを「クリアする」ステップを示す。これは、単純に、ブルーミング防止トランジスタＴＡＢ上のパルスによって行うことができる。黒いボックスは、残りの図もそうであるように、ゲートがアクティブになり、その電位を変更した（電圧を増加させた）ことを示している。これは、画像センサのすべての画素に対して同時にグローバルに行うことができる。たとえば、制御ユニット５０２は、この同時動作を行ってもよい。ＰＰＤと電圧源ＶＡＢとの間のＴＡＢによって提供されるバリアは、ＰＰＤ内の電子のような任意の残りの電荷が電圧源ＶＡＢに流れることができるように下げられる。
図８は、ＰＰＤとＶＡＢとの間のバリアが再確立されているため、露光が開始され、ＰＰＤバケットに電荷が収集されることを示している。これは、光子によって生成された電荷を表す、ＰＰＤバケット内の網目状の矩形で示されている。同時に、浮遊拡散ＦＤ１はまた、たとえば、漏れ電流、ＦＤ１に入射する寄生光などから電子を収集し得る。このように、ＰＰＤの光電荷を伝送することができる前に、浮遊拡散ＦＤ１をクリアすることができる。
図９は、第１の浮遊拡散領域ＦＤ１から寄生電荷を除去する可能性を示している。これは、電荷を、ＴＸ１、ＳＧ、およびＴＸ２にわたって第１の浮遊拡散領域ＦＤ１から第２の浮遊拡散領域ＦＤ２にシフトさせることによって行うことができる。その間、リセットトランジスタＲＳＴもアクティブであり、ＦＤ１からのすべての電荷はリセットドレインに流れることができる。このＰＰＤは空にすることができ、アレイのすべての画素に対してグローバルに行うこともできる。さらなるリセットトランジスタＲＳＴ１は、図３に示すように、たとえば感知層上に設けられ、浮遊拡散領域ＦＤ１をリセットするために使用することかできる。
このグローバル動作の後、センサは、基本的に、感知素子ＰＰＤからアレイの各画素のメモリ素子の記憶ノードＳＧに電荷を転送する準備ができている。
この転送を図１０に示し、メモリ素子１２１の記憶ノードＳＧに向けて電荷がどのように輸送され、記憶されるかを示している。感知素子ＰＰＤから、記憶ノードＳＧを備えるメモリ素子ＭＥＭへのこの輸送を開始するために、後者は、ＴＸ２上の低電圧によって第２の浮遊拡散領域ＦＤ２から遮蔽される一方、記憶ノードＳＧ自体および転送素子ＴＸ１は、（記憶ノードＳＧのゲートをバイアスすることによって）高電圧に維持される。たとえば、ＴＸ１（およびＳＧ）のバイアスは、ＦＤ１（図９）をクリアする状況と比較して変更する必要はないが、転送素子ＴＸ２は低電圧でバイアスされるか、またはバイアスされない。したがって、転送ゲートＴＸを開くとき、ＰＰＤからのすべての電荷はＦＤ１に輸送されるが、ＦＤ１上の元の電圧がＴＸ１上の電圧と等しいため、ＰＰＤから記憶ノードＳＧに向かって電荷が流れることになる。
電圧バイアスは、感知素子の電圧よりも高くなり得る。たとえば、ＰＰＤのピン留め電圧が１．５Ｖである場合、ＴＸ１の電圧バイアスは、たとえば、２Ｖであってもよい。
ＭＥＭノードへの電荷のグローバル輸送後、ＰＰＤとＦＤ１との間のバリアは、ＴＸ上の低電圧によって再確立される。このＴＸクローズの後、以下の２つのさらなる動作を、たとえば、必須ではないが、並行して開始することができる。
－ＰＰＤの任意選択のクリア（図１１に示すようにＴＡＢをアクティブにして）およびＰＰＤの新たな露光（必要に応じて）。
－相関二重サンプリングのオプションを維持しながら、従来の方法でメモリノードに記憶されたデータを読み出す（ＦＤ２をリセットし、基準レベルを測定し、たとえばＴＸ２をより高い電圧にバイアスすることによって、ＴＸ２を通して電荷を転送し、光子によって生成された電荷からの信号を測定する）。
メモリノードの読み出しは、ローリングシャッタモードでのフォトダイオードからの電荷の読み出しと同様の方法で行うことができる。
本発明は、移動体、たとえば、高速移動体の画像の分析が、監視および、たとえば、高フレームレートの他のビデオ用途において必要とされる、自動車用途に使用することができる。マシンビジョンは典型的な例である。他のアクティブ画素センサと比較して、アクティブ回路のほとんどは、露光されていない層上に設けられているため、画素領域を効率的に利用することができる。これにより、フィルファクタが向上し、画素内の感度を高めることが可能になる。したがって、用途には、たとえば、低光度用途などの低強度放射線が含まれ得る。ＣＤＳも実装され、ノイズ効果がさらに低減され得る。
要約すると、本発明は、記憶ノードが、積層されたデバイスの第２の層、任意選択で読み出しステージ（たとえば、ソースフォロワ）にも位置することができるため、サイズが縮小された画素を提供する。その記憶ノードは、入射光から完全に遮蔽することができ、その結果、極めて低い寄生光感度となる。本発明によって提供される解決策は、裏面照明と互換性があり、したがって、記憶ノードに非常に複雑な遮蔽技術を必要とせずに、ＢＳＩ画素を提供する。
既存の技術では、近ＩＲの入射光と電荷ドメイン内のＧＳセンサとの組み合わせは非常に困難であるが、記憶ノードが積層されたデバイスの第２の層上に位置するとき、デバイスの光感知部分は、寄生光感度に制約を与えることなく、近ＩＲおよび／またはＭＴＦのために最適化することができる。潜在的に、グローバルシャッタ画素は、前面照明デバイスの現在の限界（２．２μｍ）よりも小さいものを実現することができる。このアイデアの概念は、いくつかの記憶ノードを備えたデバイスに簡単に拡張することができ、たとえば、軽いちらつきの問題を防ぐために、高ダイナミックレンジ用途または自動車用途で使用される。

Claims (10)

  1. グローバルシャッタ画素アレイのための画素（１００，２００）であって、前記画素は、感知層（１１０）および記憶層（１２０，１４０）を備え、
    前記感知層（１１０）が、
    －放射線を受け取ると電荷を提供するように適合された感知素子（１０１）と、
    －前記感知素子（１０１）から電荷を受け取るための第１の浮遊拡散領域（ＦＤ１）と、を備え、
    前記記憶層（１２０）が、
    －前記感知層（１１０）の前記第１の浮遊拡散領域（ＦＤ１）から電荷を受け取り、前記電荷を記憶するための少なくとも１つの記憶ノード（ＳＧ）、を備え、
    前記感知層（１１０）および前記記憶層（１２０）が、層のスタックを形成し、前記感知層（１１０）が、前記記憶層（１２０）の少なくとも前記記憶ノード（ＳＧ）を覆い、前記スタックが、少なくとも前記感知層（１１０）と前記記憶層（１２０）の前記記憶ノード（ＳＧ）との間の遮光体（３００）をさらに備えることで、前記記憶ノード（ＳＧ）が、放射線から遮蔽され、
    前記記憶ノード（ＳＧ）が、２つの転送ゲート（ＴＸ１，ＴＸ２）の間に設けられ、前記記憶ノード（ＳＧ）および前記２つの転送ゲート（ＴＸ１，ＴＸ２）が、前記第１の浮遊拡散領域（ＦＤ１）と第２の浮遊拡散領域（ＦＤ２）との間に設けられている、画素（１００，２００）。
  2. 前記感知層（１１０）および前記記憶層（１２０）はそれぞれ、異なるバイアス電圧への接続を備え、前記記憶層の前記バイアス電圧が、前記感知層の前記バイアス電圧よりも高い、先行請求項に記載の画素。
  3. 前記記憶層（１２０）が、前記浮遊拡散領域が前記記憶層（１２０）内に延在し共通の浮遊拡散（ＦＤ１）領域を形成するように、前記感知層（１１０）の前記浮遊拡散領域に電気的に接続された領域を備える、先行請求項のいずれか一項に記載の画素。
  4. 前記共通の浮遊拡散領域（ＦＤ１）が、前記感知層（１１０）および前記記憶層（１２０）のそれぞれにおける少なくとも１つのダイオード（４０１，４０２）から形成されている、先行請求項に記載の画素。
  5. 前記第１の浮遊拡散領域（ＦＤ１）が、前記感知層（１１０）内の第１のダイオード（４０１）および前記記憶層（１２０，１４０）内の第２のダイオード（４０２）から形成され、ハイブリッド結合パッド（４０３）によって互いに電気的に接続されている、先行請求項に記載の画素。
  6. 前記記憶層（１２０）が、前記記憶ノード（ＳＧ）に記憶された前記電荷に基づいて読み出し信号を提供するように適合された読み出しステージ（１３０）をさらに備える、先行請求項のいずれか一項に記載の画素。
  7. 前記読み出しステージ（１３０）が、前記記憶層（１２０）上の前記第２の浮遊拡散領域（ＦＤ２）に接続されたソースフォロワ（ＳＦ）を備える、先行請求項に記載の画素。
  8. 前記画素（１００）が、裏面照明構成を備える、先行請求項のいずれか一項に記載の画素。
  9. 前記記憶層（１４０）が、２つ以上の記憶ノード（ＳＧａ，ＳＧｂ）を備え、前記２つ以上の記憶ノード（ＳＧａ，ＳＧｂ）のそれぞれが、前記感知層（１１０）の前記浮遊拡散領域（ＦＤ１）から電荷を受け取り、同じ読み出し回路（１３０）に電荷を提供するように適合されている、先行請求項のいずれか一項に記載の画素（２００）。
  10. 先行請求項のいずれか一項に記載の画素（１００，２００）のアレイを備えた画像センサ（５００）であって、前記アレイをグローバルシャッタモードで駆動するように構成された回路（５０２）を含む、画像センサ（５００）。
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