JP2022025944A - 集積回路及び電源回路 - Google Patents

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Abstract

【課題】 電源電圧が高い場合であっても、安全にパワートランジスタを駆動することができる集積回路を提供する。【解決手段】 集積回路は、交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するパワートランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記パワートランジスタを駆動する集積回路であって、前記インダクタ電流の変化に応じて生成され、前記集積回路を動作させる電源電圧が印加される第１端子と、前記パワートランジスタの制御電極が接続される第２端子と、前記パワートランジスタをオンすべく、第１期間の間、前記第２端子を介して前記パワートランジスタを駆動する第１駆動回路と、前記パワートランジスタをオンすべく、前記第１期間の少なくとも一部を含む第２期間、前記第２端子を介して前記パワートランジスタを駆動し、前記第１駆動回路より駆動能力が小さい第２駆動回路と、を備える。【選択図】図５

Description

本発明は、集積回路及び電源回路に関する。
ＡＣ－ＤＣコンバータのトランスに流れるインダクタ電流を制御すべく、パワートランジスタを駆動する集積回路がある。（例えば、特許文献１）
米国特許第７５５４３６７号明細書
ところで、上述した集積回路には、インダクタ電流の変化に応じて生成される電圧から生成される電源電圧で動作するものがある。また、電源電圧は、例えば、パワートランジスタがＮＭＯＳトランジスタである場合、パワートランジスタをオンする際のゲート電圧として使用される。しかしながら、電源電圧がパワートランジスタのゲート電圧の定格値から外れるほど上昇することがある。この場合、パワートランジスタのゲート電圧の定格値が高いパワートランジスタを使用する必要があるがコストが高くなる。
また、電源電圧が高くなると、電源電圧の上昇に耐える高耐圧トランジスタが必要となる。しかしながら、高耐圧トランジスタは標準の製造プロセスには用意されていない。そのため、特別な製造プロセスで集積回路を製造することが必要となり、集積回路の製造コストが高くなる。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、電源電圧が高い場合であっても、安全にパワートランジスタを駆動することができる集積回路を提供することにある。
前述した課題を解決する本発明にかかる集積回路の態様は、交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するパワートランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記パワートランジスタを駆動する集積回路であって、前記インダクタ電流の変化に応じて生成され、前記集積回路を動作させる電源電圧が印加される第１端子と、前記パワートランジスタの制御電極が接続される第２端子と、前記パワートランジスタをオンすべく、第１期間の間、前記第２端子を介して前記パワートランジスタを駆動する第１駆動回路と、前記パワートランジスタをオンすべく、前記第１期間の少なくとも一部を含む第２期間、前記第２端子を介して前記パワートランジスタを駆動し、前記第１駆動回路より駆動能力が小さい第２駆動回路と、を備える。
前述した課題を解決する本発明にかかる電源回路の態様は、 交流電圧から直流電圧を生成する電源回路であって、前記交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するパワートランジスタと、前記パワートランジスタを駆動する集積回路と、を備え、前記集積回路は、前記インダクタ電流の変化に応じて生成され、前記集積回路を動作させる電源電圧が印加される第１端子と、前記パワートランジスタの制御電極が接続される第２端子と、前記パワートランジスタをオンすべく、第１期間の間、前記第２端子を介して前記パワートランジスタを駆動する第１駆動回路と、前記パワートランジスタをオンすべく、前記第１期間の少なくとも一部を含む第２期間、前記第２端子を介して前記パワートランジスタを駆動し、前記第１駆動回路より駆動能力が小さい第２駆動回路と、を備える。
電源電圧が高い場合であっても、安全にパワートランジスタを駆動することができる集積回路を提供することができる。
ＡＣ－ＤＣコンバータ１０の一例を示す図である。 スイッチング制御ＩＣ２２の一例を示す図である。 連続動作時のＡＣ－ＤＣコンバータ１０の動作の一例を示す図である。 非連続動作時のＡＣ－ＤＣコンバータ１０の動作の一例を示す図である。 駆動回路６０の一例を示す図である。 第１駆動回路７１の一例を示す図である。 各状態において、調整回路８１が出力する制御信号Ｄ０～Ｄ３の論理レベルを示す図である。 第２駆動回路７２の一例を示す図である。 電圧Ｖｄｒが下限レベルよりも低い場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。 電圧Ｖｄｒを下限レベル以上にする場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。 電圧Ｖｄｒが上限レベルよりも高い場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。 電圧Ｖｄｒを上限レベル以下にする場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。 信号ｅｎが“Ｌ”である場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成の一例を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成するフライバック方式の電源回路である。
ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，３１，３３，４１、スイッチング制御ＩＣ２２、パワートランジスタ２３、トランス２４、抵抗２５，２７，２８、ダイオード２６，３０，４０、フォトトランジスタ３２、定電圧回路４２及び発光ダイオード４３を含んで構成される。
全波整流回路２０は、入力される交流電圧Ｖａｃを全波整流して出力し、コンデンサ２１は、全波整流回路２０からの出力を平滑化し、電圧Ｖｒｅｃを生成する。
スイッチング制御ＩＣ２２は、出力電圧Ｖｏｕｔのレベルが目的レベルとなるよう、パワートランジスタ２３のスイッチングを制御する集積回路である。
スイッチング制御ＩＣ２２は、トランス２４の一次コイルＬ１に流れる電流、及び出力電圧Ｖｏｕｔに基づいて、パワートランジスタ２３の駆動を行う。なお、本実施形態においては、スイッチング制御ＩＣ２２の端子ＯＵＴと、パワートランジスタ２３のゲート電極との間には、抵抗２５，２７、ダイオード２６が接続されている。
しかしながら、端子ＯＵＴと、パワートランジスタ２３とは、直接接続されていてもよい。ここで、抵抗２５，２７、ダイオード２６は、パワートランジスタ２３のゲート電圧の立ち上がり又は立下りにおける傾きを制御する素子である。
なお、本実施形態において、「接続」とは、直接的に接続されること、及び回路素子を介して間接的に接続されることを含む。また、スイッチング制御ＩＣ２２の詳細については後述する。
パワートランジスタ２３は、例えばＡＣ－ＤＣコンバータ１０の負荷１１の電力を制御するためのＮＭＯＳトランジスタである。なお、本実施形態では、パワートランジスタ２３は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。パワートランジスタ２３は、電力を制御できるトランジスタであれば、バイポーラトランジスタ等他のスイッチング素子であっても良い。
抵抗２８は、トランス２４の一次コイルＬ１及びパワートランジスタ２３に流れる電流を検出すべく、パワートランジスタ２３のソース電極と接地との間に設けられた抵抗である。なお、抵抗２８は、一次コイルＬ１に流れる電流の電流値を示す電圧Ｖｃｓを生成する。
トランス２４は、一次コイルＬ１、二次コイルＬ２、補助コイルＬ３を備えており、一次コイルＬ１及び補助コイルＬ３と、二次コイルＬ２との間は絶縁されている。トランス２４においては、一次コイルＬ１の両端の電圧の変化に応じて、二次コイルＬ２と補助コイルＬ３の夫々の両端に電圧が発生する。
本実施形態における一次コイルＬ１は、一端に電圧Ｖｒｅｃが印加され、他端はパワートランジスタ２３のドレイン電極に接続されている。したがって、パワートランジスタ２３の駆動が開始されると、二次コイルＬ２と補助コイルＬ３の夫々の両端に電圧が発生することになる。
ダイオード３０は、トランス２４の補助コイルＬ３からの電流を整流し、コンデンサ３１に供給する。したがって、パワートランジスタ２３の駆動が開始されると、コンデンサ３１は、ダイオード３０からの電流により充電される。
なお、詳細は省略するが、スイッチング制御ＩＣ２２は、電圧Ｖｒｅｃに基づいて起動し、起動後は、コンデンサ３１に充電される電圧Ｖｃｃ（以降、電源電圧Ｖｃｃとする。）に基づいて動作する。
ダイオード４０は、トランス２４の二次コイルＬ２からの電流を整流し、コンデンサ４１に供給する。コンデンサ４１は、ダイオード４０からの電流により充電されるため、コンデンサ４１の端子間には出力電圧Ｖｏｕｔが発生する。なお、本実施形態では、パワートランジスタ２３がオンする時間が長くなると、出力電圧Ｖｏｕｔが高くなるよう、一次コイルＬ１及び二次コイルＬ２の巻き数や極性が定められている。
定電圧回路４２は、一定の直流電圧を生成する回路であり、例えば、シャントレギュレータを用いて構成される。
発光ダイオード４３は、出力電圧Ｖｏｕｔと、定電圧回路４２の出力との差に応じた強度の光を発光する素子であり、後述するフォトトランジスタ３２とともに、フォトカプラを構成する。本実施形態では、出力電圧Ｖｏｕｔのレベルが高くなると、発光ダイオード４３からの光の強度は強くなる。
フォトトランジスタ３２は、発光ダイオード４３からの光を受け、光の強度が強いほど大きいシンク電流Ｉ１を流す。
コンデンサ３３は、シンク電流Ｉ１が流れると、スイッチング制御ＩＣ２２の端子ＦＢに生じる電圧Ｖｆｂを安定させる素子である。
なお、一次コイルＬ１は、「インダクタ」に相当し、電圧Ｖｒｅｃは、「整流電圧」に相当する。
＜＜＜スイッチング制御ＩＣ２２の構成＞＞＞
図２は、スイッチング制御ＩＣ２２の一例を示す図である。スイッチング制御ＩＣ２２は、パワートランジスタ２３の駆動を制御する集積回路であり、端子ＶＣＣ、ＦＢ、ＣＳ、ＯＵＴを有する。なお、端子ＧＮＤは便宜上省略されている。
端子ＶＣＣは、コイルＬ１に流れるインダクタ電流の変化に応じたコイルＬ３からの電流から生成される電源電圧Ｖｃｃが印加される端子である。
端子ＦＢは、フォトトランジスタ３２のシンク電流Ｉ１に応じた電圧Ｖｆｂが生じる端子である。
端子ＣＳは、パワートランジスタ２３がオンされると、インダクタ電流ＩＬが抵抗２８に流れることによって生じる電圧Ｖｃｓが印加される端子である。
端子ＯＵＴは、パワートランジスタ２３を駆動する電圧Ｖｄｒを出力する端子であり、抵抗２５，２７、ダイオード２６を介してパワートランジスタ２３のゲート電極が接続される。
また、スイッチング制御ＩＣ２２は、分圧回路５０，５８，６１、コンパレータ５１，５９、内部電源５２、抵抗５３、イネーブル回路５４、ＰＷＭ発振器５５、ワンショット回路５６、ＳＲフリップフロップ５７、駆動回路６０を含んで構成される。
分圧回路５０は、電源電圧Ｖｃｃを、例えば１０分の１に分圧し、電圧Ｖｃｃ＿ｄｉｖを生成する回路である。
コンパレータ５１は、電圧Ｖｃｃ＿ｄｉｖと、基準電圧ＶＲＥＦ０とを比較し、リセット信号ｒｓｔを出力する回路である。ここで、基準電圧ＶＲＥＦ０は、電源電圧Ｖｃｃがスイッチング制御ＩＣ２２の動作電圧まで上昇したか否かを判定するための電圧である。つまり、スイッチング制御ＩＣ２２は、リセット信号ｒｓｔがハイレベル（以下、“Ｈ”レベルとする）になると動作を開始する。
具体的には、コンパレータ５１が“Ｈ”レベルの信号ｒｓｔを出力する場合、スイッチング制御ＩＣ２２の各回路は動作し、ローレベル（以下、“Ｌ”レベルとする）の信号ｒｓｔを出力する場合、スイッチング制御ＩＣ２２の各回路はリセットされる。
内部電源５２は、電源電圧Ｖｃｃから内部電圧Ｖｄｄを生成する回路である。なお、内部電圧Ｖｄｄは、後述する制御回路７０及び第２駆動回路７２等に供給される。また、端子ＦＢに生じる電圧Ｖｆｂは、フォトトランジスタ３２のシンク電流Ｉ１が内部電圧Ｖｄｄと、端子ＦＢとの間に接続された抵抗５３に流れることによって、生じる電圧である。
なお、出力電圧Ｖｏｕｔが目的レベルより高くなると、発光ダイオード４３はより強い強度の光を発し、フォトトランジスタ３２のシンク電流Ｉ１は大きくなる。その結果、抵抗５３に流れる電流が増加するので、電圧Ｖｆｂは低下する。逆に、出力電圧Ｖｏｕｔが目的レベルより低くなると、抵抗５３に流れる電流が減少し、電圧Ｖｆｂは上昇する。
イネーブル回路５４は、信号ＩＮの立下りにおける電圧Ｖｃｃ＿ｄｉｖに基づいて、後述する駆動回路６０の動作を制御する信号ｅｎを生成する回路である。そして、イネーブル回路５４は、コンパレータ６２、インバータ６３、Ｄフリップフロップ６４、トランスファーゲート６５，６６を含んで構成される。
コンパレータ６２は、電圧Ｖｃｃ＿ｄｉｖと、基準電圧ｒｅｆとを比較する回路である。なお、基準電圧ｒｅｆは、信号ｅｎに基づいて選択される基準電圧ＶＲＥＦ１又はＶＲＥＦ２のいずれかである。
インバータ６３は、後述する信号ＩＮを反転し、Ｄフリップフロップ６４のクロックとして出力する素子である。
Ｄフリップフロップ６４は、クロックの立ち上がりにおいて、コンパレータ６２の出力を取り込み、Ｑ出力として出力する。なお、Ｄフリップフロップ６４のＱ出力は、信号ｅｎとなる。
トランスファーゲート６５，６６は、信号ｅｎに基づいて、基準電圧ｒｅｆとして基準電圧ＶＲＥＦ１又はＶＲＥＦ２のいずれかを出力する回路である。具体的には、信号ｅｎが“Ｌ”レベルである場合、基準電圧ｒｅｆとして基準電圧ＶＲＥＦ１を出力し、信号ｅｎが“Ｈ”レベルである場合、基準電圧ｒｅｆとして基準電圧ＶＲＥＦ２を出力する。
以上から、イネーブル回路５４は、電圧Ｖｃｃ＿ｄｉｖが基準電圧ＶＲＥＦ１より高く信号ｅｎが“Ｈ”レベルであった後、信号ＩＮの立下りにおける電圧Ｖｃｃ＿ｄｉｖが基準電圧ＶＲＥＦ２を下回ると、“Ｌ”レベルの信号ｅｎを出力する。
一方、イネーブル回路５４は、電圧Ｖｃｃ＿ｄｉｖが基準電圧ＶＲＥＦ２より低く信号ｅｎが“Ｌ”レベルであった後、信号ＩＮの立下りにおける電圧Ｖｃｃ＿ｄｉｖが基準電圧ＶＲＥＦ１を上回ると、“Ｈ”レベルの信号ｅｎを出力する。これら以外の場合、イネーブル回路５４は、信号ｅｎを以前と同じ論理レベルに維持する。
ＰＷＭ発振器５５は、電圧Ｖｆｂに応じたスイッチング周波数を有するＰＷＭ波形である信号Ｖｐｗｍを出力する回路である。
ワンショット回路５６は、信号Ｖｐｗｍの立ち上がりにおいて、ワンショットパルスＶｓを生成する回路である。
ＳＲフリップフロップ５７は、セット入力にワンショットパルスＶｓが入力され、リセット入力に後述するリセット信号Ｖｒが入力され、信号ＩＮを生成する。このため、ＳＲフリップフロップ５７は、ワンショットパルスＶｓが“Ｈ”レベルとなると、“Ｈ”レベルの信号ＩＮを生成し、リセット信号Ｖｒが“Ｈ”レベルとなると、“Ｌ”レベルの信号ＩＮを生成する。
分圧回路５８は、端子ＦＢに生成される電圧Ｖｆｂを分圧し、電圧Ｖｆｂ＿ｄｉｖを生成する回路である。
コンパレータ５９は、端子ＣＳからの電圧Ｖｃｓと、電圧Ｖｆｂ＿ｄｉｖとを比較し、リセット信号Ｖｒを生成する回路である。具体的には、コンパレータ５９は、電圧Ｖｃｓが電圧Ｖｆｂ＿ｄｉｖより低いと、“Ｌ”レベルのリセット信号Ｖｒを出力し、電圧Ｖｃｓが電圧Ｖｆｂ＿ｄｉｖより高いと、“Ｈ”レベルのリセット信号Ｖｒを出力する。
駆動回路６０は、リセット信号ｒｓｔが“Ｈ”レベルとなると、動作し、信号ＩＮに応じてパワートランジスタ２３を駆動する電圧Ｖｄｒを出力する回路である。
具体的には、駆動回路６０は、信号ｅｎが“Ｈ”レベルである場合、“Ｈ”レベルの信号ＩＮに応じて電圧Ｖｄｒを所定レベルにクランプして出力し、信号ｅｎが“Ｌ”レベルである場合、“Ｈ”レベルの信号ＩＮに応じて電源電圧Ｖｃｃの電圧レベルの電圧Ｖｄｒを出力する。
一方、駆動回路６０は、信号ＩＮが“Ｌ”レベルである場合、接地レベルの電圧Ｖｄｒを出力する。なお、駆動回路６０の詳細は後述する。
分圧回路６１は、電圧Ｖｄｒを、例えば１０分の１に分圧し、電圧Ｖｄｒ＿ｄｉｖを生成する回路である。なお、分圧回路６１は、電圧Ｖｄｒ＿ｄｉｖを、後述する制御回路７０及び第２駆動回路７２に出力する。
また、スイッチング制御回路２２は、ＡＣ－ＤＣコンバータ１０に目的レベルの出力電圧Ｖｏｕｔを出力させるよう動作する。以下で、出力電圧Ｖｏｕｔに応じた電圧Ｖｆｂに応じてパワートランジスタ２３のスイッチング周波数が比例して変化する場合について説明する。
まず、出力電圧Ｖｏｕｔが目的レベルを上回る場合、電圧Ｖｆｂは低下し、ＰＷＭ発振器５５は、より低いスイッチング周波数の信号Ｖｐｗｍを出力する。その結果、スイッチング制御ＩＣ２２は、より短い期間、パワートランジスタ２３をオンし、ＡＣ－ＤＣコンバータ１０は出力電圧Ｖｏｕｔを目的レベルに低下させる。
つぎに、出力電圧Ｖｏｕｔが目的レベルを下回る場合、電圧Ｖｆｂは上昇し、ＰＷＭ発振器５５は、より高いスイッチング周波数の信号Ｖｐｗｍを出力する。その結果、スイッチング制御ＩＣ２２は、より長い期間、パワートランジスタ２３をオンし、ＡＣ－ＤＣコンバータ１０は出力電圧Ｖｏｕｔを目的レベルに上昇させる。
なお、端子ＶＣＣは、「第１端子」に相当し、端子ＯＵＴは、「第２端子」に相当し、コンパレータ６２は、「第２判定回路」に相当する。
以下では、ＡＣ－ＤＣコンバータ１０が連続動作又は非連続動作をする際のスイッチング制御回路２２の動作について説明する。
＜＜＜連続動作時のＡＣ－ＤＣコンバータ１０の動作＞＞＞
図３は、スイッチング制御ＩＣ２２がＡＣ－ＤＣコンバータ１０を連続動作させる場合のスイッチング制御ＩＣ２２の動作を示す図である。なお、時刻ｔ０からｔ２の期間をＮ番目の期間とし、時刻ｔ２からｔ４の期間をＮ＋１番目の期間とし、時刻ｔ４からｔ６の期間をＮ＋２番目の期間とする。以下では、まず、Ｎ番目の期間について説明する。
時刻ｔ０において、ＰＷＭ発振器５５は、電圧Ｖｆｂに応じたスイッチング周波数の信号Ｖｐｗｍを出力する。ワンショット回路５６は、信号Ｖｐｗｍの立ち上がりで“Ｈ”レベルのワンショットパルスである信号Ｖｓを出力する。
ＳＲフリップフロップ５７は、“Ｈ”レベルのワンショットパルスである信号Ｖｓが入力されると、“Ｈ”レベルの信号ＩＮを出力する。これにより、駆動回路６０は、信号Ｖｄｒの電圧レベルを上昇させ、パワートランジスタ２３をオンする。
信号Ｖｄｒの電圧レベルが上昇し、パワートランジスタ２３がオンされると、一次側のコイルＬ１に流れるインダクタ電流ＩＬ１は、ＡＣ－ＤＣコンバータ１０が連続動作しているため、正のオフセットを有して増加する。これにより、抵抗２８に流れるインダクタ電流ＩＬ１によって生じる電圧Ｖｃｓは、インダクタ電流ＩＬ１と同様に正のオフセットを有して増加する。
一方、二次側のコイルＬ２は逆極性で電磁結合されており、ダイオード４０はオフされるため、二次側のコイルＬ２に流れるインダクタ電流ＩＬ２は、パワートランジスタ２３がオンしている際に流れず、トランス２４にエネルギーが蓄えられる。
時刻ｔ１において、電圧Ｖｃｓが電圧Ｖｆｂ＿ｄｉｖを超えると、コンパレータ５９は、“Ｈ”レベルの信号Ｖｒを出力する。これにより、ＳＲフリップフロップ５７は、“Ｌ”レベルの信号ＩＮを出力し、駆動回路６０は、信号Ｖｄｒの電圧レベルを低下させ、パワートランジスタ２３をオフする。
信号Ｖｄｒの電圧レベルが低下し、パワートランジスタ２３がオフされると、インダクタ電流ＩＬ１は、急激に減少する。これにより、トランス２４に蓄えられたエネルギーが二次側のコイルＬ２からダイオード４０を介して出力される。その際にインダクタ電流ＩＬ２が一定の割合で減少しながら流れる。さらに時刻ｔ２となった瞬間はまだインダクタ電流ＩＬ２は０となっておらず、パワートランジスタ２３がオンし、インダクタ電流ＩＬ１が流れだす時にインダクタ電流ＩＬ２は０となる。
また、時刻ｔ２からｔ６においては、時刻ｔ０からｔ２における動作が繰り返される。したがって、ＡＣ－ＤＣコンバータ１０は、連続動作時において、パワートランジスタ２３がオンされる際、インダクタ電流ＩＬ１がゼロになることなく、動作する。連続動作の際は、時刻ｔ０から時刻ｔ６のどの瞬間を取っても、インダクタ電流ＩＬ１またはインダクタ電流ＩＬ２のいずれかが流れていることとなる。
＜＜＜非連続動作時のＡＣ－ＤＣコンバータ１０の動作＞＞＞
図４は、スイッチング制御ＩＣ２２がＡＣ－ＤＣコンバータ１０を非連続動作させる場合のスイッチング制御ＩＣ２２の動作を示す図である。なお、時刻ｔ１０からｔ１２の期間をＮ番目の期間とし、時刻ｔ１２からｔ１４の期間をＮ＋１番目の期間とし、時刻ｔ１４からｔ１６の期間をＮ＋２番目の期間とする。以下では、まず、Ｎ番目の期間について説明する。
時刻ｔ１０において、ＰＷＭ発振器５５は、電圧Ｖｆｂに応じたスイッチング周波数の信号Ｖｐｗｍを出力する。ワンショット回路５６は、信号Ｖｐｗｍの立ち上がりで“Ｈ”レベルのワンショットパルスである信号Ｖｓを出力する。
ＳＲフリップフロップ５７は、“Ｈ”レベルのワンショットパルスである信号Ｖｓが入力されると、“Ｈ”レベルの信号ＩＮを出力する。これにより、駆動回路６０は、信号Ｖｄｒの電圧レベルを上昇させ、パワートランジスタ２３をオンする。
信号Ｖｄｒの電圧レベルが上昇し、パワートランジスタ２３がオンされると、一次側のコイルＬ１に流れるインダクタ電流ＩＬ１は、ＡＣ－ＤＣコンバータ１０が非連続動作しているため、正のオフセットを有さず増加する。つまり、ＡＣ－ＤＣコンバータ１０が非連続動作する場合、インダクタ電流ＩＬ１は、流れきった状態（すなわち、ゼロ）から増加する。これにより、抵抗２８に流れるインダクタ電流ＩＬ１によって生じる電圧Ｖｃｓは、インダクタ電流ＩＬ１と同様に正のオフセットを有さず増加する。つまり、電圧Ｖｃｓもゼロから増加する。
一方、二次側のコイルＬ２は逆極性で電磁結合されており、ダイオード４０はオフされるため、二次側のコイルＬ２に流れるインダクタ電流ＩＬ２は、パワートランジスタ２３がオンしている際に流れず、トランス２４にエネルギーが蓄えられる。
時刻ｔ１１において、電圧Ｖｃｓが電圧Ｖｆｂ＿ｄｉｖを超えると、コンパレータ５９は、“Ｈ”レベルの信号Ｖｒを出力する。これにより、ＳＲフリップフロップ５７は、“Ｌ”レベルの信号ＩＮを出力し、駆動回路６０は、信号Ｖｄｒの電圧レベルを低下させ、パワートランジスタ２３をオフする。
信号Ｖｄｒの電圧レベルが低下し、パワートランジスタ２３がオフされると、インダクタ電流ＩＬ１は、急激に減少する。これにより、トランス２４に蓄えられたエネルギーが二次側のコイルＬ２からダイオード４０を介して出力される。なお、時刻ｔ１２において、パワートランジスタ２３は再度時刻ｔ１０の際と同様にオンされる際、ＡＣ－ＤＣコンバータ１０が非連続動作しているため、インダクタ電流ＩＬ２は流れていない。インダクタ電流ＩＬ２は時刻ｔ１１の時点で発生してから一定の割合で減少していき、時刻ｔ１１から時刻ｔ１２の間のどこかで０となる。
また、時刻ｔ１２からｔ１７においては、時刻ｔ１０からｔ１２における動作が繰り返される。したがって、ＡＣ－ＤＣコンバータ１０は、非連続動作時において、パワートランジスタ２３がオンされる際、インダクタ電流ＩＬ１はゼロとなるよう動作する。非連続動作の際は、時刻ｔ１１から時刻ｔ１２の間、時刻ｔ１３から時刻ｔ１４の間、時刻ｔ１５から時刻ｔ１６の間のように、インダクタ電流ＩＬ１およびインダクタ電流ＩＬ２のいずれもが流れない期間がある。
＜＜＜駆動回路６０の構成＞＞＞
図５は、駆動回路６０の一例を示す図である。駆動回路６０は、制御回路７０、第１駆動回路７１、第２駆動回路７２を含んで構成される。
制御回路７０は、第１駆動回路７１にパワートランジスタ２３を駆動させる期間を決定するする回路である。また、制御回路７０は、信号Ｄ０～Ｄ３を出力し、第１駆動回路７１を制御する。
第１駆動回路７１は、制御回路７０からの信号Ｄ０等に基づいて、パワートランジスタ２３を電圧で駆動する電圧駆動回路である。
第２駆動回路７２は、電圧Ｖｄｒ＿ｄｉｖと、信号ｅｎ、ＩＮとに基づいて、スイッチング制御ＩＣ２２の端子ＯＵＴへ電流を吐き出し、又は端子ＯＵＴから電流を吸い込むことによって、パワートランジスタ２３を電流で駆動する電流駆動回路である。なお、制御回路７０、第１駆動回路７１、第２駆動回路７２の詳細については後述する。
＜＜＜制御回路７０の構成＞＞＞
また、制御回路７０は、判定回路８０、調整回路８１を含んで構成され、電圧Ｖｄｒ＿ｄｉｖと、信号ＩＮと、リセット信号ｒｓｔとに基づいて、信号Ｄ０～Ｄ３を出力する。
また、制御回路７０は、電圧Ｖｄｒ＿ｄｉｖに基づいて、電圧Ｖｄｒが後述する所定範囲に入るよう、信号Ｄ０等を出力し第１駆動回路７１を制御する。
判定回路８０は、電圧Ｖｄｒが所定範囲に入るか（すなわち、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ２（例えば、１．４Ｖ）と、基準電圧ＶＲＥＦ３（例えば、１．５Ｖ）との間に入るか）を判定する回路である。
具体的には、判定回路８０は、タイマ９２（後述）がクロック信号ｔｒｄの立ち上がりを３回出力する間、電圧Ｖｄｒ＿ｄｉｖが連続して基準電圧ＶＲＥＦ３を上回ると“Ｌ”レベルの信号Ｓｕｐ及び“Ｈ”レベルの信号Ｓｄｏｗｎを後述する調整回路８１に出力する。また、判定回路８０は、タイマ９２がクロック信号ｔｒｄの立ち上がりを３回出力する間、電圧Ｖｄｒ＿ｄｉｖが連続して基準電圧ＶＲＥＦ２を下回ると“Ｈ”レベルの信号Ｓｕｐ及び“Ｌ”レベルの信号Ｓｄｏｗｎを調整回路８１に出力する。これら以外の場合、判定回路８０は、“Ｌ”レベルの信号Ｓｕｐ，Ｓｄｏｗｎを出力する。
判定回路８０は、コンパレータ９０，９１、タイマ９２、論理回路９３を含んで構成され、後述する調整回路８１が生成する信号を制御する。
コンパレータ９０は、基準電圧ＶＲＥＦ２より、電圧Ｖｄｒ＿ｄｉｖが高いか否かを判定する回路であり、コンパレータ９１は、基準電圧ＶＲＥＦ３より、電圧Ｖｄｒ＿ｄｉｖが高いか否かを判定する回路である。
タイマ９２は、判定回路８０を動作させるためのクロック信号ｔｒｄを出力する回路である。タイマ９２は、信号ＩＮが“Ｈ”レベルとなると、所定時間ｔａ後に“Ｈ”レベルのクロック信号ｔｒｄを出力し、信号ＩＮが“Ｌ”レベルとなると、“Ｌ”レベルのクロック信号ｔｒｄを出力する。なお、所定時間ｔａは、信号ＩＮが“Ｈ”レベルである期間より短い。
論理回路９３は、コンパレータ９０，９１の出力をタイマ９２からのクロック信号ｔｒｄの立ち上がりで保持する。論理回路９３は、クロック信号ｔｒｄが３回立ち上がる期間において、電圧Ｖｄｒ＿ｄｉｖが、連続して基準電圧ＶＲＥＦ２より低い場合、“Ｈ”レベルの信号Ｓｕｐ及び“Ｌ”レベルの信号Ｓｄｏｗｎを出力する。一方、論理回路９３は、クロック信号ｔｒｄが３回立ち上がる期間において、電圧Ｖｄｒ＿ｄｉｖが、連続して基準電圧ＶＲＥＦ３より高い場合、“Ｌ”レベルの信号Ｓｕｐ及び“Ｈ”レベルの信号Ｓｄｏｗｎを出力する。また、論理回路９３は、クロック信号ｔｒｄが３回立ち上がる期間において、電圧Ｖｄｒ＿ｄｉｖが、基準電圧ＶＲＥＦ２より低いか、又は基準電圧ＶＲＥＦ３より高い状態が連続しない場合、“Ｌ”レベルの信号Ｓｕｐ，Ｓｄｏｗｎを出力する。
また、調整回路８１は、信号Ｓｕｐ，Ｓｄｏｗｎと、信号ｅｎとに基づいて、第１駆動回路７１を制御する信号Ｄ０～Ｄ３を出力する。
また、調整回路８１は、信号Ｓｕｐが“Ｈ”レベルとなると第１駆動回路７１にパワートランジスタ２３を電圧で駆動させる電圧駆動期間を長くし、信号Ｓｄｏｗｎが“Ｈ”レベルとなると電圧駆動期間を短くする。また、調整回路８１は、信号Ｓｕｐ，Ｓｄｏｗｎが“Ｌ”レベルである場合、電圧駆動期間を維持する。
具体的には、調整回路８１は、電圧駆動期間の長短に応じて、“Ｈ”レベルの制御信号Ｄ０～Ｄ２を出力する期間を調整する。なお、第１駆動回路７１の構成・動作については後述する。また、判定回路８０は、「第１判定回路」に相当し、信号Ｓｕｐ，Ｓｄｏｗｎは、「判定結果」に相当する。
＜＜＜第１駆動回路７１の構成・動作及び調整回路８１の動作＞＞＞
図６は、第１駆動回路７１の一例を示す図である。調整回路８１は、イネーブル回路５４が“Ｈ”レベルの信号ｅｎを出力する際に判定回路８０が“Ｈ”レベルの信号Ｓｕｐを出力すると、制御信号Ｄ０～Ｄ２が“Ｈ”レベルとなる期間を長くする。一方、調整回路８１は、イネーブル回路５４が“Ｈ”レベルの信号ｅｎを出力する際に判定回路８０が“Ｈ”レベルの信号Ｓｄｏｗｎを出力すると、制御信号Ｄ０～Ｄ２が“Ｈ”レベルとなる期間を短くする。なお、制御信号Ｄ０～Ｄ２のいずれかが“Ｈ”レベルとなる期間は、電圧駆動期間に相当する。
また、調整回路８１は、イネーブル回路５４が“Ｈ”レベルの信号ｅｎを出力し、ＳＲフリップフロップ５７が“Ｈ”レベルの信号ＩＮを出力すると、状態１、状態２、状態３、非駆動状態の４つの状態に順次遷移するよう第１駆動回路７１に制御信号Ｄ０等を出力する。各状態における制御信号Ｄ０～Ｄ３の論理レベルは、図７に示す通りであり、以下で説明する。
図７に示す通り、状態１において、調整回路８１は、制御信号Ｄ０～Ｄ２を“Ｈ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。状態２において、調整回路８１は、制御信号Ｄ０を“Ｌ”レベルとし、制御信号Ｄ１～Ｄ２を“Ｈ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。状態３において、調整回路８１は、制御信号Ｄ０～Ｄ１を“Ｌ”レベルとし、制御信号Ｄ２を“Ｈ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。非駆動状態において、調整回路８１は、制御信号Ｄ０～Ｄ２を“Ｌ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。
一方、図７に示す通り、調整回路８１は、イネーブル回路５４が“Ｌ”レベルの信号ｅｎを出力し、ＳＲフリップフロップ５７が“Ｈ”レベルの信号ＩＮを出力すると、状態４、状態５の２つの状態に順次遷移するよう第１駆動回路７１に制御信号Ｄ０等を出力する。各状態における制御信号Ｄ０等の論理レベルは、状態４の場合、状態１と同様であり、状態５の場合、状態３と同様である。
また、ＳＲフリップフロップ５７が“Ｌ”レベルの信号ＩＮを出力する場合、図７に示す通り、制御信号Ｄ０～Ｄ３の論理レベルは、信号ｅｎの論理レベルにかかわらず、制御信号Ｄ０～Ｄ２は、“Ｌ”レベルであり、制御信号Ｄ３は、“Ｈ”レベルである。
第１駆動回路７１は、パワートランジスタ２３を電圧駆動する回路であり、レベルシフト回路１００、電圧出力回路１０１、出力回路１０２を含んで構成される。
レベルシフト回路１００は、電圧Ｖｄｄで動作する制御信号Ｄ０を電源電圧Ｖｃｃで動作する信号Ｖｎ０に変換する回路である。レベルシフト回路１００は、ＮＭＯＳトランジスタ１１０，１１３、ＰＭＯＳトランジスタ１１１，１１２、抵抗１１５，１１７、ツェナーダイオード１１４，１１６を含んで構成される。
また、言い換えると、レベルシフト回路１００は、制御信号Ｄ０の論理レベルを有する信号Ｖｎ０を出力する。具体的には、レベルシフト回路１００は、制御回路７０が“Ｈ”レベルの制御信号Ｄ０を出力すると、“Ｈ”レベルの信号Ｖｎ０を出力し、制御回路７０が“Ｌ”レベルの制御信号Ｄ０を出力すると、“Ｌ”レベルの信号Ｖｎ０を出力する回路である。
電圧出力回路１０１は、制御信号Ｄ０～Ｄ２と、信号Ｖｎ０とに基づいて、出力回路１０２のＰＭＯＳトランジスタ１３０（後述）のゲート電圧Ｖｇを制御する回路である。電圧出力回路１０１は、第１可変抵抗１２１、ＮＭＯＳトランジスタ１２２、第2可変抵抗１２３を含んで構成される。なお、第１可変抵抗１２１、ＮＭＯＳトランジスタ１２２、第２可変抵抗１２３は、「分圧回路」に相当する。
第１可変抵抗１２１は、信号Ｖｎ０に応じて抵抗値を変化させる回路であり、第２可変抵抗１２３は、制御信号Ｄ０～Ｄ１に応じて抵抗値を変化させ、ツェナーダイオード１３２（後述）に流れる電流を制限する回路である。そして、第２可変抵抗１２３は、制御信号Ｄ２が“Ｈ”レベルである状態１～状態３において、ＮＭＯＳトランジスタ１２２を介して第１可変抵抗と接続される。なお、ＮＭＯＳトランジスタ１２２は、「第２トランジスタ」に相当する。
具体的には、第１可変抵抗１２１、第２可変抵抗１２３は、状態１の場合にＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇを最小となるよう生成し、ＰＭＯＳトランジスタ１３０の駆動能力を最大にする。そして、状態２から状態３へ移るにつれてゲート電圧Ｖｇを上昇させ、ＰＭＯＳトランジスタ１３０の駆動能力を小さくする。そして、非駆動状態において、ＰＭＯＳトランジスタ１３０に電圧Ｖｃｃであるゲート電圧Ｖｇを印加し、ＰＭＯＳトランジスタ１３０による端子ＯＵＴの駆動を停止する。なお、状態４，５の場合は、状態１，３の場合と同様である。
出力回路１０２は、ゲート電圧Ｖｇが印加されたＰＭＯＳトランジスタ１３０が端子ＯＵＴを電圧駆動する回路であり、ＰＭＯＳトランジスタ１３０、ＮＭＯＳトランジスタ１３１、ツェナーダイオード１３２を含んで構成される。
＜＜＜信号ＩＮが“Ｈ”レベルであり、信号ｅｎが“Ｈ”レベルである場合の第１駆動回路７１の動作＞＞＞
信号ＩＮが“Ｈ”レベルであり、信号ｅｎが“Ｈ”レベルである場合、第１駆動回路７１は、状態１、２、３、非駆動状態の４つの状態を経るよう動作する。
上述した構成から、イネーブル回路５４が“Ｈ”レベルの信号ｅｎを出力すると、第１駆動回路７１は、ＰＭＯＳトランジスタ１３０に状態１から非駆動状態までの状態の遷移に応じたゲート電圧Ｖｇの上昇に応じて駆動能力を段階的に低下させ、オン抵抗を段階的に上昇させる。ここで、「駆動能力」とは、ＰＭＯＳトランジスタ１３０が端子ＯＵＴにどれだけの電流を出力できるかという能力である。
具体的には、第１駆動回路７１は、状態１においてＰＭＯＳトランジスタ１３０に最小のゲート電圧Ｖｇを印加し、最大の駆動能力をＰＭＯＳトランジスタ１３０に与え、ＰＭＯＳトランジスタ１３０のオン抵抗を最小にする。
そして、第１駆動回路７１は、状態２においてＰＭＯＳトランジスタ１３０に状態１の場合より高いゲート電圧Ｖｇを印加し、状態１の場合より小さい駆動能力をＰＭＯＳトランジスタ１３０に与え、ＰＭＯＳトランジスタ１３０のオン抵抗を状態１の場合より大きくする。
さらに、第１駆動回路７１は、状態３においてＰＭＯＳトランジスタ１３０に状態２の場合より高いゲート電圧Ｖｇを印加し、状態２の場合より小さい駆動能力をＰＭＯＳトランジスタ１３０に与え、ＰＭＯＳトランジスタ１３０のオン抵抗を状態２の場合より大きくする。
最後に、第１駆動回路７１は、非駆動状態においてＰＭＯＳトランジスタ１３０に電源電圧Ｖｃｃであるゲート電圧Ｖｇを印加し、ＰＭＯＳトランジスタ１３０をオフし、ＰＭＯＳトランジスタ１３０のオン抵抗を最大にする。
具体的には、状態１から非駆動状態までの状態ごとに、第１駆動回路７１の動作を以下で説明し、ゲート電圧Ｖｇがどのように変化するかを説明する。
＜＜＜＜状態１の場合の第１駆動回路の動作＞＞＞＞
状態１において、制御回路７０は、制御信号Ｄ０～Ｄ２を“Ｈ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。
そのため、状態１におけるレベルシフト回路１００は、制御回路７０が“Ｈ”レベルの制御信号Ｄ０を出力すると、ＮＭＯＳトランジスタ１１０がオンされ、ノードＮ１の論理レベルを“Ｌ”レベルにするよう動作する。そして、ＰＭＯＳトランジスタ１１１がオンされ、ノードＮ０は“Ｈ”レベルとなる。その結果、ＰＭＯＳトランジスタ１１２はオフされ、レベルシフト回路１００は“Ｈ”レベルの信号Ｖｎ０を出力する。
また、ＰＭＯＳトランジスタ１１１のゲート・ソース間にはクランプ素子としてツェナーダイオード１１４が接続されている。ツェナーダイオード１１４は、ＰＭＯＳトランジスタ１１１がオンされる際にＰＭＯＳトランジスタ１１１のゲート・ソース間に過大な電圧が印加されないよう、ＰＭＯＳトランジスタ１１１を保護する回路である。
しかしながら、ＰＭＯＳトランジスタ１１１がオンされると、ツェナーダイオード１１４の両端には、電源電圧Ｖｃｃと低下した電位となっているノードＮ１との電位差が印加されることとなる。その結果、ツェナーダイオード１１４に流れる電流が増加し、ツェナーダイオード１１４でクランプされる電圧が過大となり、ＰＭＯＳトランジスタ１１１のゲート・ソース電圧はＰＭＯＳトランジスタ１１１の耐圧を超える可能性がある。
また、ＰＭＯＳトランジスタ１１１の耐圧を超えることを抑制すべく、ツェナーダイオード１１４に流れる電流は抵抗値Ｒｓで制限される。
レベルシフト回路１００が、“Ｈ”レベルの信号Ｖｎ０を出力すると、第１可変抵抗１２１は、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇを電圧Ｖｃｃに上昇させる。しかしながら、“Ｈ”レベルの制御信号Ｄ２によりＮＭＯＳトランジスタ１２２がオンされているため、第１可変抵抗１２１には、第２可変抵抗１２３が、接続される。これにより、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、第１可変抵抗１２１と、第２可変抵抗１２３と、ツェナーダイオード１３２とで電圧Ｖｃｃに基づいて生成される最小の電圧となる。
この時、第２可変抵抗１２３の抵抗値をＲ２ａとすると、ＮＭＯＳトランジスタ１２２のソース電極の電位は、“Ｈ”レベルの信号Ｄ２（すなわち、５Ｖの信号Ｄ２）がＮＭＯＳトランジスタ１２２のゲート電極に入力されているため、ＮＭＯＳトランジスタ１２２のソース電極の電位は、５Ｖ－Ｖｇｓとなる。ここで、Ｖｇｓは、ＮＭＯＳトランジスタ１２２のゲート・ソース間電圧である。
ＮＭＯＳトランジスタ１２２のソース電極の電位は、電源電圧Ｖｃｃが変化しても変化しない。そのため、ＮＭＯＳトランジスタ１２２を流れる電流Ｉｄｓ１２２ａは、同様に変化せず、電流Ｉｄｓ１２２ａが、ＰＭＯＳトランジスタ１３０のゲート電極を引き下げる電流となる。また、電源電圧ＶｃｃとＰＭＯＳトランジスタ１３０のゲート電極との間のインピーダンスは、ツェナーダイオード１３２の抵抗値と、抵抗値Ｒ１ａ（第１可変抵抗１２１の抵抗値をＲ１ａとする。）との並列接続の合成値となる。
そのため、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、次の関係式となる。
Ｖｇ＝Ｖｃｃ－（Ｖｚ＋Ｒｚ×Ｉｄｓ１２２ａ）／（１＋Ｒｚ／Ｒ１ａ）・・・（１）
ここで、Ｖｚは、ツェナーダイオード１３２の電流の流れ始めの電圧であり、Ｒｚは、ツェナーダイオード１３２の動作抵抗であり、電流Ｉｄｓ１２２ａは、状態１の場合のＰＭＯＳトランジスタ１３０のゲート電極の引き下げ電流（すなわち、ＮＭＯＳトランジスタ１２２のドレイン・ソース間電流）である。
出力回路１０２は、ＰＭＯＳトランジスタ１３０に電圧出力回路１０１により出力されるゲート電圧Ｖｇを印加し、電圧Ｖｄｒを生成する。なお、ＮＭＯＳトランジスタ１３１は、制御信号Ｄ３が“Ｌ”レベルであるため、オフされている。
＜＜＜＜状態２の場合の第１駆動回路の動作＞＞＞＞
状態２において、制御回路７０は、制御信号Ｄ０を“Ｌ”レベルとし、制御信号Ｄ１～Ｄ２を“Ｈ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。
そのため、状態２におけるレベルシフト回路１００は、制御回路７０が“Ｌ”レベルの制御信号Ｄ０を出力すると、ＮＭＯＳトランジスタ１１３がオンされ、ノードＮ０の論理レベルを“Ｌ”レベルにするよう動作する。上述した、状態１におけるレベルシフト回路１００の動作と同様に、ＰＭＯＳトランジスタ１１２はオンされ、レベルシフト回路１００は“Ｌ”レベルの信号Ｖｎ０を出力する。
そして、制御回路７０が状態２において制御信号Ｄ０が“Ｌ”レベルである間、ツェナーダイオード１１６に流れる電流は抵抗値Ｒｓで制限される。
レベルシフト回路１００が、“Ｌ”レベルの信号Ｖｎ０を出力すると、第１可変抵抗１２１は、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇを電圧Ｖｃｃに上昇させる。しかしながら、“Ｈ”レベルの制御信号Ｄ２によりＮＭＯＳトランジスタ１２２がオンされているため、第１可変抵抗１２１には、第２可変抵抗１２３が、接続される。これにより、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、第１可変抵抗１２１と、第２可変抵抗１２３と、ツェナーダイオード１３２とで電圧Ｖｃｃに基づいて生成される電圧となる。この場合のゲート電圧Ｖｇは、状態１の場合のゲート電圧Ｖｇより高い。
この時、電圧Ｖｃｃと、ＰＭＯＳトランジスタ１３０のゲート電極との間のインピーダンスは、ツェナーダイオード１３２と、第１可変抵抗１２１（第１可変抵抗１２１の抵抗値をＲ１ｂとする。）とが並列に接続されているため、それらの合成値となる。なお、抵抗値Ｒ１ｂは、抵抗値Ｒ１ａより小さい。
第２可変抵抗１２３は、抵抗値がＲ２ｂとなり、この時の電流Ｉｄｓ１２２ｂは、電流Ｉｄｓ１２２ａより小さい値となる。なお、抵抗値Ｒ２ｂは、抵抗値Ｒ２ａより大きい。
ここで、電流Ｉｄｓ１２２ｂは、（５Ｖ－Ｖｇｓ２）／Ｒ２ｂとなる。なお、電圧Ｖｇｓ２は、ＮＭＯＳトランジスタ１２２に流れる電流Ｉｄｓ１２２ｂが、状態１の場合の電流Ｉｄｓ１２２ａより小さいので、状態１におけるＶｇｓより若干小さくなる。
そのため、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、次の関係式となる。
Ｖｇ＝Ｖｃｃ－（Ｖｚ＋Ｒｚ×Ｉｄｓ１２２ｂ）／（１＋Ｒｚ／Ｒ１ｂ）・・・（２）
ここで、Ｖｚは、ツェナーダイオード１３２の電流の流れ始めの電圧であり、Ｒｚは、ツェナーダイオード１３２に電流が流れるときの動作抵抗である。また、電流Ｉｄｓ１５１ｂは、状態２の場合のＰＭＯＳトランジスタ１３０のゲート電極の引き下げ電流（すなわち、ＮＭＯＳトランジスタ１２２のドレイン・ソース間電流）である。
出力回路１０２は、ＰＭＯＳトランジスタ１３０に電圧出力回路１０１により出力されるゲート電圧Ｖｇを印加し、電圧Ｖｄｒを生成する。なお、ＮＭＯＳトランジスタ１３１は、制御信号Ｄ３が“Ｌ”レベルであるため、オフされている。
＜＜＜＜状態３の場合の第１駆動回路の動作＞＞＞＞
状態３において、制御回路７０は、制御信号Ｄ０～Ｄ１を“Ｌ”レベルとし、制御信号Ｄ２を“Ｈ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。
そのため、状態３におけるレベルシフト回路１００は、制御回路７０が“Ｌ”レベルの制御信号Ｄ０を出力すると、状態２と同様に“Ｌ”レベルの信号Ｖｎ０を出力する。
レベルシフト回路１００が、“Ｌ”レベルの信号Ｖｎ０を出力すると、第１可変抵抗１２１は、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇを電圧Ｖｃｃに上昇させる。しかしながら、“Ｈ”レベルの制御信号Ｄ２によりＮＭＯＳトランジスタ１２２がオンされているため、第１可変抵抗１２１には、第２可変抵抗１２３が、接続される。これにより、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、第１可変抵抗１２１と、第２可変抵抗１２３と、ツェナーダイオード１３２とで電圧Ｖｃｃに基づいて生成される電圧となる。この場合のゲート電圧Ｖｇは、状態２の場合のゲート電圧Ｖｇより高い。
この時、第２可変抵抗１２３の抵抗値は、Ｒ２ｃとなり、この時のＰＭＯＳトランジスタ１３０のゲート電極の引き下げ電流Ｉｄｓ１２２ｃは、Ｉｄｓ１２２ｂよりさらに小さい値となる。なお、抵抗値Ｒ２ｃは、抵抗値Ｒ２ｂより大きい。
ここで、電流Ｉｄｓ１２２ｃは、（５Ｖ－Ｖｇｓ３）／Ｒ２ｃとなる。なお、電圧Ｖｇｓ３は、ＮＭＯＳトランジスタ１２２に流れる電流Ｉｄｓ１２２ｃが、状態２の場合の電流Ｉｄｓ１２２ｂより小さいので、状態２におけるＶｇｓ２より若干小さくなる。
そのため、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、次の関係式となる。
Ｖｇ＝Ｖｃｃ－（Ｖｚ＋Ｒｚ×Ｉｄｓ１２２ｃ）／（１＋Ｒｚ／Ｒ１ｂ）・・・（３ａ）
ここで、Ｖｚは、ツェナーダイオード１３２の電流の流れ始めの電圧であり、Ｒｚは、ツェナーダイオード１３２に電流が流れるときの動作抵抗である。また、電流Ｉｄｓ１２２ｃは、状態３の場合のＰＭＯＳトランジスタ１３０のゲート電極の引き下げ電流（すなわち、ＮＭＯＳトランジスタ１２２のドレイン・ソース間電流）である。
また、電圧Ｖｇと電源電圧Ｖｃｃとの間の電圧差が電圧Ｖｚより小さくなり、ツェナーダイオード１３２に電流が流れない場合、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、次の関係式となる。
Ｖｇ＝Ｖｃｃ－Ｒ１ｂ×Ｉｄｓ１２２ｃ・・・（３ｂ）
出力回路１０２は、ＰＭＯＳトランジスタ１３０に電圧出力回路１０１により出力されるゲート電圧Ｖｇを印加し、電圧Ｖｄｒを生成する。なお、ＮＭＯＳトランジスタ１３１は、制御信号Ｄ３が“Ｌ”レベルであるため、オフされている。
＜＜＜＜非駆動状態の場合の第１駆動回路の動作＞＞＞＞
非駆動状態において、制御回路７０は、制御信号Ｄ０～Ｄ２を“Ｌ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。
そのため、非駆動状態において制御信号Ｄ０は状態３の場合から変化しないため、レベルシフト回路１００の説明を省略する。
レベルシフト回路１００が、“Ｌ”レベルの信号Ｖｎ０を出力すると、第１可変抵抗１２１は、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇを電圧Ｖｃｃに上昇させる。そして、“Ｌ”レベルの制御信号Ｄ２によりＮＭＯＳトランジスタ１２２がオフされているため、第１可変抵抗１２１には、第２可変抵抗１２３が、接続されない。これにより、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、電圧Ｖｃｃとなる。
出力回路１０２は、ＰＭＯＳトランジスタ１３０に電圧出力回路１０１により出力されるゲート電圧Ｖｇを印加し、電圧Ｖｄｒを生成する。なお、ＮＭＯＳトランジスタ１３１は、制御信号Ｄ３が“Ｌ”レベルであるため、オフされている。
以上から、状態１から状態３に遷移すると、ＰＭＯＳトランジスタ１３０は、徐々に駆動能力を低下させ、ゲート電圧Ｖｇも徐々に上昇しパワートランジスタ２３のオン抵抗も徐々に上昇する。
また、電圧駆動期間は、駆動能力が相対的に高い状態１となる期間と、状態１の後の、駆動能力が相対的に低い状態２，３となる期間とを有する。そして、ここでは、状態１となる期間は「第１サブ期間」に相当し、状態２，３となる期間は「第２サブ期間」に相当する。
なお、状態１の場合、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、電源電圧Ｖｃｃから５Ｖ程度低下した電圧となる。また、状態２の場合、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、電源電圧Ｖｃｃから３Ｖ程度低下した電圧となり、状態３の場合、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、電源電圧Ｖｃｃから２．５Ｖ程度低下した電圧となる。
したがって、ＰＭＯＳトランジスタ１３０は、状態１から非駆動状態までの状態の遷移に応じたゲート電圧Ｖｇの上昇に応じて駆動能力を段階的に低下させ、オン抵抗を段階的に上昇させる。本実施形態では、ゲート電圧Ｖｇを段階的に変化させることとしたが、徐々にゲート電圧Ｖｇを変化させるようにしてもよい。
＜＜＜信号ＩＮが“Ｈ”レベルであり、信号ｅｎが“Ｌ”レベルである場合の第１駆動回路７１の動作＞＞＞
信号ＩＮが“Ｈ”レベルであり、信号ｅｎが“Ｌ”レベルである場合、第１駆動回路７１は、状態４、５の２つの状態を経るよう動作する。
上述した構成から、イネーブル回路５４が“Ｌ”レベルの信号ｅｎを出力すると、第１駆動回路７１は、ＰＭＯＳトランジスタ１３０に状態４から状態５までの状態の遷移に応じたゲート電圧Ｖｇの上昇に応じて駆動能力を段階的に低下させ、オン抵抗を段階的に上昇させる。
具体的には、第１駆動回路７１は、状態４においてＰＭＯＳトランジスタ１３０に最小のゲート電圧Ｖｇを印加し、最大の駆動能力をＰＭＯＳトランジスタ１３０に与え、ＰＭＯＳトランジスタ１３０のオン抵抗を最小にする。
そして、第１駆動回路７１は、状態５においてＰＭＯＳトランジスタ１３０に状態４の場合より高いゲート電圧Ｖｇを印加し、状態４の場合より小さい駆動能力をＰＭＯＳトランジスタ１３０に与え、ＰＭＯＳトランジスタ１３０のオン抵抗を状態４の場合より大きくする。
具体的には、状態４から状態５までの状態ごとに、第１駆動回路７１の動作を以下で説明し、ゲート電圧Ｖｇがどのように変化するかを説明する。
＜＜＜＜状態４の場合の第１駆動回路の動作＞＞＞＞
状態４において、制御回路７０は、状態１の場合と同様に、制御信号Ｄ０～Ｄ２を“Ｈ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。
そのため、状態４におけるレベルシフト回路１００は、制御回路７０が“Ｈ”レベルの制御信号Ｄ０を出力すると、ＮＭＯＳトランジスタ１１０がオンされ、ノードＮ１の論理レベルは“Ｌ”レベルとなるよう動作する。そのため、レベルシフト回路１００は、ＰＭＯＳトランジスタ１１１がオンされ、ノードＮ０は“Ｈ”レベルとなり、その結果、ＰＭＯＳトランジスタ１１２はオフされるよう動作する。そして、レベルシフト回路１００は“Ｈ”レベルの信号Ｖｎ０を出力する。
レベルシフト回路１００が、“Ｈ”レベルの信号Ｖｎ０を出力すると、第１可変抵抗１２１は、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇを電圧Ｖｃｃに上昇させる。しかしながら、“Ｈ”レベルの制御信号Ｄ２によりＮＭＯＳトランジスタ１２２がオンされているため、第１可変抵抗１２１には、第２可変抵抗１２３が、接続される。これにより、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、第１可変抵抗１２１と、第２可変抵抗１２３と、ツェナーダイオード１３２とで電圧Ｖｃｃに基づいて生成される最小の電圧となる。この時のゲート電圧Ｖｇは、状態１の際の関係式（１）に基づいて生成される。
出力回路１０２は、ＰＭＯＳトランジスタ１３０に電圧出力回路１０１により出力されるゲート電圧Ｖｇを印加し、電圧Ｖｄｒを生成する。なお、ＮＭＯＳトランジスタ１３１は、制御信号Ｄ３が“Ｌ”レベルであるため、オフされている。
＜＜＜＜状態５の場合の第１駆動回路の動作＞＞＞＞
状態５において、制御回路７０は、状態３の場合と同様に、制御信号Ｄ０～Ｄ１を“Ｌ”レベルとし、制御信号Ｄ２を“Ｈ”レベルとし、制御信号Ｄ３を“Ｌ”レベルとする。
そのため、状態５におけるレベルシフト回路１００は、制御回路７０が“Ｌ”レベルの制御信号Ｄ０を出力すると、ＮＭＯＳトランジスタ１１３がオンされ、ノードＮ０の論理レベルは“Ｌ”レベルとなるよう動作する。そのため、レベルシフト回路１００は“Ｌ”レベルの信号Ｖｎ０を出力する。
レベルシフト回路１００が、“Ｌ”レベルの信号Ｖｎ０を出力すると、第１可変抵抗１２１は、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇを電圧Ｖｃｃに上昇させる。しかしながら、“Ｈ”レベルの制御信号Ｄ２によりＮＭＯＳトランジスタ１２２がオンされているため、第１可変抵抗１２１には、第２可変抵抗１２３が、接続される。これにより、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、第１可変抵抗１２１と、第２可変抵抗１２３と、ツェナーダイオード１３２とで電圧Ｖｃｃに基づいて生成される電圧となる。この場合のゲート電圧Ｖｇは、状態４の場合のゲート電圧Ｖｇより高い。この時のゲート電圧Ｖｇは、状態１の際の関係式（３ａ）又は（３ｂ）に基づいて生成される。
出力回路１０２は、ＰＭＯＳトランジスタ１３０に電圧出力回路１０１により出力されるゲート電圧Ｖｇを印加し、電圧Ｖｄｒを生成する。なお、ＮＭＯＳトランジスタ１３１は、制御信号Ｄ３が“Ｌ”レベルであるため、オフされている。
以上から、状態４から状態５に遷移すると、ＰＭＯＳトランジスタ１３０は、駆動能力を低下させ、ゲート電圧Ｖｇが上昇しパワートランジスタ２３のオン抵抗も上昇する。
また、電圧駆動期間は、駆動能力が相対的に高い状態４となる期間と、状態４の後の、駆動能力が相対的に低い状態５となる期間とを有する。そして、ここでは、状態４となる期間は「第１サブ期間」に相当し、状態５となる期間は「第２サブ期間」に相当する。
したがって、ＰＭＯＳトランジスタ１３０は、状態４から状態５までの状態の遷移に応じたゲート電圧Ｖｇの変化に応じて駆動能力を段階的に変化させ、オン抵抗も段階的に変化させる。この時、電圧Ｖｄｒは、電源電圧Ｖｃｃとなる。
＜＜＜信号ＩＮが“Ｌ”レベルである場合の第１駆動回路７１の動作＞＞＞
信号ＩＮが“Ｌ”レベルである場合、第１駆動回路７１は、制御回路７０が“Ｈ”レベルの制御信号Ｄ３を出力するので、端子ＯＵＴを介して電圧Ｖｄｒを接地レベルとするよう動作する。信号ＩＮが“Ｌ”レベルである場合、制御信号Ｄ０～Ｄ３の論理レベルは、信号ｅｎの論理レベルにかかわらず、制御信号Ｄ０～Ｄ２は、“Ｌ”レベルであり、制御信号Ｄ３は、“Ｈ”レベルである。以下では、信号ＩＮが“Ｌ”レベルである場合の第１駆動回路７１の動作について説明する。
信号ＩＮが“Ｌ”レベルである場合におけるレベルシフト回路１００は、制御回路７０が“Ｌ”レベルの制御信号Ｄ０を出力すると、ＮＭＯＳトランジスタ１１３がオンされ、ノードＮ０の論理レベルは“Ｌ”レベルとなるよう動作する。そして、ＰＭＯＳトランジスタ１１２がオンされ、ノードＮ１は“Ｈ”レベルとなる。その結果、ＰＭＯＳトランジスタ１１１はオフされ、レベルシフト回路１００は“Ｌ”レベルの信号Ｖｎ０を出力する。
レベルシフト回路１００が、“Ｌ”レベルの信号Ｖｎ０を出力すると、第１可変抵抗１２１は、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇを電圧Ｖｃｃに上昇させる。そして、“Ｌ”レベルの制御信号Ｄ２によりＮＭＯＳトランジスタ１２２がオフされているため、第１可変抵抗１２１には、第２可変抵抗１２３が、接続されない。これにより、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、電圧Ｖｃｃとなる。
出力回路１０２は、制御回路７０が“Ｈ”レベルの制御信号Ｄ３を出力するため、ＮＭＯＳトランジスタ１３１をオンする。この時、電圧Ｖｄｒは、接地電圧となる。なお、ＰＭＯＳトランジスタ１３０は、ゲート電圧Ｖｇが電源電圧Ｖｃｃとなるため、オフされている。
なお、電圧駆動期間は、「第１期間」に相当し、ＰＭＯＳトランジスタ１３０は、「第１トランジスタ」に相当し、ＰＭＯＳトランジスタ１３０のゲート電極は、「制御電極」に相当し、電圧Ｖｇは、「分圧電圧」、「制御電圧」に相当する。
＜＜＜第２駆動回路７２の構成・動作＞＞＞
図８は、第２駆動回路７２の一例を示す図である。第２駆動回路７２は、信号ＩＮが“Ｈ”レベルであり、信号ｅｎが“Ｈ”レベルである場合、ソース電流を端子ＯＵＴへ吐き出し、シンク電流を端子ＯＵＴから吸い込み、ソース回路１４０、シンク回路１４１を含んで構成される。
ソース回路１４０は、電圧Ｖｄｒ＿ｄｉｖと基準電圧ＶＲＥＦ３（例えば、１．５Ｖ）との差に応じてソース電流を端子ＯＵＴへ吐き出し、ＡＮＤ回路１５０、電圧制御電流源回路（ＯｐｅｒａｔｉｏｎａｌＴｒａｎｓｃｏｎｄｕｃｔａｎｃｅＡｍｐｌｉｆｉｅｒ）１５１を含んで構成される。
ＡＮＤ回路１５０は、信号ＩＮと、信号ｅｎとの論理積をとり、信号Ｖｅｎとして出力する。信号Ｖｅｎが“Ｈ”レベルである場合、電圧制御電流源回路１５１は動作する。一方、信号Ｖｅｎが“Ｌ”レベルである場合、電圧制御電流源回路１５１は動作を停止する。なお、信号Ｖｅｎが“Ｈ”レベルである期間を、電流駆動期間とする。また、電流駆動期間は、電圧駆動期間より長く、電圧駆動期間の少なくとも一部を含む。
電圧制御電流源回路１５１は、電圧Ｖｄｒ＿ｄｉｖと、基準電圧ＶＲＥＦ３との差に応じて端子ＯＵＴにソース電流を供給し、電圧Ｖｄｒ＿ｄｉｖを基準電圧ＶＲＥＦ３と等しくするよう動作する。
したがって、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ３より高い場合、ソース電流は停止する。逆に、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ３より低ければ、ソース電流は増加し、電圧Ｖｄｒを緩やかに上昇させる。なお、基準電圧ＶＲＥＦ３は、パワートランジスタ２３の閾値より高く、パワートランジスタ２３の耐圧電圧より低く設定される。ここで、「耐圧電圧」とは、パワートランジスタ２３のゲート・ソース間の耐圧を指す。また、基準電圧ＶＲＥＦ３は、「第１レベル」に相当する。
シンク回路１４１は、電圧Ｖｄｒ＿ｄｉｖと、基準電圧ＶＲＥＦ１（例えば、１．６Ｖ）との差に応じて端子ＯＵＴから電流を吸い込むシンク電流を生成する。シンク回路１４１は、コンパレータ１６０、電流制限用の抵抗１６１、出力トランジスタであるＮＭＯＳトランジスタ１６２、位相補償用の抵抗１６３及びコンデンサ１６４を含んで構成される。なお、本実施形態では、コンパレータ１６０用いているが、代わりにオペアンプを用いてもよい。
信号Ｖｅｎが“Ｈ”レベルである場合、コンパレータ１６０は動作する。一方、信号Ｖｅｎが“Ｌ”レベルである場合、コンパレータ１６０は、動作せず、ＮＭＯＳトランジスタ１６２をオフするよう設計されているため、シンク電流は流れない。すなわち、信号Ｖｅｎが“Ｌ”レベルである場合、シンク回路１４１は動作を停止する。
すなわち、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ１より高い場合、ＮＭＯＳトランジスタ１６２のゲート電極へ電流を吐き出し、ＮＭＯＳトランジスタ１６２のオン抵抗を低下させる。逆に、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ１より低い場合、ＮＭＯＳトランジスタ１６２のゲート電極から電流を吸い込み、ＮＭＯＳトランジスタ１６２のオン抵抗を上昇させる。
ＮＭＯＳトランジスタ１６２のオン抵抗が低下すると、シンク回路１４１は、抵抗１６１を介してより多くのシンク電流を端子ＯＵＴから吸い込む。逆に、ＮＭＯＳトランジスタ１６２のオン抵抗が上昇すると、シンク回路１４１は、ＮＭＯＳトランジスタ１６２のオン抵抗が低い場合と比較してより少ないシンク電流を端子ＯＵＴから吸い込む。
したがって、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ１より高い場合、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ１より低い場合よりシンク電流は増加する。すなわち、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ１より高ければ、より一層シンク電流は増加し、電圧Ｖｄｒの上昇を抑制できる。なお、基準電圧ＶＲＥＦ１は、基準電圧ＶＲＥＦ３より高く、パワートランジスタ２３の耐圧電圧より低く設定される。
また、第２駆動回路７２は、第１駆動回路７１より駆動能力は小さい。なお、電流駆動期間は、「第２期間」に相当し、信号ｅｎが“Ｌ”レベルである際に制御信号ＳＨ２が“Ｈ”レベルである期間は、「第３期間」に相当し、基準電圧ＶＲＥＦ１は、「第２レベル」に相当する。
＜＜＜信号ｅｎが“Ｈ”レベルである場合のスイッチング制御ＩＣ２２の動作例＞＞＞
以下では、信号ｅｎが“Ｈ”レベルである場合のスイッチング制御ＩＣ２２の動作を説明する。なお、図８及び図９において、出力電流Ｉｏｕｔは、端子ＯＵＴから出力する電流を負となるよう描かれている。
図９は、電圧Ｖｄｒが下限レベルよりも低い場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。また、図８は、リセット信号ｒｓｔが“Ｈ”レベルとなり、電圧駆動期間が初期状態である場合のスイッチング制御ＩＣ２２の動作を示す図である。
時刻ｔ２０において、ＳＲフリップフロップ５７が“Ｈ”レベルの信号ＩＮを出力すると、調整回路８１は、状態１において“Ｈ”レベルの制御信号Ｄ０～Ｄ２を出力し、電圧駆動期間が開始する。この時、調整回路８１は、“Ｌ”レベルの制御信号Ｄ３を出力する。
また、第２駆動回路７２は、電圧Ｖｄｒ＿ｄｉｖに応じてソース電流を端子ＯＵＴに
吐き出す。そして、タイマ９２は、所定時間ｔａを計測し始める。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、最小の電圧となり、ＰＭＯＳトランジスタ１３０の駆動能力は最大、オン抵抗は最小、出力電流Ｉｏｕｔは最大となる。その結果、電圧Ｖｄｒは最大の傾きで上昇する。
なお、図９に示す期間Ｐ０の間、パワートランジスタ２３がオフ状態からオン状態になるまで、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇに対応する電流がパワートランジスタ２３のゲート・ソース間の寄生容量Ｃｇｓにチャージされるため、電圧Ｖｄｒの急速な立ち上がりが発生する。
時刻ｔ２１において、調整回路８１は、状態２において“Ｌ”レベルの制御信号Ｄ０を出力する。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、状態１における電圧より高い電圧となり、状態１の場合と比較してＰＭＯＳトランジスタ１３０の駆動能力は低下し、オン抵抗は大きくなり、出力電圧Ｉｏｕｔは減少する。その結果、電圧Ｖｄｒは横ばいとなる。
なお、期間Ｐ１の間、パワートランジスタ２３がオンとなるため、パワートランジスタ２３のドレイン電極が立ち下げられる。この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇに対応する電流がパワートランジスタ２３のゲート・ドレイン間の寄生容量Ｃｇｄを充電する。そのため、パワートランジスタ２３がオンされることによるパワートランジスタ２３のドレイン立ち下げと寄生容量Ｃｇｄへの充電が平衡するため、電圧Ｖｄｒは横ばいとなる。
時刻ｔ２２において、調整回路８１は、状態３において“Ｌ”レベルの制御信号Ｄ１を出力する。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、状態２における電圧より高い電圧となり、状態１及び状態２の場合と比較してＰＭＯＳトランジスタ１３０駆動能力は更に低下し、オン抵抗は更に大きくなり、出力電圧Ｉｏｕｔは更に減少する。その結果、状態１の場合と比較して電圧Ｖｄｒは小さな傾きで上昇する。
なお、期間Ｐ２の間、パワートランジスタ２３のドレインが十分に接地に近づく。ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇに対応する電流がパワートランジスタ２３の寄生容量ＣｇｄとＣｇｓにチャージされることで、電圧Ｖｄｒは上昇する。期間Ｐ０よりもＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇが高くなっていることから、電圧Ｖｄｒの増加はゆるやかとなる。
期間Ｐ１及びＰ２において、第１駆動回路７１は、パワートランジスタ２３をオンすべく、電圧駆動期間の間、駆動能力を減少させながら、パワートランジスタ２３の寄生容量の充電をし、パワートランジスタ２３の出力電極の電圧レベルの変化と、前記充電とが平衡した後、パワートランジスタ２３の寄生容量を更に充電する。
この結果、第１駆動回路７１は、パワートランジスタ２３をオンすべく、パワートランジスタ２３を駆動する電圧Ｖｄｒの増加率を非連続的に変化させる。すなわち、電圧Ｖｄｒは、まず、パワートランジスタ２３をオンするための充電電流に基づいて大きな傾きＡ１で上昇する。そして、パワートランジスタ２３がオンすると、パワートランジスタ２３がオンすることによる充電電流の変化に基づいて電圧Ｖｄｒの傾きＡ２が減少し、電圧Ｖｄｒはほぼ横ばいとなる。その後、充電電流によりパワートランジスタ２３がよりオンすると、充電電流の変化が安定し、電圧Ｖｄｒは、傾きＡ１より小さい傾きＡ３で上昇する。したがって、電圧Ｖｄｒは、２つの変曲点を有して上昇する。なお、本実施形態において、「変曲点」とは、電圧Ｖｄｒの傾きが変化する点を指す。
時刻ｔ２３において、調整回路８１は、非駆動状態において“Ｌ”レベルの制御信号Ｄ２を出力し、電圧駆動期間が終了する。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、プルアップされ、次第に電源電圧Ｖｃｃとなる。
時刻ｔ２０から所定期間ｔａが経過した時刻ｔ２４において、タイマ９２は“Ｈ”レベルのクロック信号ｔｒｄを出力する。
この時、電圧Ｖｄｒが下限レベルより低い（すなわち、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ２より低い）。したがって、クロック信号ｔｒｄの立ち上がりにおいて、あと２回電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ２より低いと、判定回路８０は、信号Ｓｕｐを出力する。
時刻ｔ２５において、ＳＲフリップフロップ５７が“Ｌ”レベルの信号ＩＮを出力すると、タイマ９２は、“Ｌ”レベルのクロック信号ｔｒｄを出力する。
また、第２駆動回路７２は、電圧Ｖｄｒ＿ｄｉｖに応じてソース電流を端子ＯＵＴに
吐き出すことを停止する。
図１０は、電圧Ｖｄｒを下限レベル以上にする場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。時刻ｔ３０から時刻ｔ３５の各回路の動作は、図８の時刻ｔ２０から時刻ｔ２５の各回路の動作とほぼ同様である。なお、図９における期間Ｐ１０からＰ１２における電圧Ｖｄｒの変化の理由は、図８における期間Ｐ０からＰ２における電圧Ｖｄｒの変化の理由と同様である。
図１０において、図９と異なるのは、判定回路８０が信号Ｓｕｐを出力後、電圧駆動期間が長くなり、その結果、時刻ｔ３４において、電圧Ｖｄｒが下限レベルより高く（すなわち、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ２より高く）なることである。これにより、時刻ｔ３４において、判定回路８０は、信号Ｓｕｐの出力を停止する。
したがって、スイッチング制御ＩＣ２２は、電圧Ｖｄｒが下限レベルより低い場合、第１駆動回路７１及び第２駆動回路７２を制御し、電圧Ｖｄｒが所定範囲に入るよう制御することができる。
図１１は、電圧Ｖｄｒが上限レベルよりも高い場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。なお、図１０及び図１１において、出力電流Ｉｏｕｔは、端子ＯＵＴから出力する電流を負となるよう描かれている。
時刻ｔ４０において、ＳＲフリップフロップ５７が“Ｈ”レベルの信号ＩＮを出力すると、調整回路８１は、状態１において“Ｈ”レベルの制御信号Ｄ０～Ｄ２を出力し、電圧駆動期間が開始する。この時、調整回路８１は、“Ｌ”レベルの制御信号Ｄ３を出力する。
また、第２駆動回路７２は、電圧Ｖｄｒ＿ｄｉｖに応じてソース電流を端子ＯＵＴに
吐き出す。そして、タイマ９２は、所定時間ｔａを計測し始める。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、最小の電圧となり、ＰＭＯＳトランジスタ１３０の駆動能力は最大、オン抵抗は最小、出力電流Ｉｏｕｔは最大となる。その結果、電圧Ｖｄｒは最大の傾きで上昇する。
なお、図１１に示す期間Ｐ２０の間、パワートランジスタ２３がオフ状態からオン状態になるまで、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇに対応する電流がパワートランジスタ２３のゲート・ソース間の寄生容量Ｃｇｓにチャージされるため、電圧Ｖｄｒの急速な立ち上がりが発生する。
時刻ｔ４１において、調整回路８１は、状態２において“Ｌ”レベルの制御信号Ｄ０を出力する。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、状態１における電圧より高い電圧となり、状態１の場合と比較してＰＭＯＳトランジスタ１３０駆動能力は低下し、オン抵抗は大きくなり、出力電圧Ｉｏｕｔは減少する。その結果、電圧Ｖｄｒは若干低下する。
なお、期間Ｐ２１の間、パワートランジスタ２３がオンとなるため、パワートランジスタ２３のドレイン電極が立ち下げられる。この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇに対応する電流がパワートランジスタ２３のゲート・ドレイン間の寄生容量Ｃｇｄを充電する。そのため、パワートランジスタ２３がオンされることによるパワートランジスタ２３のドレイン立ち下げと寄生容量Ｃｇｄへの充電が平衡する。
しかしながら、シンク回路１４１の位相補償用の抵抗１６３及びコンデンサ１６４がＮＭＯＳトランジスタ１６２のゲート電極に結合されているため、ＮＭＯＳトランジスタ１６２のゲート電圧が急激に上昇する。これにより、シンク回路１４１が動作するため、電圧Ｖｄｒは若干低下し、電圧Ｖｄｒは上に凸となるように変化する。
時刻ｔ４２において、調整回路８１は、状態３において“Ｌ”レベルの制御信号Ｄ１を出力する。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、状態２における電圧より高い電圧となり、状態１及び状態２の場合と比較してＰＭＯＳトランジスタ１３０駆動能力は更に低下し、オン抵抗は更に大きくなり、出力電圧Ｉｏｕｔは更に減少する。その結果、状態１の場合と比較して電圧Ｖｄｒは小さな傾きで上昇する。
なお、期間Ｐ２２の間、パワートランジスタ２３のドレイン電極が十分に接地に近づく。ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇに対応する電流がパワートランジスタ２３の寄生容量ＣｇｄとＣｇｓにチャージされることで、電圧Ｖｄｒは上昇する。期間Ｐ２０よりもＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇが高くなっていることから、電圧Ｖｄｒの増加はゆるやかとなる。
しかしながら、期間Ｐ２１と同様に、シンク回路１４１の位相補償用の抵抗１６３及びコンデンサ１６４がＮＭＯＳトランジスタ１６２のゲート電極に結合されているため、ＮＭＯＳトランジスタ１６２のゲート電圧が急激に上昇する。これにより、シンク回路１４１が動作するため、電圧Ｖｄｒは若干低下し、電圧Ｖｄｒは上に凸となるように変化する。
期間Ｐ２１及びＰ２２において、第１駆動回路７１は、パワートランジスタ２３をオンすべく、電圧駆動期間の間、駆動能力を減少させながら、パワートランジスタ２３の寄生容量の充電をし、パワートランジスタ２３の出力電極の電圧レベルの変化と、充電とが平衡した後、パワートランジスタ２３の寄生容量を更に充電する。この時、第２駆動回路７２は、駆動能力を減少させるようシンク電流を生成する。
そのため、第１駆動回路７１は、パワートランジスタ２３をオンすべく、パワートランジスタ２３を駆動する電圧Ｖｄｒを非連続的に上昇させる。同時に、第２駆動回路７２は、シンク電流を生成する。その結果、パワートランジスタ２３を駆動する電圧Ｖｄｒは、２つの極大値を有して上昇し、その後、ほぼ所定の電圧となる。
すなわち、電圧Ｖｄｒは、まず、パワートランジスタ２３をオンするための充電電流に基づいて大きな傾きＢ１で上昇する。そして、パワートランジスタ２３がオンすると、パワートランジスタ２３がオンすることによる充電電流の変化と、パワートランジスタ２３をオフするためのシンク電流とが影響し電圧Ｖｄｒの傾きＢ２は負となり、電圧Ｖｄｒは低下する。その後、充電電流によりパワートランジスタ２３がよりオンすると、充電電流の変化が安定し、電圧Ｖｄｒは、傾きＢ１より小さい傾きＢ３で上昇する。しかしながら、シンク電流の影響により、その後、電圧Ｖｄｒの傾きＢ４は負となり、電圧Ｖｄｒは低下する。そして、電圧Ｖｄｒは、ほぼ所定の電圧となる。
時刻ｔ４３において、調整回路８１は、非駆動状態において“Ｌ”レベルの制御信号Ｄ２を出力し、電圧駆動期間が終了する。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、プルアップされ、次第に電源電圧Ｖｃｃとなる。
時刻ｔ４０から所定期間ｔａが経過した時刻ｔ４４において、タイマ９２は、“Ｈ”レベルのクロック信号ｔｒｄを出力する。
この時、電圧Ｖｄｒが上限レベルより高い（すなわち、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ３より高い）。したがって、クロック信号ｔｒｄの立ち上がりにおいて、あと２回電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ３より高いと、判定回路８０は、信号Ｓｄｏｗｎを出力する。
時刻ｔ４５において、ＳＲフリップフロップ５７が“Ｌ”レベルの信号ＩＮを出力すると、タイマ９２は、“Ｌ”レベルのクロック信号ｔｒｄを出力する。
また、第２駆動回路７２は、電圧Ｖｄｒ＿ｄｉｖに応じてソース電流を端子ＯＵＴに
吐き出すことを停止する。
図１２は、電圧Ｖｄｒを上限レベル以下にする場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。時刻ｔ５０から時刻ｔ５５の各回路の動作は、図１１の時刻ｔ４０から時刻ｔ４５の各回路の動作とほぼ同様である。なお、図１２における期間Ｐ３０からＰ３２における電圧Ｖｄｒの変化の理由は、図１１における期間Ｐ２０からＰ２２における電圧Ｖｄｒの変化の理由と同様である。
図１２において、図１１と異なるのは、判定回路８０が信号Ｓｄｏｗｎを出力後、電圧駆動期間が短くなり、その結果、時刻ｔ５４において、電圧Ｖｄｒが上限レベルより低く（すなわち、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ３より低く）なることである。これにより、時刻ｔ５４において、判定回路８０は、信号Ｓｄｏｗｎの出力を停止する。
したがって、スイッチング制御ＩＣ２２は、電圧Ｖｄｒが上限レベルより高い場合、第１駆動回路７１及び第２駆動回路７２を制御し、電圧Ｖｄｒが所定範囲に入るよう制御することができる。
また、以下で、図３、４を再度参照して、図９から１２の関係を説明する。図３、４のＮ－２番目及びＮ－１番目の期間において、スイッチング制御ＩＣ２２が、図９の動作をし、図３、４のＮ番目の期間においても図９の動作をすることがある。この場合、図３、４のＮ番目の期間において、判定回路８０は、“Ｈ”レベルの信号Ｓｕｐを出力する。その結果、図３、４のＮ＋１番目の期間において、スイッチング制御ＩＣ２２は、図１０の動作をする。
一方、図３、４のＮ－２番目及びＮ－１番目の期間において、スイッチング制御ＩＣ２２が、図１１の動作をし、図３、４のＮ番目の期間においても図１１の動作をすることがある。この場合、図３、４のＮ番目の期間において、判定回路８０は、“Ｈ”レベルの信号Ｓｄｏｗｎを出力する。その結果、図３、４のＮ＋１番目の期間において、スイッチング制御ＩＣ２２は、図１２の動作をする。
＜＜＜信号ｅｎが“Ｌ”レベルである場合のスイッチング制御ＩＣ２２の動作例＞＞＞
以下では、信号ｅｎが“Ｌ”レベルである場合のスイッチング制御ＩＣ２２の動作を説明する。図１３は、信号ｅｎが“Ｌ”である場合のスイッチング制御ＩＣ２２の動作の一例を示す図である。
時刻ｔ６０において、ＳＲフリップフロップ５７が“Ｈ”レベルの信号ＩＮを出力すると、調整回路８１は、“Ｈ”レベルの制御信号Ｄ０～Ｄ２を出力する。この時、調整回路８１は、“Ｌ”レベルの制御信号Ｄ３を出力する。
また、第２駆動回路７２は、信号ｅｎが“Ｌ”レベルであるので、動作を停止する。
この時、状態４においてＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、最小の電圧となり、ＰＭＯＳトランジスタ１３０の駆動能力は最大、オン抵抗は最小となる。その結果、電圧Ｖｄｒは最大の傾きで上昇する。
駆動電圧の電源電圧Ｖｃｃが図９～１２で説明したような状態の時と比べて低くなっており、ゲート電圧Ｖｇが最小の電圧となる状態が長く続くこともあり、期間Ｐ０～Ｐ２を用いて説明したような２つの変曲点を有するような電圧Ｖｄｒの遷移を得ることは無い。
同じく駆動電圧の電源電圧Ｖｃｃが図９～１２で説明したような状態の時と比べて低くなっており、ゲート電圧Ｖｇが最小の電圧となる状態が長く続き、第２駆動回路７２が動かないこともあり、期間Ｐ２０～Ｐ２２を用いて説明したような電圧Ｖｄｒが２回上に凸となるような遷移を得ることは無い。
時刻ｔ６１において、調整回路８１は、状態５において“Ｌ”レベルの制御信号Ｄ０～Ｄ１を出力する。
この時、ＰＭＯＳトランジスタ１３０のゲート電圧Ｖｇは、状態４における電圧より高い電圧となり、状態４の場合と比較してＰＭＯＳトランジスタ１３０駆動能力は低下し、オン抵抗は大きくなる。その結果、状態４の場合と比較して電圧Ｖｄｒは小さな傾きで上昇する。そして、電源電圧Ｖｃｃに電圧Ｖｄｒが到達した時点で、電圧Ｖｄｒは横ばいとなる。
時刻ｔ６２において、ＳＲフリップフロップ５７が“Ｌ”レベルの信号ＩＮを出力すると、調整回路８１は、“Ｌ”レベルの制御信号Ｄ２を出力する。
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。スイッチング制御ＩＣ２２は、第１駆動回路７１を用いて、電圧駆動期間、端子ＯＵＴを介してパワートランジスタ２３を駆動し、第１駆動回路７１より駆動能力が小さい第２駆動回路７２を用いて、電流駆動期間、端子ＯＵＴを介してパワートランジスタ２３を駆動する。これにより、スイッチング制御ＩＣ２２は、電圧Ｖｄｒの立ち上がりを急峻にし、その後徐々に目的とする電圧に電圧Ｖｄｒを変化させることができる。したがって、電源電圧が高い場合であっても、安全にパワートランジスタを駆動することができる集積回路を提供することができる。
また、制御回路７０は、パワートランジスタ２３をオンする際の端子ＯＵＴの電圧Ｖｄｒを基準電圧ＶＲＥＦ２，ＶＲＥＦ３と比較することで電圧Ｖｄｒが所定範囲に入るよう第１駆動回路７１を制御する。これにより、スイッチング制御ＩＣ２２は電圧Ｖｄｒが所定範囲に入るよう、電圧Ｖｄｒを制御できる。
また、制御回路７０は、電圧Ｖｄｒが所定範囲より高い又は低いかを判定する判定回路８０と、信号Ｓｕｐ及びＳｄｏｗｎに基づいて電圧駆動期間を制御する調整回路８１とを備える。これにより、電圧駆動期間を制御することができ、目的とする電圧に電圧Ｖｄｒを制御することができる。
また、判定回路８０は電圧Ｖｄｒが所定範囲に入るか否かを判定し、調整回路８１は電圧Ｖｄｒが所定範囲に入る場合電圧駆動期間を維持する。これにより、スイッチング制御ＩＣ２２は、電圧Ｖｄｒが所定範囲に入る状態を継続することができる。
また、第２駆動回路７２は、電流駆動期間端子ＯＵＴを介してパワートランジスタ２３を駆動する。これにより、スイッチング制御ＩＣ２２は、電圧駆動期間の終了後、緩やかに電圧Ｖｄｒを目的とする電圧に制御することができる。
また、第１駆動回路７１は、電圧駆動期間において駆動能力を小さくする。これにより、スイッチング制御ＩＣ２２は、信号ＩＮの立ち上がり直後は駆動能力を高くし、その後駆動能力を小さくすることで電圧Ｖｄｒの立ち上がりを早くしつつ、目的とする電圧に電圧Ｖｄｒを緩やかに変化させることができる。
また、第１駆動回路７１は、ＰＭＯＳトランジスタ１３０を、制御信号Ｄ０等に基づいて、電圧駆動期間において制御し、ＰＭＯＳトランジスタ１３０のオン抵抗を大きくするようゲート電圧Ｖｇを電圧駆動期間において変化させる。これにより、スイッチング制御ＩＣ２２は、ＰＭＯＳトランジスタ１３０の駆動能力を減少させ、電圧Ｖｄｒの立ち上がりを早くしつつ、目的とする電圧に電圧Ｖｄｒを緩やかに変化させることができる。
また、第１駆動回路７１は、ツェナーダイオード１３２を更に備え、電圧出力回路１０１は、ツェナーダイオード１３２に並列に接続された抵抗値Ｒ１ａ又はＲ１ｂを有する抵抗を含み、電圧駆動期間に電圧ＶｇがＰＭＯＳトランジスタ１３０のゲート電極に印加されるよう、制御信号Ｄ０等に基づいて分圧抵抗の値が変化する分圧回路である。これにより、ツェナーダイオード１３２がＰＭＯＳトランジスタ１３０を保護しつつ、ツェナーダイオード１３２に流れる電流の減少に伴い電圧Ｖｃｃに基づいた電圧Ｖｇを生成することができる。
また、分圧回路は、ツェナーダイオード１３２に並列に接続された第１可変抵抗１２１と、第２可変抵抗１２３と、第１可変抵抗１２１及び第２可変抵抗１２３との間に接続され、電圧駆動期間に電圧ＶｇをＰＭＯＳトランジスタ１３０のゲート電極に印加すべく、電圧駆動期間にオンされるＮＭＯＳトランジスタ１２２とを備える。そして、第１可変抵抗１２１の抵抗値Ｒ１ａ又はＲ１ｂと、第２可変抵抗１２３の抵抗値Ｒ２ａ、Ｒ２ｂ又はＲ２ｃとは、制御信号Ｄ０等に基づいて電圧駆動期間に変化する。これにより、スイッチング制御ＩＣ２２は、段階的に電圧Ｖｇを変化させ、電圧Ｖｄｒの立ち上がりを早くしつつ、目的とする電圧に電圧Ｖｄｒを緩やかに変化させることができる。
また、電圧出力回路１０１は、制御信号Ｄ０等に基づいてＰＭＯＳトランジスタ１３０に電圧Ｖｃｃに基づいて生成される電圧Ｖｇを印加する分圧回路である。ここで、ＰＭＯＳトランジスタ１３０を破壊しないよう、分圧回路の抵抗値を適切に設計することにより、スイッチング制御ＩＣ２２は、ツェナーダイオード１３２がなくとも、段階的に電圧Ｖｇを変化させ、電圧Ｖｄｒの立ち上がりを早くしつつ、目的とする電圧に電圧Ｖｄｒを緩やかに変化させることができる。
また、第２駆動回路７２は、電圧Ｖｄｒと、パワートランジスタ２３の閾値より高く、パワートランジスタ２３の耐圧電圧より低い電圧レベルとの差に応じたソース電流を端子ＯＵＴから出力するソース回路１４０を備える。これにより、スイッチング制御ＩＣ２２は、電圧駆動期間が終了し、ＰＭＯＳトランジスタ１３０が端子ＯＵＴを駆動しなくなった後、目的とする電圧に電圧Ｖｄｒを緩やかに変化させることができる。また、目的とする電圧を低く設定することで安価なパワートランジスタを使用することができる。
また、第２駆動回路７２は、電圧Ｖｄｒ＿ｄｉｖが基準電圧ＶＲＥＦ１より高くなると、端子ＯＵＴを介して吸い込むシンク電流を増加させるシンク回路１４１を更に備える。これにより、スイッチング制御ＩＣ２２は、電源電圧Ｖｃｃが上昇しても、電圧Ｖｄｒが所定範囲に入るよう、電圧Ｖｄｒを制御することができる。
また、イネーブル回路５４は、電源電圧Ｖｃｃ＿ｄｉｖが基準電圧ＶＲＥＦ１又はＶＲＥＦ２より高いか否かを判定して信号ｅｎを出力する。そして、第１駆動回路７１は、信号ｅｎに基づいて変化する制御信号Ｄ０等に基づいて動作を変え、第２駆動回路７２は“Ｌ”レベルの信号ｅｎに基づいて動作を停止する。これにより、スイッチング制御ＩＣ２２は、電源電圧Ｖｃｃが低下し、パワートランジスタ２３に印加する電圧Ｖｄｒとして電源電圧Ｖｃｃを使用することができる場合、電源電圧Ｖｃｃでパワートランジスタ２３を駆動することができる。
また本発明は、スイッチング制御ＩＣ２２が電源電圧Ｖｃｃをレギュレートし、電圧Ｖｄｒを得るための好適な電源電圧を内部で作り出せば、必要なくなるものである。この好適な電源電圧を駆動回路６０が用いればよいからである。しかしながら電源電圧Ｖｃｃからこのような好適な電源電圧を作り出すには、大きな現実的な振れ量（例えば、補助巻線電圧としては１０Ｖ～６０Ｖ程度）を持つ電源電圧Ｖｃｃから好適な電源電圧（例えば１５Ｖ～２０Ｖ程度で定電圧）を作り出す必要がある。このための電圧レギュレータは面積が大きく、標準の製造プロセスにある素子を用いることが出来なくなる。また安定化のための大容量コンデンサは内蔵できないため、端子ＶＣＣとは別に外部コンデンサを接続する端子を追加して用意しなければならない。本発明を採用することで、このような電圧レギュレータを用いる必要が無くなり、スイッチング制御ＩＣ２２の低コスト化と余計な電圧レギュレータの削除が可能となる。
また、スイッチング制御ＩＣ２２は、ＡＣ－ＤＣコンバータ１０に用いて好適である。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０ ＡＣ－ＤＣコンバータ
１１ 負荷
２０ 全波整流回路
２１，３１，３３，４１，１６４ コンデンサ
２２ スイッチング制御回路
２３ パワートランジスタ
２４ トランス
２５，２７，２８，５３，１１５，１１７，１６１，１６３ 抵抗
２６，３０，４０ ダイオード
３２ フォトトランジスタ
４２ 定電圧回路
４３ 発光ダイオード
５０ 分圧回路
５１，５９，６２，９０，９１，１６０ コンパレータ
５２ 内部電源
５４ イネーブル回路
５５ 発振器
５６ ワンショット回路
５７ ＳＲフリップフロップ
５８ 分圧回路
６０ 駆動回路
６１ 分圧回路
６３ インバータ
６４ Ｄフリップフロップ
６５，６６ トランスファーゲート
７０ 制御回路
７１ 第１駆動回路
７２ 第２駆動回路
８０ 判定回路
８１ 調整回路
９２ タイマ
９３ 論理回路
１００ レベルシフト回路
１０１ 電圧出力回路
１０２ 出力回路
１１０，１１３，１２２，１３１，１６２ ＮＭＯＳトランジスタ
１１１，１１２，１３０ ＰＭＯＳトランジスタ
１１４，１１６，１３２ ツェナーダイオード
１２１ 第１可変抵抗
１２３ 第２可変抵抗
１４０ ソース回路
１４１ シンク回路
１５０ ＡＮＤ回路
１５１ 電圧制御電流源回路

Claims (14)

  1. 交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するパワートランジスタと、を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記パワートランジスタを駆動する集積回路であって、
    前記インダクタ電流の変化に応じて生成され、前記集積回路を動作させる電源電圧が印加される第１端子と、
    前記パワートランジスタの制御電極が接続される第２端子と、
    前記パワートランジスタをオンすべく、第１期間の間、前記第２端子を介して前記パワートランジスタを駆動する第１駆動回路と、
    前記パワートランジスタをオンすべく、前記第１期間の少なくとも一部を含む第２期間、前記第２端子を介して前記パワートランジスタを駆動し、前記第１駆動回路より駆動能力が小さい第２駆動回路と、
    を備える、集積回路。
  2. 請求項１に記載の集積回路であって、
    前記パワートランジスタをオンする際の前記第２端子の電圧に基づいて、前記第２端子の電圧が所定範囲に入るよう、前記第１駆動回路を制御する制御回路、
    を更に備える、集積回路。
  3. 請求項２に記載の集積回路であって、
    前記制御回路は、
    前記第２端子の電圧が前記所定範囲より高い又は低いかを判定する第１判定回路と、
    前記第１判定回路の判定結果に基づいて、前記第２端子の電圧が前記所定範囲より低い場合、前記第１期間を長くし、前記第２端子の電圧が前記所定範囲より高い場合、前記第１期間を短くする調整回路と、
    を備える、集積回路。
  4. 請求項３に記載の集積回路であって、
    前記第１判定回路は、
    前記第２端子の電圧が前記所定範囲に入るか否かを更に判定し、
    前記調整回路は、
    前記第２端子の電圧が前記所定範囲に入ると、前記第１期間を維持する、
    集積回路。
  5. 請求項１から請求項４のいずれか一項に記載の集積回路であって、
    前記第２駆動回路は、前記第１期間を含み前記第１期間より長い前記第２期間、前記第２端子を介して前記パワートランジスタを駆動する、
    集積回路。
  6. 請求項１から請求項５のいずれか一項に記載の集積回路であって、
    前記第１期間は、駆動能力が相対的に高い第１サブ期間と、前記第１サブ期間後の、駆動能力が相対的に低い第２サブ期間とを有する、
    集積回路。
  7. 請求項６に記載の集積回路であって、
    前記第１駆動回路は、
    前記第１端子と、前記第２端子との間に接続される第１トランジスタと、
    前記パワートランジスタをオンする際の制御信号に基づいて、前記第１期間において前記第１トランジスタのオン抵抗を大きくする制御電圧を前記第１トランジスタの制御電極に印加する電圧出力回路と、
    を備える、集積回路。
  8. 請求項７に記載の集積回路であって、
    前記第１駆動回路は、
    前記第１トランジスタの制御電極と、前記第１端子との間に接続されるクランプ素子を更に備え、
    前記電圧出力回路は、
    前記クランプ素子に並列接続された抵抗を含み、前記第１期間に前記制御電圧が前記制御電極に印加されるよう、前記制御信号に基づいて分圧抵抗の値が変化する分圧回路である、
    集積回路。
  9. 請求項８に記載の集積回路であって、
    前記分圧回路は、
    前記クランプ素子に並列接続された第１可変抵抗と、
    第２可変抵抗と、
    前記第１可変抵抗と、前記第２可変抵抗との間に接続され、前記第１期間に前記制御電圧を前記制御電極に印加すべく、前記第１期間にオンされる第２トランジスタと、
    を備え、
    前記第１可変抵抗の抵抗値と、前記第２可変抵抗の抵抗値とは、前記制御信号に基づいて前記第１期間に変化する、
    集積回路。
  10. 請求項７に記載の集積回路であって、
    前記電圧出力回路は、
    前記制御信号に基づいて、前記電源電圧を分圧した分圧電圧を前記第１トランジスタの前記制御電極に印加する分圧回路である、
    集積回路。
  11. 請求項１から請求項１０のいずれか一項に記載の集積回路であって、
    前記第２駆動回路は、
    前記第２端子の電圧と、第１レベルとの差に応じたソース電流を前記第２端子から出力するソース回路を備え、
    前記第１レベルは、前記パワートランジスタの閾値より高く、前記パワートランジスタの耐圧電圧より低い、
    を備える、集積回路。
  12. 請求項１１に記載の集積回路であって、
    前記第２駆動回路は、
    前記第２端子の電圧が第２レベルより高くなると、前記第２端子を介して吸い込むシンク電流を増加させるシンク回路、
    を更に備え、
    前記第２レベルは、前記第１レベルより高く、前記パワートランジスタの耐圧電圧より低い、
    集積回路。
  13. 請求項１から請求項１２のいずれか一項に記載の集積回路であって、
    前記電源電圧が所定レベルより高いか否かを判定する第２判定回路を備え、
    前記第１駆動回路は、前記電源電圧が前記所定レベルより高い場合、第１期間前記パワートランジスタを駆動し、前記電源電圧が前記所定レベルより低い場合、前記目的レベルに応じた第３期間前記パワートランジスタを駆動し、
    前記第２駆動回路は、前記電源電圧が前記所定レベルより高い場合、第２期間前記パワートランジスタを駆動し、前記電源電圧が前記所定レベルより低い場合、動作を停止する、
    集積回路。
  14. 交流電圧から直流電圧を生成する電源回路であって、
    前記交流電圧に応じた整流電圧が印加されるインダクタと、
    前記インダクタに流れるインダクタ電流を制御するパワートランジスタと、
    前記パワートランジスタを駆動する集積回路と、
    を備え、
    前記集積回路は、
    前記インダクタ電流の変化に応じて生成され、前記集積回路を動作させる電源電圧が印加される第１端子と、
    前記パワートランジスタの制御電極が接続される第２端子と、
    前記パワートランジスタをオンすべく、第１期間の間、前記第２端子を介して前記パワートランジスタを駆動する第１駆動回路と、
    前記パワートランジスタをオンすべく、前記第１期間の少なくとも一部を含む第２期間、前記第２端子を介して前記パワートランジスタを駆動し、前記第１駆動回路より駆動能力が小さい第２駆動回路と、
    を備える、電源回路。
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