JP2022000831A - センスアンプ装置 - Google Patents

Abstract

【課題】ビット線のデータを感知する（読み出す）ためのセンスアンプ装置を提供する。【解決手段】センスアンプ装置は、第１センスアンプと、第２センスアンプと、第３センスアンプとを含む。第１センスアンプの入力端子は、第１ビット線に接続される。第２センスアンプの入力端子は、第２ビット線に接続される。第３センスアンプは、差動入力対と差動出力対を有し、差動入力対の第１入力端子は、第１センスアンプの出力端子に接続され、差動入力対の第２入力端子は、第２センスアンプの出力端子に接続され、差動出力対の第１出力端子は、第１センスアンプの入力端子に接続され、差動出力対の第２出力端子は、第２センスアンプの入力端子に接続される。【選択図】図４

Description

本発明は、信号増幅回路に関するものであり、特に、センスアンプ装置に関するものである。

図１は、ＤＲＡＭ（dynamic random access memory）１００内のメモリセルアレイ（memory cell array）の回路ブロック概略図である。ＤＲＡＭ１００のメモリセルアレイは、複数のサブアレイ（sub-array）１１０〜１４０を含む。サブアレイ１１０〜１４０のそれぞれは、複数のビット線（bit-line）ＢＬ０とＢＬ１、複数のワード線（word line、図示せず）、および複数のメモリセル（memory cell、図示せず）を有する。設計要求に応じて、これらのサブアレイ１１０〜１４０は、周知のメモリセルまたはその他のメモリセルであってもよいため、ここでは詳しく説明しない。

図１に示したＤＲＡＭ１００は、さらに、複数のセンスアンプ（sense amplifier, SA）を含む。２つのサブアレイのビット線は、１つのセンスアンプを共有する。これらのセンスアンプのそれぞれは、差動信号アンプである。すなわち、これらのセンスアンプのそれぞれは、差動対を有する。前記差動対の第１端子と第２端子は、それぞれ異なるサブアレイの１本のビット線に接続される。例えば、センスアンプ１５０の差動対の第１端子は、サブアレイ１１０のビット線ＢＬ０に接続され、センスアンプ１５０の差動対の第２端子は、サブアレイ１２０のビット線ＢＬ１に接続される。

図１に示したセンスアンプ１５０の前記差動対の第１端子と第２端子は、等しいビット線容量を有し、高精度な差動センシング（differential sensing）のために負荷容量がマッチングしている。エッジサブアレイ（edge sub-array、例えば、サブアレイ１１０または１４０）の一側には、負荷容量マッチングができないため、センスアンプがない。エッジサブアレイ１１０または１４０は、ダミービット線（dummy bit-line、破線で示される）およびダミービット線に接続された複数のダミーメモリセル（dummy memory cell、図示せず）を含む。一般的に、ダミーメモリセルは、アイドリングの不要なメモリセルである。したがって、エッジサブアレイのうちの半分のメモリセルは、使用不可（unavailable）である。

図２は、図１に示したセンスアンプ１５０、ビット線ＢＬ０、およびビット線ＢＬ１を示したものである。図３は、図２に示したワード線ＷＬ、制御信号ＣＳＰ、制御信号ＣＳＮ、データＳＮ、ビット線ＢＬ０、およびビット線ＢＬ１の波形概略図である。図３の横軸は、時間を示し、縦軸は、信号のレベルを示す。図２および図３を参照されたい。図２に示したセンスアンプ１５０の第１電源端子は、制御信号ＣＳＰを受信し、センスアンプ１５０の第２電源端子は、制御信号ＣＳＮを受信する。図２に示したコンデンサＣ_BLは、ビット線ＢＬ０とビット線ＢＬ１の寄生容量を示す。図２に示したメモリセルＭＣは、サブアレイ１２０においてビット線ＢＬ１に接続された複数のメモリセスのうちの１つを示す。メモリセルＭＣは、等価回路を示し、スイッチＳＷと記憶素子Ｃ_SNを含む。スイッチＳＷの第１端子は、ビット線ＢＬ１に接続される。スイッチＳＷの第２端子は、記憶素子Ｃ_SNに接続される。スイッチＳＷの制御端子は、サブアレイ１２０内の複数のワード線のうちの１本のワード線ＷＬに接続される。ワード線ＷＬがスイッチＳＷをオン（turn-on）した時、センスアンプ１５０は、ビット線ＢＬ１によりメモリセルＭＣのデータＳＮを感知し（読み出し）、データＳＮのレベルを増幅する。感知信号（ビット線ＢＬ０とビット線ＢＬ１の間のレベル差）は、

で表すことができる。

センスアンプ１５０はＮＭＯＳ対（NMOS pair）とＰＭＯＳ対（PMOS pair）を含む。プロセスのばらつきにより、センスアンプ１５０において対になったトランジスタの間のＶ_thミスマッチ（mismatch）が生じる。感知信号ｄＶ_SIGがＶ_thミスマッチよりも大きくなければ、センスアンプ１５０は、感知信号ｄＶ_SIGを正確に感知することができない。しかしながら、プロセスが縮小すると、セル記憶ノード（cell storage node, CSN）の容量が減少し、感知信号ｄＶ_SIGが小さくなる。また、チップ上のセンスアンプの数量が増加するにつれ、Ｖ_thミスマッチも、統計上、増加する。したがって、プロセスが縮小するにつれて、感知信号マージン（sense signal margin）が減少します。

注意すべきこととして、「先行技術」の段落の内容は、本発明を理解しやすくするためのものである。「先行技術」の段落が開示する内容（または全ての内容）は、本発明が属する技術分野において通常の知識を有する者が知っている周知の技術ではない可能性がある。「先行技術」の段落が開示する内容は、当該内容が本発明の出願前に本発明が属する技術分野において通常の知識を有する者にとって既に知られていることを表すものではない。

本発明は、ビット線のデータを感知する（読み出す）ためのセンスアンプ装置を提供する。

本発明の１つの実施形態において、上述したセンスアンプ装置は、第１センスアンプと、第２センスアンプと、第３センスアンプとを含む。第１センスアンプの入力端子は、第１ビット線に接続される。第２センスアンプの入力端子は、第２ビット線に接続される。第３センスアンプは、差動入力対と差動出力対を有し、差動入力対の第１入力端子は、第１センスアンプの出力端子に接続され、差動入力対の第２入力端子は、第２センスアンプの出力端子に接続され、差動出力対の第１出力端子は、第１センスアンプの入力端子に接続され、差動出力対の第２出力端子は、第２センスアンプの入力端子に接続される。

以上のように、本発明の実施形態の第１センスアンプおよび（または）第２センスアンプは、ビット線上の小信号を増幅することができる。上述した第３センスアンプは、増幅された差動信号を受信することができる。したがって、このセンスアンプ装置は、ビット線のデータを感知する（読み出す）ことができる。

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。

添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。

ＤＲＡＭ内のメモリセルアレイの回路ブロック（circuit block）概略図である。 図１に示したセンスアンプおよびビット線を示したものである。 図２に示したワード線、制御信号、データ、およびビット線の波形概略図である。 本発明の１つの実施形態に係るセンスアンプ装置の回路ブロック概略図である。 本発明の１つの実施形態に係るセンスアンプの回路概略図である。 本発明の１つの実施形態に係る図５に示した信号を説明するシーケンス概略図である。 本発明の別の実施形態に係るセンスアンプの回路概略図である。 本発明の１つの実施形態に係る図７に示した信号を説明するシーケンス概略図である。 本発明のさらに別の実施形態に係る電圧発生回路概略図である。 本発明のさらに別の実施形態に係る図４に示したセンスアンプを説明する回路概略図である。 本発明の１つの実施形態に係る図１０に示した信号を説明するシーケンス概略図である。 本発明のさらに別の実施形態に係る図４に示したセンスアンプを説明する回路概略図である。 本発明の１つの実施形態に係る図１２に示した信号を説明するシーケンス概略図である。

本願の明細書全文（請求項を含む）において使用している「接続（連接）」という語句は、直接的または間接的ないかなる接続手段も指すことができる。例を挙げて説明すると、文中において、第１装置が第２装置に接続（連接）されると記述されている場合、当該第１装置が直接当該第２装置に接続されていると解釈してもよく、あるいは当該第１装置がその他の装置またはある種の接続手段により間接的に当該第２装置に接続されていると解釈してもよい。また、可能な限り、図面および実施形態において、同じ符号の素子／部材／ステップを使用して同じ、または類似する部分を表すものとする。異なる実施形態において同じ符号を使用する、あるいは同じ用語の素子／部材／ステップを使用することにより、相互に関連説明を参照することができる。

図４は、本発明の１つの実施形態に係るセンスアンプ装置４００の回路ブロック（circuit block）概略図である。センスアンプ装置４００は、二段センスアンプ（2 stages sense amplifier）であってもよい。図４の実施形態において、センスアンプ装置４００は、センスアンプ４１０〜４３０とを含む。センスアンプ４１０の入力端子は、ビット線ＢＬａに接続される。センスアンプ４２０の入力端子は、ビット線ＢＬｂに接続される。ビット線ＢＬａとビット線ＢＬｂは、図１と図２に示したビット線（bit-line）ＢＬ０とビット線ＢＬ１の関連説明を参照して類推することができる。

ビット線ＢＬａは、ＤＲＡＭ（dynamic random access memory）内のメモリセルアレイ（memory cell array）の１つのサブアレイ（sub-array）の中の複数のメモリセル（memory cell、例えば、メモリセルＭＣ１）に接続され、ビット線ＢＬｂは、前記メモリセルアレイの別のサブアレイの中の複数のメモリセル（例えば、メモリセルＭＣ２）に接続される。前記サブアレイは、図１に示したサブアレイ１１０〜１４０の関連説明を参照して類推することができ、メモリセルＭＣ１とメモリセルＭＣ２は、図２に示したメモリセルＭＣの関連説明を参照して類推することができるため、ここでは説明を省略する。

センスアンプ４１０およびセンスアンプ４２０は、非差動信号アンプ（シングルエンド信号アンプ）または任意の適切な種類のアンプであってもよい。センスアンプ４１０は、ビット線ＢＬａ上の信号を感知して増幅し、増幅された信号をノードＳＥＮ０に出力することができ、センスアンプ４２０は、ビット線ＢＬｂ上の信号を感知して増幅し、増幅された信号をノードＳＥＮ１に出力することができる。センスアンプ４１０がビット線ＢＬａ上の信号に対応する増幅された信号をノードＳＥＮ０に出力した時、センスアンプ４２０は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、１．２Ｖ）に設定することができる。センスアンプ４２０がビット線ＢＬｂ上の信号に対応する増幅された信号をノードＳＥＮ１に出力した時、センスアンプ４１０は、ノードＳＥＮ０を基準電圧ＶＳＥＮ０のレベル（例えば、１．２Ｖ）に設定することができる。

センスアンプ４３０は、差動信号アンプであってもよい。センスアンプ４３０は、差動入力対と差動出力対を有する。前記差動入力対の第１入力端子は、ノードＳＥＮ０を介してセンスアンプ４１０の出力端子に接続され、前記差動入力対の第２入力端子は、ノードＳＥＮ１を介してセンスアンプ４２０の出力端子に接続される。センスアンプ４３０の差動出力対は、ビット線ＢＬａとビット線ＢＬｂに対する感知結果を次段回路（例えば、Ａ／Ｄコンバータ）に提供することができる。また、前記差動出力対の第１出力端子は、センスアンプ４１０の入力端子に接続され、前記差動出力対の第２出力端子は、センスアンプ４２０の入力端子に接続される。したがって、センスアンプ４３０は、ノードＳＥＮ０とノードＳＥＮ１の間の差動電圧（differential voltage）を感知して増幅し、増幅された信号をビット線ＢＬａとビット線ＢＬｂに出力することができる。

上述した二段センスアンプ（センスアンプ装置４００）において、ビット線（ビット線ＢＬａまたはＢＬｂ）上の小信号が第１段センスアンプ（センスアンプ４１０または４２０）に増幅された後、増幅された信号を第２段センスアンプ（センスアンプ４３０）に出力する。したがって、センスアンプ４３０が受信した差動信号の強度は、図１に示したセンスアンプ（例えば、センスアンプ１５０）が受信した差動信号の強度よりも大きい。したがって、プロセスの縮小にもかかわらず、図４に示した実施形態は、十分な感知信号マージン（sense signal margin）を実現することができる。したがって、センスアンプ装置４００は、ミスマッチに対する耐性（immunity to mismatch）を有する。また、正確なビット線容量マッチング（bit-line capacitance match）を必要としない。したがって、エッジサブアレイ（edge sub-array、例えば、図１に示したサブアレイ１１０または１４０）は、両側においてセンスアンプ装置４００を配置することができ、エッジサブアレイのメモリセルを使用することができる。

図５は、本発明の１つの実施形態に係るセンスアンプ５００の回路概略図である。センスアンプ５００は、図４のセンスアンプ４１０および４２０に適している。図５に示した基準電圧ＶＳＥＮは、図４に示した基準電圧ＶＳＥＮ０または基準電圧ＶＳＥＮ１と比較することができる、図５に示したビット線ＢＬは、図４に示したビット線ＢＬａおよびビット線ＢＬｂと比較することができる、図５に示したノードＳＥＮは、図４に示したノードＳＥＮ０またはノードＳＥＮ１と比較することができる。図５に示した基準電圧ＶＳＥＮ、制御信号ＳＥＮＣ、および制御信号ＢＬＣは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。

図５に示したセンスアンプ５００は、トランジスタ５１０と、トランジスタ５２０とを含む。図５の実施形態において、トランジスタ５１０は、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタまたはその他のトランジスタを含み、トランジスタ５２０は、ＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタまたはその他のトランジスタを含む。トランジスタ５１０の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮに接続される。トランジスタ５１０の第２端子（例えば、ドレイン）は、センスアンプ５００の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ）をノードＳＥＮに出力する。トランジスタ５１０の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣにおいて制御される。トランジスタ５２０の第１端子（例えば、ソース）は、センスアンプ５００の入力端子に接続され、ビット線ＢＬのデータ信号を受信する。トランジスタ５２０の第２端子（例えば、ドレイン）は、トランジスタ５１０の第２端子に接続される。トランジスタ５２０の制御端子（例えば、ゲート）は、制御信号ＢＬＣにおいて制御される。

図６は、本発明の１つの実施形態に係る図５に示した信号を説明するシーケンス概略図である。図６の横軸は、時間を示し、縦軸は、信号のレベルを示す。図６は、ワード線ＷＬ上の制御信号を示す。ワード線ＷＬ上の制御信号が高論理レベルの期間を、ワード線イネーブル期間ＷＬＥと称す。ワード線ＷＬ上の制御信号が高論理レベルの時、ビット線ＢＬに接続された複数のメモリセルのうちの１つの対応するメモリセルが選択され、この選択された対応するメモリセルは、データをビット線ＢＬに出力する。

図５および図６を参照されたい。ビット線プリチャージ（pre-charge）期間ＰＣにおいて、制御信号ＳＥＮＣがトランジスタ５１０をオン（turn on）し、制御信号ＢＬＣがトランジスタ５２０を駆動して、ビット線ＢＬに対してプリチャージ（pre-charge）を行う。制御信号ＢＬＣは、トランジスタ５２０を駆動して、ビット線ＢＬのレベルを適切なプリチャージレベル（例えば、０．５Ｖ）に設定することができる。

続いて、ワード線イネーブル期間ＷＬＥの初期化期間６０１の前に、制御信号ＳＥＮＣがトランジスタ５１０を導通し、制御信号ＢＬＣがトランジスタ５２０を切断（turn off）する。トランジスタ５１０は、初期化期間６０１において、ノードＳＥＮのレベルをプリチャージレベル（基準電圧ＶＳＥＮ）に設定することができる。トランジスタ５２０が切断された後、ワード線イネーブル期間ＷＬＥの初期化期間６０１において、ワード線ＷＬは、読み出したいメモリセルを開く（turn on）ため、読み出したいメモリセルは、プリチャージされたビット線ＢＬ上にデータを出力することができる。データが「１」の状況において、ビット線ＢＬのレベルは、プリチャージレベルよりも高くなる。データが「０」の状況において、ビット線ＢＬのレベルは、プリチャージレベルよりも低くなる。

初期化期間６０１が終了すると、制御信号ＳＥＮＣは、トランジスタ５１０を切断する。初期化期間６０１の後のワード線イネーブル期間ＷＬＥの感知期間６０２において、制御信号ＳＥＮＣがトランジスタ５１０を切断し、制御信号ＢＬＣがトランジスタ５２０を駆動して、ビット線ＢＬを感知する。感知期間６０２、且つビット線ＢＬのデータが第１論理状態（例えば、「１」）の状況において、トランジスタ５２０が切断されるため、ノードＳＥＮをプリチャージレベル（例えば、１．２Ｖ）に保持することができる。感知期間６０２、且つビット線ＢＬのデータが第２論理状態（例えば、「０」）の状況において、トランジスタ５２０がオンする。ノードＳＥＮの容量（capacitance）は、ビット線ＢＬの容量よりも小さいため、ノードＳＥＮは、ビット線ＢＬのレベルに近づくまで放電される。

図７は、本発明の別の実施形態に係るセンスアンプ７００の回路概略図である。センスアンプ７００は、図４のセンスアンプ４１０および４２０に適している。図７に示した基準電圧ＶＳＥＮは、図４に示した基準電圧ＶＳＥＮ０または基準電圧ＶＳＥＮ１と比較することができる、図７に示したビット線ＢＬは、図４に示したビット線ＢＬａおよびビット線ＢＬｂと比較することができる、図７に示したノードＳＥＮは、図４に示したノードＳＥＮ０またはノードＳＥＮ１と比較することができる。図７に示した基準電圧ＶＳＥＮ、制御信号ＳＥＮＣ、制御信号ＰＢＬＣＳ、基準電圧ＶＲＥＦ＿ＢＬＣ、および制御信号ＮＢＬＣＳは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。設計の要求に応じて、基準電圧ＶＲＥＦ＿ＢＬＣは、固定電圧であってもよい。

図７に示したセンスアンプ７００は、制御回路７１０と、トランジスタ７２０と、トランジスタ７３０とを含む。図７に示したトランジスタ７２０およびトランジスタ７３０は、図５に示したトランジスタ５１０およびトランジスタ５２０の関連説明を参照して類推することができるため、ここでは説明を省略する。トランジスタ７２０の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮに接続される。トランジスタ７２０の第２端子（例えば、ドレイン）は、センスアンプ７００の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ）をノードＳＥＮに出力する。トランジスタ７２０の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣにおいて制御される。トランジスタ７３０の第１端子（例えば、ソース）は、センスアンプ７００の入力端子に接続され、ビット線ＢＬのデータ信号を受信する。トランジスタ７３０の第２端子（例えば、ドレイン）は、トランジスタ７２０の第２端子に接続される。トランジスタ７３０の制御端子（例えば、ゲート）は、制御信号ＢＬＣにおいて制御される。

制御回路７１０の入力端子は、センスアンプ７００の入力端子に接続され、ビット線ＢＬのデータ信号を受信する。制御回路７１０は、制御信号ＢＬＣを生成してトランジスタ７３０の制御端子に供給することができる。制御回路７１０は、センスアンプ７００の入力端子のレベル（ビット線ＢＬのデータ信号のレベル）に基づいて、制御信号ＢＬＣを動的に調整することができる。

図７の実施形態において、制御回路７１０は、トランジスタ７１１と、トランジスタ７１２とを含む。図７の実施形態において、トランジスタ７１１は、ＰＭＯＳトランジスタまたはその他のトランジスタを含み、トランジスタ７１２は、ＮＭＯＳトランジスタまたはその他のトランジスタを含む。トランジスタ７１１の第１端子（例えば、ソース）は、制御信号ＰＢＬＣＳを受信する。トランジスタ７１１の第２端子（例えば、ドレイン）は、制御回路７１０の出力端子に接続され、制御信号ＢＬＣを生成してトランジスタ７３０の制御端子に供給する。トランジスタ７１１の制御端子（例えば、ゲート）は、基準電圧ＶＲＥＦ＿ＢＬＣにおいて制御される。トランジスタ７１２の第１端子（例えば、ソース）は、制御信号ＮＢＬＣＳを受信する。トランジスタ７１２の第２端子（例えば、ドレイン）は、トランジスタ７１１の第２端子に接続される。トランジスタ７１２の制御端子（例えば、ゲート）は、制御回路７１０の入力端子に接続され、ビット線ＢＬのデータ信号を受信する。

図８は、本発明の１つの実施形態に係る図７に示した信号を説明するシーケンス概略図である。図７および図８を参照されたい。ビット線プリチャージ期間ＰＣにおいて、制御信号ＰＢＬＣＳがプルアップされるため、トランジスタ７１１がオンし、制御信号ＢＬＣをプルアップする。ビット線プリチャージ期間ＰＣにおいて、制御信号ＳＥＮＣがトランジスタ７２０をオン（turn on）し、制御信号ＢＬＣがトランジスタ７３０を駆動して、ビット線ＢＬに対してプリチャージを行う。トランジスタ７３０は、ビット線ＢＬのレベルを適切なプリチャージレベル（例えば、０．５Ｖ）に設定することができる。ビット線ＢＬのこのプリチャージレベルは、トランジスタ７１２の制御端子にフィードバックされるため、トランジスタ７１２は、ビット線ＢＬのレベルに基づいて、制御信号ＢＬＣのレベルを動的に調整することができる。

ビット線プリチャージ期間ＰＣが終了すると、制御信号ＰＢＬＣＳがプルダウンされるため、トランジスタ７１１が切断されて、制御信号ＢＬＣがトランジスタ７１２によってプルダウンされる。続いて、ワード線イネーブル期間ＷＬＥの初期化期間８０１において、制御信号ＳＥＮＣがトランジスタ７２０をオンし、制御信号ＢＬＣがトランジスタ７３０を切断（turn off）する。トランジスタ７２０は、初期化期間８０１において、ノードＳＥＮのレベルをプリチャージレベル（基準電圧ＶＳＥＮ）に設定することができる。トランジスタ７３０が切断された後、ワード線ＷＬは、読み出したいメモリセルをオンし、プリチャージされたビット線ＢＬ上にデータを出力することができる。

初期化期間８０１が終了すると、制御信号ＳＥＮＣがトランジスタ７２０を切断する。ワード線イネーブル期間ＷＬＥの感知期間８０２において、制御信号ＰＢＬＣＳが再度プルアップされるため、トランジスタ７１１が導通し、制御信号ＢＬＣをプルアップする。感知期間８０２において、制御信号ＳＥＮＣがトランジスタ７２０を切断し、制御信号ＢＬＣがトランジスタ７３０を駆動して、ビット線ＢＬを感知する。感知期間８０２、且つビット線ＢＬのデータが第１論理状態（例えば、「１」）の状況において、トランジスタ７３０が切断されるため、ノードＳＥＮをプリチャージレベル（例えば、１．２Ｖ）に保持することができる。感知期間８０２、且つビット線ＢＬのデータが第２論理状態（例えば、「０」）の状況において、トランジスタ７３０がオンするため、ノードＳＥＮは、ビット線ＢＬのレベルに近づくまで放電される。ビット線ＢＬのレベル（データ電圧のレベル）は、トランジスタ７１２の制御端子にフィードバックされるため、トランジスタ７１２は、ビット線ＢＬのレベルに基づいて、制御信号ＢＬＣのレベルを動的に調整することができる。

ビット線プリチャージ期間ＰＣおよび感知期間８０２において、制御回路７１０は、ビット線ＢＬのレベルに基づいて、制御信号ＢＬＣを動的に制御することができる。したがって、センスアンプ７００は、高速ビット線プリチャージおよびセンシングを実現することができる。

図９は、本発明のさらに別の実施形態に係る電圧発生回路の回路概略図である。図９に示した供給電圧ＶＰ、バイアス電圧ＶＢＬＰ、および基準電圧ＶＳＳは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。バイアス電圧ＶＢＬＰは、ビット線プリチャージレベルターゲット（例えば、０．５Ｖ）であってもよい。図９に示す電圧発生回路は、制御回路７１０に電圧を供給することができ、すべてのセンスアンプが電圧発生回路を共有する。図９に示す電圧発生器では、供給電圧ＶＰのレベルは制御信号ＰＢＬＣＳの高論理レベルと同じであり、出力電圧ＶＮのレベルは制御信号ＮＢＬＣＳの低論理レベルと同じである。バイアス電圧ＶＢＬＰは、基準電圧ＶＲＥＦ＿ＢＬＣのレベルおよび出力電圧ＶＮのレベルを制御することができ、ビット線プリチャージレベルは、バイアス電圧ＶＢＬＰのレベルと同じになる。

トランジスタ９１３の第１端子（例えば、ソース）は、供給電圧ＶＰを受信する。トランジスタ９１３の第２端子（例えば、ドレイン）は、トランジスタ９１３の制御端子（例えば、ゲート）に接続され、基準電圧ＶＲＥＦ＿ＢＬＣを提供する。トランジスタ９１４の第１端子（例えば、ドレイン）は、トランジスタ９１３の第２端子に接続される。トランジスタ９１４の第２端子（例えば、ソース）は、電流源ＩＢＬＣに接続され、出力電圧ＶＮを提供する。トランジスタ９１４の制御端子（例えば、ゲート）は、バイアス電圧ＶＢＬＰを受信する。電流源ＩＢＬＣは、さらに、基準電圧ＶＳＳに接続される。電流源ＩＢＬＣは、センスアンプの制御回路７１０内の電流消費（current consumption）を制御することができる。

図１０は、本発明のさらに別の実施形態に係る図４に示したセンスアンプ４１０〜４３０を説明する回路概略図である。図４に示したセンスアンプ４１０、センスアンプ４２０、およびセンスアンプ４３０は、図１０の関連説明を参照して類推することができる。図１０に示した基準電圧ＶＳＥＮ０〜ＶＳＥＮ１、制御信号ＳＥＮＣ０〜ＳＥＮＣ１、制御信号ＢＬＣ０〜ＢＬＣ１、電圧ＰＣＳ、電圧ＮＣＳ、および制御信号ＥＱは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。

図１０に示したセンスアンプ４１０は、トランジスタ４１１〜４１２とを含む。トランジスタ４１１の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮ０に接続される。トランジスタ４１１の第２端子（例えば、ドレイン）は、センスアンプ４１０の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ０）をノードＳＥＮ０に出力する。トランジスタ４１１の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣ０において制御される。トランジスタ４１２の第１端子（例えば、ソース）は、センスアンプ４１０の入力端子に接続され、ビット線ＢＬａのデータ信号を受信する。トランジスタ４１２の第２端子（例えば、ドレイン）は、トランジスタ４１１の第２端子に接続される。トランジスタ４１２の制御端子（例えば、ゲート）は、制御信号ＢＬＣ０において制御される。図１０に示したセンスアンプ４１０、トランジスタ４１１、およびトランジスタ４１２は、図５に示したセンスアンプ５００、トランジスタ５１０、およびトランジスタ５２０の関連説明を参照して類推することができるため、ここでは説明を省略する。

図１０に示したセンスアンプ４２０は、トランジスタ４２１と、トランジスタ４２２とを含む。トランジスタ４２１の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮ１に接続される。トランジスタ４２１の第２端子（例えば、ドレイン）は、センスアンプ４２０の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ１）をノードＳＥＮ１に出力する。トランジスタ４２１の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣ１において制御される。トランジスタ４２２の第１端子（例えば、ソース）は、センスアンプ４２０の入力端子に接続され、ビット線ＢＬｂのデータ信号を受信する。トランジスタ４２２の第２端子（例えば、ドレイン）は、トランジスタ４２１の第２端子に接続される。トランジスタ４２２の制御端子（例えば、ゲート）は、制御信号ＢＬＣ１において制御される。図１０に示したセンスアンプ４２０、トランジスタ４２１、およびトランジスタ４２２は、図５に示したセンスアンプ５００、トランジスタ５１０、およびトランジスタ５２０の関連説明を参照して類推することができるため、ここでは説明を省略する。

図１０に示したセンスアンプ４３０は、トランジスタ４３１〜４３５とを含む。トランジスタ４３５の第１端子および第２端子（例えば、ソースおよびドレイン）は、それぞれビット線ＢＬａおよびビット線ＢＬｂに接続される。トランジスタ４３５の制御端子（例えば、ゲート）は、制御信号ＥＱにおいて制御される。

トランジスタ４３１の第１端子（例えば、ソース）およびトランジスタ４３２の第１端子（例えば、ソース）は、電圧ＰＣＳに接続される。電圧ＰＣＳのレベルは、設計要求に基づいて決定することができる。トランジスタ４３１の第２端子（例えば、ドレイン）およびトランジスタ４３２の制御端子（例えば、ゲート）は、センスアンプ４３０の第１出力端子に接続される。センスアンプ４３０の上述した第１出力端子は、増幅された信号をセンスアンプ４１０の入力端子にフィードバックすることができる。トランジスタ４３１の制御端子（例えば、ゲート）およびトランジスタ４３２の第２端子（例えば、ドレイン）は、センスアンプ４３０の第２出力端子に接続される。センスアンプ４３０の上述した第２出力端子は、増幅された信号をセンスアンプ４２０の入力端子にフィードバックすることができる。

トランジスタ４３３の第１端子（例えば、ソース）およびトランジスタ４３４の第１端子（例えば、ソース）は、電圧ＮＣＳに接続される。電圧ＮＣＳのレベルは、設計要求に基づいて決定することができる。トランジスタ４３３の第２端子（例えば、ドレイン）は、センスアンプ４３０の第１出力端子に接続される。センスアンプ４３０の上述した第１出力端子は、増幅された信号をセンスアンプ４１０の入力端子にフィードバックすることができる。トランジスタ４３３の制御端子（例えば、ゲート）は、センスアンプ４３０の第２出力端子に接続され、ノードＳＥＮ１から増幅された信号（または基準電圧ＶＳＥＮ１）を受信する。トランジスタ４３４の第２端子（例えば、ドレイン）は、センスアンプ４３０の第２出力端子に接続される。センスアンプ４３０の上述した第２出力端子は、増幅された信号をセンスアンプ４２０の入力端子にフィードバックすることができる。トランジスタ４３４の制御端子（例えば、ゲート）は、センスアンプ４３０の第１入力端子に接続され、ノードＳＥＮ０から増幅された信号（または基準電圧ＶＳＥＮ０）を受信する。

図１１は、本発明の１つの実施形態に係る図１０に示した信号を説明するシーケンス概略図である。図１１において、点線の波形は、添え字０をもつ信号（例えば、ＳＥＮＣ０、ＶＳＥＮ０、ＢＬＣ０、およびＳＥＮ０）を示し。実線の波形は、添え字１をもつ信号（例えば、ＳＥＮＣ１、ＶＳＥＮ１、ＢＬＣ１、およびＳＥＮ１）を示す。図１０および図１１を参照されたい。ビット線プリチャージ期間ＰＣにおいて、電圧ＰＣＳおよび電圧ＮＣＳがプルアップされ（例えば、０．３Ｖから０．５Ｖにプルアップされ）、基準電圧ＶＳＥＮ０が高レベル（例えば、１．３Ｖ）になり、基準電圧ＶＳＥＮ１が低レベル（例えば、０．５Ｖ）になり、制御信号ＳＥＮＣ０および制御信号ＳＥＮＣ１がいずれも低レベル（例えば、０Ｖ）になり、制御信号ＢＬＣ０が高レベルになり、制御信号ＢＬＣ１が低レベルになる。したがって、ビット線プリチャージ期間ＰＣにおいて、トランジスタ４１２は、ビット線ＢＬ０に対してプリチャージを行うことができ（例えば、０．３Ｖから０．５Ｖにプリチャージする）、トランジスタ４１１は、ノードＳＥＮ０を基準電圧ＶＳＥＮ０のレベル（例えば、１．３Ｖ）に設定することができ、トランジスタ４２１は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、０．５Ｖ）に設定することができる。

ビット線プリチャージ期間ＰＣが終了すると、制御信号ＢＬＣ０がプルダウンされるため、トランジスタ４１２が切断される。トランジスタ４１２および４２２が切断された後、ワード線ＷＬは、読み出したいメモリセルをオンにするため、読み出したいメモリセルは、プリチャージされたビット線ＢＬａ上にデータを出力することができる。続いて、ワード線イネーブル期間ＷＬＥの初期化期間１１０１において、制御信号ＳＥＮＣ０およびＳＥＮＣ１がトランジスタ４１１および４２１をオンし、制御信号ＢＬＣ０およびＢＬＣ１がトランジスタ４１２および４２２を切断する。トランジスタ４１１および４２１は、初期化期間１１０１において、ノードＳＥＮ０およびＳＥＮ１のレベルを基準電圧ＶＳＥＮ０およびＶＳＥＮ１のレベルに設定することができる。

初期化期間１１０１が終了すると、制御信号ＢＬＣ０がプルアップされ（例えば、０Ｖから１．３Ｖにプルアップされ）、トランジスタ４１１を切断する。ワード線イネーブル期間ＷＬＥの感知期間１１０２において、制御信号ＳＥＮＣ０が高レベル（例えば、１．３Ｖ）になり、制御信号ＳＥＮＣ１が低レベル（例えば、０Ｖ）になるため、センスアンプ４１０がビット線ＢＬａ上の信号に対応する増幅された信号をノードＳＥＮ０に出力した時、トランジスタ４２１は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、０．５Ｖ）に設定することができる。感知期間１１０２において、制御信号ＢＬＣ０が再度プルアップされ、制御信号ＢＬＣ１が低レベルを維持するため、トランジスタ４２２が切断され、トランジスタ４１２は、ビット線ＢＬａを感知することができる。センスアンプ４１０がビット線ＢＬａを感知する期間において、ノードＳＥＮ１がトランジスタ４２１をオンし、制御信号ＢＬＣ１がトランジスタ４２２を切断する。

図１２は、本発明のさらに別の実施形態に係る図４に示したセンスアンプ４１０〜４３０を説明する回路概略図である。図１２に示したセンスアンプ４３０およびトランジスタ４３１〜４３５は、図１０の関連説明を参照して類推することができるため、ここでは説明を省略する。図１２に示した基準電圧ＶＳＥＮ０〜ＶＳＥＮ１、制御信号ＳＥＮＣ０〜ＳＥＮＣ１、制御信号ＰＢＬＣＳ０〜ＰＢＬＣＳ１、基準電圧ＶＲＥＦ＿ＢＬＣ、制御信号ＮＢＬＣＳ０〜ＮＢＬＣＳ１、電圧ＰＣＳ、電圧ＮＣＳ、および制御信号ＥＱは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。

図１２に示したセンスアンプ４１０は、トランジスタ４１１〜４１４とを含む。トランジスタ４１１の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮ０に接続される。トランジスタ４１１の第２端子（例えば、ドレイン）は、センスアンプ４１０の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ０）をノードＳＥＮ０に出力する。トランジスタ４１１の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣ０において制御される。トランジスタ４１２の第１端子（例えば、ソース）は、センスアンプ４１０の入力端子に接続され、ビット線ＢＬａのデータ信号を受信する。トランジスタ４１２の第２端子（例えば、ドレイン）は、トランジスタ４１１の第２端子に接続される。トランジスタ４１２の制御端子（例えば、ゲート）は、制御信号ＢＬＣ０において制御される。トランジスタ４１３の第１端子（例えば、ソース）は、制御信号ＰＢＬＣＳ０を受信する。トランジスタ４１３の第２端子（例えば、ドレイン）は、トランジスタ４１２の制御端子に接続され、制御信号ＢＬＣ０を提供する。トランジスタ４１３の制御端子（例えば、ゲート）は、基準電圧ＶＲＥＦ＿ＢＬＣおいて制御される。トランジスタ４１４の第１端子（例えば、ソース）は、制御信号ＮＢＬＣＳ０を受信する。トランジスタ４１４の第２端子（例えば、ドレイン）は、トランジスタ４１３の第２端子に接続される。トランジスタ４１４の制御端子（例えば、ゲート）は、ビット線ＢＬａに接続される。図１２に示したセンスアンプ４１０およびトランジスタ４１１〜４１４は、図７に示したセンスアンプ７００、トランジスタ７２０、トランジスタ７３０、トランジスタ７１１、およびトランジスタ７１２の関連説明を参照して類推することができるため、ここでは説明を省略する。

図１２に示したセンスアンプ４２０は、トランジスタ４２１〜４２４とを含む。トランジスタ４２１の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮ１に接続される。トランジスタ４２１の第２端子（例えば、ドレイン）は、センスアンプ４２０の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ１）をノードＳＥＮ１に出力する。トランジスタ４２１の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣ１において制御される。トランジスタ４２２の第１端子（例えば、ソース）は、センスアンプ４２０の入力端子に接続され、ビット線ＢＬｂのデータ信号を受信する。トランジスタ４２２の第２端子（例えば、ドレイン）は、トランジスタ４２１の第２端子に接続される。トランジスタ４２２の制御端子（例えば、ゲート）は、制御信号ＢＬＣ１において制御される。トランジスタ４２３の第１端子（例えば、ソース）は、制御信号ＰＢＬＣＳ１を受信する。トランジスタ４２３の第２端子（例えば、ドレイン）は、トランジスタ４２２の制御端子に接続され、制御信号ＢＬＣ１を提供する。トランジスタ４２３の制御端子（例えば、ゲート）は、基準電圧ＶＲＥＦ＿ＢＬＣおいて制御される。トランジスタ４２４の第１端子（例えば、ソース）は、制御信号ＮＢＬＣＳ１を受信する。トランジスタ４２４の第２端子（例えば、ドレイン）は、トランジスタ４２３の第２端子に接続される。トランジスタ４２４の制御端子（例えば、ゲート）は、ビット線ＢＬｂに接続される。図１２に示したセンスアンプ４２０およびトランジスタ４２１〜４２４は、図７に示したセンスアンプ７００、トランジスタ７２０、トランジスタ７３０、トランジスタ７１１、およびトランジスタ７１２の関連説明を参照して類推することができるため、ここでは説明を省略する。

図１３は、本発明の１つの実施形態に係る図１２に示した信号を説明するシーケンス概略図である。図１３において、点線の波形は、添え字０をもつ信号（例えば、ＳＥＮＣ０、ＶＳＥＮ０、ＰＢＬＣＳ０、ＢＬＣ０、およびＳＥＮ０）を示し。実線の波形は、添え字１をもつ信号（例えば、ＳＥＮＣ１、ＶＳＥＮ１、ＰＢＬＣＳ１、ＢＬＣ１、およびＳＥＮ１）を示す。図１２および図１３を参照されたい。ビット線プリチャージ期間ＰＣにおいて、電圧ＰＣＳおよび電圧ＮＣＳがプルアップされ（例えば、０．３Ｖから０．５Ｖにプルアップされ）、基準電圧ＶＳＥＮ０が高レベル（例えば、１．３Ｖ）になり、基準電圧ＶＳＥＮ１が低レベル（例えば、０．５Ｖ）になり、制御信号ＳＥＮＣ０および制御信号ＳＥＮＣ１がいずれも低レベル（例えば、０Ｖ）になり、制御信号ＰＢＬＣＳ０が高レベル（例えば、１．３Ｖ）になり、制御信号ＰＢＬＣＳ１が低レベル（例えば、０Ｖ）になり、制御信号ＮＢＬＣＳ０およびＮＢＬＣＳ１がいずれも低レベルになる。したがって、ビット線プリチャージ期間ＰＣにおいて、制御信号ＢＬＣ０がプルアップされるため、トランジスタ４１２は、ビット線ＢＬ０に対してプリチャージを行うことができ（例えば、０．３Ｖから０．５Ｖにプリチャージする）、制御信号ＢＬＣが低レベル（例えば、０Ｖ）を維持するため、トランジスタ４２２を切断することができる。ビット線プリチャージ期間ＰＣにおいて、トランジスタ４１１は、ノードＳＥＮ０を基準電圧ＶＳＥＮ０のレベル（例えば、１．３Ｖ）に設定することができ、トランジスタ４２１は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、０．５Ｖ）に設定することができる。

ビット線プリチャージ期間ＰＣが終了すると、制御信号ＢＬＣ０がプルダウンされるため、トランジスタ４１２が切断される。トランジスタ４１２および４２２が切断された後、ワード線ＷＬは、読み出したいメモリセルをオンにするため、読み出したいメモリセルは、プリチャージされたビット線ＢＬａ上にデータを出力することができる。続いて、ワード線イネーブル期間ＷＬＥの初期化期間１３０１において、制御信号ＳＥＮＣ０およびＳＥＮＣ１がトランジスタ４１１および４２１をオンし、制御信号ＢＬＣ０およびＢＬＣ１がトランジスタ４１２および４２２を切断する。トランジスタ４１１および４２１は、初期化期間１３０１において、ノードＳＥＮ０およびＳＥＮ１のレベルを基準電圧ＶＳＥＮ０およびＶＳＥＮ１のレベルに設定することができる。

初期化期間１３０１が終了すると、制御信号ＳＥＮＣ０がプルアップされ（例えば、０Ｖから１．３Ｖにプルアップされ）、トランジスタ４１１を切断する。ワード線イネーブル期間ＷＬＥの感知期間１３０２において、制御信号ＳＥＮＣ０が高レベル（例えば、１．３Ｖ）になり、制御信号ＳＥＮＣ１が低レベル（例えば、０Ｖ）になるため、センスアンプ４１０がビット線ＢＬａ上の信号に対応する増幅された信号をノードＳＥＮ０に出力した時、トランジスタ４２１は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、０．５Ｖ）に設定することができる。感知期間１３０２において、制御信号ＢＬＣ０が再度プルアップされ、制御信号ＢＬＣ１が低レベルを維持するため、トランジスタ４２２が切断され、トランジスタ４１２は、ビット線ＢＬａを感知することができる。センスアンプ４１０がビット線ＢＬａを感知する期間において、ノードＳＥＮ１がトランジスタ４２１をオンし、制御信号ＢＬＣ１がトランジスタ４２２を切断する。

以上のように、上述した実施形態は、二段センスアンプ（センスアンプ装置４００）を開示する。センスアンプ装置４００において、ビット線ＢＬａまたはＢＬｂの小信号（データ信号）が第１段センスアンプ（センスアンプ４１０または４２０）に増幅された後、増幅された信号を第２段センスアンプ（センスアンプ４３０）に出力する。センスアンプ４３０は、増幅された差動信号（センスアンプ４１０およびセンスアンプ４２０が提供する増幅された信号および基準電圧）を受信し、この増幅された差動信号に対して第二段増幅操作を行うことができる。したがって、センスアンプ装置４００は、ビット線ＢＬａおよび（または）ビット線ＢＬｂのデータを感知する（読み出す）ことができる。センスアンプ４３０が受信した差動信号の強度は、図１に示したセンスアンプ（例えば、センスアンプ１５０）が受信した差動信号の強度よりも大きい。製造プロセスは縮小されるが、センスアンプ装置４００は、十分な感知信号マージン（sense signal margin）を実現することができる。したがって、センスアンプ装置４００は、正確なビット線容量マッチング（bit-line capacitance match）を必要としない。エッジサブアレイ（edge sub-array、例えば、図１に示したサブアレイ１１０または１４０）は、両側においてセンスアンプ装置４００を配置することができ、エッジサブアレイのメモリセルを使用することができる。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

１００ ＤＲＡＭ
１１０、１２０、１３０、１４０ サブアレイ
１５０、４１０、４２０、４３０、５００、７００ センスアンプ
４００ センスアンプ装置
４１１、４１２、４１３、４１４、４２１、４２２、４２３、４２４、４３１、４３２、４３３、４３４、４３５、５１０、５２０、７１１、７１２、７２０、７３０、９１３、９１４ トランジスタ
６０１、８０１、１１０１、１３０１ 初期化期間
６０２、８０２、１１０２、１３０２ 感知期間
７１０ 制御回路
ＢＬ、ＢＬ０、ＢＬ１、ＢＬａ、ＢＬｂ ビット線
ＢＬＣ、ＢＬＣ０、ＢＬＣ１、ＣＳＰ、ＣＳＮ、ＥＱ、ＮＢＬＣＳ、ＮＢＬＣＳ０、ＮＢＬＣＳ１、ＰＢＬＣＳ、ＰＢＬＣＳ０、ＰＢＬＣＳ１、ＳＥＮＣ、ＳＥＮＣ０、ＳＥＮＣ１ 制御信号
ＣＢＬ コンデンサ
ＣＳＮ 記憶素子
ＩＢＬＣ 電流源
ＭＣ、ＭＣ１、ＭＣ２ メモリセル
ＮＣＳ、ＰＣＳ 電圧
ＰＣ ビット線プリチャージ期間
ＳＥＮ、ＳＥＮ０、ＳＥＮ１ ノード
ＳＮ データ
ＳＷ スイッチ
ＶＢＬＰ バイアス電圧
ＶＮ 出力電圧
ＶＰ 供給電圧
ＶＲＥＦ＿ＢＬＣ、ＶＳＥＮ、ＶＳＥＮ０、ＶＳＥＮ１、ＶＳＳ 基準電圧
ＷＬ ワード線
ＷＬＥ ワード線イネーブル期間

Claims (11)

1. 第１ビット線に接続される入力端子を有す第１センスアンプと、
   第２ビット線に接続される入力端子を有す第２センスアンプと、
   差動入力対と差動出力対を有し、前記差動入力対の第１入力端子が、前記第１センスアンプの出力端子に接続され、前記差動入力対の第２入力端子が、前記第２センスアンプの出力端子に接続され、前記差動出力対の第１出力端子が、前記第１センスアンプの前記入力端子に接続され、前記差動出力対の第２出力端子が、前記第２センスアンプの前記入力端子に接続された第３センスアンプと、
   を含むセンスアンプ装置。
2. 前記第１センスアンプおよび前記第２センスアンプのそれぞれが、非差動信号アンプであり、前記第３センスアンプが、差動信号アンプである請求項１に記載のセンスアンプ装置。
3. 前記第１センスアンプが、
   第１端子が、第１基準電圧に接続され、第２端子が、前記第１センスアンプの前記出力端子に接続され、制御端子が、第１制御信号において制御される第１トランジスタと、
   第１端子が、前記第１センスアンプの前記入力端子に接続され、第２端子が、前記第１トランジスタの前記第２端子に接続され、制御端子が、第２制御信号において制御される第２トランジスタと、
   を含む請求項１に記載のセンスアンプ装置。
4. 前記第１トランジスタが、ＰＭＯＳトランジスタを含み、前記第２トランジスタが、ＮＭＯＳトランジスタを含む請求項３に記載のセンスアンプ装置。
5. ワード線イネーブル期間前のビット線プリチャージ期間において、前記第１制御信号が、前記第１トランジスタをオンし、前記第２制御信号が、前記第２トランジスタを駆動して、前記第１ビット線をプリチャージし、
   前記ワード線イネーブル期間の初期化期間において、前記第１制御信号が、前記第１トランジスタをオンし、前記第２制御信号が、前記第２トランジスタを切断し、
   前記初期化期間後の前記ワード線イネーブル期間の感知期間において、前記第１制御信号が、前記第１トランジスタを切断し、前記第２制御信号が、前記第２トランジスタを駆動して、前記第１ビット線を感知する請求項３に記載のセンスアンプ装置。
6. 前記感知期間、且つ前記第１ビット線のデータが第１論理状態の状況において、前記第２トランジスタが切断され、
   前記感知期間、且つ前記第１ビット線のデータが第２論理状態の状況において、前記第２トランジスタがオンする請求項５に記載のセンスアンプ装置。
7. 前記第２センスアンプが前記第２ビット線を感知する期間において、前記第１制御信号が、前記第１トランジスタをオンし、前記第２制御信号が、前記第２トランジスタを切断する請求項３に記載のセンスアンプ装置。
8. 前記第１センスアンプが、さらに、
   入力端子が、前記第１センスアンプの前記入力端子に接続され、前記第２制御信号を生成して、前記第２トランジスタの前記制御端子に供給するために使用され、前記第１センスアンプの前記入力端子のレベルに基づいて、前記第２制御信号を動的に調整する制御回路を含む請求項３に記載のセンスアンプ装置。
9. 前記制御回路が、
   第１端子が、第３制御信号を受信し、第２端子が、前記制御回路の出力端子に接続され、前記第２制御信号を生成して、前記第２トランジスタの前記制御端子に供給し、制御端子が、第２基準電圧において制御される第３トランジスタと、
   第１端子が、第４制御信号を受信し、第２端子が、前記第３トランジスタの前記第２端子に接続され、制御端子が、前記制御回路の前記入力端子に接続された第４トランジスタと、
   を含む請求項８に記載のセンスアンプ装置。
10. 前記第３トランジスタが、ＰＭＯＳトランジスタを含み、前記第４トランジスタが、ＮＭＯＳトランジスタを含む請求項９に記載のセンスアンプ装置。
11. 前記第３センスアンプが、
    第１端子が、第１電圧に接続され、第２端子が、前記第３センスアンプの前記第１出力端子に接続され、制御端子が、前記第３センスアンプの前記第２出力端子に接続された第１トランジスタと、
    第１端子が、前記第１電圧に接続され、第２端子が、前記第３センスアンプの前記第２出力端子に接続され、制御端子が、前記第３センスアンプの前記第１出力端子に接続された第２トランジスタと、
    第１端子が、第２電圧に接続され、第２端子が、前記第３センスアンプの前記第１出力端子に接続され、制御端子が、前記第３センスアンプの前記第２入力端子に接続された第３トランジスタと、
    第１端子が、前記第２電圧に接続され、第２端子が、前記第３センスアンプの前記第２出力端子に接続され、制御端子が、前記第３センスアンプの前記第１入力端子に接続された第４トランジスタと、
    を含む請求項１に記載のセンスアンプ装置。
    

Images