JP2021529373A - システムオンチップにおけるプログラマブル論理マスタのためのハードウェアベースの仮想−物理アドレス変換 - Google Patents
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Abstract
Description
Claims (12)
- プロセッサと、マスタ回路と、システムメモリ管理ユニット(SMMU)とを有する処理システムであって、前記SMMUが、
前記マスタ回路に結合された第1の変換バッファユニット(TBU)と、
アドレス変換(AT)回路と、
前記AT回路に結合されたATインターフェースと、
前記AT回路に結合された第2のTBUと
を含む、処理システムと、
前記ATインターフェースを通して前記SMMU中の前記AT回路に結合されたプログラマブル論理部と
を備える、プログラマブル集積回路(IC)。 - 前記AT回路および前記第2のTBUが、前記プログラマブル論理部のクロックドメインにおいて動作し、前記第1のTBUが、前記処理システムのクロックドメインにおいて動作する、請求項1に記載のプログラマブルIC。
- 前記SMMUが、変換制御ユニット(TCU)と、前記第2のTBUと前記TCUとの間に結合されたクロックドメインクロッシングブリッジとをさらに含む、請求項2に記載のプログラマブルIC。
- 前記AT回路が、
前記ATインターフェースに結合された仮想アドレス(VA)要求インターフェースと、
前記VA要求インターフェースと前記第2のTBUとの間に結合されたATマスタ回路と、
前記ATインターフェースに結合された物理アドレス(PA)応答インターフェースと、
前記PA応答インターフェースと前記第2のTBUとの間に結合されたATスレーブ回路と
を備える、請求項1に記載のプログラマブルIC。 - 前記ATインターフェースが、前記VA要求インターフェースに結合されたAT要求サブチャネルと、前記PA応答インターフェースに結合されたAT応答サブチャネルとを含む、請求項4に記載のプログラマブルIC。
- 前記ATインターフェースが、前記PA応答インターフェースに結合されたAT完了サブチャネルをさらに含む、請求項5に記載のプログラマブルIC。
- プログラマブル集積回路(IC)におけるアドレス変換の方法であって、
前記プログラマブルICの処理システム(PS)中のシステムメモリ管理ユニット(SMMU)において、前記プログラマブルICのプログラマブル論理部(PL)中のマスタ回路から、仮想アドレスを変換するようにとの要求を受信することと、
前記SMMUにおいて前記仮想アドレスを変換することと、
前記SMMUから前記PL中の前記マスタ回路に、変換されたアドレスを送ることと
を含む、方法。 - 前記受信するステップが、
前記SMMU中のアドレス変換(AT)回路において、前記仮想アドレスを使用してトランザクションを作成することと、
前記SMMU中の変換バッファユニット(TBU)に前記トランザクションを送ることと
を含む、請求項7に記載の方法。 - 前記送るステップが、
前記変換されたアドレスを有する、前記TBUからの発信トランザクションをキャプチャすることと、
前記発信トランザクションから、前記変換されたアドレスを抽出することと、
前記AT回路から前記PL中の前記マスタ回路に、前記変換されたアドレスを返すことと
を含む、請求項8に記載の方法。 - 前記PL中の前記マスタ回路において、前記変換されたアドレスを使用することと、
前記PL中の前記マスタ回路から前記SMMUに完了メッセージを提供することと
をさらに含む、請求項9に記載の方法。 - 前記AT回路から、前記TBUに前記発信トランザクションへの応答を提供すること
をさらに含む、請求項10に記載の方法。 - 前記マスタ回路から、他の仮想アドレスを変換するようにとの他の要求を前記SMMUにおいて受信することと、
前記他の要求に応答して前記SMMUにおいてエラーを決定することと、
前記SMMUから前記マスタ回路にエラー指示を送ることと
をさらに含む、請求項7に記載の方法。
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