JP2021525476A - ローリングサブフレームパルスバイアスマイクロボロメータインテグレーション - Google Patents

ローリングサブフレームパルスバイアスマイクロボロメータインテグレーション Download PDF

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Abstract

マイクロボロメータ光検出器、スーパーピクセルの使用、及びそれらの使用についての技法を通じてより高いＲＯＩＣ入力雑音を許容しながら、総電力要件、総検出器バイアス電流、検出器当たりの積分電荷、及び検出器インピーダンスを下げることによって真のスナップショットインテグレーションの近似を可能にするための方法及びシステムが本明細書に提供される。【選択図】図３

Description

[0001]本開示は、撮像に関し、より具体的には、真に近いスナップショットインテグレーション（snapshot integration）についての電力及び検出器インピーダンス要件を低減する回路及びそのように回路を動作させる方法に関する。
[0002]視覚及び赤外線（ＩＲ）画像のデジタル検出は、非常に幅広く使用されている技術であり、消費者志向のカメラ及びビデオ装置から法執行機関及び軍装備品の範囲にわたる用途を有する。これらの用途のうちの実質的に全てについて、より高い画像ピクセルカウント、より高いピクセル密度、増大した感度、改善されたダイナミックレンジ、及びより速い画像処理に対する需要が高まっている。
[0003]特に、多くの新興の熱赤外線（ＩＲ）センシングの用途は、高い感度、大きいダイナミックレンジ、大きいピクセルカウント、及び速いデータレートでの動作を同時に要求する。これらの用途の中には、昼／夜継続監視、国境警備及び保守、空中探索及び救助、並びに環境リモートセンシングがある。そのような用途は、高品質、大ピクセルカウント画像を可能とするセンサシステムを必要とする。米国陸軍のNight Vision and Electronic Sensors Directorate（ＮＶＥＳＤ）などの組織は、そのような用途によってもたらされた課題に対応するために、ますます高いピクセルカウント及び密度を要求している。
[0004]全てのデジタル撮像システムの中心は、画像が合焦された素子の２次元アレイである焦点面アレイ（「ＦＰＡ：Focal Plane Array」）であり、それによって、ＦＰＡ素子又は「ピクセル」の各々は、その上に当たっている光の強度に比例するアナログ出力「信号電荷」を発生させる。従来的に、読み出し集積回路（「ＲＯＩＣ：readout integrated circuit」）は、ＦＰＡの各ピクセルにおいて信号電荷を蓄積するために、インテグレーションキャパシタを使用し、次いで、個々のピクセルの外部にあるアナログ−デジタルコンバータ（「ＡＤＣ：analog-to-digital converters」）による読み出し及びデジタル化のために、出力タップ上にアナログ信号をルーティングする。このアプローチは、各ピクセルサイトにおいて大きい信号電荷を蓄積する必要があり、アナログ信号が読み出されてデジタル化されるときに、十分な信号対雑音比及びダイナミックレンジが維持されることを更に必要とする。それ故に、この従来のアプローチは、感度及びダイナミックレンジの制限に悩まされる。
[0005]撮像システムの感度及びダイナミックレンジを改善するための１つのアプローチは、ＲＯＩＣ内に「ピクセル内」ＡＤＣ回路を含めることであり、それによって、別個のデジタル化回路が、各ピクセルに（又はピクセルの各局所的なグループに）近接して位置し、そのため、ピクセルの信号電荷は、ＲＯＩＣが読み出される前にデジタル化される。しかしながら、従来のＡＤＣ回路は、多数のフリップフロップ及び他のデジタル素子を備える。結果として、それらは嵩張り、それは、達成可能なピクセル密度を制限する。
[0006]よりコンパクトなピクセル内ＡＤＣが、小さいピクセル内インテグレーションキャパシタ、コンパレータ、及びバイナリデジタルカウンタを各ピクセル（又はピクセルの局所的なグループ）専用にすることによってインプリメントされることができる。このアプローチによると、各ピクセルについて、関連するインテグレーションキャパシタは、ピクセルの信号電荷によって充電され、コンパレータは、インテグレーションキャパシタの電荷を監視し、積分電荷が指定された閾値に達する度にインテグレーションキャパシタをリセットする出力パルススパイク（output pulse spike）を発する。コンパレータは、それによって、一連の出力パルスを発し、それらは、バイナリデジタルカウンタによってカウントされる。
[0007]コンパレータからの一連のパルスは、ピクセルの信号電荷がインテグレーションキャパシタによって完全に排出されたときに、又は測定が終わったときに終了し、そのため、カウンタによってカウントされたパルスの数は、信号電荷の振幅のデジタル測定値を表し、コンパレータのリセット閾値は、測定値の最下位ビット（ＬＳＢ）精度を表す。スパイクの総数は、ＲＯＩＣのマルチプレクサによって読み出されるまで、バイナリカウンタによって保持される。インテグレーションがＦＰＡの全てのピクセルにわたって同時に発生したとき、これは、真のスナップショットインテグレーションと呼ばれる。
[0008]シングルステージ（single stage）ＡＤＣと呼ばれ得るこのピクセル内バイナリカウンタアプローチは、バイナリカウンタにビットを追加する能力に起因して、増大したダイナミックレンジを可能にする。このアプローチは、ダイナミックレンジに関して、先の方法と比べて改善であるが、シングルステージＡＤＣカウンタは、一度に１ビットずつフルレンジをカウントしなければならず、高カウントレートの用途では、そのような構成が、性能ボトルネック（performance bottleneck）になり得る。性能がシングルステージＡＤＣの使用によって制限されなかったと仮定しても、そのようなデバイスは、適正に機能することを保証するために、著しい量の電力を必要とする。これらの問題は、スタックされたデジタルレイヤの使用を通じて軽減され得るが、これは、著しくより高価な製造及び組み立てプロセスをもたらすであろう。より小さい形状（例えば、１４ｎｍプロセス）に移行することもまた、そのような問題を軽減し得るが、同様に非常に高価となるであろう。
[0009]２ステージ（two stage）ＡＤＣと呼ばれるこのアプローチの拡張は、初期インテグレーションが終了した後にインテグレーションキャパシタ中の残留物をデジタル化し、微細な残留値を取得することを伴う。微細な残留値及び粗いカウントは次いで、最終値に達するように組み合わされ、ＬＳＢの値を低減することによって追加の精度を達成する。２ステージＡＤＣは、粗いモードでカウントレートを低減することと、より低電力で動作することとを含め、シングルステージＡＤＣと比べて利益を提供するが、電力要件、総検出器バイアス電流、検出器当たりの積分電荷、及び検出器インピーダンスは、いくつかの用途では、真のスナップショットインテグレーションには依然として高すぎる。
[0010]最後に、ＲＯＩＣ入力雑音閾値は、いくつかの用途では、真のスナップショットインテグレーションには現在のところ低すぎる。
[0011]必要とされるのは、従って、より高いＲＯＩＣ入力雑音を可能にしながら、総電力要件、総検出器バイアス電流、検出器当たりの積分電荷、及び検出器インピーダンスを下げることによって真のスナップショットインテグレーション又はその近似を可能にするデバイス及び方法である。
[0012]本明細書に開示されるようなローリングサブフレームパルスバイアスインテグレーション（Rolling subframe pulsed bias integration）は、真の同時スナップショットインテグレーションが使用された場合に必要とされるであろうよりも既存値に遙かに近い検出器インピーダンスを使用しながら、真の同時スナップショットインテグレーションと実質的に同じ性能を可能にする。実施形態では、真のスナップショットインテグレーションとローリングサブフレームパルスバイアスインテグレーションとの間の必要とされる検出器インピーダンスにおける差異は、約２桁である。
[0013]本開示の実施形態に係るローリングサブフレームパルスバイアスインテグレーションは、所与の時間にグループ中の検出器のうちの１つのみにインテグレートさせることによって、比較的大きいピクセル内ＲＯＩＣが検出器のグループを動作させ、コンポーネントを共有することを可能にするので、部分的にそのような利益を提供する。図１に示されたような回路を使用して、１つのＲＯＩＣセルに異なる検出器を順番にインテグレートさせる（即ち、共有スーパーピクセルとして機能させる）ことは、新しくないが、共有セルをローリングサブフレームパルスバイアスインテグレーション技法と組み合わせ、構造を有効にすることは、共有ピクセルがインテグレーションと重複することを可能にし、インテグレーションスキュー（integration skew）、即ち、平均インテグレーション時間の時間差を最小化し、それによって、真に近いスナップショット（即ち、同時又はグローバル）インテグレーションを可能にするという点で異なる。
[0014]更に、本開示の実施形態に係るより短い読み出しインテグレーション時間は、より高いＲＯＩＣ入力雑音及びより低い検出器インピーダンスを可能にしながら、より低い総電力、総検出器バイアス電流、及び検出器当たりの積分電荷を含む多くの利点を有する。
[0015]シーンを本質的に熱的にインテグレートするマイクロボロメータをそのようなシステムに組み込むことによって、継続的又は真のスナップショットインテグレーションと比較して、読み出しインテグレーションをローリングサブフレームにさせることによって、ＦＰＡ感度における損失は発生しない。
[0016]このアプローチの利点は、プロセス電圧範囲（process voltage range）によってではなく、カウンタ中のビット数によってのみ制限されるダイナミックレンジを含み、自動無雑音オフセット減算（automatic noiseless offset subtraction）のためのカウンタロールオーバ（counter rollover）と、ピクセルからのデジタル出力に起因して、より大きいフォーマットであっても、非常に速いフレームレートのためのサポートとを可能にする。
[0017]本開示の一実施形態は、赤外線撮像装置を提供し、それは、焦点面アレイを備え、焦点面アレイは、複数のピクセルを備え、ピクセルは、等しい数のピクセルのグループに配置され、各ピクセルは、電磁エネルギーを受けるように構成されたマイクロボロメータと、ピクセル内アナログ−デジタル変換を実行するように構成された読み出し集積回路とを備え、読み出し集積回路のうちの少なくとも一部分は、所与のグループのピクセル間で共有される。
[0018]本開示の別の実施形態は、そのような赤外線撮像装置を提供し、各ピクセルの読み出し集積回路は、検出器コモン（detector common）、低雑音バイアスアンプを有するＢＤＩ入力（BDI input with low noise bias amp）、インテグレーション停止スイッチ（integration stop switch）、読み出しインテグレーションキャパシタ（readout integration capacitor）、閾値電圧入力を有するコンパレータ（comparator with threshold voltage input）、ＶＲＳＩ基準／ランプ（VRSI reference/ramp）、インテグレーションリセットスイッチ（integration reset switch）、カウントリセット接続部（count reset connection）、イネーブルカウントラッチ（enable count latch）、グローバルクロック（global clock）、読み出し接続部（readout connection）、バス中のデータ（data in bus）、カウント／シフトバス（count/shift bus）、カウンタ／シフトレジスタ（counter/shift register）、及びデータアウトモジュール（data out module）を備える。
[0019]本開示の更なる実施形態は、そのような赤外線撮像装置を提供し、読み出し集積回路は、ピクセル内シングルスロープ（single slope）アナログ−デジタル変換を実行するように構成される。
[0020]本開示の更なる実施形態は、そのような赤外線撮像装置を提供し、読み出し集積回路は、ピクセル内２ステージアナログ−デジタル変換を実行するように構成される。
[0021]本開示の一実施形態は、赤外線撮像装置を提供し、それは、複数のピクセルのグループを備え、ピクセルのグループ中の各ピクセルは、複数のコンポーネントをピクセルのグループ中の他のピクセルと共有し、各ピクセルは、マイクロボロメータ光検出器を備え、ピクセルのグループの各々は、ピクセルのグループに共通の回路を使用して、そのピクセルのグループ内の光検出器によって集められた電磁エネルギーのピクセル内アナログ−デジタル変換を実行するように構成される。
[0022]本開示の別の実施形態は、そのような赤外線撮像装置を提供し、共通の回路は、読み出し集積回路を備える。
[0023]本開示の更なる実施形態は、そのような赤外線撮像装置を提供し、ピクセルの各グルーピングに共通の読み出し集積回路は、検出器コモン、低雑音バイアスアンプを有するＢＤＩ入力、インテグレーション停止スイッチ、読み出しインテグレーションキャパシタ、閾値電圧入力を有するコンパレータ、ＶＲＳＩ基準／ランプ、インテグレーションリセットスイッチ、カウントリセット接続部、イネーブルカウントラッチ、グローバルクロック、ラッチ接続部、バス中のデータ、カウント／シフトバス、チャージポンプアナログ多値デジタルカウンタ（charge pump analog multi-value digital counter）、及びデータアウトモジュールを備える。
[0024]本開示のまた別の実施形態は、そのような赤外線撮像装置を提供し、ピクセルの各グルーピングに共通の読み出し集積回路は、検出器コモン、低雑音バイアスアンプを有するＢＤＩ入力、インテグレーション停止スイッチ、読み出しインテグレーションキャパシタ、閾値電圧入力を有するコンパレータ、ＶＲＳＩ基準／ランプ、インテグレーションリセットスイッチ、カウントリセット接続部、イネーブルカウントラッチ、グローバルクロック、ラッチ接続部、バス中のデータ、カウント／シフトバス、カウンタ／ラッチ、及びデータアウトモジュールを備える。
[0025]本開示のまた更なる実施形態は、そのような赤外線撮像装置を提供し、それは、選択ラッチ書き込み部（select latch write）及び選択ラッチ読み取り部（select latch read）を備えるラッチモジュールを更に備え、ラッチモジュールは、カウンタ／ラッチと動作可能な通信状態にある。
[0026]本開示のまた別の実施形態は、そのような赤外線撮像装置を提供し、それは、マイクロボロメータとバイアスアンプとの間に配置されたマルチプレクサを更に備える。
[0027]本開示のまた更なる実施形態は、そのような赤外線撮像装置を提供し、読み出し集積回路は、ピクセル内シングルスロープＡＤＣを実行するように構成される。
[0028]本開示の更に別の実施形態は、そのような赤外線撮像装置を提供し、読み出し集積回路は、ピクセル内２ステージＡＤＣを実行するように構成される。
[0029]本開示の一実施形態は、ローリングサブフレームパルスバイアスインテグレーション方法を提供し、それは、複数のピクセルを備える焦点面アレイ上で、ここにおいて、ピクセルは、等しい数のピクセルを包含するサブセットにグループ化され、各ピクセルは、マイクロボロメータ光検出器を備える、 読み出し集積回路を使用して、ピクセルの各グループからの１つのマイクロボロメータを同時にインテグレートすることと、 各グループ中の残りのマイクロボロメータをピクセルの全ての他のグループのマイクロボロメータと１つずつ同時にインテグレートすることと、 各インテグレーションの結果を合計し、それによって、各ピクセルについての総フレームインテグレーション値を提供することと、 読み出し集積回路から積分電流を読み取ることとを備える。
[0030]本開示の別の実施形態は、そのようなローリングサブフレームパルスバイアスインテグレーション方法を提供し、読み出し集積回路から積分電流を読み取ることは、読み出し集積回路から粗いデータを読み出すことと、粗いデータの微細な変換を実行することとを備える。
[0031]本開示の更なる実施形態は、そのようなローリングサブフレームパルスバイアスインテグレーション方法を提供し、それは、粗いデータの微細な変換を実行した後に、読み出し集積回路から微細なデータを読み出すことを更に備える。
[0032]本開示のまた別の実施形態は、そのようなローリングサブフレームパルスバイアスインテグレーション方法を提供し、それは、ピクセルのグループからの各ピクセルがインテグレートされた後に、ピクセルのインテグレーションを複数回繰り返すことを更に備える。
[0033]本開示のまた更なる実施形態は、そのようなローリングサブフレームパルスバイアスインテグレーション方法を提供し、ピクセルの各グループからの１つのマイクロボロメータのインテグレーションは、読み出しインテグレーションに専用のフレームの一部分のうちのほんの一部（small fraction）にわたって発生する。
[0034]本明細書に説明される特徴及び利点は、包括的ではなく、特に、多くの追加の特徴及び利点は、図面、明細書、及び特許請求の範囲を踏まえれば当業者に明らかとなるであろう。その上、本明細書において使用される言語は、主に可読性及び教示の目的で、及び本発明の主題の範囲を限定しないように、選択されていることに留意されたい。
[0035]先行技術の読み出し集積回路を例示するブロック図である。 [0036]本開示の実施形態に係るローリングサブフレームパルスバイアスマイクロボロメータインテグレーションスキームの前半を説明するチャートであり、それにおいて、ＲＯＩＣが、検出器電流をインテグレートする。 [0037]本開示の実施形態に係るローリングサブフレームパルスバイアスマイクロボロメータインテグレーションスキームの後半を説明するチャートであり、それにおいて、積分電流が、チップから読み取られ、微細な変換が実行される。 [0038]本開示の実施形態に係る、アナログ及びデジタル部分がラベル付けされた検出器としてマイクロボロメータを使用するデジタルＩＲピクセルを示す概略図である。 [0039]本開示の実施形態に係る、各ピクセル上に必要とされる回路の一部分を呼び出す検出器としてマイクロボロメータを使用するデジタルＩＲピクセルを示す概略図である。 [0040]本開示の実施形態に係る、各ピクセル上に必要とされる回路の一部分を呼び出す検出器としてマイクロボロメータを使用し、図４に示された回路と比較して、追加の微細な変換ランプを含む、デジタルＩＲピクセルを示す概略図である。
[0041]設計要件が真のスナップショットインテグレーション、即ち、同時に全ての検出器にわたるインテグレーションを指示する場合、コンパレータ１０４への検出器電流入力１００、閾値電圧１０２入力を含む、図１に示されたような回路と、他の有効な回路（例えば、インテグレーションキャパシタ（１つ以上）及びトランジスタ）とを組み込むデジタルピクセルソリューションが、電力及び他の要件を低減することによって、これを可能にするのを助けることができる。そのようなソリューションは、しかしながら、高解像度、感度、及びフレームレートの用途では不十分である。
[0042]本開示の実施形態に係る、デジタルピクセル技術と組み合わされたローリングサブフレームパルスバイアスインテグレーション技法及びシステムは、真のスナップショットインテグレーションの近い近似を可能にする。多くのケースでは、それらはまた、シングルレイヤピクセルソリューションを可能にし、それは、デュアルレイヤ設計（dual layer design）と比較して、生産が遙かにより安価である。このコスト節約は、繰り返し発生するケースと繰り返し発生しないケースとの両方に当てはまる。更に、デュアルレイヤ設計とは異なり、そのような技法及びシステムは、フィールドスティッチング技法（field stitching techniques）を使用して、非常に大きいエリアＲＯＩＣにおいてインプリメントされることができる。そのような利益は、比較的大きいＲＯＩＣピクセルが検出器のグループを動作させ、コンポーネントを共有することを可能にすることに部分的に起因する。これは、所与の時間に所与のグループ中の検出器のうちの１つのみにインテグレートさせることによって部分的に可能となる。インテグレーションサブフレームが、増大した電荷容量のためにサブフレーム平均化回路（subframe averager circuits）で通常使用されるが、ここでは、それらは、時間応答を拡散してインターリーブし、サブフレームデューティサイクルを下げてピークインテグレーション電流を低減し、それらをＲＯＩＣ上で達成可能にするために使用される。
[0043]共有セルをローリングサブフレームパルスバイアスインテグレーション技法と組み合わせることは、共有ピクセルがインテグレーションと重複することを可能にし、インテグレーションスキュー、即ち、平均インテグレーション時間の時間差を最小化し、それによって、真に近いスナップショット（即ち、同時又はグローバル）インテグレーションを可能にする。そのような技法及びシステムの使用に起因するより短い読み出しインテグレーション２００時間はまた、より高いＲＯＩＣ入力雑音を可能にしながら、より低い総電力、総検出器バイアス電流、検出器インピーダンス、及び検出器当たりの積分電荷をもたらす。これらの利益は、より高いフレームレート及び解像度を可能にする。
[0044]実施形態では、マイクロボロメータ３１２光検出器が、そのようなシステム及び方法と組み合わせて使用される。マイクロボロメータ３１２は、サーマルカメラ中の検出器として使用するのに適した特定のタイプのボロメータ、放射エネルギーを測定するための電気機器である。典型的なマイクロボロメータでは、７．５〜１４μｍ間の波長を有する赤外線放射が検出器材料に当たり、それを加熱する。この温度変化は、予測可能な形でセンサの電気抵抗を変化させ、所与の時間中のこの範囲における入射放射の強度が、この同じ期間にわたる電気抵抗の変化に基づいて推論されることを可能にする。
[0045]マイクロボロメータ３１２を検出器素子としてデジタルピクセルに組み込むことによって、継続的インテグレーションと比較して、ローリングサブフレーム読み出しインテグレーション２００技法が使用される場合に通常予期されるであろうＦＰＡ感度の対応する損失なしに、フレームレート及び画像解像度の改善が達成されることができる。これは、マイクロボロメータ３１２が、更なる回路の使用なしに、それらの感度範囲内にＩＲ放射をインテグレートすることの有意な利益を有するからである。この特性は、読み出しインテグレーション２００（即ち、マイクロボロメータ３１２のサンプリング）が比較的短い量の時間（例えば、フレームのうちのほんの一部）にわたって発生することを可能にし、残りのデータは、マイクロボロメータ３１２のセルフインテグレーション特定に基づいて推論される。
[0046]マイクロボロメータ３１２の、その上への光子束入射のセルフインテグレーションは、検出器自体の熱質量に起因する熱インテグレーションである。具体的には、１回目にはセンサ温度が測定され、ＩＲ放射が検出器に影響を与えることを可能にされ、検出器の温度を上昇させ、２回目には、温度が再び測定される（例えば、それは、所与の温度範囲にわたるマイクロボロメータ３１２の抵抗の予測可能な変化によって推論される）。マイクロボロメータ３１２は、フレーム全体にわたって温度が変化するので、非常に短いタイムフレームにわたって各マイクロボロメータ３１２の抵抗を測定し、それをフレーム当たり複数回行うことは、測定間の検出器上への光子束入射が推論されることを可能にする。熱がマイクロボロメータ３１２から奪われるレートは、検出器の時定数に比例する。
[0047]マイクロボロメータ３１２検出器を組み合わせることによって、ローリングサブフレームパルスバイアスインテグレーション技法と、２ステージＡＤＣ技法及び関連する回路とが、多くの利点を可能にする。このアプローチの利点は、プロセス電圧範囲によってではなく、カウンタ中のビット数によってのみ制限されるダイナミックレンジを含み、自動無雑音オフセット減算のためのカウンタロールオーバと、ピクセルからのデジタル出力に起因して、より大きいフォーマットであっても、非常に速いフレームレートのためのサポートとを可能にする。
[0048]ここで図２Ａを参照すると、本開示の実施形態に係る、ローリングサブフレームパルスバイアスマイクロボロメータ３１２インテグレーションスキームを使用して読み出されてインテグレートされるフレームの前半を説明するチャートが示され、それにおいて、ＲＯＩＣは、検出器電流をインテグレートする。この図では、ピクセルは、８のサブセット、即ち、行にグループ化されるが、実施形態は、設計目標に依存して、本開示の教示から逸脱することなしに、より多くの又はより少ないグルーピングを使用し得る。この例証的な実施形態のケースでは、８の各グループからの１つのマイクロボロメータ３１２が、読み出しインテグレーション２００に専用のフレームの半分のうちのほんの一部にわたって、ＲＯＩＣによって同時にインテグレートされる。ピクセルグループからの各ピクセルがＲＯＩＣによってインテグレートされた後に、プロセスが数回繰り返され、各インテグレーションの結果が合計されて、総フレームインテグレーション値が提供される。グループ中のピクセルの正確な数と、所与のピクセルについての総フレームインテグレーション値を提供するようにインテグレート及び合計されたサブフレームの数とは、設計目標及び他の考慮事項に依存して変動し得、同じである必要はないことがある。この技法は、真のスナップショットインテグレーションを提供しないが、インテグレーションスキュー、即ち、ピクセルのグループ中の第１のピクセルの開始インテグレーションと、同じピクセルのグループ中の最後のピクセルのインテグレーションの開始との間の時間は、フレーム期間のうちのほんの一部にされることができ、ピクセル及び関連する回路に過度な負荷を掛けることなしに、真のスナップショットインテグレーションに近い性能を提供することができる。更に、グループの中の１つの検出器のみが一度にインテグレートしていることから、多くのコンポーネントが、所与のグループに属するピクセル間で共有されることができる。
[0049]ここで図２Ｂを参照すると、図２Ｂは、本開示の実施形態に係る、図２Ａのローリングサブフレームパルスバイアスマイクロボロメータ３１２インテグレーションスキームの後半を説明するチャートであり、それにおいて、積分電流が、ＲＯＩＣから読み取られ、実施形態では、ピクセル内２ステージＡＤＣをインプリメントし、微細な変換２０４が実行される。図２Ｂは、（図示された例証的な実施形態では、８個の検出器のグループ中の）各検出器についての粗いデータ２０２の読み出し後に実行された微細な変換２０４を示す。ピクセル中のメモリの量を最小化する、フレーム中の両方の変換のために同じメモリを使用する実施形態では、微細な変換２０４は、各検出器に関連付けられたメモリを書き換えることになるので、粗い読み出し２０２の後に行われる必要がある。微細な変換２０４はまた、カウンタを必要とし、そのため、検出器（示された例証的な実施形態では８つ）の間で共有される場合、実施形態のケースと同様に、検出器（示された例証的な実施形態では８つ）は、それを交替で使用する必要がある。微細な変換２０４は、所与の検出器についての粗いデータ２０２の読み出しと微細なデータ２０６の読み出しとの間のいつでも行うことができる。読み出し及び微細な変換２０４の順序は、インテグレーションサブフレーム順序と一致する必要はない。
[0050]図２Ａ及び２Ｂを異なるように要約すると、全ての検出器を同時にインテグレートする代わりに、一連のローリングサブフレームインテグレーションを実行することと、ここで、各サブフレームは、アレイの一部のみを使用して取られる、 各ピクセルについてのＲＯＩＣ上でサブフレームを合計することとを行う。サブフレームは、全ての検出器についてインテグレーション時間にわたって離間されるので、ＦＰＡにわたるインテグレーションスキューは小さく、真の同時インテグレーションの利益を効果的に提供する。真の同時インテグレーションの結果と同様の結果を提供するが、これらの技法及び方法は、真のスナップショットインテグレーションと比較して、より低いＦＰＡ電力要件、ＲＯＩＣに関するより容易なバイアス要件、及びより低い検出器インピーダンス要件をもたらす。
[0051]一実施形態では、ピクセルが８つ（８）のグループにグループ化される場合、検出器インテグレーションに専用のフレームの半分は、８つの（８）サブフレームに分けられ、フレームレートは１２０Ｈｚであり、インテグレーションスキューは４５６μｓ、又はフレーム期間の５％であり、総インテグレーション読み出し時間は５２１μｓであり、個々のパルスバイアスサブフレーム時間は６２μｓである。
[0052]ここで図３を参照すると、本開示の実施形態に係る、アナログ及びデジタル部分がハイライトされた検出器としてマイクロボロメータ３１２を使用するＲＯＩＣを示す概略図が示される。この実施形態は、ＲＯＩＣアナログピクセル３００部分と、ＲＯＩＣデジタルピクセル３０２部分とを示す。ＲＯＩＣは、マイクロボロメータ３１２、検出器コモン３０４、低雑音バイアスアンプ３０６を有するＢＤＩ入力、インテグレーション停止スイッチ３０８、読み出し積分２００キャパシタ３１０、閾値電圧入力１０２を有するコンパレータ１０４、ＶＲＳＩ基準／ランプ３３６、インテグレーションリセットスイッチ３１６、カウントリセット接続部３２４、イネーブルカウントラッチ３２２、グローバルクロック３２０、読み出し接続部３２６、バス中のデータ３２８、カウント／シフトバス３３０、カウンタ／シフトレジスタ３３２、及びデータアウトモジュール３３４を含む。
[0053]図４は、検出器のグループ間でのＲＯＩＣピクセル中の多くのコンポーネントの共有を可能にする図３のＲＯＩＣの変形を開示する。この実施形態では、読み出し接続部３２６は、ラッチ接続部４１０によって置き換えられ、カウンタ／シフトレジスタ３３２は、カウンタ／ラッチ４１２によって置き換えられ、コンパレータ１０４出力は、ＶＲＥＦ３３６に接続される。他の差異は、ラッチモジュール４００に接続された選択ラッチ書き込み部４０２及び選択ラッチ読み取り部４０４を有するラッチモジュール４００の、カウンタ／ラッチ４１２への接続を含む。ラッチモジュールは、１つのカウンタ４１２が検出器のグループ間で共有されることを可能にする。ラッチモジュールは、カウンタと同じ数のビットを有するラッチを包含する。ラッチの数は、共有検出器ピクセルの数に等しい。上述された例証的な実施形態では、例えば、ラッチモジュール中に８つ（８）の１０ビットラッチが存在するであろう。
[0054]電流検出器が、現在のサブフレーム中でカウントするためにカウンタを使用している間、ラッチモジュールは、他の検出器の以前のサブフレームからの粗いカウントデータを保存する。各検出器についてのサブフレームの最後において、カウンタ値が、その検出器についてのラッチ中に記憶され、以前のサブフレームからの次の検出器についてのカウントデータは、次のサブフレーム中でその検出器についてのインテグレーションを継続するために、カウンタにロードされる。ラッチは、カウンタよりも単純なので、これは、ピクセル中で必要とされるデバイスの数を最小化する。コンパクト静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスが、レイアウトエリアを最小化するこれらのラッチのために使用されることができる。別個のラッチもまた、ラッチから直接粗い読み出しを可能にし、カウンタは、微細な変換のために使用され、そのため、別個の時間が、通常の読み出し時間を超えて微細な変換のために必要とされることはない。この図はまた、マイクロボロメータ３１２とバイアスアンプ３０６との間へのマルチプレクサ４０６の追加を含み、それは、回路の共有のためにそのような実施形態において必要とされる。更に、この図は、回路のインテグレーションキャパシタセクション４０８を描き、それは、各ピクセルに存在しなければならない。各ピクセル中に存在しなければならない、即ち、それらはピクセルのグループ中のピクセル間で共有されることができない、回路の他のコンポーネントは、マイクロボロメータ３１２自体、ラッチモジュール４００、インテグレーションキャパシタンスの一部であるコンパレータ１０４入力（ただし、コンパレータ１０４自体は共有されることができる）、インテグレーション停止スイッチ３０８、及び読み出しインテグレーション２００キャパシタ３１０から成る。全ての他のコンポーネントは、様々な実施形態において共有され得る。
[0055]ここで図５を参照すると、図５は、微細な変換ランプ５００を更に備える図４の回路を示す。微細な残留物の変換に関して複数のオプションが存在する。実施形態では、シングルスロープＡＤＣが使用され、粗い及び微細な変換が順次行われると仮定すると、同じカウンタがそれらために使用されることを可能にする。これは、各ピクセル中に変換ランプを必要とし、変換が固定された利得で固定された時間に達成されることをもたらすであろう。図３及び４は、ＶＲＥＦ３３６を使用するシングルスロープ変換ランプを供給し、それは、インテグレーション及び粗い変換中のＤＣ電圧であるが、微細な変換のためのランプとなる。図５は、電圧ランプ入力５００に接続された結合キャパシタを使用するランプを導入する。このキャパシタは、電圧ランプを定電流に変換し、それは、インテグレーションキャパシタ３１０を満たすようにインテグレートされ、コンパレータ１０４をトリップして変換を行う。そのような実施形態は、少なくともオフセットのいくらかの較正を必要とするであろうが、インテグレーション時間は正確であり、変換は後に達成されることができる。
[0056]実施形態では、ラッチとペアにされたスタンダードバイナリカウンタ（standard binary counter）が使用され得る。他の実施形態では、電荷ポンプ「アナログ」多値デジタル（ＭＶＤ）カウンタ（charge pump “analog” Multi-Value Digital counter）が使用されることができる。そのような実施形態は、より大きいエリアを有するダイをサポートするであろうが、かなり一層複雑な回路を必然的に伴い、読み出しを遅くする可能性があるであろう。
[0057]実施形態では、ＨＤＲピクセルが、サブフレームインテグレーション及びマイクロボロメータ３１２の合計を実行するために使用される。
[0058]実施形態では、デジタルピクセルＲＯＩＣは、ウェルフィル（well fills）の数をカウントし（粗い）、インテグレーションの終了時に残留物をデジタル化する（微細な）。
[0059]実施形態では、微細な残留物変換は、粗い変換のために使用されたのと同じコンパレータ１０４及びカウンタを有するピクセル中でシングルスロープ変換を使用する。
[0060]実施形態では、粗いカウンタは、ロールオーバすることができ、それによってダイナミックレンジを拡張することができる。
[0061]ローリングサブフレームパルスバイアスインテグレーションは、短時定数についてのＦＰＡ時定数においていくらかの変形を可能にする。検出器時定数が読み出し時間よりも低い場合、サブフレームの読み出し時間は、フレーム当たりの総読み出しインテグレーション時間２００を増大させる必要なしに、検出器の時定数を超えてＦＰＡの時定数を拡張することができる。総読み出しインテグレーション時間２００を短く保つことは、マイクロボロメータ３１２の感度及び電力に関して利点を有することができる。
[0062]これは、マイクロボロメータ３１２の感度が、読み出し中に検出器に入力される電力に依存するためであり、ある特定の総エネルギーレベルが、特定の性能レベルのために必要とされる。より短いインテグレーション時間が、時間当たりより高い電力を有し、電力がＩ2Ｒに等しいので、より短いインテグレーション時間は、より高い電流をもたらすが、インテグレーション時間の平方根としてのみである。しかしながら、時間の低減は、総電子がより少ない場合は線形である。より短いインテグレーション時間はまた、同じ感度、より低いバイアス電力、及びより低いカウンティング電力のより少ない総検出器積分電流を有する。より高い電流は、より高い全体的な検出器バイアスの使用を可能にし、ＲＯＩＣ検出器バイアス雑音に対する要件を低減し、それは、有意なＲＯＩＣ設計ドライバである。より高いバイアス電流は、妥当な検出器バイアス電圧を依然として提供しながら、より低い検出器インピーダンスの使用を可能にし、より短い読み出しインテグレーション２００時間のために、検出器及びＲＯＩＣに対して有意な利点を生み出す。
[0063]結論として、本明細書で開示されたローリングサブフレームインテグレーション技法の利点は、同時インテグレーションと比較して、より少ない総デジタルカウント電力も可能にしながら、インテグレーションスキュー＜１／＃サブフレーム、より低い検出器バイアス電流、及びフルアレイのための電力を含む。低減された電流及び電力は、フル同時インテグレーションよりも大きなフォーマットへの更なるスケーラビリティを可能にする。より高いバイアス電流及びより短いインテグレーション時間は、より高いバイアス電圧に起因して、同じ読み取り電力及び性能のより少ない合計積分電荷を有する。インテグレーション中のより高いバイアス電流及び電圧はまた、ＲＯＩＣ入力雑音に影響されることがより少なく、ＦＰＡのシーンインテグレーション時定数を変動させるために使用されることができ、より長い時定数フレームを作成するために複数の短時定数サブフレームを合計する能力を提供し、時定数を変動させるためにサブフレームの数が変動されることを可能にする。更に、サブフレームインターリービングが個々の行ベースで行われる場合、開示されたシステム及び方法は、隣接するピクセル間での特徴の共有を可能にし、いくつかのケースでは、より大きいフィルファクタ（fill factor）を可能にする。
[0064]本発明の実施形態の前述の説明は、例示及び説明の目的で提示されている。それは、網羅的であること、又は開示されたまさにその形態に本発明を限定することを意図されない。この開示を踏まえて、多くの修正及び変形が可能である。本発明の範囲が、この発明を実施するための形態によってではなく、むしろ本明細書に添付された特許請求の範囲によって限定されることが意図される。

Claims (17)

  1. 赤外線撮像装置であって、
    焦点面アレイを備え、前記焦点面アレイは、
    複数のピクセルを備え、前記ピクセルは、等しい数のピクセルのグループに配置され、各ピクセルは、
    電磁エネルギーを受けるように構成されたマイクロボロメータと、
    ピクセル内アナログ−デジタル変換を実行するように構成された読み出し集積回路とを備え、
    前記読み出し集積回路のうちの少なくとも一部分は、所与のグループのピクセル間で共有される、赤外線撮像装置。
  2. 各ピクセルの前記読み出し集積回路は、検出器コモン、低雑音バイアスアンプを有するＢＤＩ入力、インテグレーション停止スイッチ、読み出しインテグレーションキャパシタ、閾値電圧入力を有するコンパレータ、ＶＲＳＩ基準／ランプ、インテグレーションリセットスイッチ、カウントリセット接続部、イネーブルカウントラッチ、グローバルクロック、読み出し接続部、バス中のデータ、カウント／シフトバス、カウンタ／シフトレジスタ、及びデータアウトモジュールを備える、請求項１に記載の赤外線撮像装置。
  3. 前記読み出し集積回路は、ピクセル内シングルスロープアナログ−デジタル変換を実行するように構成される、請求項１に記載の赤外線撮像装置。
  4. 前記読み出し集積回路は、ピクセル内２ステージアナログ−デジタル変換を実行するように構成される、請求項１に記載の赤外線撮像装置。
  5. 赤外線撮像装置であって、
    複数のピクセルのグループを備え、
    ピクセルのグループ中の各ピクセルは、複数のコンポーネントを前記ピクセルのグループ中の他のピクセルと共有し、
    各ピクセルは、マイクロボロメータ光検出器を備え、
    前記ピクセルのグループの各々は、前記ピクセルのグループに共通の回路を使用して、そのピクセルのグループ内の前記光検出器によって集められた電磁エネルギーのピクセル内アナログ−デジタル変換を実行するように構成される、赤外線撮像装置。
  6. 前記共通の回路は、読み出し集積回路を備える、請求項５に記載の赤外線撮像装置。
  7. ピクセルの各グルーピングに共通の前記読み出し集積回路は、検出器コモン、低雑音バイアスアンプを有するＢＤＩ入力、インテグレーション停止スイッチ、読み出しインテグレーションキャパシタ、閾値電圧入力を有するコンパレータ、ＶＲＳＩ基準／ランプ、インテグレーションリセットスイッチ、カウントリセット接続部、イネーブルカウントラッチ、グローバルクロック、ラッチ接続部、バス中のデータ、カウント／シフトバス、チャージポンプアナログ多値デジタルカウンタ、及びデータアウトモジュールを備える、請求項６に記載の赤外線撮像装置。
  8. ピクセルの各グルーピングに共通の前記読み出し集積回路は、検出器コモン、低雑音バイアスアンプを有するＢＤＩ入力、インテグレーション停止スイッチ、読み出しインテグレーションキャパシタ、閾値電圧入力を有するコンパレータ、ＶＲＳＩ基準／ランプ、インテグレーションリセットスイッチ、カウントリセット接続部、イネーブルカウントラッチ、グローバルクロック、ラッチ接続部、バス中のデータ、カウント／シフトバス、カウンタ／ラッチ、及びデータアウトモジュールを備える、請求項６に記載の赤外線撮像装置。
  9. 選択ラッチ書き込み部及び選択ラッチ読み取り部を備えるラッチモジュールを更に備え、前記ラッチモジュールは、前記カウンタ／ラッチと動作可能な通信状態にある、請求項８に記載の赤外線撮像装置。
  10. 前記マイクロボロメータと前記バイアスアンプとの間に配置されたマルチプレクサを更に備える、請求項９に記載の赤外線撮像装置。
  11. 前記読み出し集積回路は、ピクセル内シングルスロープＡＤＣを実行するように構成される、請求項１０に記載の赤外線撮像装置。
  12. 前記読み出し集積回路は、ピクセル内２ステージＡＤＣを実行するように構成される、請求項１０に記載の赤外線撮像装置。
  13. ローリングサブフレームパルスバイアスインテグレーション方法であって、
    複数のピクセルを備える焦点面アレイ上で、ここにおいて、前記ピクセルは、等しい数のピクセルを包含するサブセットにグループ化され、各ピクセルは、マイクロボロメータ光検出器を備える、
    読み出し集積回路を使用して、ピクセルの各グループからの１つのマイクロボロメータを同時にインテグレートすることと、
    各グループ中の残りのマイクロボロメータをピクセルの全ての他のグループのマイクロボロメータと１つずつ同時にインテグレートすることと、
    各インテグレーションの結果を合計し、それによって、各ピクセルについての総フレームインテグレーション値を提供することと、
    前記読み出し集積回路から前記積分電流を読み取ることと
    を備える、方法。
  14. 前記読み出し集積回路から前記積分電流を読み取ることは、
    前記読み出し集積回路から粗いデータを読み出すことと、
    前記粗いデータの微細な変換を実行することと
    を備える、請求項１３に記載の方法。
  15. 前記粗いデータの微細な変換を実行した後に、前記読み出し集積回路から前記微細なデータを読み出すことを更に備える、請求項１４に記載の方法。
  16. ピクセルのグループからの各ピクセルがインテグレートされた後に、前記ピクセルの前記インテグレーションを複数回繰り返すことを更に備える、請求項１３に記載の方法。
  17. ピクセルの各グループからの１つのマイクロボロメータのインテグレーションは、読み出しインテグレーションに専用のフレームの一部分のうちのほんの一部にわたって発生する、請求項１３に記載の方法。
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