JP2021515488A - Ｓｆｑデータ符号化とｎｒｚデータ符号化との間のインターフェース - Google Patents

Abstract

超伝導インターフェース回路および方法は、非ゼロ復帰（ＮＲＺ）符号化電圧信号から逆極性単一磁束量子（ＳＦＱ）パルス対の逆量子論理（ＲＱＬ）準拠信号への変換（逆も同様）を行い、ＲＱＬ演算回路への高速ＮＲＺ入力および同ＲＱＬ演算回路からの高速ＮＲＺ出力を提供する。

Description

本開示は、概して超伝導回路に関し、具体的には、単一磁束量子（ＳＦＱ）データ符号化を使用する回路と、非ゼロ復帰（ＮＲＺ：non-return-to-zero）データ符号化を使用する回路との間のインターフェースに関する。本出願は、２０１８年３月２７日に提出された米国特許出願第１５／９３７４１８号の優先権を主張し、その全体が本明細書に組み込まれる。

デジタル論理の分野において、相補型金属酸化膜半導体（ＣＭＯＳ）技術は高度に開発された周知の技術であり、幅広く使用されている。ＣＭＯＳが技術として成熟しつつあるため、速度、消費電力計算密度、相互接続帯域幅などの点でより高い性能につながり得る代替技術に関心が向けられている。いくつかの実装では、ＣＭＯＳ技術に代わるものとして、超伝導ジョセフソン接合（ＪＪ）を利用し、２０ギガビット／秒（Ｇｂ／ｓ）以上の典型的なデータ速度で約４ナノワット（ｎＷ）の典型的な信号電力を有し、約４ケルビンの動作温度を有する単一磁束量子回路がある。

ゼロ復帰（ＲＺ）符号化は、信号が連続してハイ値を表す場合でも、信号の電圧レベルが（例えば、論理「１」を表す）ハイ値を提示した後に常にロー値に戻るように、デジタル論理値の符号化を電圧信号の２つの値の１つとして記述するものである。対照的に、非ゼロ復帰（ＮＲＺ）符号化では、ほぼ瞬時の無視できるグリッチは別として、連続する論理ハイ値は、信号電圧レベルをロー値へと戻す論理ロー値が信号内で提示されるまではハイのままとなる電圧信号として表される。レシプロカル量子論理（ＲＱＬ）ファミリの関連実装における超伝導システムは、論理ハイのデジタル値を、一方の極性の単一磁束量子（ＳＦＱ）パルスの後に、約半クロックサイクル内に、逆極性のリセットＳＦＱパルスが続く（例えば、正のＳＦＱパルスの後に負のＳＦＱパルスが続く）ものとして符号化する。論理ローのデジタル値は、ＳＦＱパルスがないものとして符号化される。

一実施例は、非ゼロ復帰（ＮＲＺ）符号化電圧信号を逆極性単一磁束量子（ＳＦＱ）パルス対のレシプロカル量子論理（ＲＱＬ）準拠信号に変換する超伝導インターフェース回路を含む。前記インターフェース回路は、３つのジョセフソン伝送ライン（ＪＴＬ）を含む。入力ＪＴＬは、２つのバイナリ状態の１つの入力電圧レベルをＳＦＱパルスに変換するように構成されている。前記入力ＪＴＬに接続された反射ＪＴＬは、前記ＳＦＱパルスを反転ＳＦＱパルスとして反射および反転するように構成されている。前記入力ＪＴＬと前記反射ＪＴＬとに接続された出力ＪＴＬは、前記ＳＦＱパルスをＲＱＬ符号化出力信号として送信した後に前記反転ＳＦＱパルスを逆極性ＳＦＱパルス対として送信するように構成されている。

別の実施例は、逆極性ＳＦＱパルス対のＲＱＬ準拠信号をＮＲＺ符号化電圧信号に変換する超伝導インターフェース回路を含む。前記インターフェース回路は、反転および遅延回路と電流制御電圧源回路とを含む。前記反転および遅延回路は、ＳＦＱパルスの入力信号を受信し、前記入力信号の極性を反転し、前記入力信号を遅延させて（反転および遅延をいずれかの順に行って）、反転および遅延信号を提供するように構成されている。電流制御電圧源回路は、入力信号と反転および遅延信号とを受信して結合し、ＮＲＺ符号化出力電圧信号を生成するように構成されている。

さらに別の実施例は、ＮＲＺ符号化電圧信号を逆極性ＳＦＱパルス対のＲＱＬ準拠信号に変換する方法を含む。ＮＲＺ符号化入力電圧信号の第１の遷移がＳＦＱパルスに変換される。前記ＳＦＱパルスが反射されて反転ＳＦＱパルスが生成される。前記ＳＦＱパルスに続いて前記反転ＳＦＱパルスを含むパルス対は、同一クロックサイクル内で出力信号として提供される。前記反射とパルス対の提供は、前記第１の遷移とは逆の第２の遷移が入力信号に発生するまで繰り返される。

さらに別の実施例は、逆極性ＳＦＱパルス対のＲＱＬ準拠信号をＮＲＺ符号化電圧信号に変換する方法を含む。逆極性ＳＦＱパルス対で構成されたＲＱＬ符号化入力信号が反転および遅延（順不同）される。出力電圧レベルは、前記入力信号が前記出力電圧レベルをバイナリ状態間で遷移させるのと実質的に同時に、前記反転および遅延された信号によって復元される。前記出力電圧レベルの復元は、前記入力信号が少なくとも１クロックサイクルにわたってＳＦＱパルス対で構成されなくなるまで繰り返される。

さらに別の実施例は、超伝導演算システムを含む。超伝導演算システムは、ＮＲＺ符号化入力電圧信号を逆極性ＳＦＱパルス対のＲＱＬ準拠信号に変換するように構成された入力超伝導回路と、少なくとも部分的にＲＱＬ準拠信号を使用して演算を実行し、逆極性ＳＦＱパルス対のＲＱＬ準拠信号である結果信号を生成するように構成されたＲＱＬ回路と、前記結果信号をＮＲＺ符号化出力電圧信号に変換するように構成された出力超伝導回路とを含む。

単一磁束量子（ＳＦＱ）符号化信号を使用して演算を行い、非ゼロ復帰（ＮＲＺ）符号化電圧信号を入力および出力する例示的な超伝導演算システムのシステムブロック図である。 図１Ａの超伝導演算システムで使用可能な例示的な入力超伝導インターフェース回路のブロック図である。 図１Ａの超伝導演算システムで使用可能な例示的な出力超伝導インターフェース回路のブロック図である。 ゼロ復帰（ＲＺ）をＳＦＱに変換する例示的なインターフェース回路の例の回路図である。 例示的なＲＺバイナリ入力パターンと図２Ａの回路によって生成されるＲＱＬ符号化出力についての入出力プロットのグラフである。 例示的なＮＲＺバイナリ入力パターンと図２Ａの回路によって生成される出力についての入出力プロットのグラフである。 ＮＲＺをＳＦＱに変換する例示的なインターフェース回路の回路図である。 図３ＡのＮＲＺ／ＳＦＱ変換インターフェース回路で使用可能な例示的なジョセフソン伝送ライン（ＪＴＬ）構成の回路図である。 例示的なＮＲＺバイナリ入力パターンと図３Ａの回路によって生成されるＲＱＬ符号化出力についての入出力プロットのグラフである。 ＳＦＱをＲＺに変換する例示的なインターフェース回路の回路図である。 例示的なＲＱＬ入力パターンと図４Ａの回路によって生成されるＲＺ符号化出力についての入出力プロットのグラフである。 ＳＦＱをＮＲＺに変換する例示的なインターフェース回路の回路図である。 例示的なＲＱＬ入力パターンと図５Ａの回路によって生成されるＮＲＺ符号化出力についての入出力プロットのグラフである。 ＳＦＱをＮＲＺに変換する例示的なインターフェース回路の回路図である。 図６ＡのＳＦＱ／ＮＲＺ変換インターフェース回路で使用可能な例示的な極性インバータゲートの図である。 ＮＲＺ符号化電圧信号を逆極性ＳＦＱパルス対のＲＱＬ準拠信号に変換する方法のフロー図である。 逆極性ＳＦＱパルス対のＲＱＬ準拠信号をＮＲＺ符号化電圧信号に変換する方法のフロー図である。

本開示は、概して、レシプロカル量子論理（ＲＱＬ）システムおよび関連する方法で使用する論理回路に関する。この開示は、具体的には、ＣＭＯＳベースのシリアライザおよびデシリアライザなどによって一般的に使用されるような、単一磁束量子（ＳＦＱ）データ符号化を用いるシステムと非ゼロ復帰（ＮＲＺ）データ符号化を用いるシステムとをインターフェースするための回路および方法に関する。ＮＲＺ符号化を使用することにより、ゼロ復帰（ＲＺ）符号化を使用する場合に比べて、半導体エレクトロニクスまたは相互接続帯域幅のいずれかによって制限される伝送速度を２倍に増加させることができる。したがって、本開示の回路および方法は、論理符号化および信号伝送のためにＳＦＱパルスに依存しＮＲＺベースのシステムとインターフェースするレシプロカル量子論理（ＲＱＬ）システムへの適切なＳＦＱ入力、ならびに同ＲＱＬシステムからのＮＲＺ出力を提供する。ＮＲＺ符号化入力および出力を使用する本明細書に記載されるタイプのＲＱＬ回路は、毎秒２〜１２ギガビットの範囲で動作するように製造および測定されている。

図１Ａは、本明細書に記載される符号化インターフェース回路１０４，１０８を使用する例示的な超伝導演算システム１００を示す。システム１００において、室温またはその付近で動作し得る非超伝導回路１０２，１１０は、その信号（例えば、データ信号）に室温電子機器の符号化標準であるＮＲＺ符号化を使用する。対照的に、超伝導速度（例えば、マイクロ波周波数クロック速度）で計算処理を実行することができ極低温でも維持可能なＲＱＬ回路１０６は、その信号（例えば、データ信号）にＳＦＱ符号化を使用する。入力超伝導回路１０４は、ＮＲＺ符号化信号（例えば、データ）を、回路１０６のようにＳＦＱパルスの対を使用する符号化に変換する。この符号化は、ＲＱＬ超伝導論理によって使用される符号化標準である。出力超伝導回路１０８は、ＲＱＬ符号化信号を、非超伝導回路１１０で使用するためのＮＲＺ符号化に戻すように変換する。この非超伝導回路１１０は、回路１０２と同じであってもよいし異なっていてもよいし、および／または回路１０２と同じ室温システムの一部であってもよい。図１Ａに示される超伝導回路や本明細書に記載される超伝導回路は、例えば、チップ上に単独でもしくは他の超伝導回路とともに実装され、例えば極低温で動作することができる。

図１Ｂは、ＮＲＺ符号化電圧信号を逆極性ＳＦＱパルス対のＲＱＬ準拠信号に変換するために図１Ａのシステム１００で使用され得る入力超伝導回路１０４のブロック図である。ＮＲＺ／ＳＦＱコンバータ１０４は、入力ライン１１２と、３つのジョセフソン伝送ライン（ＪＴＬ）１１４，１１６，１１８と、出力ライン１２０とから構成され得る。入力ＪＴＬ１１４は、例えば、トランス結合により入力ライン１１２を介して供給された電圧レベルを入力ＳＦＱパルスに変換するように構成されている。反射ＪＴＬ１１６は、例えば、インダクタを介して反射ＪＴＬをグランドに接続することにより、および／または反射ＪＴＬ１１６におけるコンポーネントのサイズを適切に設定することにより、入力ＪＴＬ１１４を介して供給された入力ＳＦＱパルスを反射するように構成されている。反射ＪＴＬ１１６によって供給された反射パルスは、上記で供給される入力パルスとは極性が反転しており、入力ＪＴＬ１１４をリセットするように機能することができる。出力ＪＴＬは、出力ライン１２０を介して入力ＳＦＱパルスを伝達し、その後、出力ライン１２０を介して、反射および反転されたＳＦＱパルスを伝達するように構成されている。

図１Ｃは、逆極性ＳＦＱパルス対のＲＱＬ準拠信号をＮＲＺ符号化電圧信号に変換するために図１Ａのシステム１００で使用され得る出力超伝導回路１０８のブロック図である。入力ライン１２２は、ＳＦＱパルス対のＲＱＬ準拠信号を受信し、これらの入力信号を反転および遅延回路１２４と電流制御電圧源（ＣＣＶＳ）回路１２６の双方に順に供給するように構成され得る。反転および遅延回路１２４は、入力ＲＱＬ信号の極性を反転するとともに入力ＲＱＬ信号を（例えば、半クロックサイクルで）遅延し、さらには、その反転および遅延された信号を、ＣＣＶＳ回路１２６において、例えば、入力信号が供給される側とは反対側に供給するように構成されている。ＣＣＶＳ回路１２６は、入力信号と反転および遅延信号とを適切に組み合わせて出力ライン１２８にＮＲＺ符号化出力電圧信号を生成するように構成されている。ＣＣＶＳ回路１２６は、例えば、超伝導量子干渉デバイス（ＳＱＵＩＤ）、もしくは積層構造における１つまたは複数のＳＱＵＩＤを含み得る。

図２Ａは、ＲＺ符号化をＲＱＬ準拠の符号化に変換可能である一方、ＮＲＺ符号化をＲＱＬ準拠の符号化に変換不可とする例示的な入力超伝導回路２００を示す。回路２００は、入力ライン２０２と、トランス結合インダクタＬ_１，Ｌ_２と、ジョセフソン接合Ｊ_１と、出力ライン２０４とを含む。回路２００はレベルトリガ型のものであり、入力ライン２０２に供給された電流が閾値を超えると、ジョセフソン接合Ｊ_１は正のＳＦＱパルスを生成し、その入力電流が低下すると、ジョセフソン接合Ｊ_１は負のＳＦＱパルスを生成する。入力パターンはデジタル電圧信号として入力ライン２０２に現れ、対応するＳＦＱパルスが出力２０４で生成される。図示される例では、ＲＱＬ符号化データは、論理「１」を符号化する正および負のパルス対で構成され、論理「０」を符号化するパルスはない。この開示で記載される実施例は、１つの組の極性規則に準拠したものであるが、他の実施例では反対の組の信号極性規則を使用できることが理解される。図２Ｂは、デジタル信号「１１１０１」に対応するＲＺ入力パターン２０６と、一連の正および負のＳＦＱパルスとして符号化された結果の出力信号２０８を示しており、図２Ｂに示されるように、回路２００は、入力パターンの立ち上がりエッジで正のＳＦＱパルスを生成し、入力パターンの立ち下がりエッジで負のＳＦＱパルスを生成する。入力パターン２０６などのＲＺ入力は、出力パターン２０８などの正しくＲＱＬ符号化されたＳＦＱパルス符号化出力を生成するが、図２Ｃの入力パターン２１０などのＮＲＺ入力では、出力ＳＦＱパルスは、同一クロックサイクル内で各々正のパルスの後に負のパルスが続く所望のＲＱＬデータ符号化を提示しないものとなる。図２Ｃは、同じデジタル信号（「１１１０１」）についてＮＲＺ入力パターン２１０が与えられた場合に回路２００によって生成される欠陥のあるＲＱＬデータ符号化出力２１２を示す。

図３Ａは、図１Ａの回路１０４に対応し得る入力回路３００を示す。図２Ａの回路２００と同様に、回路３００は、入力ライン３０２と、トランス結合インダクタＬ_１，Ｌ_２と、出力ライン３０４とを含む。また、回路３００は、３つのジョセフソン伝送ラインＪＴＬＩＮ，ＪＴＬＯＵＴ，ＪＴＬ_ＲＺからなる分岐ＪＴＬ段と、グランドに対するインダクタＬ_３とを含む。分岐ＪＴＬ段は、１つの分岐がグランドに短絡されたスプリッタとして実装されており、これにより、ＳＦＱ信号の反射が引き起こされることで、分岐においてすべての正パルスの後に負パルスが生成される。図３Ａでは、スプリッタ回路網における双方向信号が双方向の矢印として示されている。

図２Ａの回路２００と同様に、回路３００は、閾値を超える（superthreshold）入力電圧に応答して正のＳＦＱパルスを生成し、その正のＳＦＱパルスは、入力ジョセフソン伝送ラインＪＴＬＩＮから出力ジョセフソン伝送ラインＪＴＬＯＵＴに伝搬して出力３０４から出力される。しかしながら、この正のＳＦＱパルスは、ノード３０６における分岐を介してゼロ復帰ジョセフソン伝送ラインＪＴＬ_ＲＺにも伝搬し、インダクタＬ_３を介してグランドに伝わり、永続的な電流のＳＦＱとして一時的に保持される。半クロックサイクル後、保持されたパルスは、ゼロ復帰ジョセフソン伝送ラインＪＴＬ_ＲＺから負のパルスとして戻される。アクティブなゼロ復帰ジョセフソン伝送ラインＪＴＬ_ＲＺの動作は、入力の正の電圧パルスが終端で反射するときに反転して負の電圧パルスとして戻るという点で、短絡で終端したパッシブ伝送ラインの動作に類似している。しかしながら、パッシブ伝送ラインとは異なり、効果は自走共振ではなく、往復動作により、クロックサイクルごとに１度、回路が完成する。

図３Ｂは、図３Ａに示された各ジョセフソン伝送ラインＪＴＬ_ＩＮ，ＪＴＬ_ＯＵＴ，ＪＴＬ_ＲＺに使用可能な例示的なＪＴＬ構造３０８を示す。この構造３０８は、インダクタＬ_Ａへ給電する公称入力ＩＮと、公称出力ＯＵＴとを有している。コンポーネントのサイズは、双方向の信号フローを可能にするように選択され得る。これは、ジョセフソン伝送ラインＪＴＬ_ＩＮ，ＪＴＬ_ＲＺにおいて特に重要である。一例として、入力および出力ジョセフソン伝送ラインＪＴＬ_ＩＮ，ＪＴＬ_ＯＵＴは、約３５μＡの臨界電流を有するようにサイズ設定された第１のジョセフソン接合Ｊ_Ａと、約５０μＡの臨界電流を有するようにサイズ設定された第２のジョセフソン接合Ｊ_Ｂとを有しており、それら電流値の相対的比率により分岐が促される。すなわち、３５μＡ接合は５０μＡ接合を駆動することができ、５０μＡ接合は２つの３５μＡ接合を並列に駆動することができ、ファンアウトするにしたがって√２ずつ増加するバイナリツリーが可能となる。一例として、ゼロ復帰ジョセフソン伝送ラインＪＴＬ_ＲＺは、約３５μＡの臨界電流を有するようにサイズ設定されたジョセフソン接合Ｊ_Ａ，Ｊ_Ｂの両方を有し得る。ゼロ復帰ジョセフソン伝送ラインＪＴＬ_ＲＺが、サイズの一致しないジョセフソン接合を有する他の実施例では、２つのジョセフソン接合のうちより小さなサイズを有するものをノード３０６の近くに配置することで回路性能が向上する。回路３０８においてＡＣ電流源ＢＩＡＳで表されるように、ＲＱＬクロック、例えば、４相ＡＣ−ＲＱＬクロックを使用することにより、各ＪＴＬにバイアスをかけることができる。

反射および反転されたパルスは、ゼロ復帰ジョセフソン伝送ラインＪＴＬ_ＲＺからノード３０６に現れると、出力ジョセフソン伝送ラインＪＴＬ_ＯＵＴを介して出力３０４に伝達されるとともに、入力ジョセフソン伝送ラインＪＴＬ_ＩＮをリセットし、これにより、入力電圧パターンがハイのままである（すなわち、閾値を超える）限り再度発生することができる。これにより、回路３００の分岐ＪＴＬ段は、正の各ＳＦＱパルスの後、半クロックサイクル後に負のＳＦＱパルスを出力３０４に生成し、それにより、回路３００をリセットして、入力３０２がハイのままとされる各クロックサイクルで正のＳＦＱパルスを生成可能とする。対応するローパルスは、ＮＲＺ入力パターンに立ち下がりエッジがあるかどうかに関係なく、ハイ入力パルスに応答して常に出力３０４に供給される。したがって、図３Ｃのプロットに示されるように、回路３００は、ＮＲＺ入力パターン３１０を適切に符号化されたＲＱＬ信号３１２に変換する。

図４Ａは、ジョセフソン接合超伝導相を出力電圧に変換する例示的な出力回路４００を示し、ここで、ジョセフソン接合超伝導相はＳＦＱ電圧パルスの積分として定義される。図示の例では、電流制御電圧源は、ジョセフソン接合Ｊ_１、インダクタＬ_２、インダクタＬ_４、およびジョセフソン接合Ｊ_２からなる単一出力ＳＱＵＩＤで構成されているが、電流制御電圧源は、参照によって本明細書に組み込まれる米国特許第７，７２４，０８３Ｂ２号に記載されるような所望の増幅量を提供するためのスタック設計として提供することもできる。回路４００は、入力ライン４０２を介して供給されたＲＱＬデータ符号化をＲＺパターンに変換して、出力ライン４０４に出力する。図４Ｂは、「１１１０１」パターンを形成するためのＳＦＱパルスからなる例示的な入力信号４１０と、ＲＺパターンを有する対応するＪＪ位相４１２および出力電圧信号４１４とを示す。上記のように、場合によってはＮＲＺパターンが望ましいが、回路４００は、ＮＲＺ出力パターンを生成することができない。

図５Ａは、図１Ａの回路１０８に対応し得る例示的な出力回路５００を示す。回路５００は、電流制御電圧源に対して一方の側に入力パルス列（「信号Ａ」）を供給し、他方の側に同じパルス列の遅延および反転コピー（「信号Ｂ」）を供給するという点で回路４００と異なる。図示のように、信号Ａのパルス列は、第１の入力ライン５０２を介して回路の左側に供給され、信号Ｂのパルス列は、第２の入力ライン５０４を介して回路の右側に供給される。出力電圧パターンは、出力ライン５０６を介して送出される。信号Ａによって回路５００の左側から正のＳＦＱパルスが入力された後、半クロックサイクル後の信号Ａによってジョセフソン伝送ラインＪＴＬ_Ａを介して負のＳＦＱパルスが入力される。この負のＳＦＱパルスは、ＲＺ符号化回路４００の機能と同様に、出力電圧をローにする効果をもたらすが、実質的に同時に、回路５００の右側からジョセフソン伝送ラインＪＴＬ_Ｂを介して入力された遅延および反転信号Ｂのパルスによってハイ出力電圧が復元される。信号Ａと信号Ｂの影響間におけるわずかなタイミング差があると、図５Ｂに細い縦線で示されるごくわずかなグリッチが出力信号に生じる場合がある。

図５Ｂに示されるように、ＳＦＱパルス信号５１２としてプロットされた遅延および反転コピー信号Ｂは、信号５１０としてプロットされたＲＱＬ符号化入力信号Ａから半クロックサイクルだけ遅延される。一次インダクタＬ_１／Ｌ_３のＳＦＱパルスによって生成されたグリッチを含む電流は、ジョセフソン接合Ｊ_１，Ｊ_２とトランスインダクタＬ_２，Ｌ_４とを含む出力ＳＱＵＩＤによって出力５０６の電圧に変換され、出力電圧信号５１４として示されている。信号Ａに対を有さない信号Ｂの最後の正のパルスは、インダクタに電流がない初期の状態を復元することにより、図５Ｂにおいて出力を最終的にローにする。したがって、回路５００は、ＲＱＬ符号化データをＮＲＺ出力パターンに変換する。回路４００に関して説明したように、回路５００の電流制御電圧源は単一のＳＱＵＩＤとして示されているが、回路５００に基づく他の実施例の設計では、回路５００と同様な符号化変換機能を達成しつつ、スタックＳＱＵＩＤ電流制御電圧源を実装することができる。

図６Ａは、入力信号（「信号Ａ」）を遅延および反転して第２の信号（「信号Ｂ」）を供給することにより、入力ライン６０２に供給されたＳＦＱパルスのＲＱＬ符号化入力を出力ライン６０８に送出されるＮＲＺ符号化電圧パターンに変換する回路５００と同様に機能する別の実施例の出力回路６００を示す。図示の回路６００は、回路４００，５００と同じＳＱＵＩＤ構成を含むが、上記のように、スタックＳＱＵＩＤ構成を電流制御電圧源として使用することもできる。回路６００は、ジョセフソン伝送ラインＪＴＬ_４，ＪＴＬ_５を使用して、信号Ａを信号Ｂに変換するために必要な時間遅延を発生させる。例えば、ジョセフソン伝送ラインＪＴＬ_４，ＪＴＬ_５は全体で、半クロックサイクル（すなわち、１８０°）の位相遅延を発生させることができる。例えば、ジョセフソン伝送ラインＪＴＬ_４，ＪＴＬ_５の各々は、１／４クロックサイクル（すなわち、９０°）の遅延を発生させることができる。ＪＴＬ遅延は、ＲＱＬ−ＡＣクロックの位相整合によって実現することができる。回路６００の種々の箇所での入力信号の合計遅延は、図６Ａの種々のＪＴＬシンボル内の度数で示される。したがって、図示の例では、ジョセフソン伝送ラインＪＴＬ_１，ＪＴＬ_２，ＪＴＬ_３，ＪＴＬ_６は遅延をもたらさないため、遅延なしの入力信号が電流制御電圧源の左側に信号Ａとして供給され、入力信号を１８０°遅延させたものが電流制御電圧源の右側に信号Ｂとして供給される。

回路６００では、回路５００に関して上述した極性反転が極性インバータゲート６１０を用いて達成される。図６Ｂは、図６Ａのゲート６１０に使用可能な例示的な極性インバータゲート６５０を示し、逆巻トランスを備えている。このトランスの磁束バイアスを使用することで、正のパルスと負のパルスを対称にすることができる。インバータゲート設計６５０がゲート６１０として使用される場合、図６ＡのＪＴＬ_５の先頭インダクタを極性インバータゲート６１０に組み込むことができる。また、米国特許出願第１５／８８７，５２４号に記載されるような他の極性インバータゲート設計も、回路６００のゲート６１０に使用することができる。

回路６００では、ジョセフソン伝送ラインＪＴＬ_５，ＪＴＬ_６に印加される磁束バイアスは、ジョセフソン伝送ラインＪＴＬ_５，ＪＴＬ_６が正のＳＦＱパルスの前に負のＳＦＱパルスを生成するため、他のＪＴＬに対して負の極性のものである。出力において一次インダクタＬ_１／Ｌ_３を駆動するジョセフソン伝送ラインＪＴＬ_２，ＪＴＬ_６は、それぞれＤＣ磁束バイアス線上のトランス結合インダクタＬ_５，Ｌ_８を介して、グランドに接続され磁束バイアスが適用されるそれぞれインダクタＬ_６，Ｌ_７にも接続することができる。インダクタＬ_６，Ｌ_７は、それぞれジョセフソン接合Ｊ_３，Ｊ_４と並列に配置することができる。この配置は、正と負のパルス間の対称性を形成するのに役立つ。

図７Ａは、超伝導回路で使用するためのＮＲＺ符号化信号をＲＱＬ符号化信号に変換する方法７００を示す。ＮＲＺ符号化入力電圧信号が超伝導回路に供給（７０２）される。入力信号における第１の電圧レベル遷移（例えば、ローからハイへの遷移）はＳＦＱパルスに変換（７０４）される。次いで、ＪＴＬ、例えば、図３の回路３００に示されるようにインダクタを介してグランドに接続されたＪＴＬを介して、ＳＦＱパルスが反転ＳＦＱパルスとして反射（７０６）される。次いで、この反転ＳＦＱパルスが、同じサイクル内で、（元の）ＳＦＱパルスに続いて、例えば、図１Ａの回路１０６のような超伝導速度ＲＱＬ処理回路に供給（７０８）される。このような反射（７０６）およびパルス対の供給（７０８）は、第１の遷移と反対の第２の遷移（例えば、ハイ電圧からロー電圧への遷移）が入力信号に現れるまで繰り返され（７０８）、第２の遷移が入力信号に現れた時点で反射と供給が停止してＳＦＱパルスは供給されなくなる。これにより、ＮＲＺ符号化信号入力に基づいて、正確な符号化ＲＱＬ信号の供給が実現される。

図７Ｂは、超伝導回路で使用されるＲＱＬ符号化信号をＮＲＺ符号化信号に変換する方法７５０を示す。ＳＦＱパルス対（例えば、クロックサイクルごとに１つのパルス対）で構成されるＲＱＬ符号化入力信号が超伝導回路に供給（７１２）される。この入力信号が反転および遅延（７１４）されて（これらが行われる順序は問わない）、例えば、入力信号が供給（７１２）される側とは反対側において、超伝導回路に供給（７１６）される。方法７５０の超伝導回路は、例えば、それぞれ図５Ａおよび図６Ａに示される回路５００，６００について上述したように、ＳＱＵＩＤまたはスタックＳＱＵＩＤなどで構成され得るような電流制御電圧源で構成することができる。入力信号の供給（７１２）により出力電圧レベルの（例えば、ハイからローへの）遷移が生じるのと実質的に同時に遅延および反転信号の供給（７１６）が行われることによって、出力電圧レベルが復元（７１８）される（例えば、ハイのままとされる）。この出力電圧レベルの復元（７１８）は、少なくとも１クロックサイクルにわたって入力信号がＳＦＱパルス対で構成されなくなるまで繰り返される（７２０）。ＲＱＬ符号化入力信号におけるＳＦＱパルス対の瞬間的な「サイレンシング」（silencing）は、ＲＱＬ／ＮＲＺ変換方式に従って出力電圧レベルが適切に遷移した（例えば、ハイからローに移行した）ことを意味する。クロックサイクル長は、例えば、入力信号において直接連続するＲＱＬ符号化ＳＦＱパルス対の開始間の時間（例えば、連続する２つの論理「１」の開始間の時間）として定義することができる。

ＲＱＬ回路のいくつかの位相モード論理（ＰＭＬ）実装は、本明細書で使用されるＲＱＬ符号化方式とは異なり、リセットパルスを必要としない符号化方式で動作する。この開示は、主に、符号化方式においてリセットパルスを利用するＲＱＬ実装に関係する。

以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの〜」、「第１の〜」、または「別の〜」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。

以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの〜」、「第１の〜」、または「別の〜」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
非ゼロ復帰（ＮＲＺ）符号化電圧信号を逆極性単一磁束量子（ＳＦＱ）パルス対のレシプロカル量子論理（ＲＱＬ）準拠信号に変換する超伝導インターフェース回路であって、
２つのバイナリ状態の１つの入力電圧レベルをＳＦＱパルスに変換するように構成された入力ジョセフソン伝送ライン（ＪＴＬ）と、
前記入力ＪＴＬに接続され、前記ＳＦＱパルスを反転ＳＦＱパルスとして反射および反転するように構成された反射ＪＴＬと、
前記入力ＪＴＬと前記反射ＪＴＬとに接続され、前記ＳＦＱパルスをＲＱＬ符号化出力信号として送信するのに続いて前記反転ＳＦＱパルスを逆極性ＳＦＱパルス対として送信するように構成された出力ＪＴＬと、
を備える超伝導インターフェース回路。
（付記２）
前記反転ＳＦＱパルスを前記入力ＪＴＬに反射して前記入力ＪＴＬをリセットするように構成された付記１に記載の超伝導インターフェース回路。
（付記３）
前記ＳＦＱパルスと同じクロックサイクル内で前記出力ＪＴＬから前記反転ＳＦＱパルスを送信するように構成された付記１に記載の超伝導インターフェース回路。
（付記４）
前記ＳＦＱパルスよりも半クロックサイクル遅れて前記出力ＪＴＬから前記反転ＳＦＱパルスを送信するように構成された付記３に記載の超伝導インターフェース回路。
（付記５）
前記反射ＪＴＬがインダクタを介してグランドに接続されている、付記１に記載の超伝導インターフェース回路。
（付記６）
前記入力電圧レベルが前記２つのバイナリ状態のうちの１つのままである限り、クロックサイクル毎に１対とされた逆極性パルス対を連続的に送信するように構成された付記１に記載の超伝導インターフェース回路。
（付記７）
前記反射ＪＴＬは、各々約３５マイクロアンペアの臨界電流を有するようにサイズ設定された２つのみのジョセフソン接合を含む、付記１に記載の超伝導インターフェース回路。
（付記８）
前記入力ＪＴＬおよび前記出力ＪＴＬの少なくとも一方が２つのみのジョセフソン接合を含み、前記ジョセフソン接合の一方が約３５マイクロアンペアの臨界電流を有するようにサイズ設定されており、前記ジョセフソン接合の他方が約５０マイクロアンペアの臨界電流を有するようにサイズ設定されている、付記１に記載の超伝導インターフェース回路。
（付記９）
前記３つのＪＴＬの各々はＲＱＬクロック信号によってバイアスされる、付記１に記載の超伝導インターフェース回路。
（付記１０）
超伝導演算システムであって、
付記１に記載の超伝導インターフェース回路と、
ＲＱＬ準拠信号を少なくとも部分的に使用して演算を実行し、逆極性ＳＦＱパルス対を含むＲＱＬ準拠結果信号を生成するように構成されたＲＱＬ回路と、
前記ＲＱＬ準拠結果信号をＮＲＺ符号化出力電圧信号に変換するように構成された出力超伝導回路と、
を備える超伝導演算システム。
（付記１１）
逆極性単一磁束量子（ＳＦＱ）パルス対のレシプロカル量子論理（ＲＱＬ）準拠信号を非ゼロ復帰（ＮＲＺ）符号化電圧信号に変換する超伝導インターフェース回路であって、
ＳＦＱパルスの入力信号を受信し、反転および遅延信号を供給する反転および遅延回路であって、前記反転および遅延信号を、
前記入力信号の極性を反転してその反転信号を遅延させるか、または
前記入力信号を遅延させてその遅延信号の極性を反転させる
ことによって供給するように構成された前記反転および遅延回路と、
前記入力信号と前記反転および遅延信号とを受信して結合することによりＮＲＺ符号化出力電圧信号を生成するように構成された電流制御電圧源回路と、
を備える超伝導インターフェース回路。
（付記１２）
前記反転および遅延回路は、前記入力信号と前記入力信号の反転信号とのうちの少なくとも一方に位相遅延を生じさせるように構成された１つまたは複数のジョセフソン伝送ライン（ＪＴＬ）と、ＳＦＱパルスを反転するように構成された極性インバータゲートと、を含む、付記１１に記載の超伝導インターフェース回路。
（付記１３）
前記極性インバータゲートは、誘導結合を介してＤＣ磁束バイアスを受けるように構成された逆巻トランスを含む、付記１２に記載の超伝導インターフェース回路。
（付記１４）
前記１つまたは複数のＪＴＬは全体で、半クロックサイクルの位相遅延を生じさせるように構成されている、付記１２に記載の超伝導インターフェース回路。
（付記１５）
付記１１に記載の超伝導インターフェース回路と、
前記ＲＱＬ準拠信号を生成するための演算を行うように構成されたＲＱＬ回路であって、逆極性ＳＦＱパルス対を含むＲＱＬ準拠入力信号を少なくとも部分的に使用する前記ＲＱＬ回路と、
ＮＲＺ符号化入力電圧信号を前記ＲＱＬ準拠入力信号に変換するように構成された入力超伝導回路と、
を備える超伝導演算システム。
（付記１６）
方法であって、
非ゼロ復帰（ＮＲＺ）符号化入力電圧信号の第１の遷移を単一磁束量子（ＳＦＱ）パルスに変換すること、
前記ＳＦＱパルスを反射して反転ＳＦＱパルスを生成すること、
出力信号と同じクロックサイクル内において前記ＳＦＱパルスに続いて前記反転ＳＦＱパルスを含むパルス対を供給すること、
前記第１の遷移とは逆の第２の遷移が入力信号に現れるまで前記反射とパルス対の供給とを繰り返すこと、
を備える方法。
（付記１７）
前記第１の遷移が、ロー電圧からハイ電圧への第１の電圧レベル遷移である、付記１６に記載の方法。
（付記１８）
前記パルス対は、正のＳＦＱパルスと、それに続く半クロックサイクル後の負のＳＦＱパルスとからなる、付記１７に記載の方法。
（付記１９）
方法であって、
逆極性単一磁束量子（ＳＦＱ）パルス対で構成されるレシプロカル量子論理（ＲＱＬ）符号化入力信号を反転および遅延させること、
前記反転および遅延させた信号により非ゼロ復帰（ＮＲＺ）符号化出力電圧信号レベルを復元することであって、前記入力信号により前記出力電圧信号レベルの遷移がバイナリ状態間で生じるのと実質的に同時に前記出力電圧信号レベルを復元すること、
少なくとも１クロックサイクルにわたって前記入力信号がＳＦＱパルス対で構成されなくなるまで前記出力電圧信号レベルの復元を繰り返すこと、
を備える方法。
（付記２０）
前記復元することは、１つまたは複数の超伝導量子干渉デバイス（ＳＱＵＩＤ）を含む超伝導電流制御電圧源の両側に、前記入力信号と前記反転および遅延させた信号とを供給することを含む、付記１９に記載の方法。

Claims (20)

1. 非ゼロ復帰（ＮＲＺ）符号化電圧信号を逆極性単一磁束量子（ＳＦＱ）パルス対のレシプロカル量子論理（ＲＱＬ）準拠信号に変換する超伝導インターフェース回路であって、
   ２つのバイナリ状態の１つの入力電圧レベルをＳＦＱパルスに変換するように構成された入力ジョセフソン伝送ライン（ＪＴＬ）と、
   前記入力ＪＴＬに接続され、前記ＳＦＱパルスを反転ＳＦＱパルスとして反射および反転するように構成された反射ＪＴＬと、
   前記入力ＪＴＬと前記反射ＪＴＬとに接続され、前記ＳＦＱパルスをＲＱＬ符号化出力信号として送信するのに続いて前記反転ＳＦＱパルスを逆極性ＳＦＱパルス対として送信するように構成された出力ＪＴＬと、
   を備える超伝導インターフェース回路。
2. 前記反転ＳＦＱパルスを前記入力ＪＴＬに反射して前記入力ＪＴＬをリセットするように構成された請求項１に記載の超伝導インターフェース回路。
3. 前記ＳＦＱパルスと同じクロックサイクル内で前記出力ＪＴＬから前記反転ＳＦＱパルスを送信するように構成された請求項１に記載の超伝導インターフェース回路。
4. 前記ＳＦＱパルスよりも半クロックサイクル遅れて前記出力ＪＴＬから前記反転ＳＦＱパルスを送信するように構成された請求項３に記載の超伝導インターフェース回路。
5. 前記反射ＪＴＬがインダクタを介してグランドに接続されている、請求項１に記載の超伝導インターフェース回路。
6. 前記入力電圧レベルが前記２つのバイナリ状態のうちの１つのままである限り、クロックサイクル毎に１対とされた逆極性パルス対を連続的に送信するように構成された請求項１に記載の超伝導インターフェース回路。
7. 前記反射ＪＴＬは、各々約３５マイクロアンペアの臨界電流を有するようにサイズ設定された２つのみのジョセフソン接合を含む、請求項１に記載の超伝導インターフェース回路。
8. 前記入力ＪＴＬおよび前記出力ＪＴＬの少なくとも一方が２つのみのジョセフソン接合を含み、前記ジョセフソン接合の一方が約３５マイクロアンペアの臨界電流を有するようにサイズ設定されており、前記ジョセフソン接合の他方が約５０マイクロアンペアの臨界電流を有するようにサイズ設定されている、請求項１に記載の超伝導インターフェース回路。
9. 前記３つのＪＴＬの各々はＲＱＬクロック信号によってバイアスされる、請求項１に記載の超伝導インターフェース回路。
10. 超伝導演算システムであって、
    請求項１に記載の超伝導インターフェース回路と、
    ＲＱＬ準拠信号を少なくとも部分的に使用して演算を実行し、逆極性ＳＦＱパルス対を含むＲＱＬ準拠結果信号を生成するように構成されたＲＱＬ回路と、
    前記ＲＱＬ準拠結果信号をＮＲＺ符号化出力電圧信号に変換するように構成された出力超伝導回路と、
    を備える超伝導演算システム。
11. 逆極性単一磁束量子（ＳＦＱ）パルス対のレシプロカル量子論理（ＲＱＬ）準拠信号を非ゼロ復帰（ＮＲＺ）符号化電圧信号に変換する超伝導インターフェース回路であって、
    ＳＦＱパルスの入力信号を受信し、反転および遅延信号を供給する反転および遅延回路であって、前記反転および遅延信号を、
    前記入力信号の極性を反転してその反転信号を遅延させるか、または
    前記入力信号を遅延させてその遅延信号の極性を反転させる
    ことによって供給するように構成された前記反転および遅延回路と、
    前記入力信号と前記反転および遅延信号とを受信して結合することによりＮＲＺ符号化出力電圧信号を生成するように構成された電流制御電圧源回路と、
    を備える超伝導インターフェース回路。
12. 前記反転および遅延回路は、前記入力信号と前記入力信号の反転信号とのうちの少なくとも一方に位相遅延を生じさせるように構成された１つまたは複数のジョセフソン伝送ライン（ＪＴＬ）と、ＳＦＱパルスを反転するように構成された極性インバータゲートと、を含む、請求項１１に記載の超伝導インターフェース回路。
13. 前記極性インバータゲートは、誘導結合を介してＤＣ磁束バイアスを受けるように構成された逆巻トランスを含む、請求項１２に記載の超伝導インターフェース回路。
14. 前記１つまたは複数のＪＴＬは全体で、半クロックサイクルの位相遅延を生じさせるように構成されている、請求項１２に記載の超伝導インターフェース回路。
15. 請求項１１に記載の超伝導インターフェース回路と、
    前記ＲＱＬ準拠信号を生成するための演算を行うように構成されたＲＱＬ回路であって、逆極性ＳＦＱパルス対を含むＲＱＬ準拠入力信号を少なくとも部分的に使用する前記ＲＱＬ回路と、
    ＮＲＺ符号化入力電圧信号を前記ＲＱＬ準拠入力信号に変換するように構成された入力超伝導回路と、
    を備える超伝導演算システム。
16. 方法であって、
    非ゼロ復帰（ＮＲＺ）符号化入力電圧信号の第１の遷移を単一磁束量子（ＳＦＱ）パルスに変換すること、
    前記ＳＦＱパルスを反射して反転ＳＦＱパルスを生成すること、
    出力信号と同じクロックサイクル内において前記ＳＦＱパルスに続いて前記反転ＳＦＱパルスを含むパルス対を供給すること、
    前記第１の遷移とは逆の第２の遷移が入力信号に現れるまで前記反射とパルス対の供給とを繰り返すこと、
    を備える方法。
17. 前記第１の遷移が、ロー電圧からハイ電圧への第１の電圧レベル遷移である、請求項１６に記載の方法。
18. 前記パルス対は、正のＳＦＱパルスと、それに続く半クロックサイクル後の負のＳＦＱパルスとからなる、請求項１７に記載の方法。
19. 方法であって、
    逆極性単一磁束量子（ＳＦＱ）パルス対で構成されるレシプロカル量子論理（ＲＱＬ）符号化入力信号を反転および遅延させること、
    前記反転および遅延させた信号により非ゼロ復帰（ＮＲＺ）符号化出力電圧信号レベルを復元することであって、前記入力信号により前記出力電圧信号レベルの遷移がバイナリ状態間で生じるのと実質的に同時に前記出力電圧信号レベルを復元すること、
    少なくとも１クロックサイクルにわたって前記入力信号がＳＦＱパルス対で構成されなくなるまで前記出力電圧信号レベルの復元を繰り返すこと、
    を備える方法。
20. 前記復元することは、１つまたは複数の超伝導量子干渉デバイス（ＳＱＵＩＤ）を含む超伝導電流制御電圧源の両側に、前記入力信号と前記反転および遅延させた信号とを供給することを含む、請求項１９に記載の方法。

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