JP2021513236A - Rql多数決ゲート、andゲート、およびorゲート - Google Patents
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Abstract
【選択図】図1
Description
本出願は、2019年2月1日に出願された米国特許出願第15/886626号の優先権を主張し、その全体が本明細書に組み込まれる。
Claims (20)
- 正の単一磁束量子(SFQ)パルスの受信に基づいて、アサートされるようにそれぞれ構成されている、少なくとも2つの論理入力を有する入力段であって、前記入力段が、2つ以上の蓄積ループを含み、各論理入力が、前記蓄積ループのうちの少なくとも1つに関連付けられており、前記蓄積ループのそれぞれが、入力ジョセフソン接合(JJ)、蓄積インダクタ、および論理決定JJを含む論理入力に関連付けられており、前記論理決定JJが、前記論理入力に関連付けられているすべての前記蓄積ループに共通であり、前記蓄積ループに蓄積された1つ以上の電流によって提供されたバイアス、および前記回路に提供されたバイアス信号に基づいて、トリガーするように構成されている、入力段と、
前記論理決定JJのトリガーに基づいて、出力をアサートするように構成されているジョセフソン伝送線(JTL)回路を備える出力段と、を備える、レシプロカル量子論理(RQL)ゲート回路。 - 前記出力段が、前記論理決定JJのトリガー解除に基づいて、前記出力をデアサートするようにさらに構成されている、請求項1に記載の回路。
- 前記入力段が、正確に3つの論理入力を有し、前記出力段が、前記論理入力のうちの少なくとも2つのアサーションに基づいて、前記出力をアサートするように構成されている、請求項1に記載の回路。
- 前記入力段が、正確に2つの論理入力を有し、前記出力段が、前記論理入力の両方のアサーションに基づいて、前記出力をアサートするように構成されている、請求項1に記載の回路。
- 前記入力段が、正確に2つの論理入力を有し、前記出力段が、前記論理入力の一方または両方のアサーションに基づいて、前記出力をアサートするように構成されている、請求項1に記載の回路。
- 前記入力段が、システム起動時に、正電流を無入力蓄積ループに導入するように構成されているDC磁束バイアス線への変圧器結合を含む、前記2つの論理入力のいずれにも関連付けられていない前記無入力蓄積ループを含む、請求項5に記載の回路。
- 前記入力段が、正確に3つの論理入力を有し、前記出力段が、前記論理入力の3つすべてのアサーションに基づいて、前記出力をアサートするように構成されている、請求項1に記載の回路。
- 前記論理入力蓄積ループのうちの1つで、前記蓄積インダクタのうちの正確に1つに変圧器結合されたDC磁束バイアス線をさらに備え、前記DC磁束バイアス線は、システム起動時に、1Φ0の電流を対応する蓄積ループに導入するように構成されている、請求項7の回路。
- 前記論理入力蓄積ループのうちの1つで、前記蓄積インダクタのうちの1つにそれぞれが変圧器結合された2つのDC磁束バイアス線をさらに備え、前記DC磁束バイアス線は、システム起動時に、Φ0の1/2の電流を対応する蓄積ループに導入するようにそれぞれ構成されている、請求項7の回路。
- 前記論理入力蓄積ループのうちの1つで、前記蓄積インダクタのうちの1つにそれぞれが変圧器結合された3つのDC磁束バイアス線をさらに備え、前記DC磁束バイアス線は、システム起動時に、Φ0の1/3の電流を対応する蓄積ループに導入するようにそれぞれ構成されている、請求項7の回路。
- 論理値を決定する方法であって、
少なくとも2つの論理入力を有するレシプロカル量子論理(RQL)ゲートの1つ以上の論理入力をアサートするように、1つ以上の正の単一磁束量子(SFQ)パルスを提供することと、
前記提供することに基づいて、前記RQLゲート内の1つ以上の入力蓄積ループに1つ以上の正電流を配置することであって、前記RQLゲートが、少なくとも3つのそのような蓄積ループを有する、配置することと、
前記配置することに基づいて、前記RQLゲートの論理決定ジョセフソン接合(JJ)をトリガーすることと、
前記トリガーすることに基づいて、前記RQLゲートの出力からアサーション信号を伝播することと、含む、方法。 - 前記伝播することの後に、
前記論理入力のうちの1つ以上をデアサートするように、1つ以上の負のSFQパルスを提供することと、
前記1つ以上の負のSFQパルスを前記提供することに基づいて、1つ以上の負電流を前記入力蓄積ループのうちの1つ以上に配置することと、
前記1つ以上の負電流を前記配置することに基づいて、前記論理決定JJをトリガー解除することと、
前記トリガー解除することに基づいて、前記RQLゲートの前記出力からのデアサーション信号を伝播することと、をさらに含む、請求項11に記載の方法。 - AC成分を有するバイアス信号を提供することをさらに含み、前記トリガーすることが、さらに前記バイアス信号に基づく、請求項11に記載の方法。
- 回路であって、
ダブテールノードにそれぞれ接続された少なくとも2つの論理入力ジョセフソン伝送線(JTL)であって、各論理入力JTLが、それぞれの第1のノードで、入力ジョセフソン接合(JJ)および蓄積インダクタに接続された蓄積ループ入力インダクタを備え、各論理入力JTLの前記蓄積ループ入力インダクタ、入力JJ、および蓄積インダクタが、単方向のデータフローを提供するサイズになっている、論理入力JTLと、
それぞれの蓄積ループが各入力JTLの前記入力JJおよび蓄積インダクタならびに論理決定JJによって形成されるように、前記ダブテールノードと低電圧ノードとの間に接続された前記論理決定JJと、
前記論理決定JJによって作成された論理決定信号を増幅するように、前記ダブテールノードと論理出力ノードを接続する出力JTL回路と、
AC成分を有するバイアス信号を提供するバイアス入力と、を備え、
前記回路は、前記論理入力JTLに提供されたアサートまたはデアサートされた論理入力信号に基づいて、前記出力ノードでアサートまたはデアサートされた論理出力信号をそれぞれ提供するように構成されている、回路。 - 前記ダブテールノードで交差する、正確に3つの論理入力JTLを有し、前記出力信号が、前記3つの論理入力JTLに提供された前記論理入力信号に基づいて、3分の2多数決機能を提供する、請求項14に記載の回路。
- 5つ以下のJJを有する、請求項15に記載の回路。
- 前記ダブテールノードと回路接地との間のインダクタと共に前記ダブテールノードで交差する、正確に2つの論理入力JTLを有し、前記出力信号が、前記2つの論理入力JTLに提供された前記論理入力信号に基づいて、AND機能を提供する、請求項14に記載の回路。
- 4つ以下のJJを有する、請求項14に記載の回路。
- 前記ダブテールノードと回路接地との間のインダクタと共に前記ダブテールノードで交差する、2つの論理入力JTLを有し、前記インダクタが、DC磁束バイアス線に変圧器結合され、システム起動時に、前記変圧器結合を通して供給されたDC磁束バイアス電流を量子化するように構成され、前記出力信号が、前記2つの論理入力JTLに提供された前記論理入力信号に基づいて、OR機能を提供する、請求項14に記載の回路。
- 前記ダブテールノードで交差する、正確に3つの論理入力JTLを有し、前記3つの論理入力JTLのうちの少なくとも1つ中の前記蓄積インダクタのうちの少なくとも1つが、DC磁束バイアス線に変圧器結合され、前記それぞれの論理入力JTLに負電流を導入するように構成されている、請求項14に記載の回路。
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