JP2021190556A - Mounting structure of semiconductor device - Google Patents

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Abstract

To provide a mounting structure of a semiconductor device that can suppress current collapse even when measures against current collapse are not taken in a semiconductor element or a semiconductor device.SOLUTION: A mounting structure of a semiconductor device A1 includes a semiconductor device A1 having a semiconductor element 6 on which an electronic traveling layer is formed, and a conductor (first wiring 921) connected to the semiconductor device A1. The semiconductor element 6 includes an element main surface 6a and an element back surface 6b facing opposite to each other in a z direction, and a first electrode 61 arranged on the element main surface 6a. The semiconductor device A1 includes a first lead 1 bonded to the element back surface 6b, and a second lead 2 located away from the first lead 1 and electrically connected to the first electrode 61. In the conductor (first wiring 921), the first lead 1 and the second lead 2 are joined.SELECTED DRAWING: Figure 11

Description

本開示は、半導体装置の実装構造に関する。 The present disclosure relates to a mounting structure of a semiconductor device.

窒化ガリウム（ＧａＮ）などのＩＩＩ−Ｖ族窒化物半導体（以下では、単に「窒化物半導体」と記載する）を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）である半導体素子が開発されている。特許文献１には、ＧａＮ−ＨＥＭＴである半導体素子を備える半導体装置が開示されている。当該半導体装置は、半導体素子と、半導体素子が搭載された搭載用リードと、ボンディングワイヤによってソース電極に接続されたソース用リードと、ボンディングワイヤによってドレイン電極に接続されたドレイン用リードと、半導体素子および各リードを覆う封止樹脂とを備えている。 Developed a semiconductor device that is a high electron mobility transistor (HEMT) using a group III-V nitride semiconductor (hereinafter, simply referred to as "nitride semiconductor") such as gallium nitride (GaN). Has been done. Patent Document 1 discloses a semiconductor device including a semiconductor element which is GaN-HEMT. The semiconductor device includes a semiconductor element, a mounting lead on which the semiconductor element is mounted, a source lead connected to the source electrode by a bonding wire, a drain lead connected to the drain electrode by a bonding wire, and a semiconductor element. And a sealing resin that covers each lead.

ＧａＮ−ＨＥＭＴにおいては、電流コラプスが問題になる。電流コラプスは、界面や基板中の欠陥に電子がトラップされることで空乏領域が形成され、電流が流れにくくなる現象である。電流コラプスによって、オン抵抗が上昇するので、損失が増加する。電流コラプスは高電圧、大電流時に特に発生しやすく、ＧａＮ−ＨＥＭＴをパワーデバイスとして用いる場合、電流コラプスの対策が必要である。 In GaN-HEMT, current collapse becomes a problem. Current collapse is a phenomenon in which electrons are trapped in defects at the interface or in the substrate to form a depletion region, making it difficult for current to flow. The current collapse increases the on-resistance and thus increases the loss. Current collapse is particularly likely to occur at high voltage and high current, and when GaN-HEMT is used as a power device, it is necessary to take measures against current collapse.

特開２０１４−９９５３５号公報Japanese Unexamined Patent Publication No. 2014-99535

本開示は、上記した事情のもとで考え出されたものであって、半導体素子または半導体装置において電流コラプスの対策がなされていなくても、電流コラプスを抑制可能な、半導体装置の実装構造を提供することをその課題とする。 The present disclosure is conceived under the above-mentioned circumstances, and provides a mounting structure of a semiconductor device capable of suppressing current collapse even if measures against current collapse are not taken in the semiconductor element or the semiconductor device. The challenge is to provide it.

本開示によって提供される半導体装置の実装構造は、電子走行層が形成された半導体素子を有する半導体装置と、前記半導体装置に接続する導電体とを備え、前記半導体素子は、厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子主面に配置された第１電極とを備え、前記半導体装置は、前記素子裏面に接合された第１リードと、前記第１リードから離間して配置され、前記第１電極に電気的に接続された第２リードとを備え、前記導電体は、前記第１リードおよび前記第２リードが接合されている。 The mounting structure of the semiconductor device provided by the present disclosure includes a semiconductor device having a semiconductor device on which an electronic traveling layer is formed and a conductor connected to the semiconductor device, and the semiconductor devices are mutually in the thickness direction. The semiconductor device includes a main surface of the element and a back surface of the element facing opposite sides, and a first electrode arranged on the main surface of the element, and the semiconductor device is separated from the first lead bonded to the back surface of the element and the first lead. The conductor is provided with a second lead electrically connected to the first electrode, and the first lead and the second lead are joined to the conductor.

本開示によれば、素子裏面に接合された第１リードと、第１電極に電気的に接続された第２リードとが、導電体によって電気的に接続されているので、素子裏面と第１リードとが導通している。これにより、トラップされた電子が素子裏面を介して放出されるので、電流コラプスの発生が抑制される。したがって、半導体素子または半導体装置において、電流コラプスの対策がなされていない場合でも、電流コラプスを抑制可能である。 According to the present disclosure, since the first lead bonded to the back surface of the device and the second lead electrically connected to the first electrode are electrically connected by a conductor, the back surface of the device and the first lead are first. It is conducting with the lead. As a result, the trapped electrons are emitted through the back surface of the device, so that the generation of current collapse is suppressed. Therefore, it is possible to suppress the current collapse even when the countermeasure against the current collapse is not taken in the semiconductor element or the semiconductor device.

本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present disclosure will be more apparent by the detailed description given below with reference to the accompanying drawings.

本開示の第１実施形態にかかる半導体装置を示す斜視図である。It is a perspective view which shows the semiconductor device which concerns on 1st Embodiment of this disclosure. 図１に示す半導体装置の平面図である。It is a top view of the semiconductor device shown in FIG. 図１に示す半導体装置の正面図である。It is a front view of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の底面図である。It is a bottom view of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の右側面図である。It is a right side view of the semiconductor device shown in FIG. 1. 半導体素子を示す平面図である。It is a top view which shows the semiconductor element. 半導体素子を示す模式的な断面図である。It is a schematic cross-sectional view which shows the semiconductor element. 図１に示す半導体装置の製造工程を説明する平面図である。It is a top view explaining the manufacturing process of the semiconductor device shown in FIG. 図１に示す半導体装置の製造工程を説明する平面図である。It is a top view explaining the manufacturing process of the semiconductor device shown in FIG. 本開示の第１実施形態にかかる半導体装置の実装構造を示す部分平面図である。It is a partial plan view which shows the mounting structure of the semiconductor device which concerns on 1st Embodiment of this disclosure. 図１０のＸＩ−ＸＩ線に沿う断面図である。It is sectional drawing which follows the XI-XI line of FIG. 図１０のＸＩＩ−ＸＩＩ線に沿う断面図である。It is sectional drawing which follows the XII-XII line of FIG. 図１０のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。It is sectional drawing which follows the XIII-XIII line of FIG. 図１０のＸＩＶ−ＸＩＶ線に沿う断面図である。It is sectional drawing which follows the XIV-XIV line of FIG. 本開示の第１実施形態にかかる配線基板を示す部分平面図である。It is a partial plan view which shows the wiring board which concerns on 1st Embodiment of this disclosure. 本開示の第２実施形態にかかる半導体装置を示す平面図である。It is a top view which shows the semiconductor device which concerns on 2nd Embodiment of this disclosure. 本開示の第２実施形態にかかる半導体装置の実装構造を示す部分平面図である。It is a partial plan view which shows the mounting structure of the semiconductor device which concerns on 2nd Embodiment of this disclosure. 本開示の第２実施形態にかかる配線基板を示す部分平面図である。It is a partial plan view which shows the wiring board which concerns on 2nd Embodiment of this disclosure. 本開示の第３実施形態にかかる半導体装置の実装構造を示す部分平面図である。It is a partial plan view which shows the mounting structure of the semiconductor device which concerns on 3rd Embodiment of this disclosure. 本開示の第３実施形態にかかる配線基板を示す部分平面図である。It is a partial plan view which shows the wiring board which concerns on 3rd Embodiment of this disclosure. 本開示の第４実施形態にかかる半導体装置の実装構造を示す部分平面図である。It is a partial plan view which shows the mounting structure of the semiconductor device which concerns on 4th Embodiment of this disclosure. 本開示の第４実施形態にかかる配線基板を示す部分平面図である。It is a partial plan view which shows the wiring board which concerns on 4th Embodiment of this disclosure. 本開示の第５実施形態にかかる半導体モジュールを示す部分平面図であり、半導体装置の実装構造を示している。It is a partial plan view which shows the semiconductor module which concerns on 5th Embodiment of this disclosure, and shows the mounting structure of a semiconductor device. 図２３に示す半導体モジュールを示す部分平面図であり、さらに半導体装置を透過した図である。It is a partial plan view which shows the semiconductor module shown in FIG. 23, and is the figure which passed through the semiconductor device.

以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。 Hereinafter, preferred embodiments of the present disclosure will be specifically described with reference to the accompanying drawings.

〔第１実施形態〕
図１〜図７に基づき、本開示の第１実施形態にかかる半導体装置Ａ１について説明する。半導体装置Ａ１は、複数のリード１〜５、半導体素子６、ボンディングワイヤ７１〜７４、および封止樹脂８を備えている。 [First Embodiment]
The semiconductor device A1 according to the first embodiment of the present disclosure will be described with reference to FIGS. 1 to 7. The semiconductor device A1 includes a plurality of leads 1 to 5, semiconductor elements 6, bonding wires 71 to 74, and a sealing resin 8.

図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す平面図である。図２においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１を示す正面図である。図４は、半導体装置Ａ１を示す底面図である。図５は、半導体装置Ａ１を示す右側面図である。図６は、半導体素子を示す平面図である。図７は、半導体素子を示す模式的な断面図である。 FIG. 1 is a perspective view showing a semiconductor device A1. FIG. 2 is a plan view showing the semiconductor device A1. In FIG. 2, for convenience of understanding, the outer shape of the sealing resin 8 is shown by an imaginary line (dashed-dotted line) through the sealing resin 8. FIG. 3 is a front view showing the semiconductor device A1. FIG. 4 is a bottom view showing the semiconductor device A1. FIG. 5 is a right side view showing the semiconductor device A1. FIG. 6 is a plan view showing a semiconductor element. FIG. 7 is a schematic cross-sectional view showing a semiconductor element.

これらの図に示す半導体装置Ａ１は、様々な機器の回路基板に表面実装される装置である。半導体装置Ａ１の厚さ方向視の形状は矩形状である。説明の便宜上、半導体装置Ａ１の厚さ方向をｚ方向とし、ｚ方向に直交する半導体装置Ａ１の一方の辺に沿う方向（図２における左右方向）をｘ方向、ｚ方向およびｘ方向に直交する方向（図２における上下方向）をｙ方向とする。半導体装置Ａ１の大きさは特に限定されず、本実施形態においては、たとえばｘ方向寸法が１〜１０ｍｍ程度、ｙ方向寸法が１〜１０ｍｍ程度、ｚ方向寸法が０．３〜３ｍｍ程度である。 The semiconductor device A1 shown in these figures is a device that is surface-mounted on the circuit boards of various devices. The shape of the semiconductor device A1 in the thickness direction is rectangular. For convenience of explanation, the thickness direction of the semiconductor device A1 is the z direction, and the direction along one side of the semiconductor device A1 orthogonal to the z direction (the left-right direction in FIG. 2) is orthogonal to the x direction, the z direction, and the x direction. The direction (vertical direction in FIG. 2) is the y direction. The size of the semiconductor device A1 is not particularly limited, and in the present embodiment, for example, the x-direction dimension is about 1 to 10 mm, the y-direction dimension is about 1 to 10 mm, and the z-direction dimension is about 0.3 to 3 mm.

リード１〜５は、金属からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイなどからなる。本実施形態においては、リード１〜５が、Ｃｕからなる場合を例に説明する。リード１〜５の厚さは、たとえば０．０８〜１ｍｍであり、本実施形態においては０．５ｍｍ程度である。リード１〜５は、たとえば、金属板にエッチング加工を施すことで形成されている。なお、リード１〜５は、金属板に打ち抜き加工や折り曲げ加工等を施すことにより形成されてもよい。以降の説明においては、リード１〜５を個別に説明する場合は、第１リード１、第２リード２、第３リード３、第４リード４、および第５リード５と記載する。なお、まとめて示す場合は、リード１〜５と記載する。 Leads 1-5 are made of metal, preferably either Cu or Ni, or alloys thereof, 42 alloys, and the like. In this embodiment, the case where the leads 1 to 5 are made of Cu will be described as an example. The thickness of the leads 1 to 5 is, for example, 0.08 to 1 mm, and in the present embodiment, it is about 0.5 mm. The leads 1 to 5 are formed by, for example, etching a metal plate. The leads 1 to 5 may be formed by punching, bending, or the like on a metal plate. In the following description, when the leads 1 to 5 are described individually, they are described as the first lead 1, the second lead 2, the third lead 3, the fourth lead 4, and the fifth lead 5. In addition, when showing collectively, it is described as leads 1-5.

図２に示すように、第１リード１は、半導体装置Ａ１のｙ方向の中央より一方側（図２においては下側）寄りに配置され、ｘ方向の全体に広がっている。第２リード２と第３リード３とは、ｙ方向において、第１リード１を挟んで互いに反対側に、それぞれ第１リード１から離間して配置されている。第２リード２は、ｙ方向の一方側の端部であり、かつ、ｘ方向の一方側（図２においては左側）の端部に配置されている。第３リード３は、ｙ方向の他方側（図２においては上側）の端部に配置され、ｘ方向の全体に広がっている。第４リード４と第５リード５とは、ｙ方向において、第１リード１に対して第２リード２と同じ側（図２においては下側）に、それぞれ第１リード１から離間して配置されている。また、第２リード２、第５リード５および第４リード４は、互いに離間して、この順でｘ方向に並んで配置されている。第１リード１は、ｚ方向視寸法が、他のリード２〜５に比べて大きい。リード２〜５のｘ方向の寸法は、第３リード３が最大であり、第２リード２、第４リード４、第５リード５の順に小さくなっている。また、第３リード３の第１リード１からの離間距離は、第２リード２、第５リード５および第４リード４の第１リード１からの離間距離より大きい。 As shown in FIG. 2, the first lead 1 is arranged closer to one side (lower side in FIG. 2) than the center of the semiconductor device A1 in the y direction, and spreads over the entire x direction. The second lead 2 and the third lead 3 are arranged on opposite sides of the first lead 1 in the y direction, respectively, apart from the first lead 1. The second lead 2 is one end in the y direction and is arranged at one end in the x direction (left side in FIG. 2). The third lead 3 is arranged at the end on the other side in the y direction (upper side in FIG. 2) and extends over the entire x direction. The 4th lead 4 and the 5th lead 5 are arranged on the same side as the 2nd lead 2 (lower side in FIG. 2) with respect to the 1st lead 1 in the y direction, respectively, apart from the 1st lead 1. Has been done. Further, the second lead 2, the fifth lead 5, and the fourth lead 4 are arranged side by side in the x direction in this order so as to be separated from each other. The first lead 1 has a larger z-direction visual dimension than the other leads 2 to 5. The dimensions of the leads 2 to 5 in the x direction are maximum for the third lead 3, and are smaller in the order of the second lead 2, the fourth lead 4, and the fifth lead 5. Further, the separation distance of the third lead 3 from the first lead 1 is larger than the separation distance of the second lead 2, the fifth lead 5, and the fourth lead 4 from the first lead 1.

第１リード１は、半導体素子６を支持しており、搭載部１１０および連結部１２０を備えている。 The first lead 1 supports the semiconductor element 6 and includes a mounting portion 110 and a connecting portion 120.

搭載部１１０は、ｚ方向視において第１リード１の中央に位置し、ｚ方向視略矩形状である。搭載部１１０は、搭載部主面１１１、搭載部裏面１１２および搭載部裏面側凹部１１３を有する。搭載部主面１１１および搭載部裏面１１２は、ｚ方向において互いに反対側を向いている。搭載部主面１１１は、図３および図５の上方を向く面である。搭載部主面１１１は、半導体素子６が搭載される面である。搭載部裏面１１２は、図３および図５の下方を向く面である。搭載部裏面１１２は、封止樹脂８から露出して、裏面端子になる。搭載部裏面側凹部１１３は、搭載部１１０の一部が搭載部裏面１１２からｚ方向に凹んだ部分である。搭載部１１０のうち搭載部裏面側凹部１１３が位置する部分の厚さ（ｚ方向の寸法）は、搭載部裏面１１２が位置する部分の厚さの半分程度である。搭載部裏面側凹部１１３は、たとえばハーフエッチング処理により形成される。 The mounting portion 110 is located at the center of the first lead 1 in the z-direction view, and has a substantially rectangular shape in the z-direction view. The mounting portion 110 has a mounting portion main surface 111, a mounting portion back surface 112, and a mounting portion back surface side recess 113. The mounting portion main surface 111 and the mounting portion back surface 112 face each other in the z direction. The mounting portion main surface 111 is a surface facing upward in FIGS. 3 and 5. The mounting portion main surface 111 is a surface on which the semiconductor element 6 is mounted. The back surface 112 of the mounting portion is a surface facing downward in FIGS. 3 and 5. The back surface 112 of the mounting portion is exposed from the sealing resin 8 and becomes a back surface terminal. The recess 113 on the back surface side of the mounting portion is a portion in which a part of the mounting portion 110 is recessed in the z direction from the back surface 112 of the mounting portion. The thickness (dimension in the z direction) of the portion of the mounting portion 110 where the recess 113 on the back surface side of the mounting portion is located is about half the thickness of the portion where the back surface 112 of the mounting portion is located. The recess 113 on the back surface side of the mounting portion is formed by, for example, a half etching process.

連結部１２０は、搭載部１１０に繋がっており、ｚ方向視矩形状である。連結部１２０は、搭載部１１０のｘ方向の一方端面に２個配置されている。また、連結部１２０は、搭載部１１０のｘ方向の他方端面にも２個配置されている。つまり、連結部１２０は、合計４個配置されている。各連結部１２０は、連結部主面１２１、連結部裏面１２２、および連結部端面１２３を有する。連結部主面１２１および連結部裏面１２２は、ｚ方向において互いに反対側を向いている。連結部主面１２１は、図３および図５の上方を向く面である。連結部主面１２１と搭載部主面１１１とは、面一になっている。連結部裏面１２２は、図３および図５の下方を向く面である。連結部１２０の厚さ（ｚ方向の寸法）は、搭載部１１０のうち搭載部裏面側凹部１１３が位置する部分の厚さと同程度である。連結部１２０は、たとえばハーフエッチング処理により形成される。連結部端面１２３は、連結部主面１２１および連結部裏面１２２を繋ぐ面であり、ｘ方向外側を向いている。連結部端面１２３は、封止樹脂８から露出している（図１および図５参照）。 The connecting portion 120 is connected to the mounting portion 110 and has a rectangular shape in the z-direction. Two connecting portions 120 are arranged on one end surface of the mounting portion 110 in the x direction. Further, two connecting portions 120 are also arranged on the other end surface of the mounting portion 110 in the x direction. That is, a total of four connecting portions 120 are arranged. Each connecting portion 120 has a connecting portion main surface 121, a connecting portion back surface 122, and a connecting portion end surface 123. The main surface 121 of the connecting portion and the back surface 122 of the connecting portion face each other in the z direction. The connecting portion main surface 121 is a surface facing upward in FIGS. 3 and 5. The main surface 121 of the connecting portion and the main surface 111 of the mounting portion are flush with each other. The back surface 122 of the connecting portion is a surface facing downward in FIGS. 3 and 5. The thickness (dimension in the z direction) of the connecting portion 120 is about the same as the thickness of the portion of the mounting portion 110 where the recess 113 on the back surface side of the mounting portion is located. The connecting portion 120 is formed by, for example, a half etching process. The connecting portion end surface 123 is a surface connecting the connecting portion main surface 121 and the connecting portion back surface 122, and faces the outside in the x direction. The end face 123 of the connecting portion is exposed from the sealing resin 8 (see FIGS. 1 and 5).

第２リード２は、ｚ方向視において、半導体装置Ａ１の角部（図２においては左下の角部）に配置され、半導体素子６と導通している。第２リード２は、ワイヤボンディング部２１０、端子部２２０および連結部２３０を備えている。 The second lead 2 is arranged at a corner portion of the semiconductor device A1 (lower left corner portion in FIG. 2) in the z-direction view, and is electrically connected to the semiconductor element 6. The second lead 2 includes a wire bonding portion 210, a terminal portion 220, and a connecting portion 230.

ワイヤボンディング部２１０は、ｚ方向視において、ｘ方向に長い矩形状である。ワイヤボンディング部２１０は、ワイヤボンディング部主面２１１、ワイヤボンディング部裏面２１２およびワイヤボンディング部裏面側凹部２１３を有する。ワイヤボンディング部主面２１１およびワイヤボンディング部裏面２１２は、ｚ方向において互いに反対側を向いている。ワイヤボンディング部主面２１１は、図３および図５の上方を向く面である。ワイヤボンディング部主面２１１は、ボンディングワイヤ７１がボンディングされる面である。ワイヤボンディング部裏面２１２は、図３および図５の下方を向く面である。ワイヤボンディング部裏面２１２は、封止樹脂８から露出して、裏面端子になる。ワイヤボンディング部裏面側凹部２１３は、ワイヤボンディング部２１０の一部がワイヤボンディング部裏面２１２からｚ方向に凹んだ部分である。ワイヤボンディング部２１０のうちワイヤボンディング部裏面側凹部２１３が位置する部分の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面２１２が位置する部分の厚さの半分程度である。ワイヤボンディング部裏面側凹部２１３は、たとえばハーフエッチング処理により形成される。 The wire bonding portion 210 has a rectangular shape that is long in the x direction in the z direction. The wire bonding unit 210 has a wire bonding unit main surface 211, a wire bonding unit back surface 212, and a wire bonding unit back surface side recess 213. The main surface 211 of the wire bonding portion and the back surface 212 of the wire bonding portion face each other in the z direction. The wire bonding portion main surface 211 is a surface facing upward in FIGS. 3 and 5. The main surface 211 of the wire bonding portion is a surface on which the bonding wire 71 is bonded. The back surface 212 of the wire bonding portion is a surface facing downward in FIGS. 3 and 5. The back surface 212 of the wire bonding portion is exposed from the sealing resin 8 and becomes a back surface terminal. The concave portion 213 on the back surface side of the wire bonding portion is a portion in which a part of the wire bonding portion 210 is recessed in the z direction from the back surface 212 of the wire bonding portion. The thickness (dimension in the z direction) of the portion of the wire bonding portion 210 where the recess 213 on the back surface side of the wire bonding portion is located is about half the thickness of the portion where the back surface 212 of the wire bonding portion is located. The recess 213 on the back surface side of the wire bonding portion is formed by, for example, a half etching process.

端子部２２０は、ワイヤボンディング部２１０に繋がっており、ｚ方向視矩形状である。端子部２２０は、ワイヤボンディング部２１０のｙ方向の一方端面（半導体装置Ａ１の外側を向く端面）にｘ方向に２個並んで配置されている。端子部２２０は、端子部主面２２１、端子部裏面２２２、および端子部端面２２３を有する。端子部主面２２１および端子部裏面２２２は、ｚ方向において互いに反対側を向いている。端子部主面２２１は、図３および図５の上方を向く面である。端子部主面２２１とワイヤボンディング部主面２１１とは、面一になっている。端子部裏面２２２は、図３および図５の下方を向く面である。端子部裏面２２２とワイヤボンディング部裏面２１２とは、面一になっている。端子部端面２２３は、端子部主面２２１および端子部裏面２２２を繋ぐ面であり、ｙ方向外側を向いている。ワイヤボンディング部裏面２１２、端子部裏面２２２および端子部端面２２３は、封止樹脂８から露出して繋がっており、端子になる。 The terminal portion 220 is connected to the wire bonding portion 210 and has a rectangular shape in the z-direction. Two terminal portions 220 are arranged side by side in the x direction on one end surface of the wire bonding portion 210 in the y direction (the end surface facing the outside of the semiconductor device A1). The terminal portion 220 has a terminal portion main surface 221 and a terminal portion back surface 222, and a terminal portion end surface 223. The terminal portion main surface 221 and the terminal portion back surface 222 face opposite to each other in the z direction. The terminal portion main surface 221 is a surface facing upward in FIGS. 3 and 5. The main surface 221 of the terminal portion and the main surface 211 of the wire bonding portion are flush with each other. The terminal back surface 222 is a surface facing downward in FIGS. 3 and 5. The back surface 222 of the terminal portion and the back surface 212 of the wire bonding portion are flush with each other. The terminal portion end surface 223 is a surface connecting the terminal portion main surface 221 and the terminal portion back surface 222, and faces the outside in the y direction. The back surface 212 of the wire bonding portion, the back surface 222 of the terminal portion, and the end surface 223 of the terminal portion are exposed from the sealing resin 8 and connected to each other to form terminals.

連結部２３０は、ワイヤボンディング部２１０のｘ方向外側（図２において左側）に繋がって配置されている。連結部２３０の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面側凹部２１３が位置するワイヤボンディング部２１０の厚さと同程度である。連結部２３０は、たとえばハーフエッチング処理により形成される。連結部２３０は、連結部主面２３１、連結部裏面２３２、および連結部端面２３３を有する。連結部主面２３１および連結部裏面２３２は、ｚ方向において互いに反対側を向いている。連結部主面２３１は、図３および図５の上方を向く面である。連結部主面２３１とワイヤボンディング部主面２１１とは、面一になっている。したがって、ワイヤボンディング部主面２１１、端子部主面２２１および連結部主面２３１は、面一の一体となった面になっている（図２参照）。連結部裏面２３２は、図３および図５の下方を向く面である。連結部端面２３３は、連結部主面２３１および連結部裏面２３２を繋ぐ面のうち、ｘ方向を向く面であり、封止樹脂８から露出する面である。 The connecting portion 230 is arranged so as to be connected to the outside of the wire bonding portion 210 in the x direction (left side in FIG. 2). The thickness of the connecting portion 230 (dimension in the z direction) is about the same as the thickness of the wire bonding portion 210 in which the recess 213 on the back surface side of the wire bonding portion is located. The connecting portion 230 is formed by, for example, a half etching process. The connecting portion 230 has a connecting portion main surface 231, a connecting portion back surface 232, and a connecting portion end surface 233. The main surface of the connecting portion 231 and the back surface of the connecting portion 232 face each other in the z direction. The connecting portion main surface 231 is a surface facing upward in FIGS. 3 and 5. The main surface 231 of the connecting portion and the main surface 211 of the wire bonding portion are flush with each other. Therefore, the main surface 211 of the wire bonding portion, the main surface 221 of the terminal portion, and the main surface 231 of the connecting portion are flush with each other (see FIG. 2). The back surface 232 of the connecting portion is a surface facing downward in FIGS. 3 and 5. The connecting portion end surface 233 is a surface facing the x direction among the surfaces connecting the connecting portion main surface 231 and the connecting portion back surface 232, and is a surface exposed from the sealing resin 8.

第３リード３は、ｚ方向視において、半導体装置Ａ１のｙ方向の他方側（図２においては上側）の端部に配置され、ｘ方向の全体に広がっており、半導体素子６と導通している。第３リード３は、ワイヤボンディング部３１０、端子部３２０、および連結部３３０を備えている。 The third lead 3 is arranged at the end of the semiconductor device A1 on the other side in the y direction (upper side in FIG. 2) in the z-direction view, extends over the entire x-direction, and conducts with the semiconductor element 6. There is. The third lead 3 includes a wire bonding portion 310, a terminal portion 320, and a connecting portion 330.

ワイヤボンディング部３１０は、ｚ方向視において、ｘ方向に長い矩形状である。ワイヤボンディング部３１０は、ワイヤボンディング部主面３１１、ワイヤボンディング部裏面３１２、およびワイヤボンディング部裏面側凹部３１３を有する。ワイヤボンディング部主面３１１およびワイヤボンディング部裏面３１２は、ｚ方向において互いに反対側を向いている。ワイヤボンディング部主面３１１は、図３および図５の上方を向く面である。ワイヤボンディング部主面３１１は、ボンディングワイヤ７２がボンディングされる面である。ワイヤボンディング部裏面３１２は、図３および図５の下方を向く面である。ワイヤボンディング部裏面３１２は、封止樹脂８から露出して、裏面端子になる。ワイヤボンディング部裏面側凹部３１３は、ワイヤボンディング部３１０の一部がワイヤボンディング部裏面３１２からｚ方向に凹んだ部分である。ワイヤボンディング部３１０のうちワイヤボンディング部裏面側凹部３１３が位置する部分の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面３１２が位置する部分の厚さの半分程度である。ワイヤボンディング部裏面側凹部３１３は、たとえばハーフエッチング処理により形成される。 The wire bonding portion 310 has a rectangular shape that is long in the x direction in the z direction. The wire bonding portion 310 has a main surface 311 of the wire bonding portion, a back surface 312 of the wire bonding portion, and a recess 313 on the back surface side of the wire bonding portion. The main surface 311 of the wire bonding portion and the back surface 312 of the wire bonding portion face each other in the z direction. The wire bonding portion main surface 311 is a surface facing upward in FIGS. 3 and 5. The main surface 311 of the wire bonding portion is a surface on which the bonding wire 72 is bonded. The back surface 312 of the wire bonding portion is a surface facing downward in FIGS. 3 and 5. The back surface 312 of the wire bonding portion is exposed from the sealing resin 8 and becomes a back surface terminal. The concave portion 313 on the back surface side of the wire bonding portion is a portion in which a part of the wire bonding portion 310 is recessed in the z direction from the back surface 312 of the wire bonding portion. The thickness (dimension in the z direction) of the portion of the wire bonding portion 310 where the recess 313 on the back surface side of the wire bonding portion is located is about half the thickness of the portion where the back surface 312 of the wire bonding portion is located. The recess 313 on the back surface side of the wire bonding portion is formed by, for example, a half etching process.

端子部３２０は、ワイヤボンディング部３１０に繋がっており、ｚ方向視矩形状である。端子部３２０は、ワイヤボンディング部３１０のｙ方向の一方端面（半導体装置Ａ１の外側を向く端面）にｘ方向に４個並んで配置されている。端子部３２０は、端子部主面３２１、端子部裏面３２２、および端子部端面３２３を有する。端子部主面３２１および端子部裏面３２２は、ｚ方向において互いに反対側を向いている。端子部主面３２１は、図３および図５の上方を向く面である。端子部主面３２１とワイヤボンディング部主面３１１とは、面一になっている。端子部裏面３２２は、図３および図５の下方を向く面である。端子部裏面３２２とワイヤボンディング部裏面３１２とは、面一になっている。端子部端面３２３は、端子部主面３２１および端子部裏面３２２を繋ぐ面であり、ｙ方向外側を向いている。ワイヤボンディング部裏面３１２、端子部裏面３２２および端子部端面３２３は、封止樹脂８から露出して繋がっており、端子になる。 The terminal portion 320 is connected to the wire bonding portion 310 and has a rectangular shape in the z-direction. Four terminal portions 320 are arranged side by side in the x direction on one end surface of the wire bonding portion 310 in the y direction (the end surface facing the outside of the semiconductor device A1). The terminal portion 320 has a terminal portion main surface 321, a terminal portion back surface 322, and a terminal portion end surface 323. The terminal portion main surface 321 and the terminal portion back surface 322 face opposite to each other in the z direction. The terminal portion main surface 321 is a surface facing upward in FIGS. 3 and 5. The main surface 321 of the terminal portion and the main surface 311 of the wire bonding portion are flush with each other. The terminal back surface 322 is a surface facing downward in FIGS. 3 and 5. The back surface 322 of the terminal portion and the back surface 312 of the wire bonding portion are flush with each other. The terminal portion end surface 323 is a surface connecting the terminal portion main surface 321 and the terminal portion back surface 322, and faces the outside in the y direction. The back surface 312 of the wire bonding portion, the back surface 322 of the terminal portion, and the end surface 323 of the terminal portion are exposed from the sealing resin 8 and connected to each other to form terminals.

連結部３３０は、２個備えられており、ワイヤボンディング部３１０のｘ方向両端部にそれぞれ繋がって配置されている。連結部３３０の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面側凹部３１３が位置するワイヤボンディング部３１０の厚さと同程度である。連結部３３０は、たとえばハーフエッチング処理により形成される。連結部３３０は、連結部主面３３１、連結部裏面３３２、および連結部端面３３３を有する。連結部主面３３１および連結部裏面３３２は、ｚ方向において互いに反対側を向いている。連結部主面３３１は、図３および図５の上方を向く面である。連結部主面３３１とワイヤボンディング部主面３１１とは、面一になっている。したがって、ワイヤボンディング部主面３１１、端子部主面３２１および連結部主面３３１は、面一の一体となった面になっている（図２参照）。連結部裏面３３２は、図３および図５の下方を向く面である。連結部端面３３３は、連結部主面３３１および連結部裏面３３２を繋ぐ面のうち、ｘ方向を向く面であり、封止樹脂８から露出する面である。 Two connecting portions 330 are provided, and are arranged so as to be connected to both ends of the wire bonding portion 310 in the x direction. The thickness (dimension in the z direction) of the connecting portion 330 is about the same as the thickness of the wire bonding portion 310 in which the recess 313 on the back surface side of the wire bonding portion is located. The connecting portion 330 is formed by, for example, a half etching process. The connecting portion 330 has a connecting portion main surface 331, a connecting portion back surface 332, and a connecting portion end surface 333. The main surface of the connecting portion 331 and the back surface of the connecting portion 332 face each other in the z direction. The connecting portion main surface 331 is a surface facing upward in FIGS. 3 and 5. The main surface 331 of the connecting portion and the main surface 311 of the wire bonding portion are flush with each other. Therefore, the wire bonding portion main surface 311 and the terminal portion main surface 321 and the connecting portion main surface 331 are flush with each other (see FIG. 2). The back surface of the connecting portion 332 is a surface facing downward in FIGS. 3 and 5. The connecting portion end surface 333 is a surface facing the x direction among the surfaces connecting the connecting portion main surface 331 and the connecting portion back surface 332, and is a surface exposed from the sealing resin 8.

第４リード４は、ｚ方向視において、半導体装置Ａ１の角部（図２においては右下の角部）に配置され、半導体素子６と導通している。第４リード４は、ワイヤボンディング部４１０、端子部４２０および連結部４３０を備えている。 The fourth lead 4 is arranged at a corner portion of the semiconductor device A1 (lower right corner portion in FIG. 2) in the z-direction view, and is electrically connected to the semiconductor element 6. The fourth reed 4 includes a wire bonding portion 410, a terminal portion 420, and a connecting portion 430.

ワイヤボンディング部４１０は、ｚ方向視において、ｘ方向に長い矩形状である。ワイヤボンディング部４１０は、ワイヤボンディング部主面４１１、ワイヤボンディング部裏面４１２およびワイヤボンディング部裏面側凹部４１３を有する。ワイヤボンディング部主面４１１およびワイヤボンディング部裏面４１２は、ｚ方向において互いに反対側を向いている。ワイヤボンディング部主面４１１は、図３および図５の上方を向く面である。ワイヤボンディング部主面４１１は、ボンディングワイヤ７３がボンディングされる面である。ワイヤボンディング部裏面４１２は、図３および図５の下方を向く面である。ワイヤボンディング部裏面４１２は、封止樹脂８から露出して、裏面端子になる。ワイヤボンディング部裏面側凹部４１３は、ワイヤボンディング部４１０の一部がワイヤボンディング部裏面４１２からｚ方向に凹んだ部分である。ワイヤボンディング部４１０のうちワイヤボンディング部裏面側凹部４１３が位置する部分の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面４１２が位置する部分の厚さの半分程度である。ワイヤボンディング部裏面側凹部４１３は、たとえばハーフエッチング処理により形成される。 The wire bonding portion 410 has a rectangular shape that is long in the x direction in the z direction. The wire bonding unit 410 has a wire bonding unit main surface 411, a wire bonding unit back surface 412, and a wire bonding unit back surface side recess 413. The main surface 411 of the wire bonding portion and the back surface 412 of the wire bonding portion face each other in the z direction. The main surface 411 of the wire bonding portion is a surface facing upward in FIGS. 3 and 5. The main surface 411 of the wire bonding portion is a surface on which the bonding wire 73 is bonded. The back surface 412 of the wire bonding portion is a surface facing downward in FIGS. 3 and 5. The back surface 412 of the wire bonding portion is exposed from the sealing resin 8 and becomes a back surface terminal. The concave portion 413 on the back surface side of the wire bonding portion is a portion in which a part of the wire bonding portion 410 is recessed in the z direction from the back surface 412 of the wire bonding portion. The thickness (dimension in the z direction) of the portion of the wire bonding portion 410 where the recess 413 on the back surface side of the wire bonding portion is located is about half the thickness of the portion where the back surface 412 of the wire bonding portion is located. The recess 413 on the back surface side of the wire bonding portion is formed by, for example, a half etching process.

端子部４２０は、ワイヤボンディング部４１０に繋がっており、ｚ方向視矩形状である。端子部４２０は、ワイヤボンディング部４１０のｙ方向の一方端面（半導体装置Ａ１の外側を向く端面）に配置されている。端子部４２０は、端子部主面４２１、端子部裏面４２２、および端子部端面４２３を有する。端子部主面４２１および端子部裏面４２２は、ｚ方向において互いに反対側を向いている。端子部主面４２１は、図３および図５の上方を向く面である。端子部主面４２１とワイヤボンディング部主面４１１とは、面一になっている。端子部裏面４２２は、図３および図５の下方を向く面である。端子部裏面４２２とワイヤボンディング部裏面４１２とは、面一になっている。端子部端面４２３は、端子部主面４２１および端子部裏面４２２を繋ぐ面であり、ｙ方向外側を向いている。ワイヤボンディング部裏面４１２、端子部裏面４２２および端子部端面４２３は、封止樹脂８から露出して繋がっており、端子になる。 The terminal portion 420 is connected to the wire bonding portion 410 and has a rectangular shape in the z-direction. The terminal portion 420 is arranged on one end surface of the wire bonding portion 410 in the y direction (the end surface facing the outside of the semiconductor device A1). The terminal portion 420 has a terminal portion main surface 421, a terminal portion back surface 422, and a terminal portion end surface 423. The terminal main surface 421 and the terminal back surface 422 face each other in the z direction. The terminal portion main surface 421 is a surface facing upward in FIGS. 3 and 5. The main surface 421 of the terminal portion and the main surface 411 of the wire bonding portion are flush with each other. The terminal back surface 422 is a surface facing downward in FIGS. 3 and 5. The back surface 422 of the terminal portion and the back surface 412 of the wire bonding portion are flush with each other. The terminal portion end surface 423 is a surface connecting the terminal portion main surface 421 and the terminal portion back surface 422, and faces the outside in the y direction. The back surface 412 of the wire bonding portion, the back surface 422 of the terminal portion, and the end surface 423 of the terminal portion are exposed and connected from the sealing resin 8 to form terminals.

連結部４３０は、ワイヤボンディング部４１０のｘ方向外側（図２において右側）に繋がって配置されている。連結部４３０の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面側凹部４１３が位置するワイヤボンディング部４１０の厚さと同程度である。連結部４３０は、たとえばハーフエッチング処理により形成される。連結部４３０は、連結部主面４３１、連結部裏面４３２、および連結部端面４３３を有する。連結部主面４３１および連結部裏面４３２は、ｚ方向において互いに反対側を向いている。連結部主面４３１は、図３および図５の上方を向く面である。連結部主面４３１とワイヤボンディング部主面４１１とは、面一になっている。したがって、ワイヤボンディング部主面４１１、端子部主面４２１および連結部主面４３１は、面一の一体となった面になっている（図２参照）。連結部裏面４３２は、図３および図５の下方を向く面である。連結部端面４３３は、連結部主面４３１および連結部裏面４３２を繋ぐ面のうち、ｘ方向を向く面であり、封止樹脂８から露出する面である。 The connecting portion 430 is arranged so as to be connected to the outside of the wire bonding portion 410 in the x direction (on the right side in FIG. 2). The thickness (dimension in the z direction) of the connecting portion 430 is about the same as the thickness of the wire bonding portion 410 in which the recess 413 on the back surface side of the wire bonding portion is located. The connecting portion 430 is formed by, for example, a half etching process. The connecting portion 430 has a connecting portion main surface 431, a connecting portion back surface 432, and a connecting portion end surface 433. The main surface of the connecting portion 431 and the back surface of the connecting portion 432 face each other in the z direction. The connecting portion main surface 431 is a surface facing upward in FIGS. 3 and 5. The main surface 431 of the connecting portion and the main surface 411 of the wire bonding portion are flush with each other. Therefore, the wire bonding portion main surface 411, the terminal portion main surface 421, and the connecting portion main surface 431 are flush with each other (see FIG. 2). The back surface of the connecting portion 432 is a surface facing downward in FIGS. 3 and 5. The connecting portion end surface 433 is a surface facing the x direction among the surfaces connecting the connecting portion main surface 431 and the connecting portion back surface 432, and is a surface exposed from the sealing resin 8.

第５リード５は、ｚ方向視において、半導体装置Ａ１のｙ方向の一方側（図２においては下側）の端部の、第２リード２と第４リード４との間に配置され、半導体素子６と導通している。第５リード５は、ワイヤボンディング部５１０および端子部５２０を備えている。 The fifth lead 5 is arranged between the second lead 2 and the fourth lead 4 at the end of one side (lower side in FIG. 2) of the semiconductor device A1 in the y direction in the z-direction view, and is a semiconductor. It is conductive with the element 6. The fifth lead 5 includes a wire bonding portion 510 and a terminal portion 520.

ワイヤボンディング部５１０は、ｚ方向視において、ｘ方向に長い矩形状である。ワイヤボンディング部５１０は、ワイヤボンディング部主面５１１、ワイヤボンディング部裏面５１２およびワイヤボンディング部裏面側凹部５１３を有する。ワイヤボンディング部主面５１１およびワイヤボンディング部裏面５１２は、ｚ方向において互いに反対側を向いている。ワイヤボンディング部主面５１１は、図３および図５の上方を向く面である。ワイヤボンディング部主面５１１は、ボンディングワイヤ７４がボンディングされる面である。ワイヤボンディング部裏面５１２は、図３および図５の下方を向く面である。ワイヤボンディング部裏面５１２は、封止樹脂８から露出して、裏面端子になる。ワイヤボンディング部裏面側凹部５１３は、ワイヤボンディング部５１０の一部がワイヤボンディング部裏面５１２からｚ方向に凹んだ部分である。ワイヤボンディング部５１０のうちワイヤボンディング部裏面側凹部５１３が位置する部分の厚さ（ｚ方向の寸法）は、ワイヤボンディング部裏面５１２が位置する部分の厚さの半分程度である。ワイヤボンディング部裏面側凹部５１３は、たとえばハーフエッチング処理により形成される。 The wire bonding portion 510 has a rectangular shape that is long in the x direction in the z direction. The wire bonding portion 510 has a main surface 511 of the wire bonding portion, a back surface 512 of the wire bonding portion, and a recess 513 on the back surface side of the wire bonding portion. The main surface 511 of the wire bonding portion and the back surface 512 of the wire bonding portion face each other in the z direction. The wire bonding portion main surface 511 is a surface facing upward in FIGS. 3 and 5. The main surface 511 of the wire bonding portion is a surface on which the bonding wire 74 is bonded. The back surface 512 of the wire bonding portion is a surface facing downward in FIGS. 3 and 5. The back surface 512 of the wire bonding portion is exposed from the sealing resin 8 and becomes a back surface terminal. The concave portion 513 on the back surface side of the wire bonding portion is a portion in which a part of the wire bonding portion 510 is recessed in the z direction from the back surface 512 of the wire bonding portion. The thickness (dimension in the z direction) of the portion of the wire bonding portion 510 where the recess 513 on the back surface side of the wire bonding portion is located is about half the thickness of the portion where the back surface 512 of the wire bonding portion is located. The recess 513 on the back surface side of the wire bonding portion is formed by, for example, a half etching process.

端子部５２０は、ワイヤボンディング部５１０に繋がっており、ｚ方向視矩形状である。端子部５２０は、ワイヤボンディング部５１０のｙ方向の一方端面（半導体装置Ａ１の外側を向く端面）に配置されている。端子部５２０は、端子部主面５２１、端子部裏面５２２、および端子部端面５２３を有する。端子部主面５２１および端子部裏面５２２は、ｚ方向において互いに反対側を向いている。端子部主面５２１は、図３および図５の上方を向く面である。端子部主面５２１とワイヤボンディング部主面５１１とは、面一になっている。端子部裏面５２２は、図３および図５の下方を向く面である。端子部裏面５２２とワイヤボンディング部裏面５１２とは、面一になっている。端子部端面５２３は、端子部主面５２１および端子部裏面５２２を繋ぐ面であり、ｙ方向外側を向いている。ワイヤボンディング部裏面５１２、端子部裏面５２２および端子部端面５２３は、封止樹脂８から露出して繋がっており、端子になる。 The terminal portion 520 is connected to the wire bonding portion 510 and has a rectangular shape in the z-direction. The terminal portion 520 is arranged on one end surface of the wire bonding portion 510 in the y direction (the end surface facing the outside of the semiconductor device A1). The terminal portion 520 has a terminal portion main surface 521, a terminal portion back surface 522, and a terminal portion end surface 523. The terminal portion main surface 521 and the terminal portion back surface 522 face opposite to each other in the z direction. The terminal portion main surface 521 is a surface facing upward in FIGS. 3 and 5. The terminal portion main surface 521 and the wire bonding portion main surface 511 are flush with each other. The back surface of the terminal portion 522 is a surface facing downward in FIGS. 3 and 5. The back surface of the terminal portion 522 and the back surface of the wire bonding portion 512 are flush with each other. The terminal portion end surface 523 is a surface connecting the terminal portion main surface 521 and the terminal portion back surface 522, and faces the outside in the y direction. The back surface 512 of the wire bonding portion, the back surface 522 of the terminal portion, and the end surface 523 of the terminal portion are exposed and connected from the sealing resin 8 to form terminals.

半導体素子６は、半導体装置Ａ１の電気的機能を発揮する要素である。半導体素子６は、窒化物半導体を用いた半導体素子であり、本実施形態では、窒化ガリウム（ＧａＮ）を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）である。半導体素子６は、素子本体６０、第１電極６１、第２電極６２、第３電極６３、および第４電極６４を備えている。 The semiconductor element 6 is an element that exerts an electrical function of the semiconductor device A1. The semiconductor element 6 is a semiconductor element using a nitride semiconductor, and in the present embodiment, it is a HEMT (High Electron Mobility Transistor) using gallium nitride (GaN). The semiconductor element 6 includes an element main body 60, a first electrode 61, a second electrode 62, a third electrode 63, and a fourth electrode 64.

素子本体６０は、素子主面６ａおよび素子裏面６ｂを備えている。図３、図５および図７に示すように、素子主面６ａおよび素子裏面６ｂは、ｚ方向において互いに反対側を向いている。素子主面６ａは、図３、図５および図７の上方を向く面である。素子裏面６ｂは、図３、図５および図７の下方を向く面である。また、素子本体６０は、図７に示すように、素子基板６０１、バッファ層６０２、第１窒化物半導体層６０３、第２窒化物半導体層６０４、第３窒化物半導体層６０５、および保護膜６０６を備えている。 The element main body 60 includes an element main surface 6a and an element back surface 6b. As shown in FIGS. 3, 5 and 7, the element main surface 6a and the element back surface 6b face opposite to each other in the z direction. The element main surface 6a is a surface facing upward in FIGS. 3, 5, and 7. The back surface 6b of the element is a surface facing downward in FIGS. 3, 5 and 7. Further, as shown in FIG. 7, the element main body 60 includes an element substrate 601, a buffer layer 602, a first nitride semiconductor layer 603, a second nitride semiconductor layer 604, a third nitride semiconductor layer 605, and a protective film 606. It is equipped with.

素子基板６０１は、たとえば低抵抗のＳｉ基板である。素子基板６０１の厚さ（ｚ方向の寸法）は、４００〜６００μｍ程度である。バッファ層６０２は、素子基板６０１上に形成された窒化物半導体膜の多層バッファ層によって構成されている。本実施形態では、バッファ層６０２は、素子基板６０１に接するＡｌＮ膜からなる第１バッファ層と、当該第１バッファ層に積層されたＡｌＧａＮ膜からなる第２バッファ層とによって構成されている。第１窒化物半導体層６０３は、バッファ層６０２上にエピタキシャル成長により積層されたＧａＮ層からなり、電子走行層を構成している。第２窒化物半導体層６０４は、第１窒化物半導体層６０３上にエピタキシャル成長により積層されたＡｌＧａＮ層からなり、電子供給層を構成している。バッファ層６０２、第１窒化物半導体層６０３および第２窒化物半導体層６０４を合わせた厚さ（ｚ方向の寸法）は、２μｍ程度であり、素子基板６０１の厚さに比べて薄い。第１窒化物半導体層６０３の第２窒化物半導体層６０４との界面に近い位置に発生する二次元電子ガス（２ＤＥＧ）が通電経路に用いられる。 The element substrate 601 is, for example, a low resistance Si substrate. The thickness (dimension in the z direction) of the element substrate 601 is about 400 to 600 μm. The buffer layer 602 is composed of a multilayer buffer layer of a nitride semiconductor film formed on the element substrate 601. In the present embodiment, the buffer layer 602 is composed of a first buffer layer made of an AlN film in contact with the element substrate 601 and a second buffer layer made of an AlGaN film laminated on the first buffer layer. The first nitride semiconductor layer 603 is composed of a GaN layer laminated on the buffer layer 602 by epitaxial growth, and constitutes an electronic traveling layer. The second nitride semiconductor layer 604 is composed of an AlGaN layer laminated by epitaxial growth on the first nitride semiconductor layer 603, and constitutes an electron supply layer. The total thickness (dimension in the z direction) of the buffer layer 602, the first nitride semiconductor layer 603, and the second nitride semiconductor layer 604 is about 2 μm, which is thinner than the thickness of the element substrate 601. A two-dimensional electron gas (2DEG) generated at a position near the interface between the first nitride semiconductor layer 603 and the second nitride semiconductor layer 604 is used for the energization path.

第３窒化物半導体層６０５は、第２窒化物半導体層６０４上にエピタキシャル成長により積層されたｐ型ＧａＮ層からなる。第３電極６３は、第３窒化物半導体層６０５上に形成されており、ゲート電極として機能する。保護膜６０６は、たとえばＳｉＮ膜からなり、第２窒化物半導体層６０４、第３窒化物半導体層６０５および第３電極６３を覆う。第３電極６３の一部は、保護膜６０６から露出している（図２および図６参照）。第１電極６１および第２電極６２は、保護膜６０６上に形成され、それぞれの一部が保護膜６０６を貫通して第２窒化物半導体層６０４に接している。第１電極６１および第２電極６２は、互いに離間して配置されている（図２および図６参照）。また、第１電極６１は、第３窒化物半導体層６０５および第３電極６３を覆うように形成されている。第１電極６１は、ソース電極として機能する。第２電極６２は、ドレイン電極として機能する。第１電極６１、第２電極６２および第３電極６３は、例えば図２および図６に示すように、素子主面６ａに配置されている。なお、第１電極６１、第２電極６２および第３電極６３の配置のレイアウトは限定されない。 The third nitride semiconductor layer 605 is composed of a p-type GaN layer laminated on the second nitride semiconductor layer 604 by epitaxial growth. The third electrode 63 is formed on the third nitride semiconductor layer 605 and functions as a gate electrode. The protective film 606 is made of, for example, a SiN film and covers the second nitride semiconductor layer 604, the third nitride semiconductor layer 605, and the third electrode 63. A part of the third electrode 63 is exposed from the protective film 606 (see FIGS. 2 and 6). The first electrode 61 and the second electrode 62 are formed on the protective film 606, and a part of each penetrates the protective film 606 and is in contact with the second nitride semiconductor layer 604. The first electrode 61 and the second electrode 62 are arranged apart from each other (see FIGS. 2 and 6). Further, the first electrode 61 is formed so as to cover the third nitride semiconductor layer 605 and the third electrode 63. The first electrode 61 functions as a source electrode. The second electrode 62 functions as a drain electrode. The first electrode 61, the second electrode 62, and the third electrode 63 are arranged on the element main surface 6a, for example, as shown in FIGS. 2 and 6. The layout of the arrangement of the first electrode 61, the second electrode 62, and the third electrode 63 is not limited.

半導体素子６は、ゲート電極である第３電極６３に印加される電圧信号に応じて、ドレイン電極である第２電極６２からソース電極である第１電極６１に流れる主電流を、流れる状態と流れない状態とで切り替える。つまり、半導体素子６は、主電流のスイッチングを行う。 The semiconductor element 6 causes the main current flowing from the second electrode 62, which is the drain electrode, to the first electrode 61, which is the source electrode, to flow in a state and flow according to the voltage signal applied to the third electrode 63, which is the gate electrode. Switch between no states. That is, the semiconductor element 6 switches the main current.

第４電極６４は、素子基板６０１の裏面（バッファ層６０２が形成される面とは反対側を向く面）に形成されており、素子裏面６ｂに配置されている。なお、第４電極６４は、形成されなくてもよい。また、半導体素子６の構成は、上述したものに限定されない。 The fourth electrode 64 is formed on the back surface of the element substrate 601 (the surface facing the surface opposite to the surface on which the buffer layer 602 is formed), and is arranged on the back surface 6b of the element. The fourth electrode 64 may not be formed. Further, the configuration of the semiconductor element 6 is not limited to that described above.

図２に示すように、半導体素子６は、搭載部主面１１１のｘ方向中央で、かつ、ｙ方向中央に搭載されている。図５に示すように、半導体素子６は、素子裏面６ｂを搭載部主面１１１に向けて、図示しない導電性接合材を介して、第１リード１の搭載部主面１１１に搭載されている。これにより、半導体素子６の第４電極６４は、導電性接合材によって、第１リード１に電気的に接続されている。 As shown in FIG. 2, the semiconductor element 6 is mounted at the center of the main surface 111 of the mounting portion in the x direction and at the center of the y direction. As shown in FIG. 5, the semiconductor element 6 is mounted on the mounting portion main surface 111 of the first lead 1 via a conductive bonding material (not shown) with the element back surface 6b facing the mounting portion main surface 111. .. As a result, the fourth electrode 64 of the semiconductor element 6 is electrically connected to the first lead 1 by the conductive bonding material.

複数のボンディングワイヤ７１は、半導体素子６の第１電極６１と、第２リード２のワイヤボンディング部主面２１１とに接続されている。これにより、第２リード２は、半導体素子６の第１電極６１（ソース電極）に電気的に接続されて、ソース端子として機能する。ソース端子には、スイッチングの対象である主電流が流れる。複数のボンディングワイヤ７２は、半導体素子６の第２電極６２と、第３リード３のワイヤボンディング部主面３１１とに接続されている。これにより、第３リード３は、半導体素子６の第２電極６２（ドレイン電極）に電気的に接続されて、ドレイン端子として機能する。ボンディングワイヤ７３は、半導体素子６の第３電極６３と、第４リード４のワイヤボンディング部主面４１１とに接続されている。これにより、第４リード４は、半導体素子６の第３電極６３（ゲート電極）に電気的に接続されて、ゲート端子として機能する。複数のボンディングワイヤ７４は、半導体素子６の第１電極６１と、第５リード５のワイヤボンディング部主面５１１とに接続されている。これにより、第５リード５は、半導体素子６の第１電極６１（ソース電極）に電気的に接続されて、ソースセンス端子として機能する。ソースセンス端子は、第１電極６１（ソース電極）の電位を検出するための端子であり、スイッチングの対象である主電流は流れない。したがって、ボンディングワイヤ７４の本数は、スイッチングの対象である主電流が流れるボンディングワイヤ７１の本数より少ない。なお、各ボンディングワイヤ７１〜７４の本数および材料は限定されない。また、ボンディングワイヤ７１〜７４に代えて、たとえばＣｕなどの金属板が用いられてもよい。 The plurality of bonding wires 71 are connected to the first electrode 61 of the semiconductor element 6 and the main surface 211 of the wire bonding portion of the second lead 2. As a result, the second lead 2 is electrically connected to the first electrode 61 (source electrode) of the semiconductor element 6 and functions as a source terminal. The main current, which is the target of switching, flows through the source terminal. The plurality of bonding wires 72 are connected to the second electrode 62 of the semiconductor element 6 and the main surface 311 of the wire bonding portion of the third lead 3. As a result, the third lead 3 is electrically connected to the second electrode 62 (drain electrode) of the semiconductor element 6 and functions as a drain terminal. The bonding wire 73 is connected to the third electrode 63 of the semiconductor element 6 and the main surface 411 of the wire bonding portion of the fourth lead 4. As a result, the fourth reed 4 is electrically connected to the third electrode 63 (gate electrode) of the semiconductor element 6 and functions as a gate terminal. The plurality of bonding wires 74 are connected to the first electrode 61 of the semiconductor element 6 and the main surface 511 of the wire bonding portion of the fifth lead 5. As a result, the fifth lead 5 is electrically connected to the first electrode 61 (source electrode) of the semiconductor element 6 and functions as a source sense terminal. The source sense terminal is a terminal for detecting the potential of the first electrode 61 (source electrode), and the main current, which is the target of switching, does not flow. Therefore, the number of the bonding wires 74 is smaller than the number of the bonding wires 71 through which the main current, which is the target of switching, flows. The number and materials of each bonding wire 71 to 74 are not limited. Further, instead of the bonding wires 71 to 74, a metal plate such as Cu may be used.

封止樹脂８は、各リード１〜５の一部ずつと、半導体素子６と、ボンディングワイヤ７１〜７４とを覆っている。封止樹脂８は、たとえば黒色のエポキシ樹脂からなる。 The sealing resin 8 covers a part of each lead 1 to 5, the semiconductor element 6, and the bonding wires 71 to 74. The sealing resin 8 is made of, for example, a black epoxy resin.

封止樹脂８は、樹脂主面８１、樹脂裏面８２および樹脂側面８３を有する。樹脂主面８１と樹脂裏面８２とは、ｚ方向において互いに反対側を向いている。樹脂主面８１は、図３および図５の上方を向く面であり、樹脂裏面８２は、図３および図５の下方を向く面である。樹脂側面８３は、樹脂主面８１および樹脂裏面８２を繋ぐ面であり、ｘ方向またはｙ方向を向いている。 The sealing resin 8 has a resin main surface 81, a resin back surface 82, and a resin side surface 83. The resin main surface 81 and the resin back surface 82 face each other in the z direction. The resin main surface 81 is a surface facing upward in FIGS. 3 and 5, and the resin back surface 82 is a surface facing downward in FIGS. 3 and 5. The resin side surface 83 is a surface connecting the resin main surface 81 and the resin back surface 82, and faces the x direction or the y direction.

本実施形態においては、第１リード１の連結部端面１２３と、第２リード２の端子部端面２２３および連結部端面２３３と、第３リード３の端子部端面３２３および連結部端面３３３と、第４リード４の端子部端面４２３および連結部端面４３３と、第５リード５の端子部端面５２３とが、封止樹脂８の樹脂側面８３と互いに面一である。また、第１リード１の搭載部裏面１１２と、第２リード２のワイヤボンディング部裏面２１２および端子部裏面２２２と、第３リード３のワイヤボンディング部裏面３１２および端子部裏面３２２と、第４リード４のワイヤボンディング部裏面４１２および端子部裏面４２２と、第５リード５のワイヤボンディング部裏面５１２および端子部裏面５２２とが、封止樹脂８の樹脂裏面８２と互いに面一である。 In the present embodiment, the connecting portion end surface 123 of the first lead 1, the terminal portion end surface 223 and the connecting portion end surface 233 of the second lead 2, the terminal portion end surface 323 and the connecting portion end surface 333 of the third lead 3, and the second The terminal portion end surface 423 and the connecting portion end surface 433 of the 4 lead 4 and the terminal portion end surface 523 of the 5th lead 5 are flush with each other with the resin side surface 83 of the sealing resin 8. Further, the back surface 112 of the mounting portion of the first lead 1, the back surface 212 of the wire bonding portion and the back surface 222 of the wire bonding portion of the second lead 2, the back surface 312 of the wire bonding portion and the back surface of the terminal portion 322 of the third lead 3, and the fourth lead. The back surface 412 of the wire bonding portion and the back surface 422 of the terminal portion of No. 4 and the back surface 512 of the wire bonding portion and the back surface 522 of the terminal portion of the fifth lead 5 are flush with each other with the resin back surface 82 of the sealing resin 8.

次に、半導体装置Ａ１の製造方法の一例について、図８および図９を参照して以下に説明する。なお、これらの図は、平面図であり、ｘ方向およびｙ方向は、図２と同じ方向を示している。 Next, an example of the manufacturing method of the semiconductor device A1 will be described below with reference to FIGS. 8 and 9. It should be noted that these figures are plan views, and the x-direction and the y-direction indicate the same directions as in FIG.

まず、図８に示すようにリードフレーム１０を用意する。リードフレーム１０は、各リード１〜５となる板状の材料である。リードフレーム１０の主面１０１０は、第１リード１の搭載部主面１１１および連結部主面１２１と、第２リード２のワイヤボンディング部主面２１１、端子部主面２２１および連結部主面２３１と、第３リード３のワイヤボンディング部主面３１１、端子部主面３２１および連結部主面３３１と、第４リード４のワイヤボンディング部主面４１１、端子部主面４２１および連結部主面４３１と、第５リード５のワイヤボンディング部主面５１１および端子部主面５２１になる面である。リードフレーム１０の主面１０１０は、面一になっている。図中の比較的密であるハッチングが施された領域は、厚さ（ｚ方向の寸法）が厚い領域である。一方、図中の比較的粗であるハッチングが施された領域は、厚さ（ｚ方向の寸法）が薄い領域である。当該領域は、たとえばハーフエッチング処理により形成される。本実施形態においては、リードフレーム１０の母材は、Ｃｕからなる。 First, the lead frame 10 is prepared as shown in FIG. The lead frame 10 is a plate-shaped material that serves as each lead 1-5. The main surface 1010 of the lead frame 10 includes the main surface 111 of the mounting portion and the main surface 121 of the connecting portion of the first lead 1, the main surface 211 of the wire bonding portion of the second lead 2, the main surface 221 of the terminal portion, and the main surface 231 of the connecting portion. The wire bonding portion main surface 311 of the third lead 3, the terminal portion main surface 321 and the connecting portion main surface 331, and the wire bonding portion main surface 411 of the fourth lead 4, the terminal portion main surface 421 and the connecting portion main surface 431. This is the surface of the fifth lead 5 that becomes the main surface 511 of the wire bonding portion and the main surface 521 of the terminal portion. The main surface 1010 of the lead frame 10 is flush with each other. The relatively dense hatched region in the figure is a region having a large thickness (dimension in the z direction). On the other hand, the relatively coarse hatched region in the figure is a region having a thin thickness (dimension in the z direction). The region is formed, for example, by a half-etching process. In the present embodiment, the base material of the lead frame 10 is made of Cu.

次いで、図９に示すように、リードフレーム１０の搭載部１１０に半導体素子６を導電性接合材によってボンディングする。そして、ボンディングワイヤ７１〜７４を半導体素子６の各電極とリードフレーム１０とにボンディングする。次いで、樹脂材料を硬化させることにより、リードフレーム１０の一部、半導体素子６、およびボンディングワイヤ７１〜７４を覆う封止樹脂８（図示略）を形成する。本実施形態においては、封止樹脂８は、図９に示された全領域に形成される。次いで、リードフレーム１０および封止樹脂８を、切断線１０２０に沿って切断する。これにより、半導体装置Ａ１となる個片が形成される。 Next, as shown in FIG. 9, the semiconductor element 6 is bonded to the mounting portion 110 of the lead frame 10 with a conductive bonding material. Then, the bonding wires 71 to 74 are bonded to each electrode of the semiconductor element 6 and the lead frame 10. Next, the resin material is cured to form a sealing resin 8 (not shown) that covers a part of the lead frame 10, the semiconductor element 6, and the bonding wires 71 to 74. In this embodiment, the sealing resin 8 is formed in the entire region shown in FIG. Next, the lead frame 10 and the sealing resin 8 are cut along the cutting line 1020. As a result, individual pieces to be the semiconductor device A1 are formed.

以上の工程を経ることにより、上述した半導体装置Ａ１が得られる。 By going through the above steps, the above-mentioned semiconductor device A1 can be obtained.

次に、半導体装置Ａ１が配線基板Ｂ１に実装された実装構造について、図１０〜図１５を参照して以下に説明する。図１０は、半導体装置Ａ１が配線基板Ｂ１に実装された実装構造を示す部分平面図である。図１１は、図１０のＸＩ−ＸＩ線に沿う断面図である。図１２は、図１０のＸＩＩ−ＸＩＩ線に沿う断面図である。図１３は、図１０のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。図１４は、図１０のＸＩＶ−ＸＩＶ線に沿う断面図である。図１５は、配線基板Ｂ１を示す部分平面図であり、半導体装置Ａ１を搭載する前の配線基板Ｂ１を示している。図１５においては、理解の便宜上、半導体装置Ａ１を想像線（二点鎖線）で示している。なお、図１０〜図１５におけるｘ方向、ｙ方向、およびｚ方向は、図１〜図９の場合と同じ方向を示している。また、図１０〜図１５においては、配線基板Ｂ１のうち、半導体装置Ａ１が搭載される部分とその周辺だけを示している。配線基板Ｂ１には他の電子部品も搭載されているが、図示および説明を省略する。 Next, the mounting structure in which the semiconductor device A1 is mounted on the wiring board B1 will be described below with reference to FIGS. 10 to 15. FIG. 10 is a partial plan view showing a mounting structure in which the semiconductor device A1 is mounted on the wiring board B1. FIG. 11 is a cross-sectional view taken along the line XI-XI of FIG. FIG. 12 is a cross-sectional view taken along the line XII-XII of FIG. FIG. 13 is a cross-sectional view taken along the line XIII-XIII of FIG. FIG. 14 is a cross-sectional view taken along the line XIV-XIV of FIG. FIG. 15 is a partial plan view showing the wiring board B1 and shows the wiring board B1 before mounting the semiconductor device A1. In FIG. 15, for convenience of understanding, the semiconductor device A1 is shown by an imaginary line (dashed-dotted line). The x-direction, y-direction, and z-direction in FIGS. 10 to 15 indicate the same directions as in FIGS. 1 to 9. Further, in FIGS. 10 to 15, only the portion of the wiring board B1 on which the semiconductor device A1 is mounted and its periphery are shown. Other electronic components are also mounted on the wiring board B1, but illustration and description thereof will be omitted.

配線基板Ｂ１は、基材９１、複数の配線９２、保護膜９３、および複数のパッド９４を備えている。基材９１は、たとえばガラスエポキシ樹脂やセラミックなどからなる矩形状の板材である。なお、基材９１の材料および形状は限定されない。複数の配線９２は、たとえばＣｕからなり、基材９１上に形成されている。複数の配線９２は、たとえばフォトリソグラフィ法によって形成される。なお、配線９２の材料および形成方法は限定されない。配線９２は、第１配線９２１、第２配線９２２、第３配線９２３、および第４配線９２４を含んでいる。なお、配線９２は、他の配線も含んでいるが、図示および説明を省略する。 The wiring board B1 includes a base material 91, a plurality of wirings 92, a protective film 93, and a plurality of pads 94. The base material 91 is a rectangular plate made of, for example, a glass epoxy resin or ceramic. The material and shape of the base material 91 are not limited. The plurality of wirings 92 are made of, for example, Cu, and are formed on the base material 91. The plurality of wirings 92 are formed by, for example, a photolithography method. The material and forming method of the wiring 92 are not limited. The wiring 92 includes a first wiring 921, a second wiring 922, a third wiring 923, and a fourth wiring 924. Although the wiring 92 includes other wiring, illustration and description thereof will be omitted.

保護膜９３は、配線基板Ｂ１の配線９２が形成された面を覆っている。保護膜９３は、たとえばソルダーレジストである。保護膜９３には所定の位置に開口が設けられており、当該開口から配線９２の一部が露出している。保護膜９３は、たとえばフォトリソグラフィ法によって形成される。なお、保護膜９３の材料および形成方法は限定されない。複数のパッド９４は、保護膜９３の開口から露出した配線９２に接して形成されており、たとえばはんだからなる。なお、パッド９４の材料および形成方法は限定されない。各パッド９４は、はんだなどの導電接合部材９９によって、半導体装置Ａ１のリード１〜５のいずれかが接合される。パッド９４は、パッド９４１〜９４５を含んでいる。 The protective film 93 covers the surface of the wiring board B1 on which the wiring 92 is formed. The protective film 93 is, for example, a solder resist. The protective film 93 is provided with an opening at a predetermined position, and a part of the wiring 92 is exposed from the opening. The protective film 93 is formed by, for example, a photolithography method. The material and forming method of the protective film 93 are not limited. The plurality of pads 94 are formed in contact with the wiring 92 exposed from the opening of the protective film 93, and are made of, for example, solder. The material and forming method of the pad 94 are not limited. One of the leads 1 to 5 of the semiconductor device A1 is bonded to each pad 94 by a conductive bonding member 99 such as solder. The pad 94 includes pads 941-945.

図１５に示すように、第１配線９２１は、ｘ方向に延びる直行部９２１ａと、直行部９２１ａの先端部からｘ方向に突出した第１突出部９２１ｂと、直行部９２１ａのｙ方向の一方端側（図１５においては右端側）に突出した２個の第２突出部９２１ｃとを備えている。直行部９２１ａの先端部および第１突出部９２１ｂの全体にまたがって、パッド９４１が形成されている。また、２個の第２突出部９２１ｃには、それぞれ、パッド９４２が形成されている。第２配線９２２は、第１配線９２１のｙ方向他方側（図１５においては左側）に配置され、ｘ方向に延びている。第２配線９２２は、先端部から等間隔でｘ方向に並ぶ４個のパッド９４３が形成されている。第３配線９２３は、第２配線９２２のｙ方向他方側に配置されｘ方向に延びる直行部９２３ａと、直行部９２３ａにつながり、第１配線９２１および第２配線９２２の先端側を迂回して、ｙ方向において第１配線９２１に対して直行部９２３ａとは反対側まで回り込む迂回部９２３ｂとを備えている。第２配線９２２は、ｙ方向において、第１配線９２１と第３配線９２３の直行部９２３ａとの間に配置されている。第３配線９２３の迂回部９２３ｂの先端部には、パッド９４４が形成されている。第４配線９２４は、第１配線９２１のｙ方向一方側（図１５においては右側）に配置されｘ方向に延びる直行部９２４ａと、直行部９２４ａにつながり、ｙ方向に延びる延伸部９２４ｂとを備えている。第４配線９２４の直行部９２４ａは、ｙ方向において、第１配線９２１に対して、第２配線９２２とは反対側に配置されている。第４配線９２４の延伸部９２４ｂの先端部には、パッド９４５が形成されている。なお、各配線９２の形状は限定されない。 As shown in FIG. 15, the first wiring 921 has an orthogonal portion 921a extending in the x direction, a first protruding portion 921b protruding in the x direction from the tip end portion of the orthogonal portion 921a, and one end of the orthogonal portion 921a in the y direction. It is provided with two second projecting portions 921c projecting to the side (right end side in FIG. 15). The pad 941 is formed over the entire tip of the orthogonal portion 921a and the first protruding portion 921b. Further, a pad 942 is formed on each of the two second protrusions 921c. The second wiring 922 is arranged on the other side of the first wiring 921 in the y direction (left side in FIG. 15) and extends in the x direction. The second wiring 922 is formed with four pads 943 arranged in the x direction at equal intervals from the tip end portion. The third wiring 923 is connected to the orthogonal portion 923a arranged on the other side in the y direction of the second wiring 922 and extending in the x direction, and is connected to the orthogonal portion 923a, bypassing the tip end side of the first wiring 921 and the second wiring 922. It is provided with a detour portion 923b that wraps around to the side opposite to the orthogonal portion 923a with respect to the first wiring 921 in the y direction. The second wiring 922 is arranged between the first wiring 921 and the orthogonal portion 923a of the third wiring 923 in the y direction. A pad 944 is formed at the tip of the detour portion 923b of the third wiring 923. The fourth wiring 924 includes an orthogonal portion 924a arranged on one side in the y direction (right side in FIG. 15) of the first wiring 921 and extending in the x direction, and an extending portion 924b connected to the orthogonal portion 924a and extending in the y direction. ing. The orthogonal portion 924a of the fourth wiring 924 is arranged on the side opposite to the second wiring 922 with respect to the first wiring 921 in the y direction. A pad 945 is formed at the tip of the extended portion 924b of the fourth wiring 924. The shape of each wiring 92 is not limited.

パッド９４１は、ｚ方向視においてｘ方向に長い長矩形状であり、半導体装置Ａ１の第１リード１の搭載部裏面１１２と同程度の大きさである。２個のパッド９４２、４個のパッド９４３、パッド９４４、およびパッド９４５は、ｚ方向視において矩形状であり、互いに同じ大きさである。２個のパッド９４２、パッド９４５、およびパッド９４４は、パッド９４１のｙ方向一方側にパッド９４１から同じ距離だけ離間して、この順でｘ方向の一方から他方に向かって等間隔で並んでいる。４個のパッド９４３は、パッド９４１のｙ方向他方側にパッド９４１から同じ距離だけ離間して、ｘ方向に等間隔で並んでいる。４個のパッド９４３のパッド９４１からの離間距離は、２個のパッド９４２、パッド９４５、およびパッド９４４のパッド９４１からの離間距離より大きい。なお、各パッド９４１〜９４５の形状、大きさ、および配置は限定されず、半導体装置Ａ１の各リード１〜５の樹脂裏面８２からの露出面に応じて決定される。 The pad 941 has a long rectangular shape that is long in the x direction in the z-direction, and is about the same size as the back surface 112 of the mounting portion of the first lead 1 of the semiconductor device A1. The two pads 942, the four pads 943, the pads 944, and the pads 945 are rectangular in the z-direction and are the same size as each other. The two pads 942, 945, and 944 are spaced apart from the pad 941 on one side of the pad 941 in the y direction by the same distance, and are arranged at equal intervals from one side in the x direction toward the other in this order. .. The four pads 943 are arranged on the other side of the pad 941 in the y direction at equal intervals in the x direction with the same distance from the pad 941. The separation distance of the four pads 943 from the pad 941 is larger than the separation distance of the two pads 942, the pad 945, and the pad 944 from the pad 941. The shape, size, and arrangement of the pads 941 to 945 are not limited, and are determined according to the exposed surface of each lead 1 to 5 of the semiconductor device A1 from the resin back surface 82.

図１１〜図１４に示すように、半導体装置Ａ１は、樹脂裏面８２を配線基板Ｂ１に向けて、配線基板Ｂ１に実装されている。 第１リード１は、図１１〜図１３に示すように、搭載部裏面１１２が導電接合部材９９によってパッド９４１に接合されて、第１配線９２１に電気的に接続されている。第２リード２は、図１１および図１４に示すように、ワイヤボンディング部裏面２１２および端子部裏面２２２が導電接合部材９９によってパッド９４２に接合されて、第１配線９２１に電気的に接続されている。第３リード３は、図１１〜図１３に示すように、ワイヤボンディング部裏面３１２および端子部裏面３２２が導電接合部材９９によってパッド９４３に接合されて、第２配線９２２に電気的に接続されている。第４リード４は、図１３および図１４に示すように、ワイヤボンディング部裏面４１２および端子部裏面４２２が導電接合部材９９によってパッド９４４に接合されて、第３配線９２３に電気的に接続されている。第５リード５は、図１２および図１４に示すように、ワイヤボンディング部裏面５１２および端子部裏面５２２が導電接合部材９９によってパッド９４５に接合されて、第４配線９２４に電気的に接続されている。 As shown in FIGS. 11 to 14, the semiconductor device A1 is mounted on the wiring board B1 with the resin back surface 82 facing the wiring board B1. As shown in FIGS. 11 to 13, the back surface 112 of the mounting portion of the first lead 1 is joined to the pad 941 by the conductive joining member 99 and is electrically connected to the first wiring 921. In the second lead 2, as shown in FIGS. 11 and 14, the wire bonding portion back surface 212 and the terminal portion back surface 222 are bonded to the pad 942 by the conductive bonding member 99 and electrically connected to the first wiring 921. There is. As shown in FIGS. 11 to 13, the third lead 3 has the wire bonding portion back surface 312 and the terminal portion back surface 322 bonded to the pad 943 by the conductive bonding member 99 and electrically connected to the second wiring 922. There is. In the fourth reed 4, as shown in FIGS. 13 and 14, the wire bonding portion back surface 412 and the terminal portion back surface 422 are bonded to the pad 944 by the conductive bonding member 99 and electrically connected to the third wiring 923. There is. As shown in FIGS. 12 and 14, the fifth lead 5 has a wire bonding portion back surface 512 and a terminal portion back surface 522 bonded to the pad 945 by a conductive bonding member 99 and electrically connected to the fourth wiring 924. There is.

次に、半導体装置Ａ１が配線基板Ｂ１に実装された実装構造の作用効果について説明する。 Next, the operation and effect of the mounting structure in which the semiconductor device A1 is mounted on the wiring board B1 will be described.

本実施形態によると、第１リード１は、第１配線９２１を介して、第２リード２に電気的に接続している。また、第１リード１は半導体素子６の第４電極６４に電気的に接続し、第２リード２は半導体素子６の第１電極６１に電気的に接続している。したがって、第４電極６４は第１電極６１に導通している。これにより、トラップされた電子が第４電極６４を介して放出されるので、電流コラプスの発生が抑制される。したがって、半導体素子６または半導体装置Ａ１において、電流コラプスの対策がなされていない場合でも、電流コラプスを抑制可能である。 According to the present embodiment, the first lead 1 is electrically connected to the second lead 2 via the first wiring 921. Further, the first lead 1 is electrically connected to the fourth electrode 64 of the semiconductor element 6, and the second lead 2 is electrically connected to the first electrode 61 of the semiconductor element 6. Therefore, the fourth electrode 64 is conducting to the first electrode 61. As a result, the trapped electrons are emitted via the fourth electrode 64, so that the generation of current collapse is suppressed. Therefore, even if the semiconductor element 6 or the semiconductor device A1 does not take measures against the current collapse, the current collapse can be suppressed.

また、本実施形態によると、第３配線９２３は、直行部９２３ａとパッド９４４とにつながる迂回部９２３ｂを備えている。これにより、第３配線９２３は、第１リード１に対してｙ方向一方側に配置された第４リード４を、パッド９４１に対してｙ方向他方側に配置された直行部９２３ａに導通させることできる。また、第４配線９２４は、直行部９２４ａとパッド９４５とにつながる延伸部９２４ｂを備えている。これにより、第４配線９２４は、ｘ方向において第２リード２と第４リード４との間に配置された第５リード５を、直行部９２４ａに導通させることできる。 Further, according to the present embodiment, the third wiring 923 includes a detour portion 923b connected to the orthogonal portion 923a and the pad 944. As a result, the third wiring 923 conducts the fourth lead 4 arranged on one side in the y direction with respect to the first lead 1 to the orthogonal portion 923a arranged on the other side in the y direction with respect to the pad 941. can. Further, the fourth wiring 924 includes an extension portion 924b connected to the orthogonal portion 924a and the pad 945. As a result, the fourth wiring 924 can conduct the fifth reed 5 arranged between the second reed 2 and the fourth reed 4 in the x direction to the orthogonal portion 924a.

また、本実施形態によると、第３リード３の第１リード１からの離間距離は、第２リード２、第５リード５および第４リード４の第１リード１からの離間距離より大きい。したがって、より高い電圧が印加される第１リード１と第３リード３との間の絶縁耐力を大きくできる。 Further, according to the present embodiment, the separation distance of the third lead 3 from the first lead 1 is larger than the separation distance of the second lead 2, the fifth lead 5, and the fourth lead 4 from the first lead 1. Therefore, the dielectric strength between the first lead 1 and the third lead 3 to which a higher voltage is applied can be increased.

また、本実施形態によると、第１リード１の搭載部裏面１１２は、封止樹脂８の樹脂裏面８２から露出している。これにより、第１リード１は、半導体装置Ａ１を配線基板Ｂ１に実装する際の裏面端子として機能し、かつ、半導体素子６が発する熱を放出するための放熱板としても機能する。 Further, according to the present embodiment, the back surface 112 of the mounting portion of the first lead 1 is exposed from the resin back surface 82 of the sealing resin 8. As a result, the first lead 1 functions as a back surface terminal when the semiconductor device A1 is mounted on the wiring board B1 and also functions as a heat radiating plate for releasing the heat generated by the semiconductor element 6.

また、本実施形態によると、半導体装置Ａ１は、第２リード２とは別に、第１電極６１に接続された第５リード５を備えている。これにより、半導体装置Ａ１は、スイッチングの対象である主電流が流れるソース端子（第２リード２）とは別に、主電流が流れず、ソース電極（第１電極６１）の電位を検出するためのソースセンス端子（第５リード５）を備えることができる。また、第２リード２に接続されるボンディングワイヤ７１の本数は、第５リード５に接続されるボンディングワイヤ７４の数より多いので、第２リード２に流れる電流に対する抵抗値を抑制できる。また、第２リード２の端子部２２０は第５リード５の端子部５２０より多く、ｘ方向の寸法は、第２リード２が第５リード５より大きい。したがって、第２リード２に流れる電流に対する抵抗値を抑制できる。 Further, according to the present embodiment, the semiconductor device A1 includes a fifth lead 5 connected to the first electrode 61 in addition to the second lead 2. As a result, the semiconductor device A1 is for detecting the potential of the source electrode (first electrode 61) without the main current flowing separately from the source terminal (second lead 2) through which the main current, which is the target of switching, flows. A source sense terminal (fifth lead 5) can be provided. Further, since the number of the bonding wires 71 connected to the second lead 2 is larger than the number of the bonding wires 74 connected to the fifth lead 5, the resistance value to the current flowing through the second lead 2 can be suppressed. Further, the terminal portion 220 of the second lead 2 is larger than the terminal portion 520 of the fifth lead 5, and the dimension in the x direction is larger for the second lead 2 than for the fifth lead 5. Therefore, the resistance value with respect to the current flowing through the second lead 2 can be suppressed.

なお、本実施形態では、第１リード１の連結部端面１２３、第２リード２の端子部端面２２３、連結部端面２３３、第３リード３の端子部端面３２３、連結部端面３３３、第４リード４の端子部端面４２３、連結部端面４３３、および第５リード５の端子部端面５２３が、封止樹脂８の樹脂側面８３と互いに面一である場合について説明したが、これに限られない。これらの各端面は、樹脂側面８３から突出していてもよいし、樹脂側面８３から凹んでいてもよい。また、これらの各端面は、平坦であってもよいし、湾曲していてもよいし、凹凸が形成されていてもよい。また、これらの各端面の形状も限定されない。 In this embodiment, the connecting portion end surface 123 of the first lead 1, the terminal portion end surface 223 of the second lead 2, the connecting portion end surface 233, the terminal portion end surface 323 of the third lead 3, the connecting portion end surface 333, and the fourth lead The case where the terminal portion end surface 423 of the fourth, the connecting portion end surface 433, and the terminal portion end surface 523 of the fifth lead 5 are flush with each other with the resin side surface 83 of the sealing resin 8 has been described, but the present invention is not limited thereto. Each of these end faces may protrude from the resin side surface 83 or may be recessed from the resin side surface 83. Further, each of these end faces may be flat, curved, or uneven. Further, the shape of each of these end faces is not limited.

〔第２実施形態〕
図１６〜図１８に基づき、本開示の第２実施形態にかかる、半導体装置Ａ２が配線基板Ｂ２に実装された実装構造について説明する。これらの図において、先述した半導体装置Ａ１および配線基板Ｂ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。 [Second Embodiment]
A mounting structure in which the semiconductor device A2 is mounted on the wiring board B2 according to the second embodiment of the present disclosure will be described with reference to FIGS. 16 to 18. In these figures, the same or similar elements as those of the semiconductor device A1 and the wiring board B1 described above are designated by the same reference numerals, and duplicate description will be omitted.

図１６は、半導体装置Ａ２を示す平面図であり、図２に対応する図である。図１６においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。図１７は、半導体装置Ａ２が配線基板Ｂ２に実装された実装構造を示す部分平面図であり、図１０に対応する図である。図１８は、配線基板Ｂ２を示す部分平面図であって、半導体装置Ａ２を搭載する前の配線基板Ｂ２を示しており、図１５に対応する図である。図１８においては、理解の便宜上、半導体装置Ａ２を想像線（二点鎖線）で示している。 FIG. 16 is a plan view showing the semiconductor device A2, and is a diagram corresponding to FIG. 2. In FIG. 16, for convenience of understanding, the outer shape of the sealing resin 8 is shown by an imaginary line (dashed-dotted line) through the sealing resin 8. FIG. 17 is a partial plan view showing a mounting structure in which the semiconductor device A2 is mounted on the wiring board B2, and is a diagram corresponding to FIG. 10. FIG. 18 is a partial plan view showing the wiring board B2, showing the wiring board B2 before mounting the semiconductor device A2, and is a diagram corresponding to FIG. 15. In FIG. 18, for convenience of understanding, the semiconductor device A2 is shown by an imaginary line (dashed-dotted line).

本実施形態にかかる半導体装置Ａ２は、第４リード４および第５リード５の配置位置が半導体装置Ａ１とは異なる。また、本実施形態にかかる配線基板Ｂ２は、各配線９２の形状および配置が配線基板Ｂ１とは異なる。 The semiconductor device A2 according to the present embodiment has different arrangement positions of the fourth lead 4 and the fifth lead 5 from the semiconductor device A1. Further, the wiring board B2 according to the present embodiment is different from the wiring board B1 in the shape and arrangement of each wiring 92.

本実施形態にかかる半導体装置Ａ２は、図１６に示すように、第２リード２がｘ方向の全体に広がっている。第２リード２は、端子部２２０がｘ方向に４個並んで配置されている。また、第４リード４は、ｘ方向の一方側の端部（図１６において左側の端部）の、第３リード３と第１リード１の連結部１２０との間に配置されている。第５リード５は、ｘ方向の一方側の端部の、第１リード１の２個の連結部１２０の間に配置されている。つまり、第４リード４および第５リード５は、ｙ方向において、第２リード２と第３リード３との間に配置されている。 In the semiconductor device A2 according to the present embodiment, as shown in FIG. 16, the second lead 2 extends in the entire x direction. In the second lead 2, four terminal portions 220 are arranged side by side in the x direction. Further, the fourth reed 4 is arranged between the connecting portion 120 of the third reed 3 and the first reed 1 at one end portion in the x direction (the left end portion in FIG. 16). The fifth lead 5 is arranged between the two connecting portions 120 of the first lead 1 at one end in the x direction. That is, the 4th lead 4 and the 5th lead 5 are arranged between the 2nd lead 2 and the 3rd lead 3 in the y direction.

本実施形態にかかる配線基板Ｂ２は、図１８に示すように、第１配線９２１、第３配線９２３、および第４配線９２４の形状および配置が、配線基板Ｂ１と異なる。第１配線９２１は、ｘ方向に延びる直行部９２１ａと、直行部９２１ａの先端部からｙ方向の他方端側（図１８においては左端側）に突出した突出部９２１ｄとを備えている。突出部９２１ｄの先端側には、パッド９４１が形成されている。また、直行部９２１ａの先端部から等間隔でｘ方向に並ぶ４個のパッド９４２が形成されている。第３配線９２３は、ｙ方向において第１配線９２１と第２配線９２２との間に配置され、ｘ方向に延びている。第３配線９２３は、先端部にパッド９４４が形成されている。パッド９４４は、第４リード４の位置に合わせて配置されている。第４配線９２４は、ｙ方向において第１配線９２１と第３配線９２３との間に配置され、ｘ方向に延びている。第４配線９２４は、先端部にパッド９４５が形成されている。パッド９４５は、第５リード５の位置に合わせて配置されている。 As shown in FIG. 18, the wiring board B2 according to the present embodiment is different from the wiring board B1 in the shape and arrangement of the first wiring 921, the third wiring 923, and the fourth wiring 924. The first wiring 921 includes an orthogonal portion 921a extending in the x direction and a protruding portion 921d protruding from the tip end portion of the orthogonal portion 921a to the other end side (left end side in FIG. 18) in the y direction. A pad 941 is formed on the tip end side of the protrusion 921d. Further, four pads 942 arranged in the x direction at equal intervals from the tip of the orthogonal portion 921a are formed. The third wiring 923 is arranged between the first wiring 921 and the second wiring 922 in the y direction, and extends in the x direction. A pad 944 is formed at the tip of the third wiring 923. The pad 944 is arranged so as to be aligned with the position of the fourth reed 4. The fourth wiring 924 is arranged between the first wiring 921 and the third wiring 923 in the y direction, and extends in the x direction. A pad 945 is formed at the tip of the fourth wiring 924. The pad 945 is arranged so as to be aligned with the position of the fifth lead 5.

本実施形態においても、第１リード１は、第１配線９２１を介して、第２リード２に電気的に接続している。また、第１リード１は半導体素子６の第４電極６４に電気的に接続し、第２リード２は半導体素子６の第１電極６１に電気的に接続している。したがって、第４電極６４は第１電極６１に導通している。これにより、トラップされた電子が第４電極６４を介して放出されるので、電流コラプスの発生が抑制される。したがって、半導体素子６または半導体装置Ａ２において、電流コラプスの対策がなされていない場合でも、電流コラプスを抑制可能である。 Also in this embodiment, the first lead 1 is electrically connected to the second lead 2 via the first wiring 921. Further, the first lead 1 is electrically connected to the fourth electrode 64 of the semiconductor element 6, and the second lead 2 is electrically connected to the first electrode 61 of the semiconductor element 6. Therefore, the fourth electrode 64 is conducting to the first electrode 61. As a result, the trapped electrons are emitted via the fourth electrode 64, so that the generation of current collapse is suppressed. Therefore, in the semiconductor element 6 or the semiconductor device A2, the current collapse can be suppressed even when the countermeasure against the current collapse is not taken.

また、本実施形態によると、第３配線９２３および第４配線９２４は、第１配線９２１と第２配線９２２との間に配置されてｘ方向に延びている。これにより、配線基板Ｂ２は、配線基板Ｂ１と比較して、第３配線９２３および第４配線９２４を短くでき、また、基材９１上で配線９２１〜９２４を形成するための領域の面積を小さくできる。 Further, according to the present embodiment, the third wiring 923 and the fourth wiring 924 are arranged between the first wiring 921 and the second wiring 922 and extend in the x direction. As a result, the wiring board B2 can shorten the third wiring 923 and the fourth wiring 924 as compared with the wiring board B1, and the area of the region for forming the wirings 921 to 924 on the base material 91 is reduced. can.

〔第３実施形態〕
図１９および図２０に基づき、本開示の第３実施形態にかかる、半導体装置Ａ３が配線基板Ｂ３に実装された実装構造について説明する。これらの図において、先述した半導体装置Ａ１および配線基板Ｂ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。 [Third Embodiment]
A mounting structure in which the semiconductor device A3 is mounted on the wiring board B3 according to the third embodiment of the present disclosure will be described with reference to FIGS. 19 and 20. In these figures, the same or similar elements as those of the semiconductor device A1 and the wiring board B1 described above are designated by the same reference numerals, and duplicate description will be omitted.

図１９は、半導体装置Ａ３が配線基板Ｂ３に実装された実装構造を示す部分平面図であり、図１０に対応する図である。図２０は、配線基板Ｂ３を示す部分平面図であって、半導体装置Ａ３を搭載する前の配線基板Ｂ３を示しており、図１５に対応する図である。図２０においては、理解の便宜上、半導体装置Ａ３を想像線（二点鎖線）で示している。 FIG. 19 is a partial plan view showing a mounting structure in which the semiconductor device A3 is mounted on the wiring board B3, and is a diagram corresponding to FIG. 10. FIG. 20 is a partial plan view showing the wiring board B3, showing the wiring board B3 before mounting the semiconductor device A3, and is a diagram corresponding to FIG. 15. In FIG. 20, for convenience of understanding, the semiconductor device A3 is shown by an imaginary line (dashed-dotted line).

本実施形態にかかる半導体装置Ａ３は、第５リード５の配置位置が半導体装置Ａ１とは異なる。また、本実施形態にかかる配線基板Ｂ３は、各配線９２の形状および配置が配線基板Ｂ１とは異なる。 The semiconductor device A3 according to the present embodiment is different from the semiconductor device A1 in the arrangement position of the fifth lead 5. Further, the wiring board B3 according to the present embodiment is different from the wiring board B1 in the shape and arrangement of each wiring 92.

本実施形態にかかる半導体装置Ａ３は、図１９に破線で示すように、第２リード２がｘ方向において第４リード４の手前まで延びている。第２リード２は、端子部２２０がｘ方向に３個並んで配置されている。また、第５リード５は、ｘ方向の一方側の端部（図１９において下側の端部）の、第１リード１の２個の連結部１２０の間に配置されている。つまり、第５リード５は、ｙ方向において、第２リード２と第３リード３との間に配置されている。 In the semiconductor device A3 according to the present embodiment, as shown by a broken line in FIG. 19, the second reed 2 extends in front of the fourth reed 4 in the x direction. In the second lead 2, three terminal portions 220 are arranged side by side in the x direction. Further, the fifth lead 5 is arranged between the two connecting portions 120 of the first lead 1 at one end portion in the x direction (lower end portion in FIG. 19). That is, the fifth lead 5 is arranged between the second lead 2 and the third lead 3 in the y direction.

本実施形態にかかる配線基板Ｂ３は、図２０に示すように、第１配線９２１および第４配線９２４の形状および配置が、配線基板Ｂ１と異なる。第１配線９２１は、ｘ方向に延びる直行部９２１ａと、直行部９２１ａの先端部からｙ方向の他方端側（図２０においては左端側）に突出した突出部９２１ｄとを備えている。突出部９２１ｄの先端側には、パッド９４１が形成されている。また、直行部９２１ａの先端部から等間隔でｘ方向に並ぶ３個のパッド９４２が形成されている。第４配線９２４は、ｙ方向において第１配線９２１と第２配線９２２との間に配置され、ｘ方向に延びている。第４配線９２４は、先端部にパッド９４５が形成されている。パッド９４５は、第５リード５の位置に合わせて配置されている。 As shown in FIG. 20, the wiring board B3 according to the present embodiment is different from the wiring board B1 in the shape and arrangement of the first wiring 921 and the fourth wiring 924. The first wiring 921 includes an orthogonal portion 921a extending in the x direction and a protruding portion 921d protruding from the tip end portion of the orthogonal portion 921a to the other end side (left end side in FIG. 20) in the y direction. A pad 941 is formed on the tip end side of the protrusion 921d. Further, three pads 942 arranged in the x direction at equal intervals from the tip of the orthogonal portion 921a are formed. The fourth wiring 924 is arranged between the first wiring 921 and the second wiring 922 in the y direction, and extends in the x direction. A pad 945 is formed at the tip of the fourth wiring 924. The pad 945 is arranged so as to be aligned with the position of the fifth lead 5.

本実施形態においても、第１リード１は、第１配線９２１を介して、第２リード２に電気的に接続している。また、第１リード１は半導体素子６の第４電極６４に電気的に接続し、第２リード２は半導体素子６の第１電極６１に電気的に接続している。したがって、第４電極６４は第１電極６１に導通している。これにより、トラップされた電子が第４電極６４を介して放出されるので、電流コラプスの発生が抑制される。したがって、半導体素子６または半導体装置Ａ３において、電流コラプスの対策がなされていない場合でも、電流コラプスを抑制可能である。 Also in this embodiment, the first lead 1 is electrically connected to the second lead 2 via the first wiring 921. Further, the first lead 1 is electrically connected to the fourth electrode 64 of the semiconductor element 6, and the second lead 2 is electrically connected to the first electrode 61 of the semiconductor element 6. Therefore, the fourth electrode 64 is conducting to the first electrode 61. As a result, the trapped electrons are emitted via the fourth electrode 64, so that the generation of current collapse is suppressed. Therefore, in the semiconductor element 6 or the semiconductor device A3, the current collapse can be suppressed even when the countermeasure against the current collapse is not taken.

また、本実施形態によると、第３配線９２３は、直行部９２３ａとパッド９４４とにつながる迂回部９２３ｂを備えている。これにより、第３配線９２３は、第１リード１に対してｙ方向一方側に配置された第４リード４を、パッド９４１に対してｙ方向他方側に配置された直行部９２３ａに導通させることできる。また、第４配線９２４は、第１配線９２１と第２配線９２２との間に配置されてｘ方向に延びている。これにより、配線基板Ｂ３は、配線基板Ｂ１と比較して、第４配線９２４を短くでき、また、基材９１上で配線９２１〜９２４を形成するための領域の面積を小さくできる。 Further, according to the present embodiment, the third wiring 923 includes a detour portion 923b connected to the orthogonal portion 923a and the pad 944. As a result, the third wiring 923 conducts the fourth lead 4 arranged on one side in the y direction with respect to the first lead 1 to the orthogonal portion 923a arranged on the other side in the y direction with respect to the pad 941. can. Further, the fourth wiring 924 is arranged between the first wiring 921 and the second wiring 922 and extends in the x direction. As a result, the wiring board B3 can shorten the fourth wiring 924 as compared with the wiring board B1, and can reduce the area of the region for forming the wirings 921 to 924 on the base material 91.

〔第４実施形態〕
図２１および図２２に基づき、本開示の第４実施形態にかかる、半導体装置Ａ４が配線基板Ｂ４に実装された実装構造について説明する。これらの図において、先述した半導体装置Ａ１および配線基板Ｂ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。 [Fourth Embodiment]
A mounting structure in which the semiconductor device A4 is mounted on the wiring board B4 according to the fourth embodiment of the present disclosure will be described with reference to FIGS. 21 and 22. In these figures, the same or similar elements as those of the semiconductor device A1 and the wiring board B1 described above are designated by the same reference numerals, and duplicate description will be omitted.

図２１は、半導体装置Ａ４が配線基板Ｂ４に実装された実装構造を示す部分平面図であり、図１０に対応する図である。図２２は、配線基板Ｂ４を示す部分平面図であって、半導体装置Ａ４を搭載する前の配線基板Ｂ４を示しており、図１５に対応する図である。図２２においては、理解の便宜上、半導体装置Ａ４を想像線（二点鎖線）で示している。 FIG. 21 is a partial plan view showing a mounting structure in which the semiconductor device A4 is mounted on the wiring board B4, and is a diagram corresponding to FIG. 10. FIG. 22 is a partial plan view showing the wiring board B4, showing the wiring board B4 before mounting the semiconductor device A4, and is a diagram corresponding to FIG. 15. In FIG. 22, for convenience of understanding, the semiconductor device A4 is shown by an imaginary line (dashed-dotted line).

本実施形態にかかる半導体装置Ａ４は、第４リード４の配置位置が半導体装置Ａ１とは異なる。また、本実施形態にかかる配線基板Ｂ４は、各配線９２の形状および配置が配線基板Ｂ１とは異なる。 The semiconductor device A4 according to the present embodiment is different from the semiconductor device A1 in the arrangement position of the fourth lead 4. Further, the wiring board B4 according to the present embodiment is different from the wiring board B1 in the shape and arrangement of each wiring 92.

本実施形態にかかる半導体装置Ａ４は、図２１に破線で示すように、第５リード５が、半導体装置Ａ４の角部（図２１においては右上の角部）に配置され、第２リード２がｘ方向において第５リード５の手前まで延びている。第２リード２は、端子部２２０がｘ方向に３個並んで配置されている。また、第４リード４は、ｘ方向の一方側の端部（図２１において下側の端部）の、第３リード３と第１リード１の連結部１２０との間に配置されている。つまり、第４リード４は、ｙ方向において、第２リード２と第３リード３との間に配置されている。 In the semiconductor device A4 according to the present embodiment, as shown by the broken line in FIG. 21, the fifth lead 5 is arranged at the corner portion of the semiconductor device A4 (the upper right corner portion in FIG. 21), and the second lead 2 is provided. It extends to the front of the fifth lead 5 in the x direction. In the second lead 2, three terminal portions 220 are arranged side by side in the x direction. Further, the fourth reed 4 is arranged between the connecting portion 120 of the third reed 3 and the first reed 1 at one end portion (lower end portion in FIG. 21) in the x direction. That is, the fourth reed 4 is arranged between the second reed 2 and the third reed 3 in the y direction.

本実施形態にかかる配線基板Ｂ４は、図２２に示すように、第１配線９２１および第３配線９２３の形状および配置が、配線基板Ｂ１と異なる。第１配線９２１は、ｘ方向に延びる直行部９２１ａと、直行部９２１ａの先端部からｙ方向の他方端側（図２２においては左端側）に突出した突出部９２１ｄとを備えている。突出部９２１ｄの先端側には、パッド９４１が形成されている。また、直行部９２１ａの先端部から等間隔でｘ方向に並ぶ３個のパッド９４２が形成されている。第３配線９２３は、ｙ方向において第１配線９２１と第２配線９２２との間に配置され、ｘ方向に延びている。第３配線９２３は、先端部にパッド９４４が形成されている。パッド９４４は、第４リード４の位置に合わせて配置されている。 As shown in FIG. 22, the wiring board B4 according to the present embodiment is different from the wiring board B1 in the shape and arrangement of the first wiring 921 and the third wiring 923. The first wiring 921 includes an orthogonal portion 921a extending in the x direction and a protruding portion 921d protruding from the tip end portion of the orthogonal portion 921a to the other end side (left end side in FIG. 22) in the y direction. A pad 941 is formed on the tip end side of the protrusion 921d. Further, three pads 942 arranged in the x direction at equal intervals from the tip of the orthogonal portion 921a are formed. The third wiring 923 is arranged between the first wiring 921 and the second wiring 922 in the y direction, and extends in the x direction. A pad 944 is formed at the tip of the third wiring 923. The pad 944 is arranged so as to be aligned with the position of the fourth reed 4.

本実施形態においても、第１リード１は、第１配線９２１を介して、第２リード２に電気的に接続している。また、第１リード１は半導体素子６の第４電極６４に電気的に接続し、第２リード２は半導体素子６の第１電極６１に電気的に接続している。したがって、第４電極６４は第１電極６１に導通している。これにより、トラップされた電子が第４電極６４を介して放出されるので、電流コラプスの発生が抑制される。したがって、半導体素子６または半導体装置Ａ３において、電流コラプスの対策がなされていない場合でも、電流コラプスを抑制可能である。 Also in this embodiment, the first lead 1 is electrically connected to the second lead 2 via the first wiring 921. Further, the first lead 1 is electrically connected to the fourth electrode 64 of the semiconductor element 6, and the second lead 2 is electrically connected to the first electrode 61 of the semiconductor element 6. Therefore, the fourth electrode 64 is conducting to the first electrode 61. As a result, the trapped electrons are emitted via the fourth electrode 64, so that the generation of current collapse is suppressed. Therefore, in the semiconductor element 6 or the semiconductor device A3, the current collapse can be suppressed even when the countermeasure against the current collapse is not taken.

また、本実施形態によると、第４配線９２４は、直行部９２４ａとパッド９４５とにつながる延伸部９２４ｂを備えている。これにより、第４配線９２４は、第２リード２のｘ方向他方側に配置された第５リード５を、直行部９２４ａに導通させることできる。また、第３配線９２３は、第１配線９２１と第２配線９２２との間に配置されてｘ方向に延びている。これにより、配線基板Ｂ４は、配線基板Ｂ１と比較して、第３配線９２３を短くでき、また、基材９１上で配線９２１〜９２４を形成するための領域の面積を小さくできる。 Further, according to the present embodiment, the fourth wiring 924 includes an extension portion 924b connected to the orthogonal portion 924a and the pad 945. As a result, the fourth wiring 924 can conduct the fifth lead 5 arranged on the other side of the second lead 2 in the x direction to the orthogonal portion 924a. Further, the third wiring 923 is arranged between the first wiring 921 and the second wiring 922 and extends in the x direction. As a result, the wiring board B4 can shorten the third wiring 923 as compared with the wiring board B1, and can reduce the area of the region for forming the wirings 921 to 924 on the base material 91.

〔第５実施形態〕
図２３および図２４に基づき、本開示の第５実施形態にかかる、半導体装置Ａ１の実装構造について説明する。上記第１〜４実施形態では、半導体装置Ａ１（Ａ２，Ａ３，Ａ４）が配線基板Ｂ１（Ｂ２，Ｂ３，Ｂ４）に実装された実装構造について説明した。しかし、本開示にかかる半導体装置の実装構造は、配線基板に実装される際の実装構造に限定されない。本実施形態では、半導体装置Ａ１が複数のリードに接続された半導体モジュールＣ１における実装構造について説明する。半導体モジュールＣ１は、たとえばＩＰＭ（Intelligent Power Module）であり、半導体装置Ａ１、制御装置を含む複数の電子部品、複数のリード９５、および封止樹脂を備えている。 [Fifth Embodiment]
The mounting structure of the semiconductor device A1 according to the fifth embodiment of the present disclosure will be described with reference to FIGS. 23 and 24. In the first to fourth embodiments, the mounting structure in which the semiconductor device A1 (A2, A3, A4) is mounted on the wiring board B1 (B2, B3, B4) has been described. However, the mounting structure of the semiconductor device according to the present disclosure is not limited to the mounting structure when mounted on the wiring board. In this embodiment, the mounting structure in the semiconductor module C1 in which the semiconductor device A1 is connected to a plurality of leads will be described. The semiconductor module C1 is, for example, an IPM (Intelligent Power Module), and includes a semiconductor device A1, a plurality of electronic components including a control device, a plurality of leads 95, and a sealing resin.

図２３は、半導体装置Ａ１が実装された半導体モジュールＣ１を示す部分平面図であり、図１０に対応する図である。図２３においては、理解の便宜上、封止樹脂８を透過している。図２４は、半導体モジュールＣ１を示す部分平面図であり、さらに半導体装置Ａ１を透過した図である。図２４においては、理解の便宜上、半導体装置Ａ１を想像線（二点鎖線）で示している。なお、図２３および図２４においては、半導体装置Ａ１が搭載される部分とその周辺だけを示している。半導体モジュールＣ１には他の電子部品も含まれているが、図示および説明を省略する。 FIG. 23 is a partial plan view showing the semiconductor module C1 on which the semiconductor device A1 is mounted, and is a diagram corresponding to FIG. 10. In FIG. 23, the sealing resin 8 is transmitted for convenience of understanding. FIG. 24 is a partial plan view showing the semiconductor module C1 and is a view through which the semiconductor device A1 is transmitted. In FIG. 24, for convenience of understanding, the semiconductor device A1 is shown by an imaginary line (dashed-dotted line). Note that FIGS. 23 and 24 show only the portion on which the semiconductor device A1 is mounted and its periphery. The semiconductor module C1 also includes other electronic components, but illustration and description thereof will be omitted.

本実施形態にかかる半導体モジュールＣ１における半導体装置Ａ１の実装構造は、半導体装置Ａ１が複数のリード９５に実装されている点で、第１実施形態にかかる半導体装置Ａ１の実装構造とは異なる。 The mounting structure of the semiconductor device A1 in the semiconductor module C1 according to the present embodiment is different from the mounting structure of the semiconductor device A1 according to the first embodiment in that the semiconductor device A1 is mounted on a plurality of leads 95.

図２４に示すように、複数のリード９５は、リード９５１、リード９５２、リード９５３、およびリード９５４を含んでいる。リード９５１、リード９５２、リード９５３、およびリード９５４は、半導体装置Ａ１を支持し、半導体装置Ａ１に接続している。リード９５１は、ｘ方向に延び、角（図２４においては右上の角）に切り欠き部分がある。リード９５２は、リード９５１のｙ方向他方側（図２４においては左側）に配置され、ｘ方向に延びている。リード９５３およびリード９５４は、リード９５１の切り欠き部分からｙ方向に延びている。リード９５４は、リード９５１とリード９５３とに挟まれている。 As shown in FIG. 24, the plurality of leads 95 includes leads 951, leads 952, leads 953, and leads 954. Leads 951, 952, 953, and 954 lead support the semiconductor device A1 and are connected to the semiconductor device A1. The lead 951 extends in the x direction and has a notch at a corner (upper right corner in FIG. 24). The lead 952 is arranged on the other side of the lead 951 in the y direction (left side in FIG. 24) and extends in the x direction. The lead 953 and the lead 954 extend in the y direction from the notch portion of the lead 951. The lead 954 is sandwiched between the lead 951 and the lead 953.

半導体装置Ａ１は、樹脂裏面８２を複数のリード９５に向けて実装されている。第１リード１は、搭載部裏面１１２が導電接合部材９９によってリード９５１に接合されて、リード９５１に電気的に接続されている。第２リード２は、ワイヤボンディング部裏面２１２および端子部裏面２２２が導電接合部材９９によってリード９５１に接合されて、リード９５１に電気的に接続されている。本実施形態においては、リード９５１が本開示の「導電体」に相当する。第３リード３は、ワイヤボンディング部裏面３１２および端子部裏面３２２が導電接合部材９９によってリード９５２に接合されて、リード９５２に電気的に接続されている。第４リード４は、ワイヤボンディング部裏面４１２および端子部裏面４２２が導電接合部材９９によってリード９５３に接合されて、リード９５３に電気的に接続されている。第５リード５は、ワイヤボンディング部裏面５１２および端子部裏面５２２が導電接合部材９９によってリード９５４に接合されて、リード９５４に電気的に接続されている。 In the semiconductor device A1, the resin back surface 82 is mounted so as to face the plurality of leads 95. In the first lead 1, the back surface 112 of the mounting portion is joined to the lead 951 by the conductive joining member 99, and is electrically connected to the lead 951. In the second lead 2, the back surface 212 of the wire bonding portion and the back surface 222 of the terminal portion are bonded to the lead 951 by the conductive bonding member 99 and are electrically connected to the lead 951. In this embodiment, the lead 951 corresponds to the "conductor" of the present disclosure. In the third lead 3, the back surface 312 of the wire bonding portion and the back surface 322 of the terminal portion are bonded to the lead 952 by the conductive bonding member 99 and are electrically connected to the lead 952. In the fourth lead 4, the back surface 412 of the wire bonding portion and the back surface 422 of the terminal portion are bonded to the lead 953 by the conductive bonding member 99 and are electrically connected to the lead 953. In the fifth lead 5, the back surface 512 of the wire bonding portion and the back surface 522 of the terminal portion are bonded to the lead 954 by the conductive bonding member 99 and are electrically connected to the lead 954.

本実施形態によると、第１リード１は、リード９５１を介して、第２リード２に電気的に接続している。また、第１リード１は半導体素子６の第４電極６４に電気的に接続し、第２リード２は半導体素子６の第１電極６１に電気的に接続している。したがって、第４電極６４は第１電極６１に導通している。これにより、トラップされた電子が第４電極６４を介して放出されるので、電流コラプスの発生が抑制される。したがって、半導体素子６または半導体装置Ａ３において、電流コラプスの対策がなされていない場合でも、電流コラプスを抑制可能である。 According to the present embodiment, the first lead 1 is electrically connected to the second lead 2 via the lead 951. Further, the first lead 1 is electrically connected to the fourth electrode 64 of the semiconductor element 6, and the second lead 2 is electrically connected to the first electrode 61 of the semiconductor element 6. Therefore, the fourth electrode 64 is conducting to the first electrode 61. As a result, the trapped electrons are emitted via the fourth electrode 64, so that the generation of current collapse is suppressed. Therefore, in the semiconductor element 6 or the semiconductor device A3, the current collapse can be suppressed even when the countermeasure against the current collapse is not taken.

本開示にかかる半導体装置の実装構造は、先述した実施形態に限定されるものではない。本開示にかかる半導体装置の実装構造の各部の具体的な構成は、種々に設計変更自在である。 The mounting structure of the semiconductor device according to the present disclosure is not limited to the above-described embodiment. The specific configuration of each part of the mounting structure of the semiconductor device according to the present disclosure can be freely changed in design.

〔付記１〕
電子走行層が形成された半導体素子を有する半導体装置と、
前記半導体装置に接続する導電体と、
を備え、
前記半導体素子は、厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子主面に配置された第１電極と、を備え、
前記半導体装置は、前記素子裏面に接合された第１リードと、前記第１リードから離間して配置され、前記第１電極に電気的に接続された第２リードと、を備え、
前記導電体は、前記第１リードおよび前記第２リードが接合されている、
半導体装置の実装構造。
〔付記２〕
前記電子走行層は、窒化物半導体からなる、
付記１に記載の半導体装置の実装構造。
〔付記３〕
前記窒化物半導体は、ＧａＮである、
付記２に記載の半導体装置の実装構造。
〔付記４〕
前記半導体素子は、
前記電子走行層に対して前記素子裏面側に配置された素子基板と、
前記電子走行層に対して前記素子主面側に配置され、かつ、窒化物半導体からなる電子供給層と、
をさらに備える、
付記１ないし３のいずれかに記載の半導体装置の実装構造。
〔付記５〕
前記半導体装置は、前記半導体素子を覆う封止樹脂をさらに備え、
前記第１リードの、前記厚さ方向において前記素子裏面と同じ方向を向く面は、前記封止樹脂から露出している、
付記１ないし４のいずれかに記載の半導体装置の実装構造。
〔付記６〕
前記半導体装置は、前記第１電極と前記第２リードとに接合されるボンディングワイヤをさらに備えている、
付記１ないし５のいずれかに記載の半導体装置の実装構造。
〔付記７〕
基材と前記基材に形成された複数の配線とを有し、前記半導体装置が実装される配線基板をさらに備え、
前記導電体は、前記複数の配線に含まれる第１配線である、
付記１ないし６のいずれかに記載の半導体装置の実装構造。
〔付記８〕
前記半導体素子は、前記素子主面に配置された第２電極および第３電極をさらに備え、
前記半導体装置は、
前記第２電極に電気的に接続された第３リードと、
前記第３電極に電気的に接続された第４リードと、
をさらに備える、
付記７に記載の半導体装置の実装構造。
〔付記９〕
前記第２リードおよび前記第３リードは、前記厚さ方向視において、前記第１リードを挟んで互いに反対側に配置される、
付記８に記載の半導体装置の実装構造。
〔付記１０〕
前記厚さ方向視において、前記第１リードと前記第３リードとの離間距離は、前記第１リードと前記第２リードとの離間距離より大きい、
付記９に記載の半導体装置の実装構造。
〔付記１１〕
前記第１電極はソース電極であり、
前記第２電極はドレイン電極であり、
前記第３電極はゲート電極である、
付記８ないし１０のいずれかに記載の半導体装置の実装構造。
〔付記１２〕
前記複数の配線は、
前記第３リードが接合されている第２配線と、
前記第４リードが接合されている第３配線と、
をさらに含む、
付記８ないし１１のいずれかに記載の半導体装置の実装構造。
〔付記１３〕
前記第４リードは、前記厚さ方向視において、前記第１リードに対して、第３リードとは反対側に配置され、
前記第２配線は、前記厚さ方向視において、前記第１配線と前記第３配線との間に配置されている、
付記１２に記載の半導体装置の実装構造。
〔付記１４〕
前記第４リードは、前記厚さ方向視において、前記第２リードと第３リードとの間に配置され、
前記第３配線は、前記厚さ方向視において、前記第１配線と前記第２配線との間に配置されている、
付記１２に記載の半導体装置の実装構造。
〔付記１５〕
前記第１電極に電気的に接続され、前記第１電極の電位を出力する第５リードをさらに備え、
前記複数の配線は、前記第５リードが接合されている第４配線をさらに含む、
付記１２ないし１４のいずれかに記載の半導体装置の実装構造。
〔付記１６〕
前記第５リードは、前記厚さ方向視において、前記第１リードに対して、第３リードとは反対側に配置され、
前記第４配線は、前記厚さ方向視において、前記第１配線に対して、前記第２配線とは反対側に配置されている、
付記１５に記載の半導体装置の実装構造。
〔付記１７〕
前記第５リードは、前記厚さ方向視において、前記第２リードと第３リードとの間に配置され、
前記第４配線は、前記厚さ方向視において、前記第１配線と前記第２配線との間に配置されている、
付記１５に記載の半導体装置の実装構造。 [Appendix 1]
A semiconductor device having a semiconductor element on which an electronic traveling layer is formed,
A conductor connected to the semiconductor device and
Equipped with
The semiconductor element includes an element main surface and an element back surface facing opposite sides in the thickness direction, and a first electrode arranged on the element main surface.
The semiconductor device includes a first lead bonded to the back surface of the element and a second lead arranged apart from the first lead and electrically connected to the first electrode.
The conductor has the first lead and the second lead bonded to each other.
Mounting structure of semiconductor devices.
[Appendix 2]
The electron traveling layer is made of a nitride semiconductor.
The mounting structure of the semiconductor device according to Appendix 1.
[Appendix 3]
The nitride semiconductor is GaN.
The mounting structure of the semiconductor device according to Appendix 2.
[Appendix 4]
The semiconductor element is
An element substrate arranged on the back surface side of the element with respect to the electronic traveling layer, and
An electron supply layer arranged on the element main surface side with respect to the electron traveling layer and made of a nitride semiconductor,
Further prepare,
The mounting structure of the semiconductor device according to any one of Supplementary note 1 to 3.
[Appendix 5]
The semiconductor device further includes a sealing resin that covers the semiconductor element.
The surface of the first lead facing the same direction as the back surface of the element in the thickness direction is exposed from the sealing resin.
The mounting structure of the semiconductor device according to any one of Supplementary note 1 to 4.
[Appendix 6]
The semiconductor device further includes a bonding wire bonded to the first electrode and the second lead.
The mounting structure of the semiconductor device according to any one of Supplementary note 1 to 5.
[Appendix 7]
It has a base material and a plurality of wirings formed on the base material, and further includes a wiring board on which the semiconductor device is mounted.
The conductor is the first wiring included in the plurality of wirings.
The mounting structure of the semiconductor device according to any one of Supplementary note 1 to 6.
[Appendix 8]
The semiconductor device further includes a second electrode and a third electrode arranged on the main surface of the device.
The semiconductor device is
A third lead electrically connected to the second electrode and
A fourth lead electrically connected to the third electrode and
Further prepare,
The mounting structure of the semiconductor device according to Appendix 7.
[Appendix 9]
The second lead and the third lead are arranged on opposite sides of the first lead in the thickness direction.
The mounting structure of the semiconductor device according to Appendix 8.
[Appendix 10]
In the thickness direction view, the separation distance between the first lead and the third lead is larger than the separation distance between the first lead and the second lead.
The mounting structure of the semiconductor device according to Appendix 9.
[Appendix 11]
The first electrode is a source electrode and is
The second electrode is a drain electrode and is a drain electrode.
The third electrode is a gate electrode.
The mounting structure of the semiconductor device according to any one of Supplementary note 8 to 10.
[Appendix 12]
The plurality of wirings
The second wiring to which the third lead is joined and
With the third wiring to which the fourth lead is joined,
Including,
The mounting structure of the semiconductor device according to any one of Supplementary note 8 to 11.
[Appendix 13]
The fourth lead is arranged on the side opposite to the third lead with respect to the first lead in the thickness direction view.
The second wiring is arranged between the first wiring and the third wiring in the thickness direction view.
The mounting structure of the semiconductor device according to Appendix 12.
[Appendix 14]
The fourth lead is arranged between the second lead and the third lead in the thickness direction view.
The third wiring is arranged between the first wiring and the second wiring in the thickness direction view.
The mounting structure of the semiconductor device according to Appendix 12.
[Appendix 15]
It further comprises a fifth lead that is electrically connected to the first electrode and outputs the potential of the first electrode.
The plurality of wires further include a fourth wire to which the fifth lead is joined.
The mounting structure of the semiconductor device according to any one of Supplementary note 12 to 14.
[Appendix 16]
The fifth lead is arranged on the side opposite to the third lead with respect to the first lead in the thickness direction view.
The fourth wiring is arranged on the side opposite to the second wiring with respect to the first wiring in the thickness direction view.
The mounting structure of the semiconductor device according to Appendix 15.
[Appendix 17]
The fifth lead is arranged between the second lead and the third lead in the thickness direction view.
The fourth wiring is arranged between the first wiring and the second wiring in the thickness direction view.
The mounting structure of the semiconductor device according to Appendix 15.

Ａ１〜Ａ４：半導体装置
１ ：第１リード
１１０ ：搭載部
１１１ ：搭載部主面
１１２ ：搭載部裏面
１１３ ：搭載部裏面側凹部
１２０ ：連結部
１２１ ：連結部主面
１２２ ：連結部裏面
１２３ ：連結部端面
２ ：第２リード
２１０ ：ワイヤボンディング部
２１１ ：ワイヤボンディング部主面
２１２ ：ワイヤボンディング部裏面
２１３ ：ワイヤボンディング部裏面側凹部
２２０ ：端子部
２２１ ：端子部主面
２２２ ：端子部裏面
２２３ ：端子部端面
２３０ ：連結部
２３１ ：連結部主面
２３２ ：連結部裏面
２３３ ：連結部端面
３ ：第３リード
３１０ ：ワイヤボンディング部
３１１ ：ワイヤボンディング部主面
３１２ ：ワイヤボンディング部裏面
３１３ ：ワイヤボンディング部裏面側凹部
３２０ ：端子部
３２１ ：端子部主面
３２２ ：端子部裏面
３２３ ：端子部端面
３３０ ：連結部
３３１ ：連結部主面
３３２ ：連結部裏面
３３３ ：連結部端面
４ ：第４リード
４１０ ：ワイヤボンディング部
４１１ ：ワイヤボンディング部主面
４１２ ：ワイヤボンディング部裏面
４１３ ：ワイヤボンディング部裏面側凹部
４２０ ：端子部
４２１ ：端子部主面
４２２ ：端子部裏面
４２３ ：端子部端面
４３０ ：連結部
４３１ ：連結部主面
４３２ ：連結部裏面
４３３ ：連結部端面
５ ：第５リード
５１０ ：ワイヤボンディング部
５１１ ：ワイヤボンディング部主面
５１２ ：ワイヤボンディング部裏面
５１３ ：ワイヤボンディング部裏面側凹部
５２０ ：端子部
５２１ ：端子部主面
５２２ ：端子部裏面
５２３ ：端子部端面
６ ：半導体素子
６ａ ：素子主面
６ｂ ：素子裏面
６０ ：素子本体
６０１ ：素子基板
６０２ ：バッファ層
６０３ ：第１窒化物半導体層
６０４ ：第２窒化物半導体層
６０５ ：第３窒化物半導体層
６０６ ：保護膜
６１ ：第１電極
６２ ：第２電極
６３ ：第３電極
６４ ：第４電極
７１〜７４：ボンディングワイヤ
８ ：封止樹脂
８１ ：樹脂主面
８２ ：樹脂裏面
８３ ：樹脂側面
１０ ：リードフレーム
１０１０ ：主面
１０２０ ：切断線
Ｂ１〜Ｂ４：配線基板
９１ ：基材
９２ ：配線
９３ ：保護膜
９４ ：パッド
９９ ：導電接合部材
９２１ ：第１配線
９２１ａ ：直行部
９２１ｂ ：第１突出部
９２１ｃ ：第２突出部
９２１ｄ ：突出部
９２２ ：第２配線
９２３ ：第３配線
９２３ａ ：直行部
９２３ｂ ：迂回部
９２４ ：第４配線
９２４ａ ：直行部
９２４ｂ ：延伸部
９４１〜９４５：パッド
Ｃ１ ：半導体モジュール
９５，９５〜９５４：リード A1-A4: Semiconductor device 1: First lead 110: Mounting unit 111: Mounting unit main surface 112: Mounting unit back surface 113: Mounting unit back surface side recess 120: Connecting unit 121: Connecting unit main surface 122: Connecting unit back surface 123: Connection part end surface 2: Second lead 210: Wire bonding part 211: Wire bonding part main surface 212: Wire bonding part back surface 213: Wire bonding part back surface side recess 220: Terminal part 221: Terminal part main surface 222: Terminal part back surface 223 : Terminal end surface 230: Connecting part 231: Connecting part main surface 232: Connecting part back surface 233: Connecting part end surface 3: Third lead 310: Wire bonding part 311: Wire bonding part main surface 312: Wire bonding part back surface 313: Wire Bonding portion back side concave portion 320: Terminal portion 321: Terminal portion main surface 322: Terminal portion back surface 323: Terminal portion end surface 330: Connecting portion 331: Connecting portion main surface 332: Connecting portion back surface 333: Connecting portion end surface 4: Fourth lead 410: Wire bonding part 411: Wire bonding part main surface 412: Wire bonding part back surface 413: Wire bonding part back surface side recess 420: Terminal part 421: Terminal part main surface 422: Terminal part back surface 423: Terminal part end surface 430: Connecting part 431: Connecting part main surface 432: Connecting part back surface 433: Connecting part end surface 5: Fifth lead 510: Wire bonding part 511: Wire bonding part main surface 512: Wire bonding part back surface 513: Wire bonding part back surface side recess 520: Terminal Part 521: Terminal main surface 522: Terminal back surface 523: Terminal end surface 6: Semiconductor element 6a: Element main surface 6b: Element back surface 60: Element main body 601: Element substrate 602: Buffer layer 603: First nitride semiconductor layer 604: 2nd nitride semiconductor layer 605: 3rd nitride semiconductor layer 606: Protective film 61: 1st electrode 62: 2nd electrode 63: 3rd electrode 64: 4th electrode 71-74: Bonding wire 8: Sealing Resin 81: Resin main surface 82: Resin back surface 83: Resin side surface 10: Lead frame 1010: Main surface 1020: Cutting lines B1 to B4: Wiring substrate 91: Base material 92: Wiring 93: Protective film 94: Pad 99: Conductive bonding Member 921: First wiring 921a: Straight portion 921b: First protruding portion 921c: Second protruding portion 921d: Protruding portion 922: Second wiring 923: Third wiring 923a: Direct Part 923b: Detour part 924: Fourth wiring 924a: Linear part 924b: Stretched part 941-945: Pad C1: Semiconductor module 95, 95 to 954: Lead

Claims (17)

電子走行層が形成された半導体素子を有する半導体装置と、
前記半導体装置に接続する導電体と、
を備え、
前記半導体素子は、厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子主面に配置された第１電極と、を備え、
前記半導体装置は、前記素子裏面に接合された第１リードと、前記第１リードから離間して配置され、前記第１電極に電気的に接続された第２リードと、を備え、
前記導電体は、前記第１リードおよび前記第２リードが接合されている、
半導体装置の実装構造。 A semiconductor device having a semiconductor element on which an electronic traveling layer is formed,
A conductor connected to the semiconductor device and
Equipped with
The semiconductor element includes an element main surface and an element back surface facing opposite sides in the thickness direction, and a first electrode arranged on the element main surface.
The semiconductor device includes a first lead bonded to the back surface of the element and a second lead arranged apart from the first lead and electrically connected to the first electrode.
The conductor has the first lead and the second lead bonded to each other.
Mounting structure of semiconductor devices. 前記電子走行層は、窒化物半導体からなる、
請求項１に記載の半導体装置の実装構造。 The electron traveling layer is made of a nitride semiconductor.
The mounting structure of the semiconductor device according to claim 1. 前記窒化物半導体は、ＧａＮである、
請求項２に記載の半導体装置の実装構造。 The nitride semiconductor is GaN.
The mounting structure of the semiconductor device according to claim 2. 前記半導体素子は、
前記電子走行層に対して前記素子裏面側に配置された素子基板と、
前記電子走行層に対して前記素子主面側に配置され、かつ、窒化物半導体からなる電子供給層と、
をさらに備える、
請求項１ないし３のいずれかに記載の半導体装置の実装構造。 The semiconductor element is
An element substrate arranged on the back surface side of the element with respect to the electronic traveling layer, and
An electron supply layer arranged on the element main surface side with respect to the electron traveling layer and made of a nitride semiconductor,
Further prepare,
The mounting structure of the semiconductor device according to any one of claims 1 to 3. 前記半導体装置は、前記半導体素子を覆う封止樹脂をさらに備え、
前記第１リードの、前記厚さ方向において前記素子裏面と同じ方向を向く面は、前記封止樹脂から露出している、
請求項１ないし４のいずれかに記載の半導体装置の実装構造。 The semiconductor device further includes a sealing resin that covers the semiconductor element.
The surface of the first lead facing the same direction as the back surface of the element in the thickness direction is exposed from the sealing resin.
The mounting structure of the semiconductor device according to any one of claims 1 to 4. 前記半導体装置は、前記第１電極と前記第２リードとに接合されるボンディングワイヤをさらに備えている、
請求項１ないし５のいずれかに記載の半導体装置の実装構造。 The semiconductor device further includes a bonding wire bonded to the first electrode and the second lead.
The mounting structure of the semiconductor device according to any one of claims 1 to 5. 基材と前記基材に形成された複数の配線とを有し、前記半導体装置が実装される配線基板をさらに備え、
前記導電体は、前記複数の配線に含まれる第１配線である、
請求項１ないし６のいずれかに記載の半導体装置の実装構造。 It has a base material and a plurality of wirings formed on the base material, and further includes a wiring board on which the semiconductor device is mounted.
The conductor is the first wiring included in the plurality of wirings.
The mounting structure of the semiconductor device according to any one of claims 1 to 6. 前記半導体素子は、前記素子主面に配置された第２電極および第３電極をさらに備え、
前記半導体装置は、
前記第２電極に電気的に接続された第３リードと、
前記第３電極に電気的に接続された第４リードと、
をさらに備える、
請求項７に記載の半導体装置の実装構造。 The semiconductor device further includes a second electrode and a third electrode arranged on the main surface of the device.
The semiconductor device is
A third lead electrically connected to the second electrode and
A fourth lead electrically connected to the third electrode and
Further prepare,
The mounting structure of the semiconductor device according to claim 7. 前記第２リードおよび前記第３リードは、前記厚さ方向視において、前記第１リードを挟んで互いに反対側に配置される、
請求項８に記載の半導体装置の実装構造。 The second lead and the third lead are arranged on opposite sides of the first lead in the thickness direction.
The mounting structure of the semiconductor device according to claim 8. 前記厚さ方向視において、前記第１リードと前記第３リードとの離間距離は、前記第１リードと前記第２リードとの離間距離より大きい、
請求項９に記載の半導体装置の実装構造。 In the thickness direction view, the separation distance between the first lead and the third lead is larger than the separation distance between the first lead and the second lead.
The mounting structure of the semiconductor device according to claim 9. 前記第１電極はソース電極であり、
前記第２電極はドレイン電極であり、
前記第３電極はゲート電極である、
請求項８ないし１０のいずれかに記載の半導体装置の実装構造。 The first electrode is a source electrode and is
The second electrode is a drain electrode and is a drain electrode.
The third electrode is a gate electrode.
The mounting structure of the semiconductor device according to any one of claims 8 to 10. 前記複数の配線は、
前記第３リードが接合されている第２配線と、
前記第４リードが接合されている第３配線と、
をさらに含む、
請求項８ないし１１のいずれかに記載の半導体装置の実装構造。 The plurality of wirings
The second wiring to which the third lead is joined and
With the third wiring to which the fourth lead is joined,
Including,
The mounting structure of the semiconductor device according to any one of claims 8 to 11. 前記第４リードは、前記厚さ方向視において、前記第１リードに対して、第３リードとは反対側に配置され、
前記第２配線は、前記厚さ方向視において、前記第１配線と前記第３配線との間に配置されている、
請求項１２に記載の半導体装置の実装構造。 The fourth lead is arranged on the side opposite to the third lead with respect to the first lead in the thickness direction view.
The second wiring is arranged between the first wiring and the third wiring in the thickness direction view.
The mounting structure of the semiconductor device according to claim 12. 前記第４リードは、前記厚さ方向視において、前記第２リードと第３リードとの間に配置され、
前記第３配線は、前記厚さ方向視において、前記第１配線と前記第２配線との間に配置されている、
請求項１２に記載の半導体装置の実装構造。 The fourth lead is arranged between the second lead and the third lead in the thickness direction view.
The third wiring is arranged between the first wiring and the second wiring in the thickness direction view.
The mounting structure of the semiconductor device according to claim 12. 前記第１電極に電気的に接続され、前記第１電極の電位を出力する第５リードをさらに備え、
前記複数の配線は、前記第５リードが接合されている第４配線をさらに含む、
請求項１２ないし１４のいずれかに記載の半導体装置の実装構造。 It further comprises a fifth lead that is electrically connected to the first electrode and outputs the potential of the first electrode.
The plurality of wires further include a fourth wire to which the fifth lead is joined.
The mounting structure of the semiconductor device according to any one of claims 12 to 14. 前記第５リードは、前記厚さ方向視において、前記第１リードに対して、第３リードとは反対側に配置され、
前記第４配線は、前記厚さ方向視において、前記第１配線に対して、前記第２配線とは反対側に配置されている、
請求項１５に記載の半導体装置の実装構造。 The fifth lead is arranged on the side opposite to the third lead with respect to the first lead in the thickness direction view.
The fourth wiring is arranged on the side opposite to the second wiring with respect to the first wiring in the thickness direction view.
The mounting structure of the semiconductor device according to claim 15. 前記第５リードは、前記厚さ方向視において、前記第２リードと第３リードとの間に配置され、
前記第４配線は、前記厚さ方向視において、前記第１配線と前記第２配線との間に配置されている、
請求項１５に記載の半導体装置の実装構造。 The fifth lead is arranged between the second lead and the third lead in the thickness direction view.
The fourth wiring is arranged between the first wiring and the second wiring in the thickness direction view.
The mounting structure of the semiconductor device according to claim 15.
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