JP2017107937A - Power semiconductor device - Google Patents
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Abstract
Description
本発明は、電力用半導体装置に関し、特に、金属ワイヤを用いて内部配線を形成した電力用半導体装置に関する。 The present invention relates to a power semiconductor device, and more particularly to a power semiconductor device in which an internal wiring is formed using a metal wire.
スイッチング用半導体素子と、スイッチングにより生じた逆起電力を消費する還流用半導体素子を備えた電力用半導体装置では、小型化のために、スイッチング用半導体素子と還流用半導体素子を隣接するように基板上に配置し、スイッチング用半導体素子、還流用半導体素子、および基板のパターンの3点が、アルミニウムを主成分とする連続したワイヤで接続される。また、高出力化のために、アルミニウムを主成分とするワイヤに代えて、板状の銅配線や(特許文献1、2参照)、銅を主成分とするワイヤ(特許文献3参照)を用いて、配線抵抗を低減が図られている。 In a power semiconductor device including a switching semiconductor element and a return semiconductor element that consumes a back electromotive force generated by the switching, the substrate is arranged so that the switching semiconductor element and the return semiconductor element are adjacent to each other for miniaturization. The three points of the switching semiconductor element, the refluxing semiconductor element, and the substrate pattern are connected by a continuous wire mainly composed of aluminum. Further, in order to increase the output, instead of a wire mainly composed of aluminum, a plate-like copper wiring (see Patent Documents 1 and 2) or a wire mainly composed of copper (see Patent Document 3) is used. Thus, the wiring resistance is reduced.
しかしながら、板状の銅配線は、ワイヤ状の配線のように容易に変形しないため、基板パターンの変更や半導体素子の配置の変更に容易に対応できないという問題があった。また、1つの板状の銅配線で、スイッチング用半導体素子、還流用半導体素子、および基板パターンの3点を連続して接続する場合、これら3点の位置関係が重要となり、半導体素子の配置や銅配線の接続に高い精度が要求されるという問題もあった。 However, since the plate-like copper wiring is not easily deformed like the wire-like wiring, there is a problem that it cannot easily cope with the change of the substrate pattern and the change of the arrangement of the semiconductor elements. In addition, when three points of the switching semiconductor element, the refluxing semiconductor element, and the substrate pattern are connected continuously with one plate-like copper wiring, the positional relationship of these three points becomes important, and the arrangement of the semiconductor elements and There was also a problem that high accuracy was required for the connection of the copper wiring.
また、銅を主成分とするワイヤを用いた場合、アルミニウムを主成分とするワイヤに比べて硬くて変形しにくいため、接合に大きな荷重や超音波出力が必要となり、ワイヤボンディング時に半導体素子にダメージが入るという問題があった。 In addition, when using a wire containing copper as its main component, it is harder and more difficult to deform than a wire containing aluminum as its main component. Therefore, a large load and ultrasonic output are required for bonding, which damages the semiconductor elements during wire bonding. There was a problem of entering.
そこで、本発明は、配線のレイアウト変更が容易に行え、かつ配線による半導体素子へのダメージを抑えた、小型で高出力の電力用半導体装置の提供を目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a small-sized and high-output power semiconductor device in which wiring layout can be easily changed and damage to semiconductor elements due to wiring is suppressed.
本発明の一つの形態は、
電力用半導体装置であって、
絶縁基板の上に、第1回路パターンと第2回路パターンとを備えた回路基板と、
第1回路パターン上に配置されたスイッチング用半導体素子および還流用半導体素子と、を含み、
還流用半導体素子は、スイッチング用半導体素子を挟んで、第2回路パターンと対向する位置に配置され、
還流用半導体素子の表面電極とスイッチング用半導体素子の表面電極と第2回路パターンとが、第1ワイヤで接続され、
還流用半導体素子の表面電極と第2回路パターンとが、第1ワイヤより電気抵抗率が低い第2ワイヤで接続された電力用半導体装置である。
One aspect of the present invention is:
A power semiconductor device comprising:
A circuit board having a first circuit pattern and a second circuit pattern on an insulating substrate;
A switching semiconductor element and a refluxing semiconductor element disposed on the first circuit pattern,
The refluxing semiconductor element is disposed at a position facing the second circuit pattern across the switching semiconductor element,
The surface electrode of the semiconductor element for reflux, the surface electrode of the semiconductor element for switching, and the second circuit pattern are connected by the first wire,
In the power semiconductor device, the surface electrode of the semiconductor element for reflux and the second circuit pattern are connected by a second wire having an electrical resistivity lower than that of the first wire.
本発明にかかる電力用半導体装置では、最もループが長くなる還流用半導体素子と第2回路パターンとを直接接続するワイヤを、還流用半導体素子、スイッチング用半導体素子、および第2回路パターンを接続するワイヤより電気伝導率の低いワイヤとすることで、配線のレイアウト変更が容易に行え、かつ配線による半導体素子へのダメージを抑えた、ワイヤの自己発熱が低減された小型で高出力の電力用半導体装置を提供できる。 In the power semiconductor device according to the present invention, the return semiconductor element, the switching semiconductor element, and the second circuit pattern are connected to the wire that directly connects the return semiconductor element having the longest loop and the second circuit pattern. By using a wire with lower electrical conductivity than the wire, the layout of the wiring can be easily changed, and damage to the semiconductor elements due to the wiring is suppressed. A small, high-output power semiconductor with reduced self-heating of the wire Equipment can be provided.
実施の形態1.
図1は、全体が100で表される、本発明の実施の形態1にかかる電力用半導体装置の主要部の平面図である。また、図2は、図1に示す電力用半導体装置100の、II−II方向に見た場合の断面図である。
Embodiment 1 FIG.
FIG. 1 is a plan view of the main part of the power semiconductor device according to the first embodiment of the present invention, the whole being represented by 100. 2 is a cross-sectional view of the
電力用半導体装置100は、回路基板10を含む。回路基板10は、表面と裏面を有する絶縁基板15と、絶縁基板15の表面上に形成された第1回路パターン11、第2回路パターン12、および第3回路パターン13と、絶縁基板15の裏面上に形成された裏面回路パターン14とを含む。
The
絶縁基板15は、例えばアルミナ等のセラミックからなる。第1回路パターン11、第2回路パターン12、第3回路パターン13、および裏面回路パターン14は、例えば銅からなる。
The
第1回路パターン11の上には、接続材44を介して還流用半導体素子としてダイオードチップ20と、スイッチング用半導体素子としてIGBTチップ30が固定されている。接続材44には導電性の材料、例えば焼結性の銀粒子を含む材料が用いられる。
On the
ダイオードチップ20には、例えば厚さが150μmのSiCから形成されたダイオードが用いられ、表面(アノード)電極21と裏面(カソード)電極(図示せず)を有する。裏面電極は、接続材44を介して第1回路パターンに電気的に接続される。表面電極21は、例えば厚さが5μmで、アルミニウムを主成分とする材料からなる。
For example, a diode made of SiC having a thickness of 150 μm is used as the
IGBTチップ30には、例えば厚さが150μmのSiCから形成されたIGBTが用いられ、裏面にコレクタ電極(図示せず)、表面にエミッタ電極31と制御電極32を有する。コレクタ電極は、接続材44を介して第1回路パターン11に電気的に接続される。エミッタ電極31と制御電極32は、例えば厚さが5μmで、アルミニウムを主成分とする材料からなる。
For the
図1に示すように、IGBTチップ30は、ダイオードチップ20より第2回路パターン12に近い位置に配置され、ダイオードチップ20は、IGBTチップ30を挟んで、第2回路パターン12に対向するように設けられる。
As shown in FIG. 1, the
ダイオードチップ20のアノード電極21と、IGBTチップ30のエミッタ電極31および第2回路パターン12は、連続したアルミニウムワイヤ41で接続される。アルミニウムワイヤ41は、並列に複数本設けても良く、図1では2本設けられている。アルミニウムワイヤ41は、アルミニウムを主成分とするワイヤで、必ずしもアルミニウムのみからなる必要はない。また、アルミニウムワイヤ41の直径は、例えば約500μmである。
The
具体的には、アルミニウムワイヤ41は、一端がダイオードチップ20のアノード電極21にウェッジボンディングされ、中間部(端部と端部の間)でIGBTチップ30のエミッタ電極31にステッチボンディングされ、他端が第2回路パターン12にウェッジボンディングされている。なお、ワイヤの両端のボンディングはウェッジボンディングで行われ、ワイヤをカットせずに次のボンド点に接続する中間部のステッチボンディングとは区別される。
Specifically, one end of the
また、アルミニウムワイヤ41とは別に、ダイオードチップ20のアノード電極21と、第2回路パターン12は、銅ワイヤ42で直接接続される。銅ワイヤ42は、並列に複数本設けても良く、図1では2本設けられている。銅ワイヤ42は、銅を主成分とするワイヤで、必ずしも銅のみからなる必要はない。銅ワイヤ42の直径は、例えば約500μmである。銅ワイヤ42は、両端がウェッジボンディングでボンディングされている。
In addition to the
更に、IGBTチップ30の制御電極32と第3回路パターン13とは、制御ワイヤ43で接続されている。制御ワイヤ43は、例えば直径が約200μmであり、アルミニウムを主成分とする材料からなる。
Further, the
なお、電力用半導体装置100では、回路基板10の表面上に封止材が設けられ、回路パターンやチップ、ワイヤが封止されるが、図1、2(図3〜7も同様)では、構造を明確にするために、封止材は記載しない。
In the
回路基板10の裏面回路パターン14は、例えばヒートシンク(図示せず)に回路基板10を接合するために設けられている。
The
図3、4は、比較例であり、図3は、全体が500で表される従来の電力用半導体装置の主要部の平面図、図4は図3の電力用半導体装置500をIV−IV方向に見た場合の断面図である。図3、4中、図1、2と同一符合は、同一または相当箇所を示す。
FIGS. 3 and 4 are comparative examples. FIG. 3 is a plan view of the main part of a conventional power semiconductor device represented as a whole by 500, and FIG. 4 shows the
図3、4に示す比較例では、第1回路パターン11の上で、ダイオードチップ20とIGBTチップ30の位置が入れ替わり、ダイオードチップ20がIGBTチップ30より第2回路パターン12に近い位置に配置されている。IGBTチップ30、ダイオードチップ20、および第2回路パターン12は、アルミニウムワイヤ41の一端がIGBTチップ30のエミッタ電極31に、他端が第2回路パターン12にそれぞれウェッジボンディングされ、中間部でダイオードチップ20のアノード電極21にステッチボンディングされている。
In the comparative example shown in FIGS. 3 and 4, the positions of the
また、IGBTチップ30のエミッタ電極31と、第2回路パターン12は、他のアルミニウムワイヤ142で直接接続されている。さらに、制御電極32と第3回路パターン13も、アルミニウムワイヤ143で直接接続されている。アルミニウムワイヤ41、142、143は、例えば直径が500μmで、アルミニウムが主成分のワイヤである。
Further, the
比較例にかかる従来の電力用半導体装置500では、IGBTチップ30からの電流がアルミニウムワイヤ41を流れる場合は、ダイオードチップ20を経由して第2回路パターン12に流れ、アルミニウムワイヤ142を流れる場合は、ダイオードチップ20を飛び越えて第2回路パターン12に流れる。このため、アルミニウムワイヤ142が長くなり、ワイヤの自己発熱が大きくなってしまう。
In the conventional
図5は、全体が600で表される、比較例にかかる他の電力用半導体装置の断面図であり、図3、4と同一符合は、同一または相当箇所を示す。電力用半導体装置600では、IGBTチップ30のエミッタ電極31とダイオードチップ20のアノード電極21、ダイオードチップ20のアノード電極21と第2回路パターン12の間が、それぞれアルミニウムワイヤ142で接続されている。2つのアルミニウムワイヤ142の間は、ダイオードチップ20のアノード電極21を介して電気的に接続されている。他の構造は、電力用半導体装置500と同じである。
FIG. 5 is a cross-sectional view of another power semiconductor device according to a comparative example, indicated as a whole by 600, and the same reference numerals as in FIGS. 3 and 4 indicate the same or corresponding portions. In the
電力用半導体装置600では、電力用半導体装置500に比較してアルミニウムワイヤ142の長さは短縮できるが、アノード電極21の厚みが薄いため、アノード電極21の面方向の配線抵抗が大きく、アノード電極21が発熱してしまうという問題がある。
In the
これに対して、本発明の電力用半導体装置100では、従来の電力用半導体装置500、600とは、ダイオードチップ20とIGBTチップ30の位置を逆に配置し、エミッタ電極31と第2回路パターン12との距離を短くし、ループ長を縮めることでアルミニウムワイヤ41の発熱を低減することが可能になる。
On the other hand, in the
また、還流電流はアルミニウムワイヤ41の他にも、アルミニウムワイヤ41より電機抵抗率の低い銅ワイヤ42を介してダイオードチップ20に流れるため、アルミニウムワイヤ141を用いた場合よりも、発熱を軽減することができる。
In addition to the
一般に、IGBTチップ30のエミッタ電極31の直下には、トランジスタが形成されている。このため、エミッタ電極31へのワイヤボンディング時に、このトランジスタが破壊されて、チップ特性の劣化や機能不全が発生する場合があった。
In general, a transistor is formed immediately below the
これに対して、ダイオードチップ20のアノード電極21の直下には、トランジスタが形成されないため、ワイヤボンディング時のダメージ耐量は高くなる。本発明の電力用半導体装置100では、ダイオードチップ20にのみ銅ワイヤ42をワイヤボンディングし、IGBTチップ30には、アルミニウムワイヤ41をステッチボンディングするため、エミッタ電極31へのワイヤボンディング工程で、エミッタ電極31の直下のトランジスタを破壊することによる、チップ特性の劣化を防止できる。
On the other hand, since no transistor is formed immediately below the
また、ボンディングワイヤでの発熱を抑制するために、ボンディングワイヤの本数を増やして1本あたりに流れる電流を小さくし、電流密度を低減する手段がある。しかしながら、ボンディングワイヤの本数を増やすためには、アノード電極21とエミッタ電極31の面積を大きくして、複数のボンディングワイヤを接続する領域を確保する必要があり、チップ面積が大きくなるという問題が発生する。
Further, in order to suppress the heat generation in the bonding wires, there is a means for increasing the number of bonding wires to reduce the current flowing per one and reducing the current density. However, in order to increase the number of bonding wires, it is necessary to increase the areas of the
これに対して、本発明の実施の形態1にかかる電力用半導体装置100では、ボンディングワイヤの材料に、アルミニウムに代えて銅を用いるため、ボンディングワイヤの本数を増やすことなく、ボンディングワイヤでの発熱を抑制できる。
On the other hand, in the
また、制御ワイヤ43を、主配線であるアルミニウムワイヤ41や銅ワイヤ42よりも細くすることで、制御用電極のサイズを小さくでき、IGBTチップ30のコストを低減することができる。なお、制御ワイヤ43には信号電流が流れるだけで、主配線のように大電流が流れないため、ワイヤの直径を小さくしても制御ワイヤ43の発熱が問題になることはない。
Moreover, by making the
また、スイッチング用半導体素子よりもワイヤボンディング時のダメージ耐量が高い還流用半導体素子のみに、銅ワイヤを接合するため、ワイヤ接合時のダメージを軽減できる。 In addition, since the copper wire is bonded only to the refluxing semiconductor element having a higher damage tolerance during wire bonding than the switching semiconductor element, damage during wire bonding can be reduced.
さらに、内部配線に銅板を用いる場合は、半導体素子の配置がずれた場合に、銅板の形状を加工しなおす必要がったが、本発明の実施の形態1にかかる電力用半導体装置100では、内部配線に配線自由度の高いワイヤを用いるため、半導体素子の搭載位置がずれた場合でも、容易に対応が可能となる。
Furthermore, when using a copper plate for the internal wiring, it is necessary to rework the shape of the copper plate when the arrangement of the semiconductor elements is shifted, but in the
なお、本発明の実施の形態1にかかる電力用半導体装置100では、スイッチング用半導体素子としてIGBTチップ30を用いる場合について述べたが、スイッチング用半導体素子はこれに限定されるものではなく、例えばMOSFETやバイポーラトランジスタ等を用いても構わない。MOSFETでは、ソース電極、ドレイン電極が、それぞれIGBTのエミッタ電極、コレクタ電極に対応する。
In the
また、本発明の実施の形態1では、IGBTチップ30のエミッタ電極31と、ダイオードチップ20のアノード電極21が、アルミニウムを主材料とする厚さ5μmの膜からなる場合について述べたが、これに限定されるものではない。エミッタ電極31やアノード電極21の膜厚は、ワイヤボンディングが可能な膜厚であれば、他の膜厚でも良い。
In the first embodiment of the present invention, the case where the
また、本発明の実施の形態1では、半導体素子がSiCからなる場合について述べたが、これに限定されるものではなく、Si、GaN、GaAs、InGaAs、ダイヤモンド等の材料を用いても構わない。特に、SiC、GaN、ダイヤモンドなどの、Siよりもバンドギャップが大きいワイドバンドギャップ半導体を用いる場合、小型化や高温動作化が期待でき、その利点を活かすために電流密度を上げる必要があるため、本発明はより効果的なものとなる。 In the first embodiment of the present invention, the case where the semiconductor element is made of SiC has been described. However, the present invention is not limited to this, and materials such as Si, GaN, GaAs, InGaAs, and diamond may be used. . In particular, when using a wide band gap semiconductor having a larger band gap than Si, such as SiC, GaN, diamond, etc., it can be expected to be downsized and operated at high temperature, and it is necessary to increase the current density in order to take advantage of the advantages, The present invention becomes more effective.
また、本発明の実施の形態1では、セラミックからなる絶縁基板15に銅の回路パターン11、12、13を形成した回路基板10について述べたが、これに限定されるものではなく、銅の回路パターンで樹脂絶縁層を挟んだ回路基板や、回路パターンをアルミニウムで形成した回路基板を用いても良い。
In the first embodiment of the present invention, the
また、本発明の実施の形態1では、焼結性の銀粒子を含む接続材44を用いたが、これに限定されるものではなく、はんだ、銀フィラーを混合したエポキシ樹脂、導電性接着剤など、導電性材料からなり、半導体素子と回路パターンが接続できる材料であれば他の材料を用いても構わない。
Further, in Embodiment 1 of the present invention, the
また、本発明の実施の形態1では、主配線に、直径500μmのアルミニウムワイヤ41と銅ワイヤ42を用いたが、これに限定されるものではなく、電極パッドのサイズやワイヤに流れる電流量に応じて、直径が300〜500μmのワイヤを用いても構わない。
In the first embodiment of the present invention, the
実施の形態2.
図6は、全体が200で表される、本発明の実施の形態2にかかる電力用半導体装置の断面図である。図6中、図2と同一符合は、同一または相当箇所を示す。
Embodiment 2. FIG.
FIG. 6 is a cross-sectional view of the power semiconductor device according to the second embodiment of the present invention, indicated as a whole by 200. In FIG. 6, the same reference numerals as those in FIG. 2 denote the same or corresponding parts.
電力用半導体装置200では、ダイオードチップ120がSiから形成され、アノード電極121には、膜厚が5μmの、銅を主成分とするめっき層が用いられている。アルミニウムワイヤ41と銅ワイヤ42の一端は、この銅めっきからなるアノード電極121の上にボンディングされている。他の構成は、実施の形態1にかかる電力用半導体装置100と同じである。
In the
Siからなるダイオードチップ120は、SiCからなるダイオードチップ20と比較してヤング率が小さいため素子が破壊されやすく、特に銅ワイヤ42をワイヤボンディングする際にダメージが生じやすい。本発明の実施の形態2にかかる電力用半導体装置200では、アノード電極121の材料を、アルミニウムを主成分とする材料から、銅を主成分とする材料に変えることにより、アノード電極121のヤング率が高くなり、ワイヤボンディング時のダメージを防止できる。
The
また、ダイオードチップ20はIGBTチップ30に比べてワイヤボンディング時のダメージ耐量が高いため、IGBTチップ30のエミッタ電極31を銅めっきで形成してダメージを抑制するより、めっき厚を薄くできる。
In addition, since the
なお、本発明の実施の形態2では、ダイオードチップ120のアノード電極121を、銅めっきで形成する場合について述べたが、アノード電極121の材料は、これに限定されるものではない。例えば、銅、ニッケルなど、アルミニウムよりもヤング率の高い他の材料を用いても構わない。また、アノード電極121の形成方法も、スパッタ法、蒸着法、CVD法、電解めっき法、無電解めっき法など、適宜選択しても良い。
In the second embodiment of the present invention, the
また、本発明の実施の形態2では、ダイオードチップ120をシリコンから形成する場合について述べたが、これに限定されるものではなく、SiCなどのシリコンよりもチップダメージが生じにくい材料からダイオードチップ120を形成した場合でも、銅を主成分とするアノード電極121を用いることにより、銅ワイヤをウェッジボンディングする際のチップダメージをより抑制できる。
In the second embodiment of the present invention, the
実施の形態3.
図7は、全体が300で表される、本発明の実施の形態3にかかる電力用半導体装置の断面図である。図7中、図2と同一符合は、同一または相当箇所を示す。
FIG. 7 is a cross-sectional view of the power semiconductor device according to the third embodiment of the present invention, indicated as a whole by 300. In FIG. 7, the same reference numerals as those in FIG. 2 denote the same or corresponding parts.
電力用半導体装置300では、ダイオードチップ20のアノード電極21の上に、Ni/Auめっき膜(図示しない)が形成されている。Ni/Auめっき膜の上に、はんだからなる緩衝板接合材45を介して、線膨張係数がダイオードチップ20に近くなるように膜厚比が調整されたCIC(Cu/Fe−Ni合金/Cuの積層)の緩衝板22が設けられている。アルミニウムワイヤ41および銅ワイヤ42の一端は、この緩衝板22の上にワイヤボンディングされる。他の構成は、本発明の実施の形態1にかかる電力用半導体装置100と同じである。
In the
本発明の実施の形態3では、アノード電極21の上に緩衝板22を搭載することで、銅ワイヤ42を直接アノード電極21にウェッジボンディングする場合と比較して、ウェッジボンディング時のチップダメージをより抑制することができる。アノード電極21上には、はんだ接合が可能となるようにNi/Auめっきが設けられるが、上述のように、IGBTチップ30は下方にトランジスタを有するため、エミッタ電極31の表面に凹凸ができるのに対して、ダイオードチップ20では、下方にトランジスタを有さないため、アノード電極21の表面は平坦になる。表面に凹凸があると、アルミニウムの粒径が不均一になり、前処理のエッチング時に局所的にアルミニウム膜が浸食され、不良が起こりやすい。電力用半導体装置300では、ダイオードチップ20のアノード電極21は平坦であるため、このような浸食による不良は発生せず、IGBTチップ30へのめっき処理に比較して歩留りは高くなる。
In
また、緩衝板22をCIC板にすることで、緩衝板22の線膨張係数をダイオードチップ20に近づけることができる。これにより、ダイオードチップ20と緩衝板22との線膨張係数の違いにより生じる熱応力に起因した緩衝板接合材45の劣化等を防止できる。
Further, by making the buffer plate 22 a CIC plate, the linear expansion coefficient of the
なお、本発明の実施の形態3では、緩衝板22が、線膨張係数がダイオードチップ20に近くなるように板厚比が調整されたCICである場合について述べたが、Fe、Ni、Mo、Co、Wなどの線膨張係数がCuよりも小さい金属との積層板、あるいは合金により線膨張係数を調整された緩衝板を用いても良い。
In the third embodiment of the present invention, the
また、本発明の実施の形態3では、緩衝板接合材45がはんだである場合について述べたが、これに限定されるものではない。例えば緩衝板接合材45に焼結性の銀粒子を含む材料を用いた場合、ダイオードチップ20と緩衝板22との線膨張係数の違いによって生じる熱応力に対して耐性が上がるため、緩衝板22に、より線膨張係数の大きいCu板などを用いることも可能となる。
In
10 回路基板、11 第1回路パターン、12 第2回路パターン、13 第3回路パターン、14 裏面回路パターン、15 絶縁基板、20 ダイオードチップ、21 アノード電極、22 緩衝板、30 IGBTチップ、31 エミッタ電極、32 制御電極、41 アルミニウムワイヤ、42 銅ワイヤ、43 制御ワイヤ、44 接続材、45 緩衝板接合材、100 電力用半導体装置。
DESCRIPTION OF
Claims (10)
絶縁基板の上に、第1回路パターンと第2回路パターンとを備えた回路基板と、
該第1回路パターン上に配置されたスイッチング用半導体素子および還流用半導体素子と、を含み、
該還流用半導体素子は、該スイッチング用半導体素子を挟んで、該第2回路パターンと対向する位置に配置され、
該還流用半導体素子の表面電極と該スイッチング用半導体素子の表面電極と該第2回路パターンとが、第1ワイヤで接続され、
該還流用半導体素子の表面電極と該第2回路パターンとが、該第1ワイヤより電気抵抗率が低い第2ワイヤで接続された電力用半導体装置。 A power semiconductor device comprising:
A circuit board having a first circuit pattern and a second circuit pattern on an insulating substrate;
A switching semiconductor element and a refluxing semiconductor element disposed on the first circuit pattern,
The refluxing semiconductor element is disposed at a position facing the second circuit pattern across the switching semiconductor element,
The surface electrode of the semiconductor element for reflux, the surface electrode of the semiconductor element for switching, and the second circuit pattern are connected by a first wire,
A power semiconductor device in which a surface electrode of the refluxing semiconductor element and the second circuit pattern are connected by a second wire having an electrical resistivity lower than that of the first wire.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015239402A JP2017107937A (en) | 2015-12-08 | 2015-12-08 | Power semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
---|---|
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Family
ID=59060057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015239402A Pending JP2017107937A (en) | 2015-12-08 | 2015-12-08 | Power semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017107937A (en) |
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