JP2021184256A - Constant current circuit and semiconductor device - Google Patents
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Abstract
Description
本発明は、所定の一定電流を生成する定電流回路及び当該定電流回路が形成されている半導体装置に関する。 The present invention relates to a constant current circuit that generates a predetermined constant current and a semiconductor device in which the constant current circuit is formed.
定電流を生成する回路として、デプレッション型のＭＯＳ（metal-oxide semiconductor）トランジスタを用いた電流源回路が提案されている（例えば特許文献１参照）。かかる電流源回路は、２つのエンハンスメント型のＭＯＳトランジスタからなるカレントミラー回路と、このカレントミラー回路の入力側のＭＯＳトランジスタのドレインに接続されたデプレッション型のＭＯＳトランジスタと、当該入力側のＭＯＳトランジスタのソースにその一端が接続された抵抗と、を含んでいる。ここで、当該抵抗の他端には直流の電源電位が印加されており、デプレッション型のＭＯＳトランジスタのソース及びゲートは接地されている。 As a circuit for generating a constant current, a current source circuit using a depletion type MOS (metal-oxide semiconductor) transistor has been proposed (see, for example, Patent Document 1). Such a current source circuit includes a current mirror circuit composed of two enhancement type MOS transistors, a depletion type MOS transistor connected to the drain of the MOS transistor on the input side of the current mirror circuit, and a MOS transistor on the input side. Includes a resistor, one end of which is connected to the source. Here, a DC power supply potential is applied to the other end of the resistor, and the source and gate of the depletion type MOS transistor are grounded.
よって、上記した電流源回路では、直流の電源電位を供給する電源ラインと、接地ラインとの間には、抵抗、カレントミラー回路の入力側のＭＯＳトランジスタ、及びデプレッ
ション型のＭＯＳトランジスタが縦続に接続された信号経路が存在する。ここで、かかる信号経路中の各ＭＯＳトランジスタを正常に動作させる為には、電源電圧として、少なくとも、抵抗の電圧降下分に、カレントミラー回路の入力側のＭＯＳトランジスタのゲート・ソース間電圧と、デプレッション型のＭＯＳトランジスタのドレイン・ソース間電圧とを加えた電圧が必要となる。
Therefore, in the above-mentioned current source circuit, a resistor, a MOS transistor on the input side of the current mirror circuit, and a depletion type MOS transistor are connected in series between the power supply line that supplies the DC power supply potential and the ground line. There is a signal path that has been created. Here, in order to operate each MOS transistor in the signal path normally, the power supply voltage is at least the voltage drop of the resistor, the gate-source voltage of the MOS transistor on the input side of the current mirror circuit, and the voltage between the gate and the source. A voltage obtained by adding the drain-source voltage of the depletion type MOS transistor is required.
よって、当該電流源回路を正常に動作させる為には、電源電圧をむやみに低くすることができないという問題があった。 Therefore, in order to operate the current source circuit normally, there is a problem that the power supply voltage cannot be lowered unnecessarily.
そこで、本発明は、低い電源電圧で動作可能な定電流回路、及び当該定電流回路が形成されている半導体装置を提供することを目的とする。 Therefore, an object of the present invention is to provide a constant current circuit that can operate with a low power supply voltage and a semiconductor device in which the constant current circuit is formed.
本発明に係る定電流回路は、定電流を生成する定電流回路であって、第１の出力端子と、ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳトランジスタであり、前記定電流の生成時に定電流源として動作する第１のトランジスタと、ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続されたエンハンスメント型の第２のトランジスタと、を含む。 The constant current circuit according to the present invention is a constant current circuit that generates a constant current, and receives a power supply potential at a first output terminal and a drain end, a ground potential is applied to a gate end, and a ground potential is applied to a source end. A depletion type n-channel MOS transistor to which the first output terminal is connected, the first transistor that operates as a constant current source when the constant current is generated, and one end of the drain end and the source end. Includes a diode-connected enhancement-type second transistor connected to the source end of the first transistor and to which a ground potential is applied to the other end.
また、本発明に係る定電流回路は、定電流を生成する定電流回路であって、第１の出力端子と、ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳトランジスタであり、前記定電流の生成時に定電流源として動作する第１のトランジスタと、ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続された第２のトランジスタと、第２の出力端子と、ソース端及びドレイン端のうちの一端に電源電位を受け、他端に前記第２の出力端子が接続されている、ダイオード接続された第３のトランジスタと、ソース端及びドレイン端のうちの一端が前記第３のトランジスタの前記他端に接続されており、他端に接地電位が印加されており、且つゲート端が前記第２のトランジスタのゲート端に接続されている第４のトランジスタと、を含む。 Further, the constant current circuit according to the present invention is a constant current circuit that generates a constant current, and receives a power supply potential at a first output terminal and a drain end, and a ground potential is applied to a gate end. A depletion type n-channel MOS transistor having the first output terminal connected to the end, the first transistor operating as a constant current source when the constant current is generated, and one end of a drain end and a source end. Is connected to the source end of the first transistor, and a ground potential is applied to the other end of the first transistor. A third transistor connected by a diode, which receives a power supply potential at one end and is connected to the second output terminal at the other end, and one end of the source end and the drain end of the third transistor. It includes a fourth transistor connected to the other end, a ground potential applied to the other end, and a gate end connected to the gate end of the second transistor.
また、本発明に係る定電流回路は、定電流を生成する定電流回路であって、第１の出力端子と、ソース端及びバックゲートに接地電位が印加されており、ドレイン端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、ソース端に電源電位を受け、ドレイン端及びゲート端が前記第１のトランジスタのドレイン端に接続されている第２のトランジスタと、ソース端に電源電位を受け、ゲート端が前記第１のトランジスタのドレイン端に接続されている第３のトランジスタと、ソース端に接地電位が印加されており、ドレイン端及びゲート端が前記第１のトランジスタの前記ゲート端と前記第３のトランジスタのドレイン端とに接続されている第４のトランジスタと、を含む。 Further, the constant current circuit according to the present invention is a constant current circuit that generates a constant current, and a ground potential is applied to a first output terminal, a source end, and a back gate, and the first is the drain end. The first transistor of the depletion type n-channel MOS to which the output terminal of is connected, and the second transistor which receives the power supply potential at the source end and the drain end and the gate end are connected to the drain end of the first transistor. A third transistor that receives a power supply potential at the source end and the gate end is connected to the drain end of the first transistor, and a ground potential is applied to the source end, and the drain end and the gate end. Includes a fourth transistor connected to the gate end of the first transistor and the drain end of the third transistor.
また、本発明に係る半導体装置は、定電流を生成する定電流回路が形成されている半導体装置であって、前記定電流回路は、第１の出力端子と、ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳトランジスタであり、前記定電流の生成時に定電流源として動作する第１のトランジスタと、ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続されたエンハンスメント型の第２のトランジスタと、を含む。 Further, the semiconductor device according to the present invention is a semiconductor device in which a constant current circuit for generating a constant current is formed, and the constant current circuit receives a power supply potential at a first output terminal and a drain end. A depletion-type n-channel MOS transistor in which a ground potential is applied to the gate end and the first output terminal is connected to the source end, and the first one operates as a constant current source when the constant current is generated. A second transistor of a diode-connected enhancement type, in which one end of a transistor and a drain end and a source end is connected to the source end of the first transistor and a ground potential is applied to the other end. And, including.
本発明に係る定電流回路では、デプレッション型のｎチャネルＭＯＳの第１のトランジスタと第２のトランジスタとが縦続接続されてなる電流経路を介して、電源電位が供給されている電源ラインから、接地電位に向けて定電流を流すようにしている。従って、第１のトランジスタのドレイン・ソース間電圧に、ゲート・ソース間電圧或いは第２のトランジスタのゲート・ソース間電圧を加算した電圧よりも高い電源電圧を当該定電流回路に供給すれば、この定電流回路を正常に動作させることができる。よって、本発明に係る定電流回路によれば、これら２つのトランジスタと共に抵抗素子が縦続して接続されてなる電流経路を有する従来の定電流回路に比べて低い電圧値の電源電圧で正常動作することが可能となる。 In the constant current circuit according to the present invention, the power supply line to which the power supply potential is supplied is grounded through the current path in which the first transistor and the second transistor of the depletion type n-channel MOS are connected in cascade. A constant current is applied toward the electric potential. Therefore, if a power supply voltage higher than the voltage obtained by adding the gate-source voltage or the gate-source voltage of the second transistor to the drain-source voltage of the first transistor is supplied to the constant current circuit, this is performed. The constant current circuit can be operated normally. Therefore, according to the constant current circuit according to the present invention, it operates normally at a power supply voltage having a lower voltage value than a conventional constant current circuit having a current path in which resistance elements are connected in series with these two transistors. It becomes possible.
以下、本発明の実施例を図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は、本発明に係る定電流回路１００の第１の実施例による構成を示す回路図である。定電流回路１００は例えば半導体装置としての半導体チップに形成されている。
FIG. 1 is a circuit diagram showing a configuration according to a first embodiment of the constant
図１に示すように、当該定電流回路１００は、デプレッション（depression）型のｎチャネルＭＯＳ型のトランジスタＭＤ１、エンハンスメント型のｐチャネルＭＯＳ型のトランジスタＭＰ１、エンハンスメント型のｎチャネルＭＯＳ型のトランジスタＭＮ１及びＭＮ２を含む。
As shown in FIG. 1, the constant
トランジスタＭＮ１のソース端及びバックゲートには接地電位ＧＮＤが印加されており、そのゲート端はトランジスタＭＮ２のゲート端に接続されている。更に、トランジスタＭＮ１のゲート端は、ラインＬ１を介して自身のドレイン端と、トランジスタＭＤ１のソース端に接続されている。トランジスタＭＤ１のゲート端及びバックゲートには接地電位ＧＮＤが印加されており、ドレイン端には電源ラインＤＬを介して電源電位ＶＲが印加されている。トランジスタＭＰ１のソース端には電源ラインＤＬを介して電源電位ＶＲが印加されており、ドレイン端及びゲート端は、ラインＬ２を介してトランジスタＭＮ２のドレイン端に接続されている。トランジスタＭＮ２のソース端及びバックゲートには接地電位ＧＮＤが印加されている。ラインＬ１には第１の出力端子Ｂ１が形成されており、ラインＬ２には第２の出力端子Ｂ２が形成されている。 A ground potential GND is applied to the source end and the back gate of the transistor MN1, and the gate end is connected to the gate end of the transistor MN2. Further, the gate end of the transistor MN1 is connected to its own drain end and the source end of the transistor MD1 via the line L1. A ground potential GND is applied to the gate end and the back gate of the transistor MD1, and the power supply potential VR is applied to the drain end via the power supply line DL. A power supply potential VR is applied to the source end of the transistor MP1 via the power supply line DL, and the drain end and the gate end are connected to the drain end of the transistor MN2 via the line L2. A ground potential GND is applied to the source end and the back gate of the transistor MN2. A first output terminal B1 is formed on the line L1, and a second output terminal B2 is formed on the line L2.
次に、図１に示す構成を有する定電流回路１００の動作について図２を参照しつつ説明する。尚、図２は、トランジスタＭＤ１のドレイン・ソース間電流と、自身のゲート端の電圧との対応関係を実線にて表すと共に、トランジスタＭＮ１のドレイン・ソース間電流と、自身のゲート端の電圧との対応関係を破線にて表す電圧電流特性図である。
Next, the operation of the constant
図１に示す構成では、トランジスタＭＤ１のソース端とトランジスタＭＮ１のゲート端とが、ラインＬ１を介して出力端子Ｂ１に共通に接続されている。よって、出力端子Ｂ１の電圧は、図２に示されるように、トランジスタＭＤ１のドレイン・ソース間電流と、トランジスタＭＮ１のドレイン・ソース間電流とが一致する際の電圧ＶＱで安定する。これにより、トランジスタＭＤ１及びＭＮ１は、図２に示される電流ＩＱを流す定電流源となる。従って、定電流回路１００の出力端子Ｂ１を、他回路に含まれるｎチャネルＭＯＳ型のトランジスタ（図示せず）のゲート端に接続することにより、定電流回路１００で生成された電流ＩＱを、この他回路側にコピーすることが可能となる。
In the configuration shown in FIG. 1, the source end of the transistor MD1 and the gate end of the transistor MN1 are commonly connected to the output terminal B1 via the line L1. Therefore, as shown in FIG. 2, the voltage of the output terminal B1 is stable at the voltage VQ when the drain-source current of the transistor MD1 and the drain-source current of the transistor MN1 match. As a result, the transistors MD1 and MN1 become constant current sources through which the current IQ shown in FIG. 2 flows. Therefore, by connecting the output terminal B1 of the constant
更に、図１に示すトランジスタＭＮ２は、自身のゲート端がトランジスタＭＮ１のゲート端と共にラインＬ１を介して出力端子Ｂ１に接続されている。よって、図２に示す電流ＩＱがトランジスタＭＮ２のドレイン・ソース間電流としてコピーされ、その結果、トラ
ンジスタＭＰ１のソース・ドレイン間及びラインＬ２には電流ＩＱに対応した電流が流れる。従って、トランジスタＭＰ１のゲート端を出力端子Ｂ２を介して、他回路に含まれるｐチャネルＭＯＳ型のトランジスタ（図示せず）のゲート端に接続することにより、定電流回路１００で生成された電流ＩＱを、この他回路側にコピーすることが可能となる。
Further, the transistor MN2 shown in FIG. 1 has its own gate end connected to the output terminal B1 together with the gate end of the transistor MN1 via the line L1. Therefore, the current IQ shown in FIG. 2 is copied as the drain-source current of the transistor MN2, and as a result, the current corresponding to the current IQ flows between the source and drain of the transistor MP1 and the line L2. Therefore, the current IQ generated by the constant
また、定電流回路１００は、出力端子Ｂ１から電圧値一定の電圧ＶＱを出力することができるので、レギュレータや、Ａ／Ｄ変換器又はＤ／Ａ変換器等の基準電圧発生回路として用いることも可能である。
Further, since the constant
ここで、図１に示す構成において、各トランジスタを正常に動作させる為には、電源電位ＶＲの電位は以下の条件を満たす必要がある。 Here, in the configuration shown in FIG. 1, in order for each transistor to operate normally, the potential of the power supply potential VR must satisfy the following conditions.
すなわち、
ＶＲ＞｜Ｖｄｓ（ＭＤ１）｜＋｜Ｖｇｓ（ＭＤ１）｜
Ｖｄｓ（ＭＤ１）：ＭＤ１のドレイン・ソース間電圧
Ｖｇｓ（ＭＤ１）：ＭＤ１のゲート・ソース間電圧
又は、
ＶＲ＞｜Ｖｄｓ（ＭＤ１）｜＋｜Ｖｇｓ（ＭＮ１）｜
Ｖｇｓ（ＭＮ１）：ＭＮ１のゲート・ソース間電圧
であり、且つ
ＶＲ＞｜Ｖｇｓ（ＭＰ１）｜＋｜Ｖｄｓ（ＭＮ２）｜
Ｖｇｓ（ＭＰ１）：ＭＰ１のゲート・ソース間電圧
Ｖｄｓ（ＭＮ２）：ＭＮ２のドレイン・ソース間電圧
なる条件を満たしていれば良い。
That is,
VR >> Vds (MD1) | + | Vgs (MD1) |
Vds (MD1): Drain-source voltage of MD1
Vgs (MD1): MD1 gate-source voltage or
VR >> Vds (MD1) | + | Vgs (MN1) |
Vgs (MN1): The gate-source voltage of MN1 and VR >> Vgs (MP1) | + | Vds (MN2) |
Vgs (MP1): Gate-source voltage of MP1
Vds (MN2): It suffices if the condition of the drain-source voltage of MN2 is satisfied.
よって、図１に示す定電流回路１００の構成では、電源ラインＤＬを介して電源電位ＶＲを受け、接地電位ＧＮＤが印加されているラインに向けて電流を流す電流経路中には、トランジスタＭＤ１（又はＭＰ１）と、これに縦続に接続されているトランジスタＭＮ１（又はＭＮ２）とが含まれているだけである。従って、図１に示す定電流回路１００の構成によれば、当該電流経路中に、これら２つのトランジスタと共に抵抗素子が縦続に接続されている従来の構成を採用したものに比して低い電圧値の電源電圧で動作が可能となる。
Therefore, in the configuration of the constant
尚、図１に示す定電流回路１００では２系統分の出力端子Ｂ１及びＢ２を設けているが、出力端子が１系統分だけで良いのならば、トランジスタＭＰ１及びＭＮ２を省いた構成を採用しても良い。また、図１に示す一例では、トランジスタＭＮ１及びＭＮ２の各々としてｎチャネルＭＯＳ型、トランジスタＭＰ１としてｐチャネルＭＯＳ型のトランジスタを採用しているが、トランジスタＭＰ１としてｎチャネルＭＯＳ型のトランジスタを採用し、トランジスタＭＮ１及びＭＮ２の各々として、ｐチャネルＭＯＳ型のトランジスタを採用しても良い。
The constant
要するに、定電流回路１００としては、少なくとも以下のような第１及び第２のトランジスタを有するものであれば良いのである。つまり、第１のトランジスタ（ＭＤ１）はデプレッション型のｎチャネルＭＯＳトランジスタであり、そのドレイン端に電源電位（ＶＲ）を受け、ゲート端及びバックゲートに接地電位（ＧＮＤ）が印加されており、ソース端に第１の出力端子（Ｂ１）が接続されている。第２のトランジスタ（ＭＮ１）は、ドレイン端及びソース端のうちの一端が第１のトランジスタ（ＭＤ１）のソース端に接続されており、他端に接地電位が印加されており、且つダイオード接続されたものである。
In short, the constant
図３は、本発明に係る定電流回路１００の第２の実施例による構成を示す回路図である。尚、図３に示す構成では、電源ラインＤＬ及びトランジスタＭＤ１間にデプレッション型のｎチャネルＭＯＳ型のトランジスタＭＤ２を設けた点を除く他の構成は、図１に示されるものと同一である。トランジスタＭＤ２のドレイン端には電源ラインＤＬを介して電源電位ＶＲが印加されており、そのゲート端及びバックゲートには接地電位ＧＮＤが印加されている。トランジスタＭＤ２のソース端はノードｎ１を介してトランジスタＭＤ１のドレイン端と接続されている。トランジスタＭＤ１のゲート端及びバックゲートには接地電位ＧＮＤが印加されている。
FIG. 3 is a circuit diagram showing a configuration according to a second embodiment of the constant
ここで、トランジスタのチャネル長Ｌに対するチャネル幅Ｗの比率、つまりサイズ比（Ｗ／Ｌ）は、トランジスタＭＤ１よりもＭＤ２の方が大である。 Here, the ratio of the channel width W to the channel length L of the transistor, that is, the size ratio (W / L) is larger in the MD2 than in the transistor MD1.
図４は、図３に示すトランジスタＭＤ１のドレイン・ソース間電流と自身のソース端の電圧との対応関係を実線、トランジスタＭＤ２のドレイン・ソース間電流と自身のソース端の電圧との対応関係を破線にて夫々表す電圧電流特性図である。ここで、トランジスタＭＤ１よりもＭＤ２の方がトランジスタのサイズ比（Ｗ／Ｌ）が大きいので、トランジスタＭＤ１及びＭＤ２の各々に同一のドレイン・ソース間電流を流す場合に必要となるゲート・ソース間電圧ＶｇｓはＭＤ２の方が小となる。尚、ゲート・ソース間電圧Ｖｇｓの絶対値については、トランジスタＭＤ２よりもＭＤ１の方が小となる。そのため、図３に示すノードｎ１の電位は出力端子Ｂ１の電位よりも高くなる。ここで、ノードｎ１及び出力端子Ｂ１間の電圧はトランジスタＭＤ１のドレイン・ソース間電圧Ｖｄｓである。よって、ノードｎ１及び出力端子Ｂ１間の電圧がトランジスタＭＤ１の動作に必要なドレイン・ソース間電圧Ｖｄｓ以上となるように、トランジスタＭＤ１及びＭＤ２各々のトランジスタのサイズ比（Ｗ／Ｌ）を設定しておけば、トランジスタＭＤ１及びＭＤ２を定電流源として動作させることが可能となる。 FIG. 4 shows the correspondence between the drain-source current of the transistor MD1 and the voltage at its own source end as shown in FIG. 3, and the correspondence between the drain-source current of the transistor MD2 and the voltage at its own source end. It is a voltage-current characteristic diagram represented by a broken line. Here, since the size ratio (W / L) of the transistor is larger in the MD2 than in the transistor MD1, the gate-source voltage required when the same drain-source current is passed through each of the transistors MD1 and MD2. Vgs is smaller in MD2. The absolute value of the gate-source voltage Vgs is smaller in MD1 than in transistor MD2. Therefore, the potential of the node n1 shown in FIG. 3 is higher than the potential of the output terminal B1. Here, the voltage between the node n1 and the output terminal B1 is the drain-source voltage Vds of the transistor MD1. Therefore, the size ratio (W / L) of each of the transistors MD1 and MD2 is set so that the voltage between the node n1 and the output terminal B1 is equal to or higher than the drain-source voltage Vds required for the operation of the transistor MD1. Then, the transistors MD1 and MD2 can be operated as a constant current source.
また、図３に示す構成では、トランジスタＭＤ１よりもトランジスタのサイズ比（Ｗ／Ｌ）が大きいトランジスタＭＤ２のドレイン端で電源電位ＶＲを受け、これをソース端を介して、トランジスタＭＤ１のドレイン端に供給するようにしている。よって、トランジスタＭＤ１のドレイン・ソース間電圧Ｖｄｓは、ノードｎ１及び出力端子Ｂ１間の電圧となるので、電源電位ＶＲが変動してもトランジスタＭＤ１のドレイン・ソース間電圧Ｖｄｓは変化しない。 Further, in the configuration shown in FIG. 3, the power supply potential VR is received at the drain end of the transistor MD2 having a transistor size ratio (W / L) larger than that of the transistor MD1, and this is passed to the drain end of the transistor MD1 via the source end. I try to supply it. Therefore, since the drain-source voltage Vds of the transistor MD1 is the voltage between the node n1 and the output terminal B1, the drain-source voltage Vds of the transistor MD1 does not change even if the power supply potential VR fluctuates.
よって、図３に示す構成を採用した場合には、図１に示す構成を採用した場合に比して、電源電圧の変動に伴うドレイン・ソース間電流の変動を抑制することができる。つまり、図３に示す構成を採用することにより、電源電圧の変動に拘わらず所望の定電流を安定して生成することが可能となる。 Therefore, when the configuration shown in FIG. 3 is adopted, the fluctuation of the drain-source current due to the fluctuation of the power supply voltage can be suppressed as compared with the case where the configuration shown in FIG. 1 is adopted. That is, by adopting the configuration shown in FIG. 3, it is possible to stably generate a desired constant current regardless of fluctuations in the power supply voltage.
尚、図３に示す構成では、トランジスタＭＤ２のゲート端には接地電位ＧＮＤを印加するようにしているが、図５に示すように、トランジスタＭＤ２のゲート端をラインＬ１を介して出力端子Ｂ１に接続するようにしても良い。かかる構成を採用した場合、トランジスタＭＤ２のゲート端の電圧が出力端子Ｂ１の電圧ＶＢ１と等しいので、ノードｎ１の電圧Ｖｎは、
Ｖｎ＝ＶＢ１＋｜Ｖｇｓ（ＭＤ２）｜
Ｖｇｓ（ＭＤ２）：ＭＤ２のゲート・ソース間電圧
となる。
In the configuration shown in FIG. 3, a ground potential GND is applied to the gate end of the transistor MD2, but as shown in FIG. 5, the gate end of the transistor MD2 is connected to the output terminal B1 via the line L1. You may try to connect. When such a configuration is adopted, since the voltage at the gate end of the transistor MD2 is equal to the voltage VB1 of the output terminal B1, the voltage Vn of the node n1 becomes.
Vn = VB1 + | Vgs (MD2) |
Vgs (MD2): The voltage between the gate and source of MD2.
よって、トランジスタＭＤ１及びＭＤ２の電流駆動能力に拘わらず、トランジスタＭＤ１のドレイン・ソース間電圧Ｖｄｓを確保することができる。従って、トランジスタＭＤ２として、トランジスタＭＤ１と同様なトランジスタサイズのものを用いることが可能と
なる。これにより、定電流回路１００として、図５に示す構成を採用した場合には、図３に示す構成を採用した場合に比べて装置規模を小さくすることが可能となる。
Therefore, the drain-source voltage Vds of the transistor MD1 can be secured regardless of the current drive capability of the transistors MD1 and MD2. Therefore, as the transistor MD2, it is possible to use a transistor having the same transistor size as the transistor MD1. As a result, when the configuration shown in FIG. 5 is adopted as the constant
尚、図３又は図５に示される定電流回路１００では、出力端子Ｂ１及びＢ２から電圧値一定の電圧を出力することができるので、レギュレータや、Ａ／Ｄ変換器又はＤ／Ａ変換器等の基準電圧発生回路として用いることも可能である。
In the constant
図６は、本発明に係る定電流回路１００の第３の実施例による構成を示す回路図である。図６に示す構成では、定電流回路１００は、デプレッション型のｎチャネルＭＯＳ型のトランジスタＭＤ１、エンハンスメント型のｐチャネルＭＯＳ型のトランジスタＭＰ １〜ＭＰ３、エンハンスメント型のｎチャネルＭＯＳ型のトランジスタＭＮ１及びＭＮ２を含む。
FIG. 6 is a circuit diagram showing a configuration according to a third embodiment of the constant
トランジスタＭＤ１のソース端及びバックゲートには接地電位ＧＮＤが印加されており、そのゲート端はトランジスタＭＮ１のゲート端に接続されている。更に、トランジスタＭＤ１のゲート端は、ノードｎ１を介してトランジスタＭＮ１のドレイン端とトランジスタＭＰ２のドレイン端とに夫々接続されている。トランジスタＭＤ１のドレイン端はラインＬ１を介して、トランジスタＭＰ１〜ＭＰ３各々のゲート端と、トランジスタＭＰ１のドレイン端と、出力端子Ｂ１とに接続されている。トランジスタＭＮ１のソース端及びバックゲートには接地電位ＧＮＤが印加されている。トランジスタＭＰ１〜ＭＰ３各々のソース端には電源ラインＤＬが接続されている。トランジスタＭＰ１〜ＭＰ３各々のソース端は、当該電源ラインＤＬを介して電源電位ＶＲの供給を受ける。 A ground potential GND is applied to the source end and the back gate of the transistor MD1, and the gate end is connected to the gate end of the transistor MN1. Further, the gate end of the transistor MD1 is connected to the drain end of the transistor MN1 and the drain end of the transistor MP2 via the node n1, respectively. The drain end of the transistor MD1 is connected to the gate end of each of the transistors MP1 to MP3, the drain end of the transistor MP1, and the output terminal B1 via the line L1. A ground potential GND is applied to the source end and the back gate of the transistor MN1. A power supply line DL is connected to the source end of each of the transistors MP1 to MP3. The source ends of each of the transistors MP1 to MP3 receive the power supply potential VR via the power supply line DL.
トランジスタＭＰ３のドレイン端にはトランジスタＭＮ２のドレイン端及びゲート端と、出力端子Ｂ２とが接続されている。トランジスタＭＮ２のソース端及びバックゲートには接地電位ＧＮＤが印加されている。 The drain end and the gate end of the transistor MN2 and the output terminal B2 are connected to the drain end of the transistor MP3. A ground potential GND is applied to the source end and the back gate of the transistor MN2.
尚、トランジスタＭＰ１及びＭＰ２の各々は、夫々のドレイン・ソース間に流れる電流が一対一の電流ミラー比となるように構築されたトランジスタである。 Each of the transistors MP1 and MP2 is a transistor constructed so that the current flowing between the drain and the source has a one-to-one current mirror ratio.
また、トランジスタＭＤ１及びＭＮ１の各々は、以下のように構築されたトランジスタである。 Further, each of the transistors MD1 and MN1 is a transistor constructed as follows.
つまり、飽和領域でトランジスタＭＤ１に流れる電流をＩ（ＭＤ１）、トランジスタＭＮ１に流れる電流をＩ（ＭＮ１）とすると、両者は以下の数式にて表される。 That is, assuming that the current flowing through the transistor MD1 in the saturation region is I (MD1) and the current flowing through the transistor MN1 is I (MN1), both are expressed by the following mathematical formulas.
Ｉ（ＭＤ１）＝Ｋｄ・[Ｖｇｓ（ＭＤ１）−Ｖｔｄ］2
Ｉ（ＭＮ１）＝Ｋｎ・［Ｖｇｓ（ＭＮ１）−Ｖｔｎ］2
Ｋｄ：ＭＤ１のトランスコンダクタンス係数
Ｋｎ：ＭＮ１のトランスコンダクタンス係数
Ｖｔｄ：ＭＤ１の閾値電圧
Ｖｔｎ：ＭＮ１の閾値電圧
図６に示す構成によればＩ（ＭＤ１）とＩ（ＭＮ１）とは等しくなる。つまり、Ｉ（ＭＤ１）及びＩ（ＭＮ１）同士が一致している場合においてトランスコンダクタンス係数Ｋｄ及びＫｎ同士の大小関係が、
Ｋｎ＞Ｋｄ
となるように構築されたトランジスタを、トランジスタＭＤ１及びＭＮ１の各々として採用するのである。
I (MD1) = Kd · [Vgs (MD1) -Vtd] 2
I (MN1) = Kn · [Vgs (MN1) -Vtn] 2
Kd: Transconductance coefficient of MD1
Kn: Transconductance coefficient of MN1
Vtd: MD1 threshold voltage
Vtn: Threshold voltage of MN1 According to the configuration shown in FIG. 6, I (MD1) and I (MN1) are equal to each other. That is, when I (MD1) and I (MN1) match each other, the magnitude relationship between the transconductance coefficients Kd and Kn is determined.
Kn> Kd
The transistor constructed so as to be is adopted as each of the transistors MD1 and MN1.
尚、トランスコンダクタンス係数Ｋｄ及びＫｎは、以下のように表される。 The transconductance coefficients Kd and Kn are expressed as follows.
Ｋｄ＝(1/2)・Ｃoxd・μｄ・（Ｗｄ／Ｌｄ）
Ｋｎ＝(1/2)・Ｃoxn・μｎ・（Ｗｎ／Ｌｎ）
Ｃoxd：ＭＤ１の単位面積あたりのゲート容量
Ｃoxn：ＭＮ１の単位面積あたりのゲート容量
μｄ：ＭＤ１のキャリア移動度
μｎ：ＭＮ１のキャリア移動度
Ｗｄ：ＭＤ１のチャネル幅
Ｗｎ：ＭＮ１のチャネル幅
ここで、図６において、トランジスタＭＤ１はデプレッション型のｎチャネルＭＯＳ型のトランジスタであり、そのソース端には接地電位ＧＮＤが印加されている。これにより、トランジスタＭＤ１のゲート端の電圧、つまりノードｎ１の電圧と、ＭＤ１のドレイン・ソース間電流との対応関係は、図７の実線にて示される電圧電流特性となる。また、図６に示すトランジスタＭＮ１はエンハンスメント型のｎチャネルＭＯＳ型のトランジスタであり、そのソース端には接地電位ＧＮＤが印加されている。これにより、トランジスタＭＮ１のゲート端の電圧、つまりノードｎ１の電圧と、ＭＮ１のドレイン・ソース間電流との対応関係は、図７の破線にて示される電圧電流特性となる。
Kd = (1/2) ・Coxd・ μd ・ (Wd / Ld)
Kn = (1/2) ・Coxn・ μn ・ (Wn / Ln)
Coxd : Gate capacity per unit area of MD1
Coxn : Gate capacity per unit area of MN1
μd: MD1 carrier mobility
μn: Carrier mobility of MN1
Wd: MD1 channel width
Wn: Channel width of MN1 Here, in FIG. 6, the transistor MD1 is a depletion type n-channel MOS type transistor, and a ground potential GND is applied to the source end thereof. As a result, the correspondence between the voltage at the gate end of the transistor MD1, that is, the voltage at the node n1 and the current between the drain and the source of the MD1 becomes the voltage-current characteristic shown by the solid line in FIG. Further, the transistor MN1 shown in FIG. 6 is an enhancement type n-channel MOS type transistor, and a ground potential GND is applied to the source end thereof. As a result, the correspondence between the voltage at the gate end of the transistor MN1, that is, the voltage at the node n1 and the drain-source current of the MN1 becomes the voltage-current characteristic shown by the broken line in FIG.
この際、トランジスタＭＰ１及びＭＰ２は、夫々のドレイン・ソース間に流れる電流が等しく、ＭＰ１及びＭＰ２各々のゲート端の電圧が等しく、且つトランジスタＭＮ１のトランスコンダクタンス係数ＫｎがトランジスタＭＤ１のトランスコンダクタンス係数Ｋｄよりも大である。これにより、図７に示すように、トランジスタＭＤ１の電圧電流特性（実線）とトランジスタＭＮ１の電圧電流特性（破線）とは１つの交点で交わり、その結果、ノードｎ１の電圧は、その交点での電圧Ｖｃとなり、この電圧Ｖｃの状態で安定する。よって、トランジスタＭＤ１は、自身のゲート端に印加された電圧Ｖｃに応じて一定の電流Ｉｃを安定して生成する定電流源となる。そこで、ダイオード接続されているトランジスタＭＰ１のゲート端に接続されている出力端子Ｂ１を、他回路のｐチャネルＭＯＳ型のトランジスタのゲート端に接続することにより、図７に示す電流Ｉｃを、この他回路側にコピーすることが可能となる。また、図６に示すトランジスタＭＰ３は、自身のゲート端がトランジスタＭＰ１のゲート端に接続されており、当該トランジスタＭＰ１に流れる電流をコピーしてトランジスタＭＮ２のドレイン端に供給する定電流源として動作する。そこで、ダイオード接続されているトランジスタＭＮ２のゲート端に接続されている出力端子Ｂ２を、他回路のｎチャネルＭＯＳ型のトランジスタのゲート端に接続することにより、図７に示す電流Ｉｃを、この他回路側にコピーすることが可能となる。尚、図６に示される定電流回路１００では、出力端子Ｂ１及びＢ２から電圧値一定の電圧を出力することができるので、レギュレータや、Ａ／Ｄ変換器又はＤ／Ａ変換器等の基準電圧発生回路として用いることも可能である。
At this time, the transistors MP1 and MP2 have the same current flowing between the drain and the source, the voltages at the gate ends of the MP1 and MP2 are equal, and the transconductance coefficient Kn of the transistor MN1 is higher than the transconductance coefficient Kd of the transistor MD1. Is also big. As a result, as shown in FIG. 7, the voltage-current characteristic (solid line) of the transistor MD1 and the voltage-current characteristic (broken line) of the transistor MN1 intersect at one intersection, and as a result, the voltage of the node n1 is at the intersection. It becomes a voltage Vc and is stable in the state of this voltage Vc. Therefore, the transistor MD1 becomes a constant current source that stably generates a constant current Ic according to the voltage Vc applied to its own gate end. Therefore, by connecting the output terminal B1 connected to the gate end of the transistor MP1 connected by the diode to the gate end of the p-channel MOS type transistor of another circuit, the current Ic shown in FIG. 7 can be obtained. It becomes possible to copy to the circuit side. Further, the transistor MP3 shown in FIG. 6 has its own gate end connected to the gate end of the transistor MP1 and operates as a constant current source that copies the current flowing through the transistor MP1 and supplies it to the drain end of the transistor MN2. .. Therefore, by connecting the output terminal B2 connected to the gate end of the transistor MN2 connected to the diode to the gate end of the n-channel MOS type transistor of another circuit, the current Ic shown in FIG. 7 can be obtained. It becomes possible to copy to the circuit side. In the constant
ところで、定電流回路１００として図６に示す構成を採用した場合には、従来の構成に比べて、定電流源としてのトランジスタＭＤ１で流せる定電流の電流量を大きくすることが可能となる。
By the way, when the configuration shown in FIG. 6 is adopted as the constant
すなわち、図６に示す構成では、トランジスタＭＤ１のゲート・ソース間電圧Ｖｇｓ（ＭＤ１）は、
Ｖｇｓ（ＭＤ１）＝［Ｉ（ＭＤ１）／Ｋｄ］1/2＋Ｖｔｄ
となり、トランジスタＭＮ１のゲート・ソース間電圧Ｖｇｓ（ＭＮ１）は、
Ｖｇｓ（ＭＮ１）＝［Ｉ（ＭＮ１）／Ｋｎ］1/2＋Ｖｔｎ
にて表される。
That is, in the configuration shown in FIG. 6, the gate-source voltage Vgs (MD1) of the transistor MD1 is
Vgs (MD1) = [I (MD1) / Kd] 1/2 + Vtd
The gate-source voltage Vgs (MN1) of the transistor MN1 is
Vgs (MN1) = [I (MN1) / Kn] 1/2 + Vtn
It is represented by.
ここで、図６に示す構成によれば、
Ｉ（ＭＤ１）＝Ｉ（ＭＮ１）
となり、且つ、
Ｖｇｓ（ＭＤ１）＝Ｖｇｓ（ＭＮ１）
となるので、
［Ｉ（ＭＤ１）／Ｋｄ］1/2＋Ｖｔｄ＝［Ｉ（ＭＮ１）／Ｋｎ］1/2＋Ｖｔｎ
なる関係が導き出せる。
Here, according to the configuration shown in FIG.
I (MD1) = I (MN1)
And
Vgs (MD1) = Vgs (MN1)
Because it becomes
[I (MD1) / Kd] 1/2 + Vtd = [I (MN1) / Kn] 1/2 + Vtn
Relationship can be derived.
ここで、
Ｋｎ＞Ｋｄ
であることから、
Ｋｎ＝Ｎ・Ｋｄ
（Ｎ＞１）
とすると、トランジスタＭＤ１のドレイン・ソース間電流Ｉ（ＭＤ１）は、
Ｉ（ＭＤ１）＝Ｋｄ／（１−１／Ｎ1/2）2×（Ｖｔｎ−Ｖｔｄ）2
と表される。
here,
Kn> Kd
Because it is
Kn = N · Kd
(N> 1)
Then, the drain-source current I (MD1) of the transistor MD1 is
I (MD1) = Kd / (1-1 / N 1/2 ) 2 × (Vtn-Vtd) 2
It is expressed as.
一方、従来回路に設けられているデプレッション型のｎチャネルＭＯＳトランジスタのドレイン・ソース間電流Ｉｄｓは、そのゲート・ソース間電圧Ｖｇｓが接地電位ＧＮＤ、つまりゼロボルトであるので、
Ｉｄｓ＝Ｋｄ（−Ｖｔｄ）2
と表される。
On the other hand, the drain-source current Ids of the depletion type n-channel MOS transistor provided in the conventional circuit is such that the gate-source voltage Vgs is the ground potential GND, that is, zero volt.
Ids = Kd (-Vtd) 2
It is expressed as.
よって、例えば、
Ｖｔｎ＝０．６ボルト
Ｖｔｄ＝−０．６ボルト
Ｎ＝２
なる特性を有するトランジスタＭＤ１及びＭＮ２を採用した場合には、図６に示すデプレッション型のトランジスタＭＤ１のドレイン・ソース間電流は、従来回路に示されるデプレッション型のトランジスタで流せる電流の略４６倍となる。
So, for example,
Vtn = 0.6 volt Vtd = -0.6 volt N = 2
When the transistors MD1 and MN2 having the above characteristics are adopted, the drain-source current of the depletion type transistor MD1 shown in FIG. 6 is approximately 46 times the current that can be passed by the depletion type transistor shown in the conventional circuit. ..
つまり、定電流回路１００として図６に示す構成を採用すれば、従来回路に２つのトランジスタ（ＭＮ１、ＭＰ２）を追加するだけで、定電流の電流量を従来回路の４６倍にすることが可能となる。ところで、トランジスタＭＤ１のサイズ比（Ｗ／Ｌ）を４６倍にすることによっても、定電流の電流量を４６倍にすることができるが、この場合におけるトランジスタＭＤ１のチップ占有面積の増加分は、２つのトランジスタ（ＭＮ１、ＭＰ２）を合わせたチップ占有面積よりも大となる。
That is, if the configuration shown in FIG. 6 is adopted as the constant
よって、図６に示す構成によれば、装置規模の増大分を抑えて、定電流の電流量を大幅に増加することが可能となる。 Therefore, according to the configuration shown in FIG. 6, it is possible to suppress an increase in the scale of the device and significantly increase the amount of constant current.
更に、図６に示す構成では、電源ラインＤＬを介して電源電位ＶＲを受け、接地電位ＧＮＤが印加されているラインに向けて電流を流す電流経路中には、トランジスタＭＰ１（ＭＰ３又はＭＰ２）と、これに縦続に接続されているトランジスタＭＤ１（ＭＮ１又はＭＮ２）とが含まれているだけである。従って、当該電流経路中に、これら２つのトランジスタと共に抵抗素子が縦続に接続されている従来の回路に比べて低い電圧値の電源電圧で正常な動作を行うことが可能となる。 Further, in the configuration shown in FIG. 6, the transistor MP1 (MP3 or MP2) is included in the current path in which the power supply potential VR is received via the power supply line DL and the current is passed toward the line to which the ground potential GND is applied. , It only contains the transistor MD1 (MN1 or MN2) connected in cascade. Therefore, it is possible to perform normal operation with a power supply voltage having a lower voltage value than that of a conventional circuit in which a resistance element is connected in series with these two transistors in the current path.
尚、図６に示す実施例では、トランジスタＭＰ１及びＭＰ２の各々を、夫々のドレイン・ソース間に流れる電流が一対一の電流ミラー比となるように構築されたトランジスタ
とし、且つトランジスタＭＤ１及びＭＮ１の各々として、夫々のトランスコンダクタンス係数Ｋｄ及びＫｎがＫｎ＞Ｋｄなる大小関係を有するものを採用している。
In the embodiment shown in FIG. 6, each of the transistors MP1 and MP2 is a transistor constructed so that the current flowing between the drain and the source has a one-to-one current mirror ratio, and the transistors MD1 and MN1 are used. As each of them, the ones having a magnitude relation in which the respective transconductance coefficients Kd and Kn have a magnitude relationship of Kn> Kd are adopted.
しかしながら、トランジスタＭＰ１及びＭＰ２の各々として、夫々のドレイン・ソース間に流れる電流の比が１：ｒ（ｒは実数）となるものを採用し、且つトランジスタＭＤ１及びＭＮ１の各々として、トランスコンダクタンス係数Ｋｄ及びＫｎがＫｎ＞ｒ・Ｋｄなる大小関係を満たす構成を有するトランジスタを採用しても良い。 However, as each of the transistors MP1 and MP2, the one in which the ratio of the currents flowing between the drains and the sources is 1: r (r is a real number) is adopted, and as each of the transistors MD1 and MN1, the transconductance coefficient Kd is adopted. And a transistor having a configuration in which Kn satisfies the magnitude relationship of Kn> r · Kd may be adopted.
また、図６に示す定電流回路１００では２系統分の出力端子Ｂ１及びＢ２を設けているが、出力端子が１系統分だけで良いのならば、トランジスタＭＰ３及びＭＮ２を省いた構成を採用しても良い。
Further, the constant
要するに、図６に示す定電流回路１００としては、少なくとも以下のような第１〜第４のトランジスタを有するものであれば良いのである。すなわち、第１のトランジスタ（ＭＤ１）は、デプレッション型のｎチャネルＭＯＳトランジスタであり、そのソース端には接地電位（ＧＮＤ）が印加されており、ドレイン端には第１の出力端子（Ｂ１）が接続されている。第２のトランジスタ（ＭＰ１）は、ソース端に電源電位を受け、ドレイン端及びゲート端が第１のトランジスタのドレイン端に接続されている。第３のトランジスタ（ＭＰ２）は、自身のソース端に電源電位を受け、ゲート端が第１のトランジスタのドレイン端に接続されている。第４のトランジスタ（ＭＮ１）は、ソース端に接地電位（ＧＮＤ）が印加されており、ドレイン端及びゲート端が第１のトランジスタ（ＭＤ１）のゲート端と第３のトランジスタ（ＭＰ２）のドレイン端とに接続されている。
In short, the constant
１００ 定電流回路
ＭＤ１、ＭＮ１ トランジスタ
100 constant current circuit MD1, MN1 transistor
Claims (8)
第１の出力端子と、
ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳトランジスタであり、前記定電流の生成時に定電流源として動作する第１のトランジスタと、
ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続された第２のトランジスタと、
第２の出力端子と、
ソース端及びドレイン端のうちの一端に電源電位を受け、他端に前記第２の出力端子が接続されている、ダイオード接続された第３のトランジスタと、
ソース端及びドレイン端のうちの一端が前記第３のトランジスタの前記他端に接続されており、他端に接地電位が印加されており、且つゲート端が前記第２のトランジスタのゲート端に接続されている第４のトランジスタと、を含むことを特徴とする定電流回路。 It is a constant current circuit that generates a constant current.
The first output terminal and
It is a depletion type n-channel MOS transistor that receives a power supply potential at the drain end, a ground potential is applied to the gate end, and the first output terminal is connected to the source end, and is constant when the constant current is generated. The first transistor that operates as a current source and
A diode-connected second transistor in which one end of the drain end and the source end is connected to the source end of the first transistor and a ground potential is applied to the other end.
The second output terminal and
A diode-connected third transistor to which the power potential is received at one end of the source end and the drain end and the second output terminal is connected to the other end.
One end of the source end and the drain end is connected to the other end of the third transistor, a ground potential is applied to the other end, and the gate end is connected to the gate end of the second transistor. A constant current circuit comprising:
ドレイン端が前記電源ラインに接続されており、ゲート端に接地電位が印加されており、ソース端が前記第１のトランジスタの前記ドレイン端に接続されているデプレッション型のｎチャネルＭＯＳの第５のトランジスタと、を含むことを特徴とする請求項１に記載の定電流回路。 The power supply line to which the power supply potential is applied and the power supply line
A fifth of the depletion type n-channel MOS in which the drain end is connected to the power supply line, the ground potential is applied to the gate end, and the source end is connected to the drain end of the first transistor. The constant current circuit according to claim 1, further comprising a transistor.
ドレイン端が前記電源ラインに接続されており、ゲート端が前記第１の出力端子に接続されており、ソース端が前記第１のトランジスタの前記ドレイン端に接続されているデプレッション型のｎチャネルＭＯＳの第５のトランジスタと、を含むことを特徴とする請求項１に記載の定電流回路。 The power supply line to which the power supply potential is applied and the power supply line
A depletion-type n-channel MOS in which the drain end is connected to the power supply line, the gate end is connected to the first output terminal, and the source end is connected to the drain end of the first transistor. The constant current circuit according to claim 1, wherein the fifth transistor is included.
前記第２及び第４のトランジスタはｎチャネルＭＯＳ型のトランジスタであり、
前記第３のトランジスタはｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項２又は３に記載の定電流回路。 A ground potential is applied to the back gates of the first and fifth transistors.
The second and fourth transistors are n-channel MOS type transistors.
The constant current circuit according to claim 2 or 3, wherein the third transistor is a p-channel MOS type transistor.
第１の出力端子と、
ソース端及びバックゲートに接地電位が印加されており、ドレイン端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、
ソース端に電源電位を受け、ドレイン端及びゲート端が前記第１のトランジスタのドレイン端に接続されている第２のトランジスタと、
ソース端に電源電位を受け、ゲート端が前記第１のトランジスタのドレイン端に接続されている第３のトランジスタと、
ソース端に接地電位が印加されており、ドレイン端及びゲート端が前記第１のトランジスタの前記ゲート端と前記第３のトランジスタのドレイン端とに接続されている第４のトランジスタと、を含むことを特徴とする定電流回路。 It is a constant current circuit that generates a constant current.
The first output terminal and
A first transistor of a depletion type n-channel MOS in which a ground potential is applied to the source end and the back gate and the first output terminal is connected to the drain end.
A second transistor that receives a power supply potential at the source end and whose drain end and gate end are connected to the drain end of the first transistor.
A third transistor whose source end receives a power potential and whose gate end is connected to the drain end of the first transistor,
A ground potential is applied to the source end, and the drain end and the gate end include a fourth transistor in which the gate end of the first transistor and the drain end of the third transistor are connected. A constant current circuit featuring.
第２の出力端子と、
ソース端に接地電位が印加されており、ゲート端及びドレイン端が前記第５のトランジスタのドレイン端と前記第２の出力端子とに接続されている第６のトランジスタと、を含むことを特徴とする請求項５に記載の定電流回路。 A fifth transistor whose source end receives a power potential and whose gate end is connected to the gate end of the second transistor,
The second output terminal and
A ground potential is applied to the source end, and the gate end and the drain end include a sixth transistor connected to the drain end of the fifth transistor and the second output terminal. The constant current circuit according to claim 5.
前記定電流回路は、
第１の出力端子と、
ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳトランジスタであり、前記定電流の生成時に定電流源として動作する第１のトランジスタと、
ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続された第２のトランジスタと、
第２の出力端子と、
ソース端及びドレイン端のうちの一端に電源電位を受け、他端に前記第２の出力端子が接続されている、ダイオード接続された第３のトランジスタと、
ソース端及びドレイン端のうちの一端が前記第３のトランジスタの前記他端に接続されており、他端に接地電位が印加されており、且つゲート端が前記第２のトランジスタのゲート端に接続されている第４のトランジスタと、を含むことを特徴とする半導体装置。 A semiconductor device in which a constant current circuit that generates a constant current is formed.
The constant current circuit is
The first output terminal and
It is a depletion type n-channel MOS transistor that receives a power supply potential at the drain end, a ground potential is applied to the gate end, and the first output terminal is connected to the source end, and is constant when the constant current is generated. The first transistor that operates as a current source and
A diode-connected second transistor in which one end of the drain end and the source end is connected to the source end of the first transistor and a ground potential is applied to the other end.
The second output terminal and
A diode-connected third transistor to which the power potential is received at one end of the source end and the drain end and the second output terminal is connected to the other end.
One end of the source end and the drain end is connected to the other end of the third transistor, a ground potential is applied to the other end, and the gate end is connected to the gate end of the second transistor. A semiconductor device comprising:
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