JP2021180199A - インダクタ、複合インダクタ及びｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】コアに挿通する導体を巻形状にしない場合であっても必要なインダクタンスを確保することが可能なインダクタ、複合インダクタ及びＤＣ／ＤＣコンバータを提供する。【解決手段】インダクタ６ｂは、磁性体を含み互いに突き合わせ可能な一対のコア６３ｂ、６４ｂと、所定の電流源から外部へ流れる流出電流及び外部から前記電流源へ戻る戻り電流が流れる一対の導電体６１ｂ、６２ｂとを備える。一対のコア６３ｂ、６４ｂは、突き合わせた状態で突き合わせ面に沿って貫通する貫通孔を形成し、一対の導電体６１ｂ、６２ｂは、流出電流及び戻り電流が貫通孔の貫通方向に対して同一方向に流れるように貫通孔に挿通してある。【選択図】図６

Description

本発明は、インダクタ、複合インダクタ及びＤＣ／ＤＣコンバータに関する。

直流電圧を昇降圧するＤＣ／ＤＣコンバータ（以下、単にコンバータともいう）が車載機器や産業用機器の電源として広く用いられている。コンバータの種類は、入出力間をトランスで絶縁するか否かによって絶縁型及び非絶縁型に分けられる。絶縁型のコンバータの制御方式としては、例えばトランスの一次巻線に直列に接続されたスイッチがオンしている間に二次側へエネルギーを伝達するか、又はスイッチがオンしている間にトランスに蓄えたエネルギーをスイッチがオフしている間に二次側へ伝達するかによって、フォワード方式及びフライバック方式に分けられる。

フォワード方式のコンバータには、トランスの一次側のスイッチの数が１つである１石式と、スイッチの数が複数である多石式とがある。多石式の例としては、プッシュプル方式、ハーフブリッジ方式及びフルブリッジ方式が挙げられる。フォワード方式のコンバータでは、トランスの一次側のスイッチがオンである期間に二次側に電力が伝達されてチョークコイル（インダクタ）にエネルギーが蓄積され、スイッチがオフである期間はチョークコイルからエネルギーが放出される。フライバック方式のコンバータでは、トランスの一次側のスイッチがオンである期間にトランスにエネルギーが蓄積され、スイッチがオフである期間はトランスからエネルギーが放出されるため、チョークコイルが不要である。

一般的に絶縁型のフォワード方式によるコンバータでは、出力電流が流れる二次側の回路の高電位側に、巻線をコアに巻回した１つのチョークコイル（インダクタ）が介装される（特許文献１参照）。このインダクタに必要とされるインダクタンスの大きさは、スイッチをオン／オフするスイッチング周波数に反比例するため、インダクタを小型化するにはスイッチング周波数を比較的高くしなければならない。

特開平１１−２０６１１８号公報

しかしながら、コンバータにおけるスイッチのスイッチング周波数を高くするほどスイッチングロスが増加したり、配線が難しくなったりするトレードオフがあり、インダクタの小型化に必要とされるところまでスイッチング周波数を高くするには課題が多い。特に、コアに挿通する導体部を巻形状にしない場合は、必要なインダクタンスを確保することが困難であった。

本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、コアに挿通する導体を巻形状にしない場合であっても必要なインダクタンスを確保することが可能なインダクタ、複合インダクタ及びＤＣ／ＤＣコンバータを提供することにある。

本発明の一態様に係るインダクタは、磁性体を含み互いに突き合わせ可能な一対のコアと、所定の電流源から外部へ流れる流出電流及び外部から前記電流源へ戻る戻り電流が流れる一対の導電体とを備えるインダクタであって、前記一対のコアは、突き合わせた状態で突き合わせ面に沿って貫通する貫通孔を形成し、前記一対の導電体は、前記流出電流及び前記戻り電流が前記貫通孔の貫通方向に対して同一方向に流れるように前記貫通孔に挿通してある。

本発明の一態様に係る複合インダクタは、上述のインダクタを含む複合インダクタであって、前記一対の導電体が前記貫通孔に挿通された前記一対のコアを複数対備える。

本発明の一態様に係るＤＣ／ＤＣコンバータは、上述のインダクタ又は複合インダクタと、スイッチング素子と、一次巻線が前記スイッチング素子に直列に接続されたトランスとを備え、前記一対の導電体は、前記トランスの二次巻線から外部へ流出する流出電流及び外部から前記二次巻線に戻る戻り電流が流れるように接続されている。

なお、本願は、このような特徴的な構成を備えるインダクタ、複合インダクタ及びＤＣ／ＤＣコンバータとして実現することができるだけでなく、ＤＣ／ＤＣコンバータの一部を半導体集積回路として実現したり、インダクタ、複合インダクタ又はＤＣ／ＤＣコンバータを含むその他のシステムとして実現したりすることができる。

上記によれば、コアに挿通する導体を巻形状にしない場合であっても必要なインダクタンスを確保することが可能となる。

実施形態１に係るＤＣ／ＤＣコンバータの構成例を示すブロック図である。 トランスの一次側から二次側に電力を伝達する期間での動作状態の一例を示す説明図である。 トランスの二次側で負荷電流が還流する期間での動作状態の一例を示す説明図である。 実施形態１に係るインダクタを斜め上方から見た斜視図である。 実施形態１に係るインダクタの組み立て後の状態を模式的に示す縦断面図である。 実施形態２に係るインダクタを斜め上方から見た斜視図である。 実施形態２に係るインダクタの組み立て後の状態を模式的に示す縦断面図である。 実施形態２に係る貫通孔の双方に挿通された導電体を各別に示す平面図である。 変形例１に係る貫通孔の全てに挿通された導電体を各別に示す平面図である。 変形例２に係る一対の導電体を模式的に示す平面図である。 変形例３に係るインダクタを斜め上方から見た斜視図である。 筐体に取り付けたインダクタを模式的に示す側面図である。 実施形態３に係るＤＣ／ＤＣコンバータの構成例を示すブロック図である。 実施形態３に係るＤＣ／ＤＣコンバータの印刷配線基板上に形成されたトランス及びインダクタを模式的に示す平面図である。 実施形態４に係るＤＣ／ＤＣコンバータの印刷配線基板上に形成されたトランス及びインダクタを模式的に示す平面図である。 Ａは、実施形態２に係るＤＣ／ＤＣコンバータによるスイッチングノイズの周波数成分を示すグラフであり、Ｂは、実施形態４に係るＤＣ／ＤＣコンバータによるスイッチングノイズの周波数成分を示すグラフである。

［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。

（１）本発明の一態様に係るインダクタは、磁性体を含み互いに突き合わせ可能な一対のコアと、所定の電流源から外部へ流れる流出電流及び外部から前記電流源へ戻る戻り電流が流れる一対の導電体とを備えるインダクタであって、前記一対のコアは、突き合わせた状態で突き合わせ面に沿って貫通する貫通孔を形成し、前記一対の導電体は、前記流出電流及び前記戻り電流が前記貫通孔の貫通方向に対して同一方向に流れるように前記貫通孔に挿通してある。

本態様にあっては、磁性体を含む一対のコアを突き合わせた突き合わせ面に沿って貫通孔が形成されており、貫通孔に挿通された一対の導電体は、所定の電流源からの流出電流及び電流源への戻り電流が、貫通孔の貫通方向に対して同一方向に流れるように外部と接続される。これにより、コアの貫通孔に１つの導電体を挿通する場合と比較して、起磁力Ｆ（Ｆ＝ＮＩ：Ｎは巻数、Ｉは電流）が２倍となり、インダクタンスが略４倍になる。

（２）前記貫通孔の数は２以上であり、各貫通孔の夫々は、貫通方向が前記突き合わせ面に沿った同一方向に向くようにしてあり、前記一対の導電体の夫々は、隣り合う２つの貫通孔に挿通された部位に互いに逆方向の電流が流れるようにしてあることが好ましい。

本態様にあっては、貫通方向がコアの突き合わせ面に沿った同一方向に揃っている２つ以上の貫通孔がコアに形成されており、一対の導電体の一方及び他方の夫々は、隣り合う２つの貫通孔に挿通された部位に流れる電流が互いに逆方向になるように構成されている。これにより、隣り合う貫通孔の間のコア内で磁束が打ち消し合うことがなく、貫通孔の数に略比例してインダクタンスが更に増大する。

（３）前記一対の導電体の夫々は、前記隣り合う２つの貫通孔に挿通された部位を含んでＵ字状に形成されたＵ字状部を有することが好ましい。

本態様にあっては、一対の導電体の一方及び他方の夫々について、隣り合う２つの貫通孔に挿通された部位及びこれらの部位を接続する部位がＵ字状をなしている。これにより、一対の導電体の夫々が、平面視にて点対称又は線対称の比較的単純な形状となる。

（４）前記一対の導電体の夫々は、前記貫通孔の貫通方向に対して前記Ｕ字状部が互いに逆向きになるようにしてあることが好ましい。

本態様にあっては、一対の導電体の一方及び他方におけるＵ字状部が互いに逆向きに構成されている。これにより、一対の導電体の一端同士及び他端同士が貫通孔の貫通方向の両側に離隔されるため、上記電流源及び外部との接続が容易となる。

（５）前記貫通孔の数は２であり、前記一対のコアは、ＥＥ型、ＥＩ型又はＥＲ型の何れかであることが好ましい。

本態様にあっては、突き合わせた状態で２つの貫通孔を有するＥＥ型、ＥＩ型又はＥＲ型のコアを用いるため、広く普及しているコアが利用できる。

（６）前記一対の導電体の夫々は、断面が矩形状をなしていることが好ましい。

本態様にあっては、一対の導電体夫々の断面が矩形状であるため、断面の短辺方向の厚さを抑えることができる。また、一対の導電体夫々の断面積に対する表面積が大きいため、放熱性が良好である。

（７）前記一対の導電体は、多層配線基板の異なる層に含まれる導体パターンであることが好ましい。

本態様にあっては、多層配線基板の異なる内層又は外層に含まれる導体パターンを一対の導電体として用いるため、周辺回路を含めて一対の導電体を容易に形成することができる。

（８）前記一対のコアの材料は、磁性体を焼結して形成したフェライト又は磁性体を含む粉末を加圧して形成した圧粉形成体であることが好ましい。

本態様にあっては、コアの材料にフェライト又は圧粉形成体を用いるため、高周波特性が良好である。

（９）前記一対の導電体の間及び／又は前記一対の導電体と前記コアとの間に伝熱材料を含む伝熱層を更に備えることが好ましい。

本態様にあっては、一対の導電体の間及び一対の導電体とコアとの間の何れか一方又は両方に伝熱材料が介装されているため、導電体で発生した熱が貫通孔の外部に伝熱される。

（１０）本発明の一態様に係る複合インダクタは、上述のインダクタを含む複合インダクタであって、前記一対の導電体が前記貫通孔に挿通された前記一対のコアを複数対備える。

本態様にあっては、複数対のコアによって全体のインダクタンスが複数のインダクタに分散されるため、各対のコアのサイズを小さくすることができる。

（１１）各対のコアの前記貫通孔に前記一対の導電体が挿通されることによって形成されるインダクタによる２端子対回路が縦続接続となるようにしてあることが好ましい。

本態様にあっては、一対のコアに一対の導電体が挿通されて形成されるインダクタが２つのインダクタンス要素を含む２端子対回路と見なされ、各２端子対回路が縦続接続されている。これにより、各２端子対回路の伝送特性に基づいて全体の伝送特性が導き出される。

（１２）少なくとも１つの前記２端子対回路における一方の端子対にキャパシタを接続してあることが好ましい。

本態様にあっては、縦続接続された複数の２端子対回路における少なくとも１つの端子対にキャパシタが接続されているため、低域通過フィルタが形成される。

（１３）本発明の一態様に係るＤＣ／ＤＣコンバータは、上述のインダクタと、スイッチング素子と、一次巻線が前記スイッチング素子に直列に接続されたトランスとを備え、前記一対の導電体は、前記トランスの二次巻線から外部へ流出する流出電流及び外部から前記二次巻線に戻る戻り電流が流れるように接続されている。

本態様にあっては、トランスの一次巻線にスイッチング素子が直列に接続され、トランスの二次巻線に対する流出電流及び戻り電流がインダクタの一対の導電体に流れる。これにより、スイッチング素子がオン／オフしたときにトランスの二次巻線に電流が誘起し、この電流が上述のインダクタにおける一対の導電体に流れるため、出力電流が効果的に平滑される。

（１４）本発明の一態様に係るＤＣ／ＤＣコンバータは、上述の複合インダクタと、スイッチング素子と、一次巻線が前記スイッチング素子に直列に接続されたトランスとを備え、前記一対の導電体は、前記トランスの二次巻線から外部へ流出する流出電流及び外部から前記二次巻線に戻る戻り電流が流れるように接続されている。

本態様にあっては、トランスの一次巻線にスイッチング素子が直列に接続され、トランスの二次巻線に対する流出電流及び戻り電流が複合インダクタの一対の導電体に流れる。これにより、スイッチング素子がオン／オフしたときにトランスの二次巻線に電流が誘起し、この電流が上述の複合インダクタにおける一対の導電体に流れるため、出力電流が効果的に平滑される。

（１５）前記一対の導電体は、一方が前記二次巻線と一体的に形成されており、前記一方及び／又は他方が出力側の電路と一体的に形成されていることが好ましい。

本態様にあっては、一対の導電体の一方がトランスの二次巻線と一体的に形成され、一方及び他方の何れか又は両方が出力側の電路と一体的に形成されるため、部品間の接合箇所を削減することができる。

［本発明の実施形態の詳細］
本発明の実施形態に係るインダクタ、複合インダクタ及びＤＣ／ＤＣコンバータの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

（実施形態１）
図１は、実施形態１に係るＤＣ／ＤＣコンバータ１００の構成例を示すブロック図である。ＤＣ／ＤＣコンバータ１００は、トランス１０を備え、入力側の端子Ａ及びＢの電位と出力側の端子Ｃ及びＤの電位とがトランス１０によって分離されている。入力側の端子Ａ及びＢ間には、キャパシタ２０が接続されており、外部の直流電源（不図示）から所定電圧が印加される。出力側の端子Ｃ及びＤ間には、キャパシタ２１が接続されており、更に外部の負荷が接続される。端子Ｄは例えば接地電位に接続されている。

ＤＣ／ＤＣコンバータ１００は、また、トランス１０の一次巻線１１の一端及び端子Ｂ間に接続されたＮｃｈ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと言う）３１（スイッチング素子に相当）と、一次巻線１１の一端及び端子Ａ間に接続されたＦＥＴ３２及びキャパシタ２２の直列回路と、ＦＥＴ３１及び３２のオン／オフを制御する制御部４とを備える。一次巻線１１は、他端が端子Ａに接続されている。ＦＥＴ３１及び３２は、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の他のスイッチング素子であってもよい。

ＦＥＴ３１は、ドレインが一次巻線１１の一端に接続され、ソースが端子Ｂに接続され、ゲートが制御部４に接続されている。ＦＥＴ３２は、ドレインがキャパシタ２２の一端に接続され、ソースが一次巻線１１の一端に接続され、ゲートが制御部４に接続されている。キャパシタ２２の他端は、端子Ａに接続されている。ＦＥＴ３１及び３２の夫々は、両端に逆並列に接続されたボディダイオードを有する。アクティブクランプ回路を構成するＦＥＴ３２及びキャパシタ２２は、直列に接続する順序を入れ換えてもよい。

トランス１０の二次巻線１２は、一端にダイオード５１のカソードが接続され、他端にダイオード５２のカソードが接続されている。ダイオード５２のカソードは、更に、チョークコイルとしてのインダクタ６に含まれる導電体６１を介してキャパシタ２１の一端及び端子Ｃに接続されている。ダイオード５１及び５２のアノードは、インダクタ６に含まれる導電体６２を介してキャパシタ２１の他端及び端子Ｄに接続されている。

インダクタ６は、一対のコア及び導電体６１，６２を含んで一体化されている。なお、回路図上は、インダクタ６はコアにコイルが巻回されたものであるかのように表されているが、本実施形態１では、導電体６１，６２がコイルに相当する。インダクタ６の詳細については後述する。

上述の構成を有するＤＣ／ＤＣコンバータ１００は、いわゆる１石式のフォワードコンバータであり、端子Ａ及びＢから供給される所定電圧を｛（ＦＥＴ３１のデューティ比）／（トランス１０の巻数比）｝倍に変換した電圧を端子Ｃ及びＤから出力する。ＤＣ／ＤＣコンバータ１００は、１石式に限定されず、多石式のプッシュプル方式、ハーフブリッジ方式及びフルブリッジ方式の何れかであってもよい。多石式の例については、方式そのものが公知であるため、記載を省略する。

本実施形態１では、ＦＥＴ３１を所定の周期でＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御することにより、電圧変換を行う。そこで、先ずＤＣ／ＤＣコンバータ１００の電圧変換動作について説明する。以下の図２及び３では、キャパシタ２０、制御部４、及び端子Ｃ，Ｄの図示を省略する。

図２は、トランス１０の一次側から二次側に電力を伝達する期間での動作状態の一例を示す説明図である。この期間では、制御部４の制御によってＦＥＴ３１がオンとなり、ＦＥＴ３２はオフとなる。そして、端子Ａ及びＢからトランス１０の一次巻線１１に所定電圧が印加されて二次巻線１２に一定の電圧が誘起し、ダイオード５１が導通してインダクタ６に直線的に増加する負荷電流が流れる。この間に、二次巻線１２（所定の電流源に相当）から導電体６１を介してキャパシタ２１及び負荷に流れる電流（実質的な出力電流）を流出電流とし、キャパシタ２１及び負荷から導電体６２を介して二次巻線１２に戻る電流（所謂リターンパスを流れる電流）を戻り電流とする。流出電流及び戻り電流の大きさは同じである。

一方、一次巻線１１には、負荷電流（より正確には、二次側の負荷電流の大きさをトランス１０の巻数比で除した大きさの電流）及び励磁電流を足し合わせた電流が直線的に増加するように流れる。一次巻線１１及び二次巻線１２夫々に流れる負荷電流による磁束はお互いに打消し合うのに対し、励磁電流はトランス１０のコア内に磁束を作る。キャパシタ２２には、現在のＰＷＭ周期に至るまでの間に、ＦＥＴ３２のドレイン側を正とする電圧が充電されている。以下では、説明上、一次巻線１１の一端に対して他端の電位が高い場合を正の電圧とする。また、一次巻線１１の他端から一端に流れる電流を正の電流とする。

図３は、トランス１０の二次側で負荷電流が還流する期間での動作状態の一例を示す説明図である。この期間の初めにＦＥＴ３１がオフとなり、ＦＥＴ３１に負荷電流及び励磁電流が流れなくなって、ＦＥＴ３２のボディダイオードに正の励磁電流が転流する（実線参照）。転流した励磁電流は直線的に減少するが、励磁電流の向きが正である間はキャパシタ２２が充電される。一方の二次巻線１２にダイオード５１を介して流れていた負荷電流は、ダイオード５２を介して流れるように還流する。

その後、制御部４の制御によってＦＥＴ３２がオンとなり、ＦＥＴ３２のボディダイオードに流れていた励磁電流は、チャネル領域を流れるようになるが、励磁電流は依然として減少し続ける。図３に示す期間の全期間を通じてキャパシタ２２から一次巻線１１に負の電圧が印加されるため、励磁電流は、直線的に減少して上記全期間の中程で極性が正から負に反転する（破線参照）。この時にキャパシタ２２が放電に転じる。そして、ＦＥＴ３２がオンである期間の終了時点でトランス１０に蓄えられたエネルギーの放出が終了する。トランス１０の二次側の負荷電流は、依然としてダイオード５２を介して還流し続ける。

次に、インダクタ６の詳細について説明する。図４は、実施形態１に係るインダクタ６を斜め上方から見た斜視図であり、図５は、実施形態１に係るインダクタ６の組み立て後の状態を模式的に示す縦断面図である。インダクタ６は、例えば断面がコの字状の一対のコア６３，６４の突き合わせ面Ｘ−Ｘに沿って貫通孔６０が形成されており、該貫通孔６０に一対の導電体６１，６２が重なるように挿通されている。導電体６１，６２の上下関係は、図４及び５に示すものと逆であってもよい。一対のコア６３，６４は、突き合わせることによって貫通孔が形成されるものであれば、断面及び外形がどのような形状であってもよい。

導電体６１，６２は、断面が矩形状の平角銅線又はバスバーであり、アスペクト比（長辺と短辺の比率）は、例えば２：１から２０：１の範囲内であるが、これに限定されるものではない。このように断面を矩形状にしてアスペクト比を大きくすることにより、導電体６１，６２の放熱が容易となる。

コア６３，６４は、材料が、磁性体を焼結して形成したフェライト又は磁性体を含む粉末を加圧して形成した圧粉形成体であるため、高周波特性が良好である。コア６３，６４の材料はこれらに限定されず、例えば、軟質磁性体の粉末及び樹脂を含む複合材料であってもよいし、板状の磁性体を積層した積層体であってもよい。

導電体６１，６２の間には、絶縁層６５が配されている。導電体６１，６２とコア６３，６４との間には、絶縁層６６が配されている。絶縁層６５，６６の材料が、例えばシリコンシート等の放熱材料である場合は、導電体６１，６２の放熱が良好となる。ここでは、導電体６１，６２と絶縁層６６との間に、例えばカーボンシート等の伝熱材料を含む伝熱層６７，６７を更に設けてある。導電体６１，６２の間に、伝熱層（不図示）を更に設けてもよい。

インダクタ６の組み立て段階では、コア６３，６４を突き合わせる前に、コア６４における貫通孔６０が形成されるべき位置に導電体６１，６２が載置され、その後、コア６４にコア６３が突き合わされて組み立てられる。インダクタ６を周辺回路と接続する場合は、導電体６１に流れる流出電流及び導電体６２に流れる戻り電流が、貫通孔６０の貫通方向に対して同一方向に流れるように考慮される。

次に、上記のように構成されたインダクタ６の適用範囲と性能について説明する。一般的にフォワード型のＤＣ／ＤＣコンバータのチョークコイルは、必要とされるインダクタンスがスイッチング周波数に反比例し、スイッチング周波数が低い場合はコイルを巻形状ではない導体に置き換えることができなくなる。このため、本実施形態１では、制御部４によるＦＥＴ３１，３２のスイッチング周波数を３００ｋＨｚ〜３ＭＨｚの範囲内と想定し、インダクタ６に必要なインダクタンスを０．１μＨ〜３μＨの範囲内と想定する。

導電体６１，６２夫々に流れる流出電流及び戻り電流の大きさは、３０Ａ〜２５０Ａの範囲内と想定する。このような大電流が流れる場合であっても、インダクタ６の導電体６１，６２を巻形状にする必要がないため、放熱が比較的容易である。

ここで、一般的に漏れ磁束がない単層のソレノイドコイルのインダクタンスＬは、以下の式（１）で表されることが知られている。

Ｌ＝μＳＮ² ／ｌ・・・・・・・・・・・・・・・・・・・・・・・・（１）
但し、
μ：透磁率
Ｓ：コイルの断面積
Ｎ：コイルの巻数
ｌ：コイルの磁路長

式（１）より、コア６３，６４の形状及び大きさが一定の場合、インダクタ６のインダクタンスは、導電体６１，６２による巻数、即ち、貫通孔６０に挿通される導電体６１及び６２の数（＝２）の二乗に比例する。従って、貫通孔６０に１つの導電体を挿通する場合と比較して、インダクタ６のインダクタンスは略４倍になり、導電体６１，６２を巻形状にせずに済むスイッチング周波数を１／４に引き下げることができる。

なお、本実施形態１では、導電体６１，６２とコア６３，６４との間に絶縁層６６を配したが、貫通孔６０に挿通される筒状部と、貫通孔６０の両開口部の開口面に沿う鍔状の鍔部とを有する絶縁体からなるボビンに導電体６１，６２を挿通させてもよい。また、導電体６１，６２を、多層配線基板の異なる内層又は外層における導体パターンで形成してもよい。この場合、エポキシ樹脂及びガラス繊維を含むプリプレグで絶縁層６５及び絶縁層６６の一部を置き換えたり、基板表面のレジスト層で絶縁層６６の一部を置き換えたりすることができる。

以上のように本実施形態１によれば、磁性体を含む一対のコア６３，６４を突き合わせた突き合わせ面Ｘ−Ｘに沿って貫通孔６０が形成されており、貫通孔６０に挿通された一対の導電体６１，６２は、トランス１０の二次巻線１２からの流出電流及び二次巻線１２への戻り電流が、貫通孔６０の貫通方向に対して同一方向に流れるように周辺回路と接続されている。これにより、コア６３，６４の貫通孔６０に１つの導電体を挿通する場合と比較して、起磁力Ｆが２倍となり、インダクタンスが略４倍になる。従って、コア６３，６４に挿通する導体を巻形状にしない場合であっても必要なインダクタンスを確保することが可能となる。

また、実施形態１によれば、一対の導電体６１，６２夫々の断面が矩形状であるため、断面の短辺方向の厚さを抑えることができ、インダクタ６の高さを抑えることができる。また、一対の導電体６１，６２夫々の断面積に対する表面積が大きいため、放熱性が良好となる。

更に、実施形態１によれば、多層配線基板の異なる内層又は外層に含まれる導体パターンを一対の導電体６１，６２として用いる場合は、周辺回路を含めて一対の導電体６１，６２を容易に形成することができる。

更に、実施形態１によれば、コア６３，６４の材料にフェライト又は圧粉形成体を用いるため、高周波特性が良好である。

更に、実施形態１によれば、一対の導電体６１，６２とコア６３，６４との間に伝熱層６７，６７が介装されているため、導電体６１，６２で発生した熱が貫通孔６０の外部に好適に伝熱される。一対の導電体６１，６２の間にも伝熱層を配した場合は、更に伝熱性が向上する。

更に、実施形態１によれば、トランス１０の一次巻線１１にＦＥＴ３１が直列に接続され、トランス１０の二次巻線１２に対する流出電流及び戻り電流夫々がインダクタ６の一対の導電体６１，６２に流れる。これにより、ＦＥＴ３１がオン／オフしたときにトランス１０の二次巻線１２に電流が誘起し、この電流が上述のインダクタ６における一対の導電体６１，６２に流れるため、出力電流を効果的に平滑することができる。

（実施形態２）
実施形態１は、一対のコア６３，６４を突き合わせた状態で１つの貫通孔６０が形成される形態であるのに対し、実施形態２は、一対のコア６３ｂ，６４ｂを突き合わせた状態で２つの貫通孔６０１，６０２が形成される形態である。実施形態２に係るＤＣ／ＤＣコンバータのブロック構成は、実施形態１に係るＤＣ／ＤＣコンバータ１００と同様であるため、図示を省略すると共に、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。

図６は、実施形態２に係るインダクタ６ｂを斜め上方から見た斜視図であり、図７は、インダクタ６ｂの組み立て後の状態を模式的に示す縦断面図である。また、図８は、実施形態２に係る貫通孔６０１，６０２の双方に挿通された導電体６１ｂ及び６２ｂを各別に示す平面図である。図８Ａは導電体６１ｂを示し、図８Ｂは導電体６２ｂを示す。インダクタ６ｂは、ＥＥ型のコア６３ｂ，６４ｂの突き合わせ面Ｘｂ−Ｘｂに沿って貫通方向が同一方向に揃った貫通孔６０１，６０２が形成されており、該貫通孔６０１，６０２夫々に一対の導電体６１ｂ，６２ｂの双方が重なるように挿通されている。導電体６１ｂ，６２ｂの上下関係は、図６及び７に示すものと逆であってもよい。一対のコア６３ｂ，６４ｂは、例えばＥＩ型、ＥＲ型等の他の形状を有するものであってもよい。

導電体６１ｂは、貫通孔６０１，６０２に挿通された部位及びこれらの部位を接続する部位を含むＵ字状部６１ｂｕを有する。同様に、導電体６２ｂは、貫通孔６０１，６０２に挿通された部位及びこれらの部位を接続する部位を含むＵ字状部６２ｂｕを有する。図６及び８に示す例では、導電体６１ｂ，６２ｂの夫々について、電流が流れる方向の一端及び他端を含む部位同士が貫通孔６０１，６０２と交差する方向へ互いに逆向きに折り曲げられているが、このように折り曲げられていなくてもよい。以下では、このように折り曲げられた部位を一端部及び他端部という。

図８に示すように、導電体６１ｂ，６２ｂは、平面視にて線対称の単純な形状となる。更に、導電体６１ｂ，６２ｂの夫々について、貫通孔６０１及び６０２に挿通された部位に流れる電流が、必然的に互いに逆方向となり、貫通孔６０１及び６０２の間のコア内で磁束が打ち消し合うことがない。従って、一対のコア６３ｂ，６４ｂの大きさが、実施形態１に係る一対のコア６３，６４を２組だけ横に並べた大きさと略等しければ、インダクタ６ｂのインダクタンスは、インダクタ６のインダクタンスの略２倍となる。

導電体６１ｂ，６２ｂの間には、絶縁層６５が配されている。導電体６１ｂ，６２ｂとコア６３ｂ，６４ｂとの間には、絶縁層６６が配されている。ここでは、導電体６１ｂ，６２ｂと絶縁層６６との間に、伝熱層６７，６７を更に設けてある。導電体６１ｂ，６２ｂの間に、伝熱層（不図示）を更に設けてもよい。

インダクタ６ｂの組み立て段階では、コア６３ｂ，６４ｂを突き合わせる前に、コア６４ｂにおける貫通孔６０１，６０２夫々が形成されるべき位置に導電体６１ｂ，６２ｂが載置され、その後、コア６４ｂにコア６３ｂが突き合わされて組み立てられる。インダクタ６ｂを周辺回路と接続する場合は、導電体６１ｂに流れる流出電流及び導電体６２ｂに流れる戻り電流が、貫通孔６０１の貫通方向に対して同一方向に流れるように、且つ貫通孔６０２の貫通方向に対しても同一方向に流れるように考慮される。

この場合、図８に示すようにＵ字状部６１ｂｕ，６２ｂｕが互いに逆向きになるようにしてあるため、導電体６１ｂ，６２ｂの一端同士、及び導電体６１ｂ，６２ｂの他端同士が、貫通孔６０１，６０２の貫通方向の両側に離隔されることとなり、周辺回路との接続が容易となる。具体的に図１及び６に示す例では、二次巻線１２の他端からの電路が、流出電流が流れ込む導電体６１ｂの一端に接続され、戻り電流が流れ出す導電体６２ｂの一端がダイオード５１，５２のアノードに接続される。また、流出電流が流れ出す導電体６１ｂの他端が、端子Ｃへの電路に接続され、端子Ｄからの電路が、戻り電流が流れ込む導電体６２ｂの他端に接続される。

なお、本実施形態２にあっては、Ｕ字状部６１ｂｕ，６２ｂｕが貫通孔６０１，６０２の貫通方向に対して互いに逆向きなるようにしたが、これらが同一方向を向くようにした場合であっても、周辺回路との接続に多少の変更が必要になるものの、インダクタ６ｂとしては同様の効果を奏する。

以上のように本実施形態２によれば、貫通方向がコア６３ｂ，６４ｂの突き合わせ面Ｘｂ−Ｘｂに沿った同一方向に揃っている２つの貫通孔６０１，６０２がコア６３ｂ，６４ｂに形成されており、一対の導電体６１ｂ，６２ｂの一方及び他方の夫々は、隣り合う２つの貫通孔６０１及び６０２に挿通された部位に流れる電流が互いに逆方向になるように構成されている。従って、隣り合う貫通孔６０１及び６０２の間のコア内で磁束が打ち消し合うことがなく、貫通孔６０１，６０２の数に略比例してインダクタンスを更に増大させることができる。

また、実施形態２によれば、一対の導電体６１ｂ，６２ｂの夫々について、隣り合う２つの貫通孔６０１及び６０２に挿通された部位及びこれらの部位を接続する部位がＵ字状をなしている。従って、一対の導電体６１ｂ，６２ｂの夫々を、平面視にて線対称の比較的単純な形状とすることができる。

更に、実施形態２によれば、一対の導電体６１ｂ，６２ｂ夫々におけるＵ字状部６１ｂｕ，６２ｂｕが互いに逆向きに構成されている。従って、一対の導電体６１ｂ，６２ｂの一端同士及び他端同士が貫通孔６０１，６０２の貫通方向の両側に離隔されるため、二次巻線１２及び端子Ｃ，Ｄとの接続を容易に行うことができる。

更に、実施形態２によれば、突き合わせた状態で２つの貫通孔６０１，６０２を有するＥＥ型、ＥＩ型又はＥＲ型のコアを用いるため、広く普及しているコアを利用することができる。

（変形例１）
実施形態２は、一対のコア６３ｂ，６４ｂを突き合わせた状態で２つの貫通孔６０１，６０２が形成される形態であるのに対し、変形例１は、一対のコア６３ｃ，６４ｃを突き合わせた状態で３つの貫通孔６０１，６０２，６０３が形成される形態である。変形例１に係る一対のコア６３ｃ，６４ｃの構成は、貫通方向が同一方向に揃った貫通孔６０１，６０２，６０３が形成される点を除いて実施形態２の場合と同様であるため、詳細な説明を省略する。一対のコアに形成される貫通孔の数が４以上の場合についても、実施形態２又は本変形例１の場合と同様である。

図９は、変形例１に係る貫通孔６０１，６０２，６０３の全てに挿通された導電体６１ｃ及び６２ｃを各別に示す平面図である。図９Ａは導電体６１ｃを示し、図９Ｂは導電体６２ｃを示す。導電体６１ｃは、貫通孔６０１，６０２に挿通された部位及びこれらの部位を接続する部位を含むＵ字状部６１ｃｕと、貫通孔６０２，６０３に挿通された部位及びこれらの部位を接続する部位を含むＵ字状部６１ｃｕとを有する。２つのＵ字状部６１ｃｕは、一部が重複している。同様に、導電体６２ｃは、貫通孔６０１，６０２に挿通された部位及びこれらの部位を接続する部位を含むＵ字状部６２ｃｕと、貫通孔６０２，６０３に挿通された部位及びこれらの部位を接続する部位を含むＵ字状部６２ｃｕとを有する。

このように、導電体６１ｃ，６２ｃは、平面視にて点対称の単純な形状となる。更に、導電体６１ｃ，６２ｃの夫々について、隣り合う貫通孔６０１及び６０２に挿通された部位に流れる電流が、必然的に互いに逆方向となり、貫通孔６０１及び６０２の間のコア内で磁束が打ち消し合うことがない。同様に、隣り合う貫通孔６０２及び６０３に挿通された部位に流れる電流が、必然的に互いに逆方向となり、貫通孔６０２及び６０３の間のコア内で磁束が打ち消し合うことがない。従って、一対のコア６３ｃ，６４ｃの大きさが、実施形態１に係る一対のコア６３，６４を３組だけ横に並べた大きさと略等しければ、変形例１に係るインダクタのインダクタンスは、実施形態１に係るインダクタ６のインダクタンスの略３倍となる。

更に、実施形態２の場合と同様に、対応するＵ字状部６１ｃｕ，６２ｃｕが互いに逆向きになるようにしてあるため、導電体６１ｃ，６２ｃの一端同士、及び導電体６１ｃ，６２ｃの他端同士が、貫通孔６０１，６０２，６０３の貫通方向の両側に離隔されることとなり、周辺回路との接続が容易となる。具体的には、二次巻線１２の他端からの電路が、導電体６１ｃの一端に接続され、導電体６２ｃの一端がダイオード５１，５２のアノードに接続される。また、導電体６１ｃの他端が、端子Ｃへの電路に接続され、端子Ｄからの電路が、導電体６２ｃの他端に接続される。

以上のように本変形例１によれば、貫通方向がコア６３ｃ，６４ｃの突き合わせ面に沿った同一方向に揃っている３つの貫通孔６０１，６０２，６０３がコア６３ｃ，６４ｃに形成されており、一対の導電体６１ｃ，６２ｃの一方及び他方の夫々は、隣り合う２つの貫通孔６０１及び６０２（又は貫通孔６０２及び６０３）に挿通された部位に流れる電流が互いに逆方向になるように構成されている。従って、隣り合う貫通孔６０１及び６０２（又は貫通孔６０２及び６０３）の間のコア内で磁束が打ち消し合うことがなく、貫通孔６０１，６０２，６０３の数に略比例してインダクタンスを更に増大させることができる。

また、変形例１によれば、一対の導電体６１ｃ，６２ｃの夫々について、隣り合う２つの貫通孔６０１及び６０２（又は貫通孔６０２及び６０３）に挿通された部位及びこれらの部位を接続する部位がＵ字状をなしている。従って、一対の導電体６１ｃ，６２ｃの夫々を、平面視にて点対称の比較的単純な形状とすることができる。

更に、変形例１によれば、一対の導電体６１ｃ，６２ｃ夫々におけるＵ字状部６１ｃｕ，６２ｃｕが互いに逆向きに構成されている。従って、一対の導電体６１ｃ，６２ｃの一端同士及び他端同士が貫通孔６０１，６０２，６０３の貫通方向の両側に離隔されるため、二次巻線１２及び端子Ｃ，Ｄとの接続を容易に行うことができる。

（変形例２）
実施形態２は、一対の導電体６１ｂ，６２ｂを周辺回路とは別に形成する形態であるのに対し、変形例２は、一対の導電体６１ｄ，６２ｄを周辺回路と一体的に形成する形態である。変形例２に係る一対のコア６３ｂ，６４ｂの構成は、実施形態２の場合と全く同様である。

図１０は、変形例２に係る一対の導電体６１ｄ，６２ｄを模式的に示す平面図である。導電体６１ｄは、実施形態２に係る導電体６１ｂと比較して、一端部がトランス１０のワンターンの二次巻線１２と一体的に形成され、更に他端部が端子Ｃと一体的に形成されている。導電体６１ｄが端子Ｃと一体化されていなくてもよい。一方の導電体６２ｄは、実施形態２に係る導電体６２ｂと比較して、他端部が端子Ｄと一体的に形成されているが、必ずしもこのように一体化されていなくてもよい。

なお、本変形例２にあっては、実施形態２の図６に示す導電体６１ｂを二次巻線１２及び端子Ｃと一体化し、導電体６２ｂを端子Ｄと一体化する場合を例示したが、これに限定されない。例えば、実施形態１の図４に示す導電体６１を二次巻線１２及び端子Ｃと一体化し、導電体６２を端子Ｄと一体化してもよいし、変形例１の図９に示す導電体６１ｃを二次巻線１２及び端子Ｃと一体化し、導電体６２Ｃを端子Ｄと一体化してもよい。

以上のように本変形例２によれば、導電体６１ｄがトランス１０の二次巻線１２及び端子Ｃと一体的に形成され、導電体６２ｄが端子Ｄと一体的に形成されるため、部品間の接合箇所を削減することができる。

（変形例３）
実施形態２は、インダクタ６ｂの取り付け方法を明示しない形態であるのに対し、変形例３は、インダクタ６ｃを筐体７へ取り付ける形態である。変形例３に係る一対のコア６３ｂ，６４ｂの構成は、実施形態２の場合と全く同様である。

図１１は、変形例３に係るインダクタ６ｃを斜め上方から見た斜視図であり、図１２は、筐体７に取り付けたインダクタ６ｃを模式的に示す側面図である。インダクタ６ｃは、実施形態２に係るインダクタ６ｂと比較して、導電体６１ｂを導電体６１ｅに置き換えたものであり、一対のコア６３ｂ，６４ｂ及び導電体６２ｂは、実施形態２の場合と共通である。

仮に実施形態２に係るインダクタ６ｂを平面上に平置きした場合、導電体６２ｂの下面よりも導電体６１ｂの下面の方が高くなる（図６，７参照）。そこで、本変形例３では、図１１に示すように、互いに逆向きに折り曲げられた導電体６１ｅの一端部及び他端部を、導電体６２ｂと重ならない位置で厚さ方向に階段状に折り曲げてある。これにより、コア６４ｂを下側にしてインダクタ６ｃを筐体７に平置きした場合、導電体６１ｅの一端部及び他端部の下面と、導電体６２ｂの一端部及び他端部の下面とで、筐体７からの高さが一致するようになる。

図１２に示すように、筐体７の上面には、高さが同じ突出部７１，７２が設けられている。突出部７１は、導電体６２ｂの一端部及び他端部と重なる位置に配されている。突出部７２は、導電体６１ｅの一端部及び他端部と重なる位置に配されている。突出部７１の上面と、導電体６２ｂの一端部及び他端部の下面との間には、絶縁層６８が設けられている。突出部７２の上面と、導電体６１ｅの一端部及び他端部の下面との間には、絶縁層６９が設けられている。導電体６１ｅと導電体６２ｂとが重なる部分の間には、絶縁層６５が設けられている。

以上のように、本変形例３によれば、インダクタ６ｃを筐体７に容易に取り付けることができる。

（実施形態３）
実施形態１は、一対のコア６３，６４を一対のみ備える形態であるのに対し、実施形態３は、一対のコア６３，６４を複数対備える形態である。換言すれば、本実施形態３は、一対のコア６３，６４を突き合わせて形成される貫通孔６０に一対の導電体６１，６２が挿通されたインダクタ６を複数含む複合インダクタを備える形態である。図１３は、実施形態３に係るＤＣ／ＤＣコンバータ１００ｂの構成例を示すブロック図である。ＤＣ／ＤＣコンバータ１００ｂは、入力側の端子Ａ及びＢの電位と出力側の端子Ｃ及びＤの電位とを分離するトランス１０と、一対の導電体６１，６２と、端子Ｃ及びＤ間に接続されたキャパシタ２１と、導電体６１，６２間に接続されたキャパシタ２３とを備える。

トランス１０の二次巻線１２は、一端にＦＥＴ５１ｂのドレインが接続され、他端にＦＥＴ５２ｂのドレインが接続されている。ＦＥＴ５２ｂのドレインは、更に、一方のインダクタ（以下、第１のインダクタと言う）６に含まれる導電体６１を介してキャパシタ２３の一端に接続されている。キャパシタ２３の一端は、更に、他方のインダクタ（以下、第２のインダクタと言う）６に含まれる導電体６１を介してキャパシタ２１の一端及び端子Ｃに接続されている。ＦＥＴ５１ｂ及び５２ｂのソースは、第１のインダクタ６に含まれる導電体６２を介してキャパシタ２３の他端に接続されている。キャパシタ２３の他端は、更に、第２のインダクタ６に含まれる導電体６２を介してキャパシタ２１の他端及び端子Ｄに接続されている。ＦＥＴ５１ｂ及び５２ｂのゲートは、制御部４に接続されている。

その他、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。なお、ＦＥＴ５１ｂ，５２ｂは、実施形態１で用いたダイオード５１，５２に置き換えてもよい。インダクタ６の数は２つに限定されず、３つ以上であってもよい。

上述のインダクタ６，６が複合インダクタ６００に相当する。各インダクタ６は、２端子対回路と見なされ、これらの２端子対回路が縦続接続されている。複合インダクタ６００に含まれる導電体６１には流出電流が流れ、導電体６２には戻り電流が流れる。第１のインダクタ６による２端子対回路の一方の端子対にはキャパシタが接続されていないが、ここにキャパシタを接続してもよい。キャパシタ２３は、第１のインダクタ６による２端子対回路の他方の端子対に接続されていると見なしてもよいし、第２のインダクタ６による２端子対回路の一方の端子対に接続されていると見なしてもよい。キャパシタ２１を削除して外部の負荷に含めるようにしてもよい。インダクタ６，６，・・による隣り合う２端子対回路の接続部位では、導電体６１，６２の間に必ずしもキャパシタを接続しなくてもよい。

次に、導体パターンを用いてインダクタ６，６を形成する例について説明する。図１４は、実施形態３に係るＤＣ／ＤＣコンバータ１００ｂの印刷配線基板８上に形成されたトランス１０及びインダクタ６，６を模式的に示す平面図である。印刷配線基板８には、内層が４層である６層の多層基板を用いているが、内層の数が３以下又は５以上であってもよい。トランス１０には所謂ＰＱ型のコアを、インダクタ６，６には断面がコの字状のコアを用いているが、これに限定されるものではない。

トランス１０は、印刷配線基板８の長手方向の一端部にて長手方向と交差する方向に等間隔に設けられた３つの開口部にＰＱ型のコアの３つの脚部が各別に挿通されている。第１のインダクタ６は、印刷配線基板８の長手方向の略中央部にて長手方向に設けられた２つの開口部に断面がコの字状のコア６３，６４の２つの脚部が各別に挿通されている。第２のインダクタ６は、印刷配線基板８の長手方向の他端部にて長手方向に設けられた２つの開口部に断面がコの字状のコア６３，６４の２つの脚部が各別に挿通されている。

印刷配線基板８の一方の外層には、インダクタ６，６夫々の貫通孔６０，６０に挿通する導電体６１が導体パターンによって形成されている。この導体パターンは、トランス１０の１ターンの二次巻線１２及び端子Ｃと一体化されている。印刷配線基板８の特定の内層には、インダクタ６，６夫々の貫通孔６０，６０に挿通する導電体６２が導体パターン（破線で示す）によって形成されている。この導体パターンの一端部、中央部及び他端部夫々は、ビアホール部６２１、６２２及び６２３を介して一方の外層に形成された相異なる導体パターンに電気的に接続されている。このように上記特定の内層及び一方の外層に形成されて電気的に接続された導体パターンの全体が導電体６２に相当する。なお、導電体６２のうち、印刷配線基板８の長手方向の他端部にて一方の外層に形成された導体パターンは、端子Ｄと一体化されている。

トランス１０の一次巻線１１は、印刷配線基板８の内層に形成されている。一次巻線１１は、例えば任意の内層に形成された渦巻き状の導体パターンにより、ターン数（巻数）が２以上となるようにしてもよいし、１つの内層に形成された任意のターン数の巻線を、内層間を接続するビアホールによって直列に接続してもよい。なお、一次巻線１１は、導電体６１及び二次巻線１２との重なり部位を除いて破線で示す。また、導電体６２は、導電体６１との重なり部位を含めて破線で示す。

トランス１０及び第１のインダクタ６の間の部位における二次巻線１２及び外層の導電体６２の間には、ＦＥＴ５１ｂが表面実装されている。トランス１０及び第１のインダクタ６の間の部位における導電体６１及び外層の導電体６２の間には、ＦＥＴ５２ｂが表面実装されている。インダクタ６，６の間の部位における導電体６１及び外層の導電体６２の間には、キャパシタ２３が表面実装されている。キャパシタ２３は３つのキャパシタを並列に接続したものであるが、これに限定されず、例えば１つのキャパシタであってもよい。第２のインダクタ６よりも端子Ｃ及びＤ側の部位における導電体６１及び外層の導電体６２の間には、キャパシタ２１が表面実装されている。キャパシタ２１は３つのキャパシタを並列に接続したものであるが、これに限定されず、例えば１つのキャパシタであってもよい。キャパシタ２１，２３は、積層セラミックコンデンサであるが、例えばリードタイプのセラミックコンデンサ又はフィルムコンデンサを用いてもよい。

本実施形態３にあっては、一対の導電体６１，６２を印刷配線基板８の導体パターンで形成したので、部品点数の増加、接続ポイントの増加、加工工程の増加等を抑制して、ノイズ低減効果の高いＤＣ／ＤＣコンバータを容易に作製できるという効果が得られる。例えば一対の導電体６１，６２にバスバーを用いることもできる。但し、この場合は、導電体６１，６２及びキャパシタ２３の間と、導電体６１，６２及びキャパシタ２１の間とを、印刷配線基板８上での接続によらずに、別途半田付け又は溶接を用いて接続しなければならず、接続ポイントの数や工数が増える。

以上のように本実施形態３によれば、１対のコア６３，６４の２対分によって複合インダクタ６００のインダクタンスが２つのインダクタ６，６に分散されるため、各対のコア６３，６４の容積を低減することができる。

また、実施形態３によれば、一対のコア６３，６４の貫通孔６０に一対の導電体６１，６２が挿通されて形成される各インダクタ６が２つのインダクタンス要素を含む２端子対回路と見なされ、各２端子対回路が縦続接続されている。従って、第１のインダクタ６の出力を第２のインダクタ６の入力に引き継ぐことができる。

更に、実施形態３によれば、トランス１０の一次巻線１１にＦＥＴ３１が直列に接続され、トランス１０の二次巻線１２に対する流出電流及び戻り電流が複合インダクタ６００の一対の導電体６１，６２に流れる。これにより、ＦＥＴ３１がオン／オフしたときにトランス１０の二次巻線１２に電流が誘起し、この電流が上述の複合インダクタ６００における一対の導電体６１，６２に流れるため、出力電流を効果的に平滑することができる。

（実施形態４）
実施形態３は、複合インダクタ６００が実施形態１に係るインダクタ６，６を含む形態であるのに対し、実施形態４は、複合インダクタ６００ｂが実施形態２に係るインダクタ６ｂ，６ｂを含む形態である。実施形態４に係るＤＣ／ＤＣコンバータ１００ｂのブロック図は、実施形態３の図１３に示すものと同様であり、複合インダクタ６００及びインダクタ６の符号が変わるだけであるため、図示を省略する。その他、実施形態３に対応する箇所には同様の符号を付してその説明を省略する。

各インダクタ６ｂは、２端子対回路と見なされ、これらの２端子対回路が縦続接続されている。複合インダクタ６００ｂに含まれる導電体６１には流出電流が流れ、導電体６２には戻り電流が流れる。図１５は、実施形態４に係るＤＣ／ＤＣコンバータ１００ｂの印刷配線基板８ｂ上に形成されたトランス１０及びインダクタ６ｂ，６ｂを模式的に示す平面図である。トランス１０には所謂ＰＱ型のコアを、インダクタ６ｂ，６ｂにはＥＩ型のコアを用いているが、これに限定されるものではない。

トランス１０は、印刷配線基板８ｂの長手方向の一端部にて長手方向と交差する方向に等間隔に設けられた３つの開口部にＰＱ型のコアの３つの脚部が各別に挿通されている。第１のインダクタ６ｂは、印刷配線基板８ｂの長手方向の略中央部にて長手方向に等間隔に設けられた３つの開口部にＥＩ型のコア６３ｂ，６４ｂの３つの脚部が各別に挿通されている。第２のインダクタ６ｂは、印刷配線基板８ｂの長手方向の他端部にて長手方向に等間隔に設けられた３つの開口部にＥＩ型のコア６３ｂ，６４ｂの３つの脚部が各別に挿通されている。

印刷配線基板８ｂの一方の外層には、インダクタ６ｂ，６ｂ夫々の２つの貫通孔６０１，６０２に挿通する導電体６１が導体パターンによって形成されている。この導体パターンは、トランス１０の１ターンの二次巻線１２及び端子Ｃと一体化されている。印刷配線基板８ｂの特定の内層には、インダクタ６ｂ，６ｂ夫々の２つの貫通孔６０１，６０２に挿通する導電体６２が導体パターン（破線で示す）によって形成されている。この導体パターンの一端部、中央部及び他端部夫々は、ビアホール部６２１、６２２及び６２３を介して一方の外層に形成された相異なる導体パターンに電気的に接続されている。ビアホール部６２１，６２２及び６２３は、上記特定の内層及び一方の外層の間を接続するビアホールの集合体である。このように上記特定の内層及び一方の外層に形成されて電気的に接続された導体パターンの全体が導電体６２に相当する。なお、導電体６２のうち、印刷配線基板８ｂの長手方向の他端部にて一方の外層に形成された導体パターンは、端子Ｄと一体化されている。

トランス１０の一次巻線１１は、印刷配線基板８の内層に渦巻き状に形成されている。なお、一次巻線１１は、導電体６１及び二次巻線１２との重なり部位を除いて破線で示す。また、導電体６２は、導電体６１との重なり部位を含めて破線で示す。

トランス１０及び第１のインダクタ６ｂの間の部位における二次巻線１２及び外層の導電体６２の間には、ＦＥＴ５１ｂが表面実装されている。トランス１０及び第１のインダクタ６ｂの間の部位における導電体６１及び外層の導電体６２の間には、ＦＥＴ５２ｂが表面実装されている。インダクタ６ｂ，６ｂの間の部位における導電体６１及び外層の導電体６２の間には、キャパシタ２３が表面実装されている。第２のインダクタ６ｂよりも端子Ｃ及びＤ側の部位における導電体６１及び外層の導電体６２の間には、キャパシタ２１が表面実装されている。

次に、本実施形態４に係るＤＣ／ＤＣコンバータ１００ｂによるノイズ低減の効果と、実施形態２に係るＤＣ／ＤＣコンバータ１００によるノイズ低減の効果とを、シミュレーションによって比較検証した結果について説明する。図１６のＡは、実施形態２に係るＤＣ／ＤＣコンバータ１００によるスイッチングノイズの周波数成分を示すグラフであり、Ｂは、実施形態４に係るＤＣ／ＤＣコンバータ１００ｂによるスイッチングノイズの周波数成分を示すグラフである。図１６Ａ及び１６Ｂの縦軸はノイズレベル（ｄＢμＶ）を表し、横軸はスイッチング周波数（基本波）に対する相対的周波数を表す。図中に一点鎖線で示す折れ線は、ノイズの基本波及び高調波のピークを連ねたものである。

シミュレーションで用いたコア６３ｂ，６４ｂの容積、インダクタ６ｂのインダクタンス及びキャパシタ２１，２３のキャパシタンスは以下のとおりである。
（ａ）実施形態２に係るＤＣ／ＤＣコンバータ１００
コア６３ｂ，６４ｂの容積＝Ｌｍｌ（Ｌは定数）
インダクタ６ｂのインダクタンス＝ＭμＨ（Ｍは定数）
キャパシタ２１のキャパシタンス＝ＮμＦ（Ｎは定数）
（ｂ）実施形態４に係るＤＣ／ＤＣコンバータ１００ｂ
コア６３ｂ，６４ｂの容積＝０．２５Ｌｍｌ
インダクタ６ｂのインダクタンス＝０．２ＭμＨ
キャパシタ２１，２３のキャパシタンス＝０．４ＮμＦ

図１６Ｂに示すように、実施形態４に係るＤＣ／ＤＣコンバータ１００ｂによれば、図１６Ａに示す実施形態２に係るＤＣ／ＤＣコンバータ１００と比較して、スイッチング周波数の２倍波及び３倍波（２次高調波及び３次高調波）夫々に相当する周波数におけるノイズレベルが１０ｄＢ及び２０ｄＢ程度下回っている。即ち、実施形態４に係るＤＣ／ＤＣコンバータ１００ｂによれば、実施形態２に係るコア６３ｂ，６４ｂに対して容積比で１／４程度の大きさのコア６３ｂ，６４ｂを用いた場合であっても、高調波のノイズレベルを１０ｄＢ〜２０ｄＢ又はそれ以上低減することができる。このような効果は、インダクタ６ｂ，６ｂを含む２つの２端子対回路が縦続接続されているため、第１のインダクタ６ｂ及びキャパシタ２３と、第２のインダクタ６ｂ及びキャパシタ２１とによって実現される２つの低域通過フィルタの減衰量が加算されることによるものと言える。

以上のように本実施形態４によれば、１対のコア６３ｂ，６４ｂの２対分によって複合インダクタ６００ｂのインダクタンスが２つのインダクタ６ｂ，６ｂに分散されるため、各対のコア６３ｂ，６４ｂの容積を低減することができる。

また、実施形態４によれば、一対のコア６３ｂ，６４ｂの２つの貫通孔６０１，６０２に一対の導電体６１，６２が挿通されて形成される各インダクタ６ｂが２つのインダクタンス要素を含む２端子対回路と見なされ、各２端子対回路が縦続接続されている。従って、第１のインダクタ６ｂの出力を第２のインダクタ６ｂの入力に引き継ぐことができる。

更に、実施形態４によれば、縦続接続された２つの２端子対回路の出力側の端子対夫々にキャパシタ２３，２１が接続されているため、２段の低域通過フィルタを形成することができる。

更に、実施形態３及び４によれば、導電体６１がトランス１０の二次巻線１２及び端子Ｃと一体的に形成され、導電体６２が端子Ｄと一体的に形成されるため、部品間の接合箇所を削減することができる。

１００、１００ｂ ＤＣ／ＤＣコンバータ
１０ トランス
１１ 一次巻線
１２ 二次巻線
２０、２１、２２、２３ キャパシタ
３１、３２ ＦＥＴ
４ 制御部
５１、５２ ダイオード
５１ｂ、５２ｂ ＦＥＴ
６、６ｂ、６ｃ インダクタ
６０、６０１、６０２、６０３ 貫通孔
６１、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６２、６２ｂ、６２ｃ、６２ｄ 導電体
６１ｂｕ、６１ｃｕ、６２ｂｕ、６２ｃｕ Ｕ字状部
６３、６３ｂ、６３ｃ、６４、６４ｂ、６４ｃ コア
６５、６６、６８、６９ 絶縁層
６７ 伝熱層
６００、６００ｂ 複合インダクタ
７ 筐体
７１、７２ 突出部
８、８ｂ 印刷配線基板
Ａ、Ｂ、Ｃ、Ｄ 端子

Claims (15)

1. 磁性体を含み互いに突き合わせ可能な一対のコアと、所定の電流源から外部へ流れる流出電流及び外部から前記電流源へ戻る戻り電流が流れる一対の導電体とを備えるインダクタであって、
   前記一対のコアは、突き合わせた状態で突き合わせ面に沿って貫通する貫通孔を形成し、
   前記一対の導電体は、前記流出電流及び前記戻り電流が前記貫通孔の貫通方向に対して同一方向に流れるように前記貫通孔に挿通してあるインダクタ。
2. 前記貫通孔の数は２以上であり、
   各貫通孔の夫々は、貫通方向が前記突き合わせ面に沿った同一方向に向くようにしてあり、
   前記一対の導電体の夫々は、隣り合う２つの貫通孔に挿通された部位に互いに逆方向の電流が流れるようにしてある請求項１に記載のインダクタ。
3. 前記一対の導電体の夫々は、前記隣り合う２つの貫通孔に挿通された部位を含んでＵ字状に形成されたＵ字状部を有する請求項２に記載のインダクタ。
4. 前記一対の導電体の夫々は、前記貫通孔の貫通方向に対して前記Ｕ字状部が互いに逆向きになるようにしてある請求項３に記載のインダクタ。
5. 前記貫通孔の数は２であり、
   前記一対のコアは、ＥＥ型、ＥＩ型又はＥＲ型の何れかである請求項２から請求項４の何れか１項に記載のインダクタ。
6. 前記一対の導電体の夫々は、断面が矩形状をなしている請求項１から請求項５の何れか１項に記載のインダクタ。
7. 前記一対の導電体は、多層配線基板の異なる層に含まれる導体パターンである請求項６に記載のインダクタ。
8. 前記一対のコアの材料は、磁性体を焼結して形成したフェライト又は磁性体を含む粉末を加圧して形成した圧粉形成体である請求項１から請求項７の何れか１項に記載のインダクタ。
9. 前記一対の導電体の間及び／又は前記一対の導電体と前記コアとの間に伝熱材料を含む伝熱層を更に備える請求項１から請求項８の何れか１項に記載のインダクタ。
10. 請求項１から請求項９の何れか１項に記載のインダクタを含む複合インダクタであって、
    前記一対の導電体が前記貫通孔に挿通された前記一対のコアを複数対備える複合インダクタ。
11. 各対のコアの前記貫通孔に前記一対の導電体が挿通されることによって形成されるインダクタによる２端子対回路が縦続接続となるようにしてある請求項１０に記載の複合インダクタ。
12. 少なくとも１つの前記２端子対回路における一方の端子対にキャパシタを接続してある請求項１１に記載の複合インダクタ。
13. 請求項１から請求項９の何れか１項に記載のインダクタと、
    スイッチング素子と、
    一次巻線が前記スイッチング素子に直列に接続されたトランスと
    を備え、
    前記一対の導電体は、前記トランスの二次巻線から外部へ流出する流出電流及び外部から前記二次巻線に戻る戻り電流が流れるように接続されているＤＣ／ＤＣコンバータ。
14. 請求項１０から請求項１２の何れか１項に記載の複合インダクタと、
    スイッチング素子と、
    一次巻線が前記スイッチング素子に直列に接続されたトランスと
    を備え、
    前記一対の導電体は、前記トランスの二次巻線から外部へ流出する流出電流及び外部から前記二次巻線に戻る戻り電流が流れるように接続されているＤＣ／ＤＣコンバータ。
15. 前記一対の導電体は、
    一方が前記二次巻線と一体的に形成されており、
    前記一方及び／又は他方が出力側の電路と一体的に形成されている
    請求項１３又は請求項１４に記載のＤＣ／ＤＣコンバータ。

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