JP2021174947A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
JP2021174947A
JP2021174947A JP2020079838A JP2020079838A JP2021174947A JP 2021174947 A JP2021174947 A JP 2021174947A JP 2020079838 A JP2020079838 A JP 2020079838A JP 2020079838 A JP2020079838 A JP 2020079838A JP 2021174947 A JP2021174947 A JP 2021174947A
Authority
JP
Japan
Prior art keywords
polysilicon
type
layer
region
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020079838A
Other languages
Japanese (ja)
Other versions
JP7456268B2 (en
Inventor
保幸 星
Yasuyuki Hoshi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2020079838A priority Critical patent/JP7456268B2/en
Publication of JP2021174947A publication Critical patent/JP2021174947A/en
Application granted granted Critical
Publication of JP7456268B2 publication Critical patent/JP7456268B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

To provide a semiconductor device capable of improving reliability, and to provide a method of manufacturing the same.SOLUTION: A temperature sensing part 13 is configured by horizontal-type polysilicon diodes 80a and 80b laminated on an interlayer insulating film 40 on the front face of a semiconductor substrate 10. The polysilicon diodes 80a and 80b are connected in parallel to each other by being laminated so that anode regions are adjacent to each other in a depth direction and cathode regions are adjacent to each other in the depth direction. A crystal grain size, as well as a planar grain size and a cross-sectional grain size, of polysilicon crystal grain of the upper polysilicon diode 80b is larger than a crystal grain size of polysilicon crystal grain of the lower polysilicon diode 80a, and thereby crystal grain boundaries 84b of the polysilicon crystal grain are less.SELECTED DRAWING: Figure 4

Description

この発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to semiconductor devices and methods for manufacturing semiconductor devices.

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属−酸化膜−半導体の3層構造からなる絶縁ゲート(MOSゲート)を備えたMOS型電界効果トランジスタ)など複数種類あり、これらは用途に合わせて使い分けられている。 Conventionally, power semiconductor devices that control high voltage and large current include, for example, bipolar transistors, IGBTs (Insulated Gate Bipolar Transistors), MOSFETs (Metal Oxide Semiconductor Field Effect Transistors: Metal-Oxide Transistors). There are a plurality of types (MOS type field effect transistors) equipped with an insulating gate (MOS gate) having a three-layer structure, and these are used properly according to the application.

例えば、バイポーラトランジスタやIGBTは、MOSFETと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数kHz程度のスイッチング周波数での使用が限界であり、IGBTは数十kHz程度のスイッチング周波数での使用が限界である。一方、MOSFETは、バイポーラトランジスタやIGBTに比べて電流密度が低く大電流化が難しいが、数MHz程度までの高速スイッチング動作が可能である。 For example, bipolar transistors and IGBTs have a higher current density than MOSFETs and can increase the current, but they cannot be switched at high speed. Specifically, the bipolar transistor is limited to use at a switching frequency of about several kHz, and the IGBT is limited to use at a switching frequency of about several tens of kHz. On the other hand, MOSFETs have a lower current density than bipolar transistors and IGBTs, making it difficult to increase the current, but they can perform high-speed switching operations up to about several MHz.

また、MOSFETは、IGBTと異なり、半導体基板(半導体チップ)の内部にp型ベース領域とn-型ドリフト領域とのpn接合で形成される寄生ダイオードを内蔵しており、自身を保護するための還流ダイオードとしてこの寄生ダイオードを使用可能である。このため、MOSFETをインバータ用デバイスとして用いた場合に、MOSFETに外付けの還流ダイオードを追加して接続することなく使用することができ、経済性の面でも注目されている。 Further, unlike the IGBT, the MOSFET has a built-in parasitic diode formed by a pn junction between a p-type base region and an n-type drift region inside a semiconductor substrate (semiconductor chip) to protect itself. This parasitic diode can be used as a freewheeling diode. Therefore, when the MOSFET is used as an inverter device, it can be used without adding an external freewheeling diode to the MOSFET and connecting it, which is attracting attention in terms of economy.

パワー半導体装置の構成材料として、シリコン(Si)が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、IGBTやMOSFETはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製(製造)可能な半導体材料として炭化珪素(SiC)が注目を集めている。 Silicon (Si) is used as a constituent material of a power semiconductor device. There is a strong demand in the market for power semiconductor devices that have both large current and high speed, and efforts have been made to improve IGBTs and MOSFETs, and development is now progressing to near the material limit. For this reason, semiconductor materials that can replace silicon are being studied from the perspective of power semiconductor devices, and silicon carbide is a semiconductor material that can manufacture (manufacture) next-generation power semiconductor devices with excellent low-on-voltage, high-speed characteristics, and high-temperature characteristics. (SiC) is attracting attention.

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが3eVと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより1桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体(以下、ワイドバンドギャップ半導体とする)も同様に有する。 Silicon carbide is a chemically stable semiconductor material, has a wide bandgap of 3 eV, and can be used extremely stably as a semiconductor even at high temperatures. Further, since silicon carbide has a maximum electric field strength that is an order of magnitude higher than that of silicon, it is expected as a semiconductor material capable of sufficiently reducing the on-resistance. Such features of silicon carbide include not only silicon carbide but also all semiconductors having a bandgap wider than that of silicon (hereinafter referred to as wide bandgap semiconductors).

また、MOSFETでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル(反転層)が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル(素子の構成単位)密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。 Further, in the MOSFET, as compared with the case of having a planar gate structure in which a channel (inversion layer) is formed along the front surface of the semiconductor chip as the current increases, the semiconductor chip is formed along the side wall of the gate trench. It is advantageous in terms of cost to have a trench gate structure in which channels are formed in a direction orthogonal to the front surface. The reason is that the trench gate structure can increase the unit cell (constituent unit of the element) density per unit area, so that the current density per unit area can be increased.

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。 As the current density per unit area is increased, the temperature rise rate according to the occupied volume of the unit cell increases, so a double-sided cooling structure is required to improve discharge efficiency and stabilize reliability. .. Further, on the same semiconductor substrate as the main semiconductor element that performs the main operation of the power semiconductor device, high-performance parts such as a current sense part, a temperature sense part, and an overvoltage protection part are used as circuit parts for protecting and controlling the main semiconductor element. A power semiconductor device with improved reliability has been proposed by having a high-performance structure in which the above are arranged.

従来の半導体装置の構造について説明する。図21は、従来の半導体装置の構造を示す断面図である。図21に示す従来の半導体装置220は、炭化珪素からなる同一の半導体基板(半導体チップ)210に、メイン半導体素子211と、当該メイン半導体素子211を保護・制御するための1つ以上の回路部を有する。メイン半導体素子211を保護・制御するための回路部としては、例えば、電流センス部212、温度センス部213、過電圧保護部(不図示)および演算回路部(不図示)等の高機能部が挙げられる。 The structure of a conventional semiconductor device will be described. FIG. 21 is a cross-sectional view showing the structure of a conventional semiconductor device. In the conventional semiconductor device 220 shown in FIG. 21, the main semiconductor element 211 and one or more circuit units for protecting and controlling the main semiconductor element 211 and the main semiconductor element 211 on the same semiconductor substrate (semiconductor chip) 210 made of silicon carbide are used. Has. Examples of the circuit unit for protecting and controlling the main semiconductor element 211 include high-performance units such as a current sense unit 212, a temperature sense unit 213, an overvoltage protection unit (not shown), and an arithmetic circuit unit (not shown). Be done.

メイン半導体素子211および電流センス部212は、半導体基板210のおもて面側に一般的なトレンチゲート構造を備えた縦型MOSFETである。温度センス部213は、p型アノード領域であるp型ポリシリコン層221と、n型カソード領域であるn型ポリシリコン層222と、のpn接合で形成されたポリシリコンダイオードである。p型ポリシリコン層221およびn型ポリシリコン層222は、半導体基板210のおもて面の層間絶縁膜240上に設けられている。 The main semiconductor element 211 and the current sense unit 212 are vertical MOSFETs having a general trench gate structure on the front surface side of the semiconductor substrate 210. The temperature sense unit 213 is a polysilicon diode formed by a pn junction of a p-type polysilicon layer 221 which is a p-type anode region and an n-type polysilicon layer 222 which is an n-type cathode region. The p-type polysilicon layer 221 and the n-type polysilicon layer 222 are provided on the interlayer insulating film 240 on the front surface of the semiconductor substrate 210.

温度センス部213のアノードパッド223aおよびカソードパッド223b上には、めっき膜241a,241b、端子ピン242a,242bおよび保護膜243,244による配線構造が設けられている。この配線構造と、半導体基板210の裏面側の冷却フィン(不図示)と、で両面冷却構造が構成される。符号230は温度センス部213を覆う層間絶縁膜であり、符号230a,230bはそれぞれp型ポリシリコン層221およびn型ポリシリコン層222を露出するコンタクトホールである。 On the anode pad 223a and the cathode pad 223b of the temperature sense unit 213, a wiring structure is provided by plating films 241a and 241b, terminal pins 242a and 242b, and protective films 243 and 244. A double-sided cooling structure is configured by this wiring structure and cooling fins (not shown) on the back surface side of the semiconductor substrate 210. Reference numeral 230 is an interlayer insulating film covering the temperature sense portion 213, and reference numerals 230a and 230b are contact holes for exposing the p-type polysilicon layer 221 and the n-type polysilicon layer 222, respectively.

従来の半導体装置として、ポリシリコン層の上層部を再結晶化させて、当該ポリシリコン層の上層部と、上層部を除いた残りの部分(下層部)と、で形成される抵抗値の異なる2つのダイオードを並列接続させた構造の温度センス部が提案されている(例えば、下記特許文献1参照。)。下記特許文献1では、温度センス部を複数のポリシリコンダイオードを並列接続させた構成とすることで、ポリシリコン層の仕上がり寸法のばらつきによる特性への悪影響を抑制している。 As a conventional semiconductor device, the upper layer portion of the polysilicon layer is recrystallized, and the resistance value formed by the upper layer portion of the polysilicon layer and the remaining portion (lower layer portion) excluding the upper layer portion is different. A temperature sense unit having a structure in which two diodes are connected in parallel has been proposed (see, for example, Patent Document 1 below). In Patent Document 1 below, the temperature sense portion is configured by connecting a plurality of polysilicon diodes in parallel to suppress adverse effects on the characteristics due to variations in the finished dimensions of the polysilicon layer.

また、ポリシリコン層を電極として用いる場合のポリシリコンの結晶粒の粒径について、例えばゲート電極では通常0.1μm〜0.2μm程度であることが開示されている(例えば、下記特許文献2参照。)。下記特許文献2では、ゲート電極として非結晶シリコン層を用いた場合、非結晶シリコン層にイオン注入されたp型不純物を活性化させるための熱処理により、非結晶シリコン層は結晶粒の成長によりポリシリコン(多結晶シリコン層)となり、その結晶粒の粒径が通常0.6程度となることが開示されている。 Further, it is disclosed that the particle size of polysilicon crystal grains when a polysilicon layer is used as an electrode is usually about 0.1 μm to 0.2 μm for a gate electrode, for example (see, for example, Patent Document 2 below). .). In Patent Document 2 below, when a non-crystalline silicon layer is used as a gate electrode, the non-crystalline silicon layer is polypolized by the growth of crystal grains by heat treatment for activating p-type impurities ion-injected into the non-crystalline silicon layer. It is disclosed that silicon (polycrystalline silicon layer) is formed, and the grain size of the crystal grains is usually about 0.6.

国際公開第2015/004774号International Publication No. 2015/004774 特開2004−071653号公報Japanese Unexamined Patent Publication No. 2004-071653

しかしながら、炭化珪素を半導体材料とする半導体素子は、高周波用デバイスや大電流動作用デバイスとして用いられ、動作時に瞬間的に温度上昇するため、内部温度分布がばらつきやすい。特に、ポリシリコン層で構成された温度センス部213については、現状のポリシリコンダイオードの順方向電圧特性のばらつきが大きいこともあり、瞬間的な温度上昇によるp型ポリシリコン層221およびn型ポリシリコン層222の内部温度分布のばらつきを順方向電圧特性に反映することができていない。 However, semiconductor devices using silicon carbide as a semiconductor material are used as high-frequency devices and devices for high-current operation, and the temperature rises momentarily during operation, so that the internal temperature distribution tends to vary. In particular, with respect to the temperature sense unit 213 composed of the polysilicon layer, the p-type polysilicon layer 221 and the n-type polysilicon due to a momentary temperature rise may occur due to the large variation in the forward voltage characteristics of the current polysilicon diode. The variation in the internal temperature distribution of the polysilicon layer 222 cannot be reflected in the forward voltage characteristics.

また、従来の半導体装置220では、複数の半導体素子の集積化に伴い、半導体基板210のおもて面のステップカバレッジ(表面被覆性)が悪く、半導体基板210のおもて面上のポリシリコン層の薄膜化が要求されるが、p型ポリシリコン層221およびn型ポリシリコン層222を薄膜化すると、温度センス部213の順方向電圧特性のばらつきが大きくなる。このため、温度センス部213によってメイン半導体素子211の温度異常を検出する温度範囲が設計値よりも広くなり、半導体装置220の信頼性が低くなる。 Further, in the conventional semiconductor device 220, the step coverage (surface coverage) of the front surface of the semiconductor substrate 210 is poor due to the integration of a plurality of semiconductor elements, and the polysilicon on the front surface of the semiconductor substrate 210 Although thinning of the layer is required, when the p-type polysilicon layer 221 and the n-type polysilicon layer 222 are thinned, the variation in the forward voltage characteristics of the temperature sense unit 213 becomes large. Therefore, the temperature range for detecting the temperature abnormality of the main semiconductor element 211 by the temperature sense unit 213 becomes wider than the design value, and the reliability of the semiconductor device 220 becomes low.

この発明は、上述した従来技術による課題を解消するため、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a highly reliable semiconductor device and a method for manufacturing the semiconductor device in order to solve the above-mentioned problems caused by the prior art.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、メイン半導体素子および温度センス部を備え、次の特徴を有する。前記メイン半導体素子は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の第1主面側にpn接合を有し、前記pn接合を通過する電流が流れる。前記温度センス部は、前記メイン半導体素子の温度を検出する。前記温度センス部は、前記半導体基板の第1主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きい。 In order to solve the above-mentioned problems and achieve the object of the present invention, the semiconductor device according to the present invention includes a main semiconductor element and a temperature sense unit, and has the following features. The main semiconductor element has a pn junction on the first main surface side of a semiconductor substrate made of a semiconductor having a bandgap wider than that of silicon, and a current passing through the pn junction flows. The temperature sense unit detects the temperature of the main semiconductor element. The temperature sense unit is laminated on the first main surface of the semiconductor substrate via an insulating film, and has a plurality of transverse polysilicon diodes made of polysilicon with the same conductive region adjacent to each other in the depth direction. The structure is such that the polysilicon diode in the upper layer has a larger crystal grain size of the polysilicon crystal grains.

また、この発明にかかる半導体装置は、上述した発明において、前記ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様であることを特徴とする。 Further, the semiconductor device according to the present invention is characterized in that, in the above-described invention, the polysilicon diode has a uniform impurity concentration in the in-plane of the polysilicon crystal grains and across the crystal grain boundaries.

また、この発明にかかる半導体装置は、上述した発明において、上層の前記ポリシリコンダイオードほど不純物濃度が高いことを特徴とする。 Further, the semiconductor device according to the present invention is characterized in that, in the above-described invention, the impurity concentration is higher than that of the polysilicon diode in the upper layer.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、メイン半導体素子および温度センス部を備えた半導体装置の製造方法であって、次の特徴を有する。前記メイン半導体素子は、シリコンよりもバンドギャップの広い半導体からなる半導体基板の第1面側にpn接合を有し、前記pn接合を通過する電流が流れる。前記温度センス部は、前記メイン半導体素子の温度を検出する。 Further, in order to solve the above-mentioned problems and achieve the object of the present invention, the method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device provided with a main semiconductor element and a temperature sense unit, and is as follows. It has characteristics. The main semiconductor element has a pn junction on the first surface side of a semiconductor substrate made of a semiconductor having a bandgap wider than that of silicon, and a current passing through the pn junction flows. The temperature sense unit detects the temperature of the main semiconductor element.

積層工程および注入工程を行うことで前記温度センス部を形成する。前記積層工程では、前記半導体基板の第1主面に絶縁膜を介して複数のポリシリコン層を積層する。前記積層工程では、上層の前記ポリシリコン層ほど高い温度環境下で堆積する。前記注入工程では、前記積層工程において前記ポリシリコン層が積層されるごとに、前記ポリシリコン層にp型不純物および/またはn型不純物をイオン注入して、深さ方向に同導電型の領域が隣接する横型のポリシリコンダイオードを形成する。 The temperature sense portion is formed by performing the laminating step and the injection step. In the laminating step, a plurality of polysilicon layers are laminated on the first main surface of the semiconductor substrate via an insulating film. In the laminating step, the upper layer of the polysilicon layer is deposited in a higher temperature environment. In the injection step, each time the polysilicon layer is laminated in the lamination step, a p-type impurity and / or an n-type impurity is ionically injected into the polysilicon layer to form a region having the same conductivity in the depth direction. It forms an adjacent transverse polysilicon diode.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記積層工程では、下層の前記ポリシリコン層の堆積時の温度よりも100℃以上高い温度環境下で、深さ方向に下層の当該ポリシリコン層に隣接する前記ポリシリコン層を堆積することを特徴とする。 Further, according to the method for manufacturing a semiconductor device according to the present invention, in the above-described invention, in the lamination step, the lower layer is in the depth direction in a temperature environment higher than the temperature at the time of deposition of the polysilicon layer of the lower layer by 100 ° C. or more. It is characterized in that the polysilicon layer adjacent to the polysilicon layer is deposited.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記注入工程では、上層の前記ポリシリコン層ほど前記イオン注入のドーズ量を多くすることを特徴とする。 Further, in the above-described invention, the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the injection step, the dose amount of the ion implantation increases as the polysilicon layer in the upper layer increases.

上述した発明によれば、上層のポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒界を少なくすることができるため、ホモ接合によるバンドの曲がりによってポリシリコン結晶粒の結晶粒界に生じエネルギー障壁となる空乏層が少なく、低抵抗で順方向電流が流れやすい。温度センス部には主にエネルギー障壁の少ない上層のポリシリコンダイオードに順方向電流が流れ、順方向電圧特性のばらつきを抑制することができる。これにより、温度センス部の温度検出精度を向上させることができる。 According to the above-mentioned invention, since the crystal grain boundary of the polysilicon crystal grains can be reduced as much as the polysilicon diode in the upper layer, the bending of the band due to homojunction occurs at the crystal grain boundaries of the polysilicon crystal grains, which causes an energy barrier. There are few depleted layers, low resistance, and forward current easily flows. A forward current flows mainly through the polysilicon diode in the upper layer, which has few energy barriers, in the temperature sense portion, and it is possible to suppress variations in the forward voltage characteristics. As a result, the temperature detection accuracy of the temperature sense unit can be improved.

本発明にかかる半導体装置および半導体装置の製造方法によれば、信頼性を向上させることができるという効果を奏する。 According to the semiconductor device and the method for manufacturing the semiconductor device according to the present invention, there is an effect that the reliability can be improved.

実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。FIG. 5 is a plan view showing a layout of the semiconductor device according to the embodiment as viewed from the front surface side of the semiconductor substrate. 図1の活性領域の断面構造を示す断面図である。It is sectional drawing which shows the cross-sectional structure of the active region of FIG. 図1の活性領域の断面構造を示す断面図である。It is sectional drawing which shows the cross-sectional structure of the active region of FIG. 図3の温度センス部のポリシリコン結晶粒を半導体基板のおもて面側から見た状態を模式的に示す平面図である。FIG. 5 is a plan view schematically showing a state in which the polysilicon crystal grains of the temperature sense portion of FIG. 3 are viewed from the front surface side of the semiconductor substrate. 図3の温度センス部のポリシリコン結晶粒を半導体基板の側面側から見た状態を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a state in which the polysilicon crystal grains of the temperature sense portion of FIG. 3 are viewed from the side surface side of the semiconductor substrate. 図3の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。It is a band diagram which shows the energy level of the grain boundary of the polysilicon crystal grain of the temperature sense part of FIG. 図3の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。It is a band diagram which shows the energy level of the grain boundary of the polysilicon crystal grain of the temperature sense part of FIG. 図3の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。It is a band diagram which shows the energy level of the grain boundary of the polysilicon crystal grain of the temperature sense part of FIG. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on embodiment. 実施例の順方向電圧特性の度数分布図である。It is a frequency distribution diagram of the forward voltage characteristic of an Example. 従来例の順方向電圧特性の度数分布図である。It is a frequency distribution map of the forward voltage characteristic of the conventional example. 従来の半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device.

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Hereinafter, preferred embodiments of the semiconductor device and the method for manufacturing the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that the electrons or holes are a large number of carriers in the layers and regions marked with n or p, respectively. Further, + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively. In the following description of the embodiment and the accompanying drawings, the same reference numerals are given to the same configurations, and duplicate description will be omitted.

(実施の形態)
実施の形態にかかる半導体装置は、シリコン(Si)よりもバンドギャップが広い半導体(ワイドバンドギャップ半導体)を半導体材料として用いて構成される。ここでは、実施の形態にかかる半導体装置を構成するワイドバンドギャップ半導体材料として炭化珪素(SiC)を用いた場合を例に、実施の形態にかかる半導体装置の構造について説明する。図1は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
(Embodiment)
The semiconductor device according to the embodiment is configured by using a semiconductor (wide bandgap semiconductor) having a bandgap wider than that of silicon (Si) as a semiconductor material. Here, the structure of the semiconductor device according to the embodiment will be described by taking as an example the case where silicon carbide (SiC) is used as the wide bandgap semiconductor material constituting the semiconductor device according to the embodiment. FIG. 1 is a plan view showing a layout of the semiconductor device according to the embodiment as viewed from the front surface side of the semiconductor substrate.

図1に示す実施の形態にかかる半導体装置20は、炭化珪素からなる同一の半導体基板(半導体チップ)10の活性領域1に、メイン半導体素子11と、当該メイン半導体素子11を保護・制御するための1つ以上の回路部と、を有する。活性領域1は、半導体基板10の略中央(チップ中央)に設けられている。メイン半導体素子11は、半導体装置20の主動作を行う縦型MOSFETであり、後述するソースパッド21aにより互いに並列接続された複数の単位セル(素子の機能単位)で構成される。 The semiconductor device 20 according to the embodiment shown in FIG. 1 protects and controls the main semiconductor element 11 and the main semiconductor element 11 in the active region 1 of the same semiconductor substrate (semiconductor chip) 10 made of silicon carbide. It has one or more circuit units of the above. The active region 1 is provided in the substantially center (center of the chip) of the semiconductor substrate 10. The main semiconductor element 11 is a vertical MOSFET that performs the main operation of the semiconductor device 20, and is composed of a plurality of unit cells (functional units of the element) connected in parallel to each other by a source pad 21a described later.

メイン半導体素子11は、活性領域1の有効領域(以下、メイン有効領域とする)1aに配置されている。メイン有効領域1aは、メイン半導体素子11のオン時に、半導体基板10の裏面からおもて面に向かう方向(深さ方向Zに対して反対方向)にメイン半導体素子11の主電流(ドリフト電流)が流れる領域である。メイン有効領域1aは、例えば略矩形状の平面形状を有し、活性領域1の大半の表面積を占める。略矩形状の平面形状のメイン有効領域1aの3辺が後述するエッジ終端領域2に隣接する。 The main semiconductor element 11 is arranged in the effective region (hereinafter referred to as the main effective region) 1a of the active region 1. The main effective region 1a is the main current (drift current) of the main semiconductor element 11 in the direction from the back surface to the front surface of the semiconductor substrate 10 (opposite to the depth direction Z) when the main semiconductor element 11 is turned on. Is the area where the current flows. The main effective region 1a has, for example, a substantially rectangular planar shape and occupies most of the surface area of the active region 1. The three sides of the main effective region 1a having a substantially rectangular planar shape are adjacent to the edge termination region 2 described later.

メイン半導体素子11を保護・制御するための回路部は、例えば、電流センス部12、温度センス部13、過電圧保護部(不図示)および演算回路部(不図示)等の高機能部であり、活性領域1のメイン無効領域1bに配置される。メイン無効領域1bは、メイン半導体素子11の単位セルが配置されていない領域であり、メイン半導体素子11として機能しない。メイン無効領域1bは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域1aの残りの1辺とエッジ終端領域2との間に配置される。 The circuit unit for protecting and controlling the main semiconductor element 11 is, for example, a high-performance unit such as a current sense unit 12, a temperature sense unit 13, an overvoltage protection unit (not shown), and an arithmetic circuit unit (not shown). It is arranged in the main invalid region 1b of the active region 1. The main invalid region 1b is an region in which the unit cell of the main semiconductor element 11 is not arranged, and does not function as the main semiconductor element 11. The main invalid region 1b has, for example, a substantially rectangular planar shape, and is arranged between the remaining one side of the substantially rectangular planar shape main effective region 1a and the edge termination region 2.

エッジ終端領域2は、活性領域1と半導体基板10の端部(チップ端部)との間の領域であり、活性領域1に隣接して、活性領域1の周囲を囲み、半導体基板10のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域2には、例えばフィールドリミッティングリング(FLR:Field Limiting Ring)や接合終端(JTE:Junction Termination Extension)構造等の一般的な耐圧構造(不図示)が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。 The edge termination region 2 is a region between the active region 1 and the end portion (chip end portion) of the semiconductor substrate 10, and is adjacent to the active region 1 and surrounds the active region 1 so as to surround the semiconductor substrate 10. It has the function of relaxing the electric field on the front surface side and maintaining the withstand voltage. In the edge termination region 2, for example, a general pressure resistant structure (not shown) such as a field limiting ring (FLR: Field Limiting Ring) or a junction termination (JTE: Junction Termination Extension) structure is arranged. The withstand voltage is the limit voltage at which the semiconductor device does not malfunction or break.

メイン半導体素子11のソースパッド(電極パッド)21aは、メイン有効領域1aにおいて半導体基板10のおもて面上に配置される。メイン半導体素子11のソースパッド21aは、当該ソースパッド21a以外の電極パッドと離れて配置されている。メイン半導体素子11は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子11のソースパッド21aは、メイン有効領域1aと略同じ平面形状を有し、メイン有効領域1aのほぼ全面を覆う。 The source pad (electrode pad) 21a of the main semiconductor element 11 is arranged on the front surface of the semiconductor substrate 10 in the main effective region 1a. The source pad 21a of the main semiconductor element 11 is arranged apart from the electrode pads other than the source pad 21a. The main semiconductor element 11 has a larger current capacity than other circuit units. Therefore, the source pad 21a of the main semiconductor element 11 has substantially the same planar shape as the main effective region 1a, and covers almost the entire surface of the main effective region 1a.

ソースパッド21a以外の電極パッドは、メイン無効領域1bにおいて半導体基板10のおもて面上に互いに離れて配置される。ソースパッド21a以外の電極パッドとは、メイン半導体素子11のゲートパッド21b、電流センス部12の電極パッド(OCパッド)22、温度センス部13の電極パッド(アノードパッドおよびカソードパッド)23a,23b、過電圧保護部の電極パッド(以下、OVパッドとする:不図示)、および演算回路部の電極パッド(不図示)等である。 The electrode pads other than the source pad 21a are arranged apart from each other on the front surface of the semiconductor substrate 10 in the main invalid region 1b. The electrode pads other than the source pad 21a include the gate pad 21b of the main semiconductor element 11, the electrode pad (OC pad) 22 of the current sense unit 12, and the electrode pads (anode pad and cathode pad) 23a and 23b of the temperature sense unit 13. These include an electrode pad of the overvoltage protection unit (hereinafter referred to as an OV pad: not shown), an electrode pad of the arithmetic circuit unit (not shown), and the like.

ソースパッド21a以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン48b〜48d(図3,4参照)やワイヤー(不図示)の接合に必要な表面積を有する。図1には、ソースパッド21a以外の電極パッドがメイン無効領域1bとエッジ終端領域2との境界に沿って一方向Xに1列に配置された場合を示す。図1には、ソースパッド21a、ゲートパッド21b、OCパッド22、アノードパッド23aおよびカソードパッド23bを、それぞれS、G、OC、AおよびKと付した矩形状に図示する。 The electrode pads other than the source pad 21a have, for example, a substantially rectangular planar shape, and have a surface area required for joining terminal pins 48b to 48d (see FIGS. 3 and 4) and wires (not shown), which will be described later. FIG. 1 shows a case where electrode pads other than the source pad 21a are arranged in a row in one direction X along the boundary between the main invalid region 1b and the edge termination region 2. In FIG. 1, the source pad 21a, the gate pad 21b, the OC pad 22, the anode pad 23a, and the cathode pad 23b are illustrated in a rectangular shape with S, G, OC, A, and K, respectively.

電流センス部12は、メイン半導体素子11に並列接続され、メイン半導体素子11と同じ条件で動作して、メイン半導体素子11に流れる過電流(OC:Over Current)を検出する機能を有する。電流センス部12は、メイン半導体素子11と離れて配置されている。電流センス部12は、メイン半導体素子11と同一構成の単位セルを、メイン半導体素子11の単位セルの個数(例えば1千個以上程度)よりも少ない個数(例えば10個程度)で備えた縦型MOSFETであり、メイン半導体素子11よりも表面積が小さい。 The current sense unit 12 is connected in parallel to the main semiconductor element 11 and operates under the same conditions as the main semiconductor element 11 to have a function of detecting an overcurrent (OC: Overcurent) flowing through the main semiconductor element 11. The current sense unit 12 is arranged apart from the main semiconductor element 11. The current sense unit 12 is a vertical type in which the number of unit cells having the same configuration as that of the main semiconductor element 11 is smaller (for example, about 10) than the number of unit cells of the main semiconductor element 11 (for example, about 1,000 or more). It is a MOSFET and has a smaller surface area than the main semiconductor element 11.

電流センス部12の単位セルは、半導体基板10の、OCパッド22で覆われた領域の一部の領域(以下、センス有効領域とする)12aに配置されている。電流センス部12の単位セルは、半導体基板10のおもて面に平行な方向に互いに隣接して配置される。電流センス部12の単位セルが互いに隣接する方向は、例えば、メイン半導体素子11の単位セルが互いに隣接する方向と同じである。電流センス部12の単位セルは、OCパッド22により互いに並列接続されている。 The unit cell of the current sense unit 12 is arranged in a part of a region (hereinafter referred to as a sense effective region) 12a of the region covered with the OC pad 22 of the semiconductor substrate 10. The unit cells of the current sense unit 12 are arranged adjacent to each other in the direction parallel to the front surface of the semiconductor substrate 10. The direction in which the unit cells of the current sense unit 12 are adjacent to each other is the same as the direction in which the unit cells of the main semiconductor element 11 are adjacent to each other, for example. The unit cells of the current sense unit 12 are connected in parallel to each other by the OC pad 22.

また、半導体基板10の、OCパッド22で覆われた領域のうち、センス有効領域12aを除く領域は、電流センス部12として機能しないセンス無効領域12bである。センス無効領域12bには、電流センス部12の単位セルが配置されていない。メイン無効領域1bの、センス有効領域12aを除く領域のほぼ全域において、半導体基板10のおもて面の表面領域に、センス有効領域12aから後述するp型ベース領域34b(図2,3参照)が延在している。 Further, in the region of the semiconductor substrate 10 covered with the OC pad 22, the region excluding the sense effective region 12a is the sense invalid region 12b that does not function as the current sense unit 12. The unit cell of the current sense unit 12 is not arranged in the sense invalid region 12b. In almost the entire region of the main invalid region 1b excluding the sense effective region 12a, the p-type base region 34b (see FIGS. 2 and 3) described later from the sense effective region 12a is formed on the surface region of the front surface of the semiconductor substrate 10. Is postponed.

温度センス部13は、ダイオードの温度特性を利用してメイン半導体素子11(半導体基板10)の温度を検出する機能を有する。温度センス部13は、アノードパッド23aおよびカソードパッド23bの直下に配置されている。温度センス部13は、ポリシリコン(poly−Si)層で構成された横型のポリシリコンダイオードを複数積層した多層構造であり(図3参照)、上層のポリシリコンダイオードほどポリシリコン結晶粒(シリコン結晶の集合体の粒)の結晶粒径が大きい(図4,5参照)。 The temperature sense unit 13 has a function of detecting the temperature of the main semiconductor element 11 (semiconductor substrate 10) by utilizing the temperature characteristics of the diode. The temperature sense unit 13 is arranged directly below the anode pad 23a and the cathode pad 23b. The temperature sense unit 13 has a multilayer structure in which a plurality of horizontal polysilicon diodes composed of a polysilicon (poly-Si) layer are laminated (see FIG. 3), and the higher the polysilicon diode, the more polysilicon crystal grains (silicon crystals). The grain size of the aggregate of silicon) is large (see FIGS. 4 and 5).

過電圧保護部(不図示)は、例えばサージ等の過電圧(OV:Over Voltage)からメイン半導体素子11を保護するダイオードである。電流センス部12、温度センス部13および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部12、温度センス部13および過電圧保護部の出力信号に基づいてメイン半導体素子11を制御する。演算回路部は、CMOS(Complementary MOS:相補型MOS)回路など複数の半導体素子で構成される。 The overvoltage protection unit (not shown) is a diode that protects the main semiconductor element 11 from overvoltage (OV: Over Voltage) such as a surge. The current sense unit 12, the temperature sense unit 13, and the overvoltage protection unit are controlled by the arithmetic circuit unit. The arithmetic circuit unit controls the main semiconductor element 11 based on the output signals of the current sense unit 12, the temperature sense unit 13, and the overvoltage protection unit. The arithmetic circuit unit is composed of a plurality of semiconductor elements such as a CMOS (Complementary MOS) circuit.

次に、実施の形態にかかる半導体装置20の断面構造について説明する。図2,3は、図1の活性領域の断面構造を示す断面図である。図4は、図3の温度センス部のポリシリコン結晶粒を半導体基板のおもて面側から見た状態を模式的に示す平面図である。図5は、図3の温度センス部のポリシリコン結晶粒を半導体基板の側面(チップ端部)側から見た状態を模式的に示す断面図である。図6〜8は、図3の温度センス部のポリシリコン結晶粒の結晶粒界のエネルギー準位を示すバンド図である。 Next, the cross-sectional structure of the semiconductor device 20 according to the embodiment will be described. 2 and 3 are cross-sectional views showing a cross-sectional structure of the active region of FIG. FIG. 4 is a plan view schematically showing a state in which the polysilicon crystal grains of the temperature sense portion of FIG. 3 are viewed from the front surface side of the semiconductor substrate. FIG. 5 is a cross-sectional view schematically showing a state in which the polysilicon crystal grains of the temperature sense portion of FIG. 3 are viewed from the side surface (chip end portion) side of the semiconductor substrate. 6 to 8 are band diagrams showing the energy levels of the grain boundaries of the polysilicon crystal grains in the temperature sense portion of FIG.

図2には、メイン有効領域1aおよび電流センス部12の断面構造(図1の切断線X1−X2−X3−X4における断面構造)を示す。図3には、メイン有効領域1a、センス有効領域12aおよび温度センス部13の断面構造(図1の切断線X1−X2、切断線X3−X4および切断線Y1−Y2における断面構造)を示す。図2,3のメイン有効領域1aおよびセンス有効領域12aにはそれぞれ一部の単位セルを示す。図4,5では、ポリシリコンダイオード80a,80bのpn接合界面を図示省略する。 FIG. 2 shows the cross-sectional structure of the main effective region 1a and the current sense unit 12 (cross-sectional structure at the cutting line X1-X2-X3-X4 in FIG. 1). FIG. 3 shows the cross-sectional structures of the main effective region 1a, the sense effective region 12a, and the temperature sense unit 13 (cross-sectional structures at the cutting lines X1-X2, cutting lines X3-X4, and cutting lines Y1-Y2 in FIG. 1). Some unit cells are shown in the main effective region 1a and the sense effective region 12a in FIGS. 2 and 3, respectively. In FIGS. 4 and 5, the pn junction interface of the polysilicon diodes 80a and 80b is not shown.

図4には、ポリシリコンダイオード80a,80bのポリシリコン結晶粒の平面粒径を比較しやすいように、上層のポリシリコンダイオード80bの平面と下層のp型ポリシリコン層81aの平面とを上下に並べて示す。図6,7には、下層のポリシリコンダイオード80aのポリシリコン結晶粒の結晶粒界のエネルギー準位(図4の切断線A−A’におけるエネルギー準位)を示す。図8には、上層のポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒界のエネルギー準位(図4の切断線B−B’におけるエネルギー準位)を示す。 In FIG. 4, the planar size of the polysilicon diode 80b in the upper layer and the planar surface of the p-type polysilicon layer 81a in the lower layer are vertically arranged so that the planar particle diameters of the polysilicon crystal grains of the polysilicon diodes 80a and 80b can be easily compared. Shown side by side. 6 and 7 show the energy levels of the grain boundaries of the polysilicon crystal grains of the polysilicon diode 80a in the lower layer (energy levels at the cutting lines AA'in FIG. 4). FIG. 8 shows the energy levels of the grain boundaries of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer (energy levels at the cutting lines BB'in FIG. 4).

メイン半導体素子11は、メイン有効領域1aにおいて半導体基板10のおもて面側に、p型ベース領域34a、n+型ソース領域35a、p++型コンタクト領域36a、トレンチ37a、ゲート絶縁膜38aおよびゲート電極39aで構成されたトレンチゲート構造のMOSゲート(金属−酸化膜−半導体の3層構造からなる絶縁ゲート)を有する。半導体基板10は、炭化珪素からなるn+型出発基板71のおもて面上にn-型ドリフト領域32およびp型ベース領域34aとなる各炭化珪素層72,73を順にエピタキシャル成長させてなる。 The main semiconductor element 11 has a p-type base region 34a, an n + -type source region 35a, a p ++- type contact region 36a, a trench 37a, and a gate insulating film 38a on the front surface side of the semiconductor substrate 10 in the main effective region 1a. It also has a MOS gate (insulated gate having a three-layer structure of metal-oxide film-semiconductor) having a trench gate structure composed of a gate electrode 39a. The semiconductor substrate 10 is formed by epitaxially growing silicon carbide layers 72 and 73, which form an n- type drift region 32 and a p-type base region 34a, on the front surface of an n + type starting substrate 71 made of silicon carbide.

+型出発基板71は、メイン半導体素子11および電流センス部12のn+型ドレイン領域31となる。半導体基板10の、p型炭化珪素層73側の主面をおもて面とし、n+型出発基板71側の主面(n+型出発基板71の裏面)を裏面とする。ここでは、メイン半導体素子11、および、メイン半導体素子11を保護・制御する回路部がピン状の配線部材(後述する端子ピン48a〜48d)を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。 The n + type starting substrate 71 serves as an n + type drain region 31 of the main semiconductor element 11 and the current sense unit 12. The main surface of the semiconductor substrate 10 on the p-type silicon carbide layer 73 side is the front surface, and the main surface on the n + type departure substrate 71 side ( the back surface of the n + type departure substrate 71) is the back surface. Here, an example is taken in the case where the main semiconductor element 11 and the circuit unit that protects and controls the main semiconductor element 11 have a wiring structure having the same configuration using pin-shaped wiring members (terminal pins 48a to 48d described later). As will be described, a wiring structure using a wire may be used instead of the pin-shaped wiring member.

トレンチ37aは、半導体基板10のおもて面(p型炭化珪素層73の表面)から深さ方向Zにp型炭化珪素層73を貫通してn-型炭化珪素層72に達する。トレンチ37aの内部には、ゲート絶縁膜38aを介してゲート電極39aが設けられている。互いに隣り合うトレンチ37a間において、半導体基板10のおもて面の表面領域に、p型ベース領域34a、n+型ソース領域35aおよびp++型コンタクト領域36aがそれぞれ選択的に設けられている。 The trench 37a penetrates the p-type silicon carbide layer 73 in the depth direction Z from the front surface (surface of the p-type silicon carbide layer 73) of the semiconductor substrate 10 and reaches the n- type silicon carbide layer 72. A gate electrode 39a is provided inside the trench 37a via a gate insulating film 38a. A p-type base region 34a, an n + -type source region 35a, and a p ++- type contact region 36a are selectively provided on the surface region of the front surface of the semiconductor substrate 10 between the trenches 37a adjacent to each other. ..

+型ソース領域35aおよびp++型コンタクト領域36aは、半導体基板10のおもて面とp型ベース領域34aとの間に、p型ベース領域34aに接してそれぞれ選択的に設けられている。n+型ソース領域35aおよびp++型コンタクト領域36aは、半導体基板10のおもて面に露出されている。この半導体基板10のおもて面に露出とは、n+型ソース領域35aおよびp++型コンタクト領域36aが後述する層間絶縁膜40の第1コンタクトホール40aの内部で後述するNiSi膜41aに接することである。 The n + type source region 35a and the p ++ type contact region 36a are selectively provided between the front surface of the semiconductor substrate 10 and the p-type base region 34a in contact with the p-type base region 34a. There is. The n + type source region 35a and the p ++ type contact region 36a are exposed on the front surface of the semiconductor substrate 10. The exposure on the front surface of the semiconductor substrate 10 means that the n + type source region 35a and the p ++ type contact region 36a are formed inside the first contact hole 40a of the interlayer insulating film 40 described later to the NiSi film 41a described later. To touch.

+型ソース領域35aは、トレンチ37aの側壁においてゲート絶縁膜38aに接する。p++型コンタクト領域36aは、n+型ソース領域35aよりもトレンチ37aから離れた位置に、n+型ソース領域35aに接して設けられている。p++型コンタクト領域36aは設けられていなくてもよい。この場合、p++型コンタクト領域36aに代えて、p型ベース領域34aが半導体基板10のおもて面まで達し、半導体基板10のおもて面に露出される。 The n + type source region 35a is in contact with the gate insulating film 38a on the side wall of the trench 37a. The p ++ type contact region 36a is provided in contact with the n + type source region 35a at a position farther from the trench 37a than the n + type source region 35a. The p ++ type contact region 36a may not be provided. In this case, instead of the p ++ type contact region 36a, the p-type base region 34a reaches the front surface of the semiconductor substrate 10 and is exposed on the front surface of the semiconductor substrate 10.

半導体基板10の内部において、p型ベース領域34aとn+型ドレイン領域31(n+型出発基板71)との間に、p型ベース領域34aおよびn+型ドレイン領域31に接して、n-型ドリフト領域32が設けられている。p型ベース領域34aとn-型ドリフト領域32との間に、これらの領域に接して、n型電流拡散領域33aが設けられていてもよい。n型電流拡散領域33aは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層(Current Spreading Layer:CSL)である。 Inside the semiconductor substrate 10, between the p-type base region 34a and the n + type drain region 31 (n + type starting substrate 71), the p-type base region 34a and the n + type drain region 31 are in contact with each other, and n A mold drift region 32 is provided. An n-type current diffusion region 33a may be provided between the p-type base region 34a and the n -type drift region 32 in contact with these regions. The n-type current diffusion region 33a is a so-called current diffusion layer (Curent Spreading Layer: CSL) that reduces the spread resistance of carriers.

また、半導体基板10の内部において、p型ベース領域34aよりもn+型ドレイン領域31に近い位置に、トレンチ37aの底面にかかる電界を緩和させる第1,2p+型領域61a,62aが設けられていてもよい。第1p+型領域61aは、p型ベース領域34aと離れて設けられ、深さ方向Zにトレンチ37aの底面に対向する。第2p+型領域62aは、互いに隣り合うトレンチ37a間に、第1p+型領域61aおよびトレンチ37aと離れて設けられ、かつp型ベース領域34aに接する。 Further, inside the semiconductor substrate 10, first and second p + type regions 61a and 62a for relaxing the electric field applied to the bottom surface of the trench 37a are provided at positions closer to the n + type drain region 31 than the p type base region 34a. May be. The 1p + -type region 61a is provided apart from the p-type base region 34a, it faces the bottom surface of the trench 37a in the depth direction Z. The second p + type region 62a is provided between the trenches 37a adjacent to each other , apart from the first p + type region 61a and the trench 37a, and is in contact with the p type base region 34a.

層間絶縁膜40は、半導体基板10のおもて面のほぼ全面に設けられ、メイン有効領域1aにおいてゲート電極39aを覆う。すべての単位セルのゲート電極39aがゲートパッド21b(図1参照)に電気的に接続されている。メイン有効領域1aにおいて深さ方向Zに層間絶縁膜40を貫通する第1コンタクトホール40aが設けられている。第1コンタクトホール40aには、n+型ソース領域35aおよびp++型コンタクト領域36aが露出されている。 The interlayer insulating film 40 is provided on substantially the entire surface of the front surface of the semiconductor substrate 10 and covers the gate electrode 39a in the main effective region 1a. The gate electrodes 39a of all unit cells are electrically connected to the gate pad 21b (see FIG. 1). In the main effective region 1a, a first contact hole 40a penetrating the interlayer insulating film 40 is provided in the depth direction Z. The n + type source region 35a and the p ++ type contact region 36a are exposed in the first contact hole 40a.

ニッケルシリサイド(NiSi、Ni2Siまたは熱的に安定なNiSi2:以下、まとめてNiSiとする)膜41aは、第1コンタクトホール40aの内部において半導体基板10にオーミック接触し、n+型ソース領域35aおよびp++型コンタクト領域36aに電気的に接続されている。p++型コンタクト領域36aが設けられていない場合、p++型コンタクト領域36aに代えて、p型ベース領域34aが第1コンタクトホール40aに露出され、NiSi膜41aに電気的に接続される。 Nickel silicide (NiSi, Ni 2 Si or thermally stable NiSi 2: hereinafter, collectively and NiSi in) film 41a is in ohmic contact with the semiconductor substrate 10 inside the first contact hole 40a, n + -type source region It is electrically connected to 35a and the p ++ type contact area 36a. When the p ++ type contact region 36a is not provided, the p type base region 34a is exposed to the first contact hole 40a instead of the p ++ type contact region 36a and is electrically connected to the NiSi film 41a. ..

メイン有効領域1aにおける層間絶縁膜40およびNiSi膜41aの表面全体に、層間絶縁膜40およびNiSi膜41aの表面に沿ってバリアメタル46aが設けられている。バリアメタル46aは、バリアメタル46aの各金属膜間またはバリアメタル46aを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル46aは、例えば、第1窒化チタン(TiN)膜42a、第1チタン(Ti)膜43a、第2TiN膜44aおよび第2Ti膜45aを順に積層した積層構造を有していてもよい。 A barrier metal 46a is provided along the surfaces of the interlayer insulating film 40 and the NiSi film 41a on the entire surface of the interlayer insulating film 40 and the NiSi film 41a in the main effective region 1a. The barrier metal 46a has a function of preventing mutual reaction between each metal film of the barrier metal 46a or between regions facing each other across the barrier metal 46a. The barrier metal 46a may have, for example, a laminated structure in which a first titanium nitride (TiN) film 42a, a first titanium (Ti) film 43a, a second TiN film 44a, and a second Ti film 45a are laminated in this order.

第1TiN膜42aは、層間絶縁膜40の表面全体を覆う。第1TiN膜42aは、NiSi膜41aが形成された部分における半導体基板10のおもて面上には設けられていない。第1Ti膜43aは、第1TiN膜42aおよびNiSi膜41aの表面に設けられている。第2TiN膜44aは、第1Ti膜43aの表面に設けられている。第2Ti膜45aは、第2TiN膜44aの表面に設けられている。第2Ti膜45aの表面全面にソースパッド21aが設けられている。 The first TiN film 42a covers the entire surface of the interlayer insulating film 40. The first TiN film 42a is not provided on the front surface of the semiconductor substrate 10 at the portion where the NiSi film 41a is formed. The first Ti film 43a is provided on the surfaces of the first TiN film 42a and the NiSi film 41a. The second TiN film 44a is provided on the surface of the first Ti film 43a. The second Ti film 45a is provided on the surface of the second TiN film 44a. A source pad 21a is provided on the entire surface of the second Ti film 45a.

ソースパッド21aは、バリアメタル46aおよびNiSi膜41aを介してn+型ソース領域35aおよびp++型コンタクト領域36aに電気的に接続されている。ソースパッド21aは、例えば、5μm程度の厚さのアルミニウム(Al)膜、アルミニウム−シリコン(Al−Si)膜またはアルミニウム−シリコン−銅(Al−Si−Cu)膜であってもよい。ソースパッド21a、バリアメタル46aおよびNiSi膜41aはメイン半導体素子11のソース電極として機能する。 The source pad 21a is electrically connected to the n + type source region 35a and the p ++ type contact region 36a via the barrier metal 46a and the NiSi film 41a. The source pad 21a may be, for example, an aluminum (Al) film, an aluminum-silicon (Al-Si) film, or an aluminum-silicon-copper (Al-Si-Cu) film having a thickness of about 5 μm. The source pad 21a, the barrier metal 46a and the NiSi film 41a function as source electrodes of the main semiconductor element 11.

ソースパッド21aの上には、めっき膜47aおよびはんだ層(不図示)を介して、端子ピン48aの一方の端部が接合されている。端子ピン48aの他方の端部は、半導体基板10のおもて面に対向するように配置された金属バー(不図示)に接合されている。また、端子ピン48aの他方の端部は、半導体基板10を実装したケース(不図示)の外側に露出し、外部装置(不図示)と電気的に接続される。端子ピン48aは、半導体基板10のおもて面に対して略垂直に立てた状態でめっき膜47aにはんだ接合されている。 One end of the terminal pin 48a is joined onto the source pad 21a via a plating film 47a and a solder layer (not shown). The other end of the terminal pin 48a is joined to a metal bar (not shown) arranged so as to face the front surface of the semiconductor substrate 10. Further, the other end of the terminal pin 48a is exposed to the outside of a case (not shown) on which the semiconductor substrate 10 is mounted, and is electrically connected to an external device (not shown). The terminal pins 48a are solder-bonded to the plating film 47a in a state of standing substantially perpendicular to the front surface of the semiconductor substrate 10.

端子ピン48aは、所定直径を有する丸棒状(円柱状)の配線部材であり、外部の接地電位(最低電位)に接続される。端子ピン48aは、ソースパッド21aの電位を外部に取り出す外部接続用端子である。第1,2保護膜49a,50aは例えばポリイミド(polyimide)膜である。第1保護膜49aは、ソースパッド21aの表面のめっき膜47a以外の部分を覆う。第2保護膜50aは、めっき膜47aと第1保護膜49aとの境界を覆う。 The terminal pin 48a is a round bar-shaped (cylindrical) wiring member having a predetermined diameter, and is connected to an external ground potential (minimum potential). The terminal pin 48a is an external connection terminal that takes out the potential of the source pad 21a to the outside. The first and second protective films 49a and 50a are, for example, polyimide films. The first protective film 49a covers a portion of the surface of the source pad 21a other than the plating film 47a. The second protective film 50a covers the boundary between the plating film 47a and the first protective film 49a.

ドレイン電極51は、半導体基板10の裏面(n+型出発基板71の裏面)全面にオーミック接触している。ドレイン電極51上には、例えば、Ti膜、ニッケル(Ni)膜および金(Au)膜を順に積層した積層構造でドレインパッド(電極パッド:不図示)が設けられている。ドレインパッドは、絶縁基板の例えば銅(Cu)箔等で形成された金属ベース板(不図示)にはんだ接合され、当該金属ベース板を介して冷却フィン(不図示)のベース部に少なくとも一部が接触している。 The drain electrode 51 is in ohmic contact with the entire back surface of the semiconductor substrate 10 (the back surface of the n + type starting substrate 71). On the drain electrode 51, for example, a drain pad (electrode pad: not shown) is provided in a laminated structure in which a Ti film, a nickel (Ni) film, and a gold (Au) film are laminated in this order. The drain pad is solder-bonded to a metal base plate (not shown) formed of, for example, copper (Cu) foil of an insulating substrate, and at least a part of the drain pad is connected to a base portion of a cooling fin (not shown) via the metal base plate. Are in contact.

このように半導体基板10のおもて面のソースパッド21aに端子ピン48aを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板10は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板10で発生した熱は、半導体基板10の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板10のおもて面の端子ピン48aを接合した金属バーから放熱される。 By joining the terminal pin 48a to the source pad 21a on the front surface of the semiconductor substrate 10 and the drain pad on the back surface to the metal base plate of the insulating substrate in this way, the semiconductor substrate 10 can be attached to both main surfaces. It has a double-sided cooling structure with a cooling structure. The heat generated in the semiconductor substrate 10 is dissipated from the fin portion of the cooling fin via the metal base plate bonded to the drain pad on the back surface of the semiconductor substrate 10, and the terminal pin 48a on the front surface of the semiconductor substrate 10 is radiated. Heat is dissipated from the joined metal bar.

電流センス部12は、メイン半導体素子11の対応する各部と同じ構成のp型ベース領域34b、n+型ソース領域35b、p++型コンタクト領域36b、トレンチ37b、ゲート絶縁膜38b、ゲート電極39bおよび層間絶縁膜40を備える。電流センス部12のMOSゲートの各部は、メイン無効領域1bのセンス有効領域12aに設けられている。p型ベース領域34bは、半導体基板10のおもて面の表面領域のn-型領域32aにより、メイン半導体素子11のp型ベース領域34aと分離されている。 The current sense unit 12 has a p-type base region 34b, an n + type source region 35b, a p ++ type contact region 36b, a trench 37b, a gate insulating film 38b, and a gate electrode 39b having the same configuration as the corresponding parts of the main semiconductor element 11. And an interlayer insulating film 40 is provided. Each portion of the MOS gate of the current sense portion 12 is provided in the sense effective region 12a of the main invalid region 1b. The p-type base region 34b is separated from the p-type base region 34a of the main semiconductor element 11 by the n- type region 32a of the surface region of the front surface of the semiconductor substrate 10.

p型ベース領域34bは、例えばセンス有効領域12aからメイン無効領域1bのほぼ全域に延在している。電流センス部12は、メイン半導体素子11と同様に、n型電流拡散領域33bおよび第1,2p+型領域61b,62bを有していてもよい。p++型コンタクト領域36bは、メイン半導体素子11と同様に、設けられていなくてもよい。すべての単位セルのゲート電極39bは、ゲートパッド21b(図1参照)に電気的に接続されている。ゲート電極39bは、層間絶縁膜40に覆われている。 The p-type base region 34b extends from, for example, the sense effective region 12a to almost the entire area of the main invalid region 1b. The current sense unit 12 may have an n-type current diffusion region 33b and first and second p + type regions 61b and 62b, similarly to the main semiconductor element 11. The p ++ type contact region 36b may not be provided as in the main semiconductor element 11. The gate electrodes 39b of all unit cells are electrically connected to the gate pad 21b (see FIG. 1). The gate electrode 39b is covered with an interlayer insulating film 40.

センス有効領域12aにおいて層間絶縁膜40には、深さ方向Zに貫通して半導体基板10に達する第2コンタクトホール40bが設けられ、n+型ソース領域35bおよびp++型コンタクト領域36bが露出されている。センス有効領域12aにおいて半導体基板10のおもて面には、メイン半導体素子11と同様に、NiSi膜41bおよびバリアメタル46bが設けられている。符号42b〜45bは、それぞれバリアメタル46bを構成する第1TiN膜、第1Ti膜、第2TiN膜および第2Ti膜である。 In the sense effective region 12a, the interlayer insulating film 40 is provided with a second contact hole 40b that penetrates in the depth direction Z and reaches the semiconductor substrate 10, and the n + type source region 35b and the p ++ type contact region 36b are exposed. Has been done. Similar to the main semiconductor element 11, a NiSi film 41b and a barrier metal 46b are provided on the front surface of the semiconductor substrate 10 in the sense effective region 12a. Reference numerals 42b to 45b are a first TiN film, a first Ti film, a second TiN film, and a second Ti film, respectively, which constitute the barrier metal 46b.

NiSi膜41bは、第2コンタクトホール40bの内部において半導体基板10にオーミック接触し、n+型ソース領域35bおよびp++型コンタクト領域36bに電気的に接続されている。p++型コンタクト領域36bが設けられていない場合、p++型コンタクト領域36bに代えて、p型ベース領域34bが第2コンタクトホール40bに露出され、NiSi膜41bに電気的に接続される。バリアメタル46bは、センス無効領域12bにおける層間絶縁膜40上に延在している。 The NiSi film 41b is in ohmic contact with the semiconductor substrate 10 inside the second contact hole 40b and is electrically connected to the n + type source region 35b and the p ++ type contact region 36b. When the p ++ type contact region 36b is not provided, the p type base region 34b is exposed to the second contact hole 40b instead of the p ++ type contact region 36b and is electrically connected to the NiSi film 41b. .. The barrier metal 46b extends on the interlayer insulating film 40 in the sense invalid region 12b.

バリアメタル46bの表面全面に、ソースパッド21aと離れて、OCパッド22が設けられている。OCパッド22は、バリアメタル46bおよびNiSi膜41bを介してn+型ソース領域35bおよびp型ベース領域34bに電気的に接続されている。OCパッド22は、例えば、ソースパッド21aと同じ材料で、ソースパッド21aと同時に形成される。OCパッド22、バリアメタル46bおよびNiSi膜41bは、電流センス部12のソース電極として機能する。 An OC pad 22 is provided on the entire surface of the barrier metal 46b apart from the source pad 21a. The OC pad 22 is electrically connected to the n + type source region 35b and the p type base region 34b via the barrier metal 46b and the NiSi film 41b. The OC pad 22 is made of the same material as the source pad 21a, and is formed at the same time as the source pad 21a. The OC pad 22, the barrier metal 46b, and the NiSi film 41b function as source electrodes for the current sense unit 12.

OCパッド22上に、ソースパッド21a上の配線構造と同じ配線構造で、端子ピン48bが接合される。端子ピン48bは、端子ピン48aよりも小さい直径を有する丸棒状(円柱状)の配線部材である。端子ピン48bは、例えばOCパッド22の電位を外部に取り出す外部接続用端子であり、外部の抵抗体(不図示)を介してOCパッド22を接地電位に接続する。符号47b,49b,50bは、それぞれOCパッド22上の配線構造を構成するめっき膜および第1,2保護膜である。 The terminal pin 48b is joined to the OC pad 22 with the same wiring structure as that on the source pad 21a. The terminal pin 48b is a round bar-shaped (cylindrical) wiring member having a diameter smaller than that of the terminal pin 48a. The terminal pin 48b is, for example, an external connection terminal that takes out the potential of the OC pad 22 to the outside, and connects the OC pad 22 to the ground potential via an external resistor (not shown). Reference numerals 47b, 49b, and 50b are plating films and first and second protective films that form a wiring structure on the OC pad 22, respectively.

メイン有効領域1aのp型ベース領域34aおよびセンス有効領域12aのp型ベース領域34bは、半導体基板10の表面領域の図示省略するn-型領域により、素子分離のためのp型領域(不図示)と分離されている。素子分離のためのp型領域とは、エッジ終端領域2に活性領域1の周囲を囲む略矩形状に設けられ、活性領域1とエッジ終端領域2とを電気的に分離する寄生ダイオードをn-型ドリフト領域32とのpn接合で形成するフローティングのp型領域である。 P-type base region 34b of the p-type base region 34a and the sense effective area 12a of the main effective area 1a is shown omitted n of the surface region of the semiconductor substrate 10 - by type region, p-type region (not shown for element isolation ) Is separated. The p-type region for element isolation is provided in a substantially rectangular shape surrounding the periphery of the active region 1 in the edge termination region 2, the parasitic diode to electrically isolate the active region 1 and the edge termination region 2 n - It is a floating p-type region formed by a pn junction with the type drift region 32.

温度センス部13は、メイン無効領域1bにおいて半導体基板10のおもて面の層間絶縁膜40上に順に積層された2つ以上の横型のポリシリコンダイオードで構成される。温度センス部13を構成するすべてのポリシリコンダイオードは、深さ方向Zにアノード領域同士が隣接し、かつ深さ方向Zにカソード領域同士が隣接するように積層されることで並列接続されている。ここでは、温度センス部13が2つの横型のポリシリコンダイオード80a,80bを積層した2層構造である場合を例に説明する(図3)。 The temperature sense unit 13 is composed of two or more transverse polysilicon diodes sequentially laminated on the interlayer insulating film 40 on the front surface of the semiconductor substrate 10 in the main invalid region 1b. All the polysilicon diodes constituting the temperature sense unit 13 are connected in parallel by being laminated so that the anode regions are adjacent to each other in the depth direction Z and the cathode regions are adjacent to each other in the depth direction Z. .. Here, a case where the temperature sense unit 13 has a two-layer structure in which two transverse polysilicon diodes 80a and 80b are laminated will be described as an example (FIG. 3).

下層のポリシリコンダイオード80aは、アノード領域であるp型ポリシリコン層81aとカソード領域であるn型ポリシリコン層82aとのpn接合で形成される。p型ポリシリコン層81aおよびn型ポリシリコン層82aは、半導体基板10のおもて面の層間絶縁膜40上に設けられている。上層のポリシリコンダイオード80bは、下層のポリシリコンダイオード80aと同じ不純物濃度であるか、好ましくは下層のポリシリコンダイオード80aよりも高不純物濃度であることがよい。 The underlying polysilicon diode 80a is formed by a pn junction between a p-type polysilicon layer 81a, which is an anode region, and an n-type polysilicon layer 82a, which is a cathode region. The p-type polysilicon layer 81a and the n-type polysilicon layer 82a are provided on the interlayer insulating film 40 on the front surface of the semiconductor substrate 10. The polysilicon diode 80b in the upper layer may have the same impurity concentration as the polysilicon diode 80a in the lower layer, or preferably have a higher impurity concentration than the polysilicon diode 80a in the lower layer.

ここでは、上層のポリシリコンダイオード80bが下層のポリシリコンダイオード80aよりも高不純物濃度である場合を例に説明する。上層のポリシリコンダイオード80bは、アノード領域であるp+型ポリシリコン層81bとカソード領域であるn+型ポリシリコン層82bとのpn接合で形成される。p+型ポリシリコン層81bはp型ポリシリコン層81a上に積層され、p型ポリシリコン層81aに電気的に接続されている。 Here, a case where the polysilicon diode 80b in the upper layer has a higher impurity concentration than the polysilicon diode 80a in the lower layer will be described as an example. The upper-layer polysilicon diode 80b is formed by a pn junction between a p + -type polysilicon layer 81b, which is an anode region, and an n + -type polysilicon layer 82b, which is a cathode region. The p + type polysilicon layer 81b is laminated on the p-type polysilicon layer 81a and electrically connected to the p-type polysilicon layer 81a.

上層のp+型ポリシリコン層81bのポリシリコン結晶粒の結晶粒径は、半導体基板10のおもて面側から見た結晶粒径(結晶粒の最大幅:以下、平面粒径とする。図4)、および半導体基板10のおもて面に平行な方向(半導体基板10の側面側)から見た結晶粒径(結晶粒の最大高さ:以下、断面粒径とする。図5)ともに、下層のp型ポリシリコン層81aのポリシリコン結晶粒の結晶粒径よりも大きい。 The crystal grain size of the polysilicon crystal grains of the upper layer p + type polysilicon layer 81b is the crystal grain size seen from the front surface side of the semiconductor substrate 10 (maximum width of crystal grains: hereinafter, plane grain size. FIG. 4) and the crystal grain size (maximum height of crystal grains: hereinafter referred to as cross-sectional grain size) as seen from the direction parallel to the front surface of the semiconductor substrate 10 (side surface side of the semiconductor substrate 10). Both are larger than the crystal grain size of the polysilicon crystal grains of the underlying p-type polysilicon layer 81a.

+型ポリシリコン層82bはn型ポリシリコン層82aの上に積層され、n型ポリシリコン層82aに電気的に接続されている。上層のn+型ポリシリコン層82bのポリシリコン結晶粒の結晶粒径は、平面粒径および断面粒径ともに、下層のn型ポリシリコン層82aのポリシリコン結晶粒の結晶粒径よりも大きい。ポリシリコンダイオード80bの上にさらにポリシリコンダイオードを積層する場合、上層のポリシリコンダイオードほどポリシリコン結晶粒の平面粒径および断面粒径を大きくすればよい。 The n + type polysilicon layer 82b is laminated on the n-type polysilicon layer 82a and electrically connected to the n-type polysilicon layer 82a. The crystal grain size of the polysilicon crystal grains of the upper n + type polysilicon layer 82b is larger than the crystal grain size of the polysilicon crystal grains of the lower n-type polysilicon layer 82a in both the planar particle size and the cross-sectional particle size. When the polysilicon diode is further laminated on the polysilicon diode 80b, the planar particle size and the cross-sectional particle size of the polysilicon crystal grains may be increased as the polysilicon diode in the upper layer increases.

このように温度センス部13を構成するポリシリコン層のポリシリコン結晶粒の平面粒径および断面粒径を設定することで、上層のポリシリコンダイオード80bは、下層のポリシリコンダイオード80aよりも結晶粒1粒あたりのポリシリコン結晶粒の表面積が広くなり、低抵抗となるため、下層のポリシリコンダイオード80aよりも順方向電圧特性のばらつきが小さくなる。したがって、温度センス部13の順方向電圧印加時、温度センス部13を流れる電流は主に上層のポリシリコンダイオード80bを流れる。 By setting the planar particle size and the cross-sectional particle size of the polysilicon crystal grains of the polysilicon layer constituting the temperature sense unit 13 in this way, the polysilicon diode 80b in the upper layer has more crystal grains than the polysilicon diode 80a in the lower layer. Since the surface area of the polysilicon crystal grains per grain is large and the resistance is low, the variation in the forward voltage characteristics is smaller than that of the polysilicon diode 80a in the lower layer. Therefore, when the forward voltage of the temperature sense unit 13 is applied, the current flowing through the temperature sense unit 13 mainly flows through the polysilicon diode 80b in the upper layer.

上層のポリシリコンダイオードほど低抵抗となる。その理由は、次のとおりである。ポリシリコン層は、異なる結晶方位に配向した複数のポリシリコン結晶粒を有する。図4,5には、1つの矩形で1つのポリシリコン結晶粒を示している。ポリシリコン結晶粒の結晶粒界(互いに隣接するポリシリコン結晶粒の境界)84a,84bに、ポリシリコン層を所定の導電型(p型またはn型)にするためにイオン注入されたイオン種が導入されることで、同導電型同士の同じ材料(ポリシリコン)間の接合(ホモ接合)が形成される。 The higher the polysilicon diode, the lower the resistance. The reason is as follows. The polysilicon layer has a plurality of polysilicon crystal grains oriented in different crystal orientations. FIGS. 4 and 5 show one polysilicon crystal grain in one rectangle. Ion species injected at the grain boundaries (boundaries of polysilicon crystal grains adjacent to each other) 84a and 84b of polysilicon crystal grains to make the polysilicon layer a predetermined conductive type (p-type or n-type) By introducing the same conductive type, a bond (homogeneous bond) between the same materials (polysilicon) is formed.

具体的には、p型ポリシリコン層81aおよびp+型ポリシリコン層81bには、ポリシリコン結晶粒の結晶粒界に、それぞれpp型およびp++型のホモ接合が形成される。n型ポリシリコン層82aおよびn+型ポリシリコン層82bには、ポリシリコン結晶粒の結晶粒界に、それぞれnn型およびn++型のホモ接合が形成される。このホモ接合が形成されることで、互いに隣り合うポリシリコン結晶粒間にわたって当該ポリシリコン結晶粒の結晶粒界を含む領域が所定幅で空乏化し、バンドの曲がりが発生する。 Specifically, in the p-type polysilicon layer 81a and the p + -type polysilicon layer 81b, pp-type and p + p + -type homojunctions are formed at the grain boundaries of the polysilicon crystal grains, respectively. In the n-type polysilicon layer 82a and the n + -type polysilicon layer 82b, nn-type and n + n + -type homojunctions are formed at the grain boundaries of the polysilicon crystal grains, respectively. When this homojunction is formed, the region including the crystal grain boundaries of the polysilicon crystal grains adjacent to each other is depleted with a predetermined width, and band bending occurs.

p型ポリシリコン層81aおよびp+型ポリシリコン層81bにおいて、バンドの曲がりとは、価電子帯頂上のエネルギー準位Evが所定勾配で減少し、ポリシリコン結晶粒の結晶粒界で最小値を示している状態である。n型ポリシリコン層82aおよびn+型ポリシリコン層82bにおいて、バンドの曲がり85a,85bとは、伝導帯底のエネルギー準位Ecが所定勾配で増加し、ポリシリコン結晶粒の結晶粒界で最大値を示している状態である。 In the p-type polysilicon layer 81a and the p + -type polysilicon layer 81b, the band bending means that the energy level Ev at the top of the valence band decreases with a predetermined gradient, and the minimum value is set at the grain boundary of the polysilicon crystal grains. This is the state shown. In the n-type polysilicon layer 82a and the n + -type polysilicon layer 82b, the band bending 85a and 85b increase the energy level Ec at the bottom of the conduction band with a predetermined gradient, and are the largest at the grain boundaries of the polysilicon crystal grains. It is a state showing a value.

図6,7および図8には、それぞれn型ポリシリコン層82aおよびn+型ポリシリコン層82bのポリシリコン結晶粒の結晶粒界84a,84bでのバンド図を示す。図示省略するが、p型ポリシリコン層81aおよびp+型ポリシリコン層81bのポリシリコン結晶粒の結晶粒界でのバンド図は、図6〜8それぞれにおいて価電子帯頂上のエネルギー準位Evを、伝導帯底のエネルギー準位Ecを上下反転させた形状にしたものである。符号Efはフェルミエネルギーである。 6 and 7 and 8 show band diagrams at the grain boundaries 84a and 84b of the polysilicon crystal grains of the n-type polysilicon layer 82a and the n + -type polysilicon layer 82b, respectively. Although not shown, the band diagrams of the polysilicon crystal grains of the p-type polysilicon layer 81a and the p + -type polysilicon layer 81b at the grain boundaries show the energy level Ev at the top of the valence band in FIGS. 6 to 8, respectively. , The energy level Ec at the bottom of the conduction band is inverted. The symbol Ef is Fermi energy.

このバンドの曲がりは、すべてのポリシリコン結晶粒において、半導体基板10のおもて面に平行な方向に隣り合うポリシリコン結晶粒との結晶粒界にも、深さ方向Zに隣り合うポリシリコン結晶粒との結晶粒界にも生じる。バンドの曲がりによってポリシリコン結晶粒の結晶粒界に形成される空乏層は、ポリシリコン層内を移動するキャリア(正孔、電子)のエネルギー障壁となる。このため、ポリシリコン層内のポリシリコン結晶粒の結晶粒界が少ないほど、ポリシリコンダイオードの低抵抗化が可能である。 In all the polysilicon crystal grains, the bending of this band is caused by the polysilicon adjacent to the depth direction Z at the grain boundaries with the polysilicon crystal grains adjacent to each other in the direction parallel to the front surface of the semiconductor substrate 10. It also occurs at the grain boundaries with the crystal grains. The depletion layer formed at the grain boundaries of polysilicon crystal grains by bending the band serves as an energy barrier for carriers (holes, electrons) moving in the polysilicon layer. Therefore, the smaller the grain boundaries of the polysilicon crystal grains in the polysilicon layer, the lower the resistance of the polysilicon diode can be.

また、ポリシリコン層のキャリア濃度を高くするほど、バンドの曲がりが急峻になりポリシリコン結晶粒の結晶粒界に形成される空乏層の幅が狭くなる(図6〜8の符号wa,wb)。これにより、比較的小さいエネルギーで当該空乏層が突き抜けるトンネル電流の経路が形成され、互いに隣り合うポリシリコン結晶粒間をキャリアが移動可能であり、エネルギー障壁の影響を受けにくい。これにより、ポリシリコンダイオードをさらに低抵抗化可能であるため、上層のポリシリコンダイオードほどキャリア濃度が高いことがよい。 Further, as the carrier concentration of the polysilicon layer is increased, the bending of the band becomes steeper and the width of the depletion layer formed at the grain boundary of the polysilicon crystal grains becomes narrower (reference numerals wa and wb in FIGS. 6 to 8). .. As a result, a tunnel current path through which the depletion layer penetrates is formed with a relatively small amount of energy, carriers can move between polysilicon crystal grains adjacent to each other, and the carrier is not easily affected by the energy barrier. As a result, the resistance of the polysilicon diode can be further reduced, so that the higher the polysilicon diode, the higher the carrier concentration.

具体的には、上層のポリシリコンダイオード80bのp+型ポリシリコン層81bおよびn+型ポリシリコン層82bは、それぞれ、下層のポリシリコンダイオード80aのp型ポリシリコン層81aおよびn型ポリシリコン層82aよりもポリシリコン結晶粒の結晶粒径が大きい。このため、上層のポリシリコンダイオード80bは、下層のポリシリコンダイオード80aと比べて、ポリシリコン結晶粒の個数が少なく、ポリシリコン結晶粒の結晶粒界84bが少ない。 Specifically, the p + -type polysilicon layer 81b and the n + -type polysilicon layer 82b of the upper polysilicon diode 80b are the p-type polysilicon layer 81a and the n-type polysilicon layer of the lower polysilicon diode 80a, respectively. The crystal grain size of the polysilicon crystal grains is larger than that of 82a. Therefore, the polysilicon diode 80b in the upper layer has a smaller number of polysilicon crystal grains and a smaller grain boundary 84b of the polysilicon crystal grains than the polysilicon diode 80a in the lower layer.

それに加えて、上層のp+型ポリシリコン層81bは、下層のp型ポリシリコン層81aと比べて、p型不純物濃度が高いことで、バンドの曲がりによってポリシリコン結晶粒の結晶粒界84bに形成される空乏層の幅が狭くなっていることがよい。上層のn+型ポリシリコン層82bは、下層のn型ポリシリコン層82aと比べて、n型不純物濃度が高いことで、バンドの曲がりによってポリシリコン結晶粒の結晶粒界84bに形成される空乏層の幅wbが狭くなっていることがよい(wa>wb)。 In addition, the upper layer of the p + -type polysilicon layer 81b, as compared with the lower layer of p-type polysilicon layer 81a, that high p-type impurity concentration, the grain boundaries 84b of polysilicon crystal grains by band bending The width of the poverty layer formed should be narrow. Layer of n + -type polysilicon layer 82b, as compared with the lower layer of n-type polysilicon layer 82a, the n-type impurity concentration that is higher, the depletion formed in the crystal grain boundary 84b of the polysilicon grains by band bending The width wb of the layer is preferably narrow (wa> wb).

このように、上層のポリシリコンダイオード80bは、バンドの曲がりの発生個所が少ないため、下層のポリシリコンダイオード80aよりも低抵抗となる。また、上層のポリシリコンダイオード80bは、キャリア濃度(不純物濃度)が高いことで、エネルギー障壁の影響を受けにくく、下層のポリシリコンダイオード80aよりも低抵抗となる。上層のポリシリコンダイオード80bの、順方向電流の流れない部分に、バンドの曲がりによって生じる空乏層の幅が広くなっている部分が存在してもよい。 As described above, the polysilicon diode 80b in the upper layer has a lower resistance than the polysilicon diode 80a in the lower layer because there are few locations where band bending occurs. Further, since the polysilicon diode 80b in the upper layer has a high carrier concentration (impurity concentration), it is not easily affected by the energy barrier and has a lower resistance than the polysilicon diode 80a in the lower layer. In the portion of the polysilicon diode 80b in the upper layer where the forward current does not flow, there may be a portion in which the width of the depletion layer caused by the bending of the band is widened.

また、ポリシリコン結晶粒との結晶粒界ごとにバンドの曲がりでのエネルギー準位の大きさが異なることが、ポリシリコンダイオードの順方向電圧特性をばらつかせる要因の一つとなっている。したがって、上述したように上層のポリシリコンダイオード80bは、下層のポリシリコンダイオード80aと比べてバンドの曲がりの発生個所が少なくなっていることで、下層のポリシリコンダイオード80aと比べて順方向電圧特性のばらつきを抑制することができる。 Further, the difference in the magnitude of the energy level at the bending of the band for each grain boundary with the polysilicon crystal grains is one of the factors that can disperse the forward voltage characteristics of the polysilicon diode. Therefore, as described above, the polysilicon diode 80b in the upper layer has less band bending points than the polysilicon diode 80a in the lower layer, and thus has forward voltage characteristics as compared with the polysilicon diode 80a in the lower layer. Variation can be suppressed.

また、ポリシリコンダイオードを構成する各ポリシリコン層はそれぞれ不純物濃度が一様である。この各ポリシリコン層とは、p型ポリシリコン層81a、n型ポリシリコン層82a、p+型ポリシリコン層81bおよびn+型ポリシリコン層82bである。不純物濃度が一様とは、プロセスのばらつきの許容誤差を含む範囲でポリシリコン層全体(順方向電流の流れない部分を除いてもよい)にわたって同じ不純物濃度であることを意味する。次の理由により各ポリシリコン層の不純物濃度をそれぞれ一様にすることができる。 Further, each polysilicon layer constituting the polysilicon diode has a uniform impurity concentration. The polysilicon layers are a p-type polysilicon layer 81a, an n-type polysilicon layer 82a, a p + -type polysilicon layer 81b, and an n + -type polysilicon layer 82b. The uniform impurity concentration means that the impurity concentration is the same over the entire polysilicon layer (the portion where the forward current does not flow may be excluded) within the range including the tolerance of process variation. The impurity concentration of each polysilicon layer can be made uniform for the following reasons.

ポリシリコンダイオードを構成する各ポリシリコン層には、後述するように所定の導電型(p型またはn型)で所定の不純物濃度を満たすように所定のイオン種がイオン注入される。イオン注入されたイオン種はポリシリコン結晶粒の面内(結晶粒界以外の部分)に導入されるが、ポリシリコン結晶粒の結晶粒界に発生するバンドの曲がりによって、ポリシリコン結晶粒の結晶粒界にポテンシャルの勾配(電位変化)が発生し、このポテンシャルの勾配によりポリシリコン結晶粒の結晶粒界にイオン種が吸い込まれる。 As will be described later, a predetermined ion species is ion-implanted into each polysilicon layer constituting the polysilicon diode so as to satisfy a predetermined impurity concentration in a predetermined conductive type (p type or n type). The ion-injected ion species are introduced into the in-plane (parts other than the grain boundaries) of the polysilicon crystal grains, but the crystals of the polysilicon crystal grains are crystallized by the bending of the band generated at the crystal grain boundaries of the polysilicon crystal grains. A potential gradient (potential change) is generated at the grain boundaries, and the ionic species are sucked into the grain boundaries of the polysilicon crystal grains due to this potential gradient.

ポリシリコン結晶粒の結晶粒界にイオン種が吸い込まれることで、ポリシリコン結晶粒の面内のイオン種が減少し、ポリシリコン結晶粒の面内と結晶粒界とで不純物濃度差が生じる。また、ポリシリコン結晶粒の面内の不純物濃度を本来必要な所定の不純物濃度にすることができない。これによって、ポリシリコン結晶粒の面内の不純物濃度に依存する温度センス部13の順方向電圧特性のばらつきが大きくなる。ポリシリコン結晶粒の結晶粒界が大きいほど、ポリシリコン層の厚さが薄いほど、この問題が生じやすい。 When the ion species are sucked into the grain boundaries of the polysilicon crystal grains, the ion species in the in-plane of the polysilicon crystal grains are reduced, and a difference in impurity concentration occurs between the in-plane of the polysilicon crystal grains and the crystal grain boundaries. In addition, the in-plane impurity concentration of the polysilicon crystal grains cannot be set to the originally required predetermined impurity concentration. As a result, the variation in the forward voltage characteristics of the temperature sense unit 13 that depends on the in-plane impurity concentration of the polysilicon crystal grains becomes large. The larger the grain boundaries of the polysilicon crystal grains and the thinner the polysilicon layer, the more likely this problem will occur.

例えば、上層のポリシリコンダイオード80bは、ポリシリコン結晶粒の平面粒径が大きく、イオン注入されたイオン種をポリシリコン結晶粒の面内に安定して留めやすいが、ポリシリコン結晶粒の断面粒径も深さ方向Zに大きくなる。例えば1つのポリシリコン結晶粒の断面粒径の大きさがポリシリコン層の厚さ程度になる場合もあり(図5参照)、イオン注入されたイオン種がポリシリコン結晶粒の結晶粒界に沿ってポリシリコン層を突き抜けてしまい、すべてのイオン種をポリシリコン層内に留めておけない。 For example, the polysilicon diode 80b in the upper layer has a large planar grain size of the polysilicon crystal grains, and it is easy to stably hold the ion-injected ion species in the plane of the polysilicon crystal grains. The diameter also increases in the depth direction Z. For example, the size of the cross-sectional particle size of one polysilicon crystal grain may be about the thickness of the polysilicon layer (see FIG. 5), and the ion-injected ion species is along the grain boundaries of the polysilicon crystal grains. It penetrates the polysilicon layer and cannot retain all ion species in the polysilicon layer.

そこで、本実施の形態においては、上層のポリシリコンダイオード80bよりもポリシリコン結晶粒の結晶粒径の小さい下層のポリシリコンダイオード80aの上に上層のポリシリコンダイオード80bが形成される。このため、上層のポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒界にイオン注入されたイオン種は、上層のポリシリコンダイオード80bと下層のポリシリコンダイオード80aとの間で止まるため、上層のポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒界に留まりやすい。 Therefore, in the present embodiment, the upper-layer polysilicon diode 80b is formed on the lower-layer polysilicon diode 80a whose crystal grain size of the polysilicon crystal grains is smaller than that of the upper-layer polysilicon diode 80b. Therefore, the ion species injected into the grain boundaries of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer stops between the polysilicon diode 80b in the upper layer and the polysilicon diode 80a in the lower layer, so that the polysilicon in the upper layer is poly. It tends to stay at the grain boundaries of the polysilicon crystal grains of the polysilicon diode 80b.

このように、イオン注入されたイオン種がポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒界に沿ってポリシリコンダイオード80bを突き抜けない。このため、上層のポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒界でイオン種を留めて所定の不純物濃度を安定して維持することができる。それに加えて、高ドーズ量のイオン注入とすることで、上層のポリシリコンダイオード80bのポリシリコン結晶粒の面内においても所定の不純物濃度が安定して維持される。 In this way, the ion-implanted ion species does not penetrate the polysilicon diode 80b along the grain boundaries of the polysilicon crystal grains of the polysilicon diode 80b. Therefore, the ion species can be retained at the grain boundaries of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer to stably maintain a predetermined impurity concentration. In addition, by implanting a high dose of ions, a predetermined impurity concentration is stably maintained even in the plane of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer.

また、上層のポリシリコンダイオード80bの形成時、下層のポリシリコンダイオード80aから導電型不純物が一部外方拡散されるが、この導電型不純物は上層のポリシリコンダイオード80bへ拡散され、ポリシリコンダイオード80a,80bの外方へは拡散されにくい。そして、上層のポリシリコンダイオード80bには高ドーズ量でイオン種をイオン注入することで、下層のポリシリコンダイオード80aから上層のポリシリコンダイオード80bへの導電型不純物の外方拡散は少なくすることができる。 Further, when the polysilicon diode 80b in the upper layer is formed, some conductive impurities are diffused outward from the polysilicon diode 80a in the lower layer, but these conductive impurities are diffused to the polysilicon diode 80b in the upper layer, and the polysilicon diode is formed. It is difficult to diffuse to the outside of 80a and 80b. By implanting the ion species into the polysilicon diode 80b in the upper layer at a high dose amount, the outward diffusion of conductive impurities from the polysilicon diode 80a in the lower layer to the polysilicon diode 80b in the upper layer can be reduced. can.

したがって、下層のポリシリコンダイオード80aの所定の不純物濃度も安定して確保される。下層のポリシリコンダイオード80aの所定の不純物濃度が確保されることで、上層のポリシリコンダイオード80bの形成時、上層のポリシリコンダイオード80bは、下層のポリシリコンダイオード80aからも導電型不純物を確保することができる。これによって、上層のポリシリコンダイオード80bのポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度を一様にすることができる。 Therefore, a predetermined impurity concentration of the polysilicon diode 80a in the lower layer is also stably secured. By ensuring a predetermined impurity concentration of the polysilicon diode 80a in the lower layer, when the polysilicon diode 80b in the upper layer is formed, the polysilicon diode 80b in the upper layer also secures conductive impurities from the polysilicon diode 80a in the lower layer. be able to. Thereby, the impurity concentration can be made uniform in the in-plane of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer and across the crystal grain boundaries.

このように、ポリシリコンダイオードを構成する各ポリシリコン層は、それぞれの不純物濃度を安定して一様にすることができることで、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様になる。このため、ホモ接合によるバンドの曲がりが小さくなり、順方向電流の大きさに依らずエネルギー障壁が小さくなるため、順方向電圧特性のばらつきがさらに抑制される。したがって、温度センス部13全体の順方向電圧特性のばらつきも抑制される。 In this way, each polysilicon layer constituting the polysilicon diode can have a stable and uniform impurity concentration, so that the impurity concentration is uniform in the in-plane of the polysilicon crystal grains and across the crystal grain boundaries. become. Therefore, the bending of the band due to homozygote becomes small, and the energy barrier becomes small regardless of the magnitude of the forward current, so that the variation in the forward voltage characteristic is further suppressed. Therefore, the variation in the forward voltage characteristics of the entire temperature sense unit 13 is also suppressed.

この温度センス部13の順方向電圧特性のばらつきを抑制する効果は、例えばポリシリコンダイオード80a,80bの総厚さが0.5μm以下程度のときに顕著にあらわれることが発明者により確認されている。下層のポリシリコンダイオード80aは、上層のポリシリコンダイオード80bの形成時に、上層のポリシリコンダイオード80bにイオン注入されたイオン種を上述したように上層のポリシリコンダイオード80b内に留めておくことができる程度の厚さがあればよく、可能な限り薄いことが好ましい。 It has been confirmed by the inventor that the effect of suppressing the variation in the forward voltage characteristics of the temperature sense unit 13 is remarkable, for example, when the total thickness of the polysilicon diodes 80a and 80b is about 0.5 μm or less. .. The lower-layer polysilicon diode 80a can retain the ion species ion-injected into the upper-layer polysilicon diode 80b in the upper-layer polysilicon diode 80b as described above when the upper-layer polysilicon diode 80b is formed. It suffices to be as thick as possible, preferably as thin as possible.

上層のポリシリコンダイオード80bの厚さは、下層のポリシリコンダイオード80aの厚さ以上である。下層のポリシリコンダイオード80aのポリシリコン結晶粒の結晶粒径は、例えば0.01μm以上程度で、かつ上層のポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒径未満である。上層のポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒径は、例えば0.2μm以上0.5μm未満程度であり、好ましくは0.3μm以下程度である。 The thickness of the polysilicon diode 80b in the upper layer is equal to or greater than the thickness of the polysilicon diode 80a in the lower layer. The crystal grain size of the polysilicon crystal grains of the polysilicon diode 80a in the lower layer is, for example, about 0.01 μm or more, and is smaller than the crystal grain size of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer. The crystal grain size of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer is, for example, about 0.2 μm or more and less than 0.5 μm, preferably about 0.3 μm or less.

下層のポリシリコンダイオード80aのポリシリコン結晶粒の結晶粒径が上記下限値未満である場合、ポリシリコンダイオード80aの断面抵抗が高くなり、その結果、ポリシリコンダイオード80aのp型ポリシリコン層81a(アノード領域)からのキャリア注入量とn型ポリシリコン層82a(カソード領域)からのキャリア注入量とにばらつきが発生し、順方向電圧のばらつきが大きくなる。下層のポリシリコンダイオード80aのポリシリコン結晶粒の結晶粒径を上記上限値未満とすることで、上述したように上層のポリシリコンダイオード80bへの所定の導電型不純物のイオン注入時に、上層のポリシリコンダイオード80bを突き抜けたイオン種を止めることができる。 When the crystal grain size of the polysilicon crystal grains of the underlying polysilicon diode 80a is less than the above lower limit, the cross-sectional resistance of the polysilicon diode 80a becomes high, and as a result, the p-type polysilicon layer 81a of the polysilicon diode 80a ( The carrier injection amount from the anode region) and the carrier injection amount from the n-type polysilicon layer 82a (cathode region) vary, and the forward voltage variation becomes large. By setting the crystal grain size of the polysilicon crystal grains of the polysilicon diode 80a in the lower layer to less than the above upper limit value, the polysilicon in the upper layer is poly at the time of ion injection of a predetermined conductive impurity into the polysilicon diode 80b in the upper layer as described above. Ion species that have penetrated the silicon diode 80b can be stopped.

上層のポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒径を上記下限値以上とすることで、温度センス部13の順方向電圧特性のばらつきを抑制する効果が得られる。また、複数の半導体素子の集積化に伴い、半導体基板10のおもて面のステップカバレッジが悪くなっていることから、上層のポリシリコンダイオード80bの厚さは可能な限り薄いことがよい。このため、上層のポリシリコンダイオード80bのポリシリコン結晶粒の結晶粒径は小さいほどよい。 By setting the crystal grain size of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer to the above lower limit value or more, the effect of suppressing the variation in the forward voltage characteristics of the temperature sense unit 13 can be obtained. Further, since the step coverage of the front surface of the semiconductor substrate 10 is deteriorated due to the integration of a plurality of semiconductor elements, the thickness of the polysilicon diode 80b in the upper layer should be as thin as possible. Therefore, the smaller the crystal grain size of the polysilicon crystal grains of the polysilicon diode 80b in the upper layer, the better.

層間絶縁膜83は、層間絶縁膜40上に積層され、ポリシリコンダイオード80a,80bを覆う。層間絶縁膜40,83により、ポリシリコンダイオード80a,80bと、半導体基板10、メイン半導体素子11および電流センス部12と、が電気的に絶縁されている。アノードパッド23aは、層間絶縁膜83の第3コンタクトホール83aにおいてp+型ポリシリコン層81bに接し、p+型ポリシリコン層81bおよびp型ポリシリコン層81aに電気的に接続されている。 The interlayer insulating film 83 is laminated on the interlayer insulating film 40 and covers the polysilicon diodes 80a and 80b. The polysilicon diodes 80a and 80b, the semiconductor substrate 10, the main semiconductor element 11, and the current sense unit 12 are electrically insulated by the interlayer insulating films 40 and 83. The anode pad 23a is in contact with the p + -type polysilicon layer 81b at the third contact hole 83a of the interlayer insulating film 83, and is electrically connected to the p + -type polysilicon layer 81b and the p-type polysilicon layer 81a.

カソードパッド23bは、層間絶縁膜83の第4コンタクトホール83bにおいてn+型ポリシリコン層82bに接し、n+型ポリシリコン層82bおよびn型ポリシリコン層82aに電気的に接続されている。アノードパッド23aおよびカソードパッド23bは、例えば、ソースパッド21aと同じ材料で、ソースパッド21aと同時に形成される。アノードパッド23a上およびカソードパッド23b上には、それぞれ、ソースパッド21a上の配線構造と同じ配線構造で端子ピン48c,48dが接合されている。 The cathode pad 23b is in contact with the n + type polysilicon layer 82b at the fourth contact hole 83b of the interlayer insulating film 83, and is electrically connected to the n + type polysilicon layer 82b and the n-type polysilicon layer 82a. The anode pad 23a and the cathode pad 23b are made of the same material as the source pad 21a, and are formed at the same time as the source pad 21a, for example. Terminal pins 48c and 48d are joined to the anode pad 23a and the cathode pad 23b, respectively, with the same wiring structure as that on the source pad 21a.

端子ピン48c,48dは、それぞれアノードパッド23aおよびカソードパッド23bの電位を外部に取り出す外部接続用端子であり、温度センス部13の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号47c,47dは、それぞれアノードパッド23a上の配線構造およびカソードパッド23b上の配線構造を構成するめっき膜である。符号49c,50cは、それぞれ温度センス部13上の配線構造を構成する第1,2保護膜である。温度センス部13にバリアメタルは設けられていない。 The terminal pins 48c and 48d are external connection terminals that take out the potentials of the anode pad 23a and the cathode pad 23b to the outside, respectively, and are round bar-shaped wiring members having a predetermined diameter according to the current capacity of the temperature sense unit 13. .. Reference numerals 47c and 47d are plating films constituting the wiring structure on the anode pad 23a and the wiring structure on the cathode pad 23b, respectively. Reference numerals 49c and 50c are first and second protective films constituting the wiring structure on the temperature sense unit 13, respectively. No barrier metal is provided on the temperature sense unit 13.

また、メイン無効領域1bには、メイン半導体素子11のゲートパッド21bを配置したゲートパッド部14が設けられている(図1参照)。ゲートパッド21bは、メイン無効領域1bにおける層間絶縁膜40上に、他の電極パッドと離れて設けられている。ゲートパッド21bは、例えば、ソースパッド21aと同じ材料で、ソースパッド21aと同時に形成される。ゲートパッド21b上には、ソースパッド21a上の配線構造と同じ配線構造で、端子ピン(不図示)が接合されている。 Further, in the main invalid region 1b, a gate pad portion 14 in which the gate pad 21b of the main semiconductor element 11 is arranged is provided (see FIG. 1). The gate pad 21b is provided on the interlayer insulating film 40 in the main invalid region 1b, apart from the other electrode pads. The gate pad 21b is made of the same material as the source pad 21a, and is formed at the same time as the source pad 21a. Terminal pins (not shown) are joined on the gate pad 21b with the same wiring structure as that on the source pad 21a.

実施の形態にかかる半導体装置20の動作について説明する。メイン半導体素子11のソース電極(ソースパッド21a)に対して正の電圧(順方向電圧)がドレイン電極51に印加された状態で、メイン半導体素子11のゲート電極39aにゲート閾値電圧以上の電圧が印加されると、メイン半導体素子11のp型ベース領域34aのトレンチ37aに沿った部分にチャネル(n型の反転層)が形成される。それによって、メイン半導体素子11のn+型ドレイン領域31からn+型ソース領域35aへ向かって電流が流れ、メイン半導体素子11がオンする。 The operation of the semiconductor device 20 according to the embodiment will be described. In a state where a positive voltage (forward voltage) is applied to the drain electrode 51 with respect to the source electrode (source pad 21a) of the main semiconductor element 11, a voltage equal to or higher than the gate threshold voltage is applied to the gate electrode 39a of the main semiconductor element 11. When applied, a channel (n-type inversion layer) is formed in a portion of the main semiconductor element 11 along the trench 37a of the p-type base region 34a. As a result, a current flows from the n + type drain region 31 of the main semiconductor element 11 toward the n + type source region 35a, and the main semiconductor element 11 is turned on.

メイン半導体素子11と同じ条件で、電流センス部12のソース電極(OCパッド22)に対して正の電圧(順方向電圧)がドレイン電極51に印加された状態で、電流センス部12のゲート電極39bにゲート閾値電圧以上の電圧が印加されると、電流センス部12のp型ベース領域34bのトレンチ37bに沿った部分にチャネル(n型の反転層)が形成される。それによって、電流センス部12のn+型ドレイン領域31からn+型ソース領域35bへ向かって電流(以下、センス電流とする)が流れ、電流センス部12がオンする。 Under the same conditions as the main semiconductor element 11, the gate electrode of the current sense unit 12 is in a state where a positive voltage (forward voltage) is applied to the drain electrode 51 with respect to the source electrode (OC pad 22) of the current sense unit 12. When a voltage equal to or higher than the gate threshold voltage is applied to 39b, a channel (n-type inversion layer) is formed in a portion of the current sense unit 12 along the trench 37b of the p-type base region 34b. As a result, a current (hereinafter referred to as a sense current) flows from the n + type drain region 31 of the current sense unit 12 toward the n + type source region 35b, and the current sense unit 12 is turned on.

メイン半導体素子11のオン時に、電流センス部12をオンさせた状態とする。電流センス部12にセンス電流が流れることで、電流センス部12のn+型ソース領域35bと接地点との間に接続された抵抗体(不図示)で電圧降下が生じる。メイン半導体素子11に流れる電流の大きさに応じて電流センス部12のセンス電流が大きくなるため、当該抵抗体での電圧降下も大きくなる。したがって、この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子11での過電流を検知可能である。 When the main semiconductor element 11 is turned on, the current sense unit 12 is turned on. When the sense current flows through the current sense unit 12, a voltage drop occurs in a resistor (not shown) connected between the n + type source region 35b of the current sense unit 12 and the ground point. Since the sense current of the current sense unit 12 increases according to the magnitude of the current flowing through the main semiconductor element 11, the voltage drop in the resistor also increases. Therefore, by monitoring the magnitude of the voltage drop in this resistor, the overcurrent in the main semiconductor element 11 can be detected.

一方、メイン半導体素子11は、ゲート電極39aにゲート閾値電圧未満の電圧が印加されたときに、第1,2p+型領域61a,62aとn型電流拡散領域33aおよびn-型ドリフト領域32とのpn接合が逆バイアスされることで、オフ状態を維持する。電流センス部12のゲート電極39bにもゲート閾値電圧未満の電圧が印加され、電流センス部12は、第1,2p+型領域61b,62bとn型電流拡散領域33bおよびn-型ドリフト領域32とのpn接合が逆バイアスされることで、オフ状態を維持する。 On the other hand, when a voltage lower than the gate threshold voltage is applied to the gate electrode 39a, the main semiconductor element 11 includes the first and second p + type regions 61a and 62a, the n-type current diffusion region 33a, and the n - type drift region 32. By reverse biasing the pn junction of, the off state is maintained. A voltage lower than the gate threshold voltage is also applied to the gate electrode 39b of the current sense unit 12, and the current sense unit 12 has the first and second p + type regions 61b and 62b, the n-type current diffusion region 33b, and the n - type drift region 32. The pn junction with and is reverse biased to maintain the off state.

また、実施の形態にかかる半導体装置20の動作時、温度センス部13には、常時、アノードパッド23aから、アノード領域(p型ポリシリコン層81aおよびp+型ポリシリコン層81b)とカソード領域(n型ポリシリコン層82aおよびn+型ポリシリコン層82b)とのpn接合を経てカソードパッド23bへ向かって順方向電流を流し続ける。温度センス部13の順方向電流Ifと順方向電圧Vfとの関係を示す曲線(順方向電圧特性)は温度に依存し、高温度になるほど順方向電圧Vfが小さくなる。 Further, during the operation of the semiconductor device 20 according to the embodiment, the temperature sense unit 13 is constantly connected to the anode region (p-type polysilicon layer 81a and p + -type polysilicon layer 81b) and the cathode region (from the anode pad 23a). A forward current continues to flow toward the cathode pad 23b through the pn junction with the n-type polysilicon layer 82a and the n + -type polysilicon layer 82b). The curve (forward voltage characteristic) showing the relationship between the forward current If and the forward voltage Vf of the temperature sense unit 13 depends on the temperature, and the higher the temperature, the smaller the forward voltage Vf.

そこで、温度センス部13の順方向電圧特性を予め取得して例えば記憶部(不図示)に保存しておく。実施の形態にかかる半導体装置20の動作時、例えば、演算回路部によって、常温(例えば25℃程度)での温度センス部13のアノードパッド23aとカソードパッド23bとの間で生じる順方向電圧Vf(温度センス部13での電圧降下)を監視し続ける。温度センス部13の順方向電圧Vfの変化により、メイン半導体素子11の温度(半導体基板10の温度)変化を検出することができる。 Therefore, the forward voltage characteristic of the temperature sense unit 13 is acquired in advance and stored in, for example, a storage unit (not shown). During the operation of the semiconductor device 20 according to the embodiment, for example, the forward voltage Vf (1) generated between the anode pad 23a and the cathode pad 23b of the temperature sense unit 13 at room temperature (for example, about 25 ° C.) by the arithmetic circuit unit. The voltage drop in the temperature sense unit 13) is continuously monitored. The change in the temperature of the main semiconductor element 11 (the temperature of the semiconductor substrate 10) can be detected by the change in the forward voltage Vf of the temperature sense unit 13.

メイン半導体素子11の温度は、予め取得した温度センス部13の順方向電圧特性と、温度センス部13に常時流し続けている順方向電流If(例えば200μA程度)と、に基づいて確認することができる。温度センス部13の順方向電圧Vfの電圧値が常温時(例えば1V程度)から低下して例えば0.5V程度となったときに、半導体基板10に高温度(例えば160℃程度)の部分が生じているため、演算回路部によってメイン半導体素子11へのゲート電圧の供給を停止して、メイン半導体素子11の動作を停止する。 The temperature of the main semiconductor element 11 can be confirmed based on the forward voltage characteristic of the temperature sense unit 13 acquired in advance and the forward current If (for example, about 200 μA) that is constantly flowing through the temperature sense unit 13. can. When the voltage value of the forward voltage Vf of the temperature sense unit 13 decreases from normal temperature (for example, about 1 V) to, for example, about 0.5 V, the semiconductor substrate 10 has a high temperature (for example, about 160 ° C.) portion. Therefore, the arithmetic circuit unit stops the supply of the gate voltage to the main semiconductor element 11 and stops the operation of the main semiconductor element 11.

次に、実施の形態にかかる半導体装置20の製造方法について説明する。図9〜18は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図9〜14には、メイン半導体素子11の製造途中の状態のみを示すが、同一の半導体基板10に作製される半導体素子(図1〜3を参照)の各部はメイン半導体素子11の各部と同じ不純物濃度および深さの各部と同時に形成される。図15〜18には、温度センス部13の製造途中の状態を示す。 Next, a method of manufacturing the semiconductor device 20 according to the embodiment will be described. 9 to 18 are cross-sectional views showing a state in the middle of manufacturing the semiconductor device according to the embodiment. Although FIGS. 9 to 14 show only the state in which the main semiconductor element 11 is in the process of being manufactured, each part of the semiconductor element (see FIGS. 1 to 3) manufactured on the same semiconductor substrate 10 is the same as each part of the main semiconductor element 11. It is formed at the same time as each part with the same impurity concentration and depth. FIGS. 15 to 18 show a state in which the temperature sense unit 13 is in the process of being manufactured.

まず、図9に示すように、炭化珪素からなるn+型出発基板(半導体ウエハ)71として、例えば窒素(N)ドープの炭化珪素単結晶基板を用意する。次に、n+型出発基板71のおもて面に、n+型出発基板71よりも低濃度に窒素がドープされたn-型炭化珪素層72をエピタキシャル成長させる。メイン半導体素子11が耐圧3300Vクラスである場合、n-型炭化珪素層72の厚さt1は、例えば30μm程度であってもよい。 First, as shown in FIG. 9, as an n + type starting substrate (semiconductor wafer) 71 made of silicon carbide, for example, a nitrogen (N) -doped silicon carbide single crystal substrate is prepared. Then, the front surface of the n + -type starting substrate 71, n nitrogen is lightly doped than n + -type starting substrate 71 - -type silicon carbide layer 72 is epitaxially grown. When the main semiconductor element 11 has a withstand voltage of 3300 V class, the thickness t1 of the n- type silicon carbide layer 72 may be, for example, about 30 μm.

次に、図10に示すように、フォトリソグラフィおよび例えばAl等のp型不純物のイオン注入により、メイン有効領域1aにおいてn-型炭化珪素層72の表面領域に、第1p+型領域61aおよびp+型領域91をそれぞれ選択的に形成する。第1p+型領域61aおよびp+型領域91は、例えば、半導体基板10に平行な一方向Y(横方向:図2,3参照)に交互に繰り返し配置される。 Next, as shown in FIG. 10, by photolithography and ion implantation of a p-type impurity such as Al , the first p + type region 61a and p in the surface region of the n- type silicon carbide layer 72 in the main effective region 1a. Each + type region 91 is selectively formed. The first p + type region 61a and the p + type region 91 are alternately and repeatedly arranged in one direction Y (horizontal direction: see FIGS. 2 and 3) parallel to the semiconductor substrate 10, for example.

次に、フォトリソグラフィおよび例えば窒素等のn型不純物のイオン注入により、メイン有効領域1aの全域にわたってn-型炭化珪素層72の表面領域にn型領域92を形成する。n型領域92は、第1p+型領域61aとp+型領域91との間に、これらp+型領域61a,91に接して形成される。n型領域92と、p+型領域61a,91と、の形成順序を入れ替えてもよい。 Next, by ion implantation of n-type impurities such as photolithography and example nitrogen, n over the entire main effective area 1a - forming the n-type region 92 in the surface region of the -type silicon carbide layer 72. The n-type region 92 is formed between the first p + type region 61a and the p + type region 91 in contact with the p + type regions 61a and 91. The formation order of the n-type region 92 and the p + -type regions 61a and 91 may be interchanged.

互いに隣り合うp+型領域61a,91間の距離d2は例えば1.5μm程度である。p+型領域61a,91は、例えば深さd1および不純物濃度がそれぞれ0.5μm程度および5.0×1018/cm3程度である。n型領域92の深さd3および不純物濃度は、例えば、それぞれ0.4μm程度および1.0×1017/cm3程度である。n-型炭化珪素層72の、イオン注入されていない部分がn-型ドリフト領域32となる。 The distance d2 between the p + type regions 61a and 91 adjacent to each other is, for example, about 1.5 μm. The p + type regions 61a and 91 have, for example, a depth d1 and an impurity concentration of about 0.5 μm and 5.0 × 10 18 / cm 3 , respectively. The depth d3 and the impurity concentration of the n-type region 92 are, for example, about 0.4 μm and about 1.0 × 10 17 / cm 3 , respectively. The portion of the n - type silicon carbide layer 72 that has not been ion-implanted becomes the n - type drift region 32.

次に、図11に示すように、n-型炭化珪素層72上にさらに例えば窒素等のn型不純物をドープしたn-型炭化珪素層を例えば0.5μm程度の厚さt2でエピタキシャル成長させて、n-型炭化珪素層72の厚さを厚くする。これによって、n-型炭化珪素層72の厚さが所定厚さになる。n-型炭化珪素層72の厚さを増した部分72aの不純物濃度は、例えば3×1015/cm3であってもよい。 Next, as shown in FIG. 11, n - -type n doped with n-type impurities further on the silicon carbide layer 72 such as nitrogen or the like - in the form of a silicon carbide layer for example about 0.5μm thickness t2 is epitaxially grown , The thickness of the n - type silicon carbide layer 72 is increased. As a result, the thickness of the n- type silicon carbide layer 72 becomes a predetermined thickness. The impurity concentration of the thickened portion 72a of the n - type silicon carbide layer 72 may be, for example, 3 × 10 15 / cm 3 .

次に、フォトリソグラフィおよびAl等のp型不純物のイオン注入により、n-型炭化珪素層72の厚さを増した部分72aに、p+型領域91に達するp+型領域93を選択的に形成する。次に、フォトリソグラフィおよび例えば窒素などのn型不純物のイオン注入により、n-型炭化珪素層72の厚さを増した部分72aに、n型領域92に達するn型領域94を選択的に形成する。 Next, by ion implantation of p-type impurities such as photolithography and Al, n - the part 72a with an increased thickness of -type silicon carbide layer 72, selectively the p + -type region 93 to reach the p + -type region 91 Form. Next, by ion implantation of n-type impurities such as photolithography and example nitrogen, n - the part 72a with an increased thickness of -type silicon carbide layer 72, selectively forming an n-type region 94 reaching the n-type region 92 do.

これによって、深さ方向Zに隣接するp+型領域91,93同士が連結されて第2p+型領域62aが形成される。深さ方向Zに隣接するn型領域92,94同士が連結されてn型電流拡散領域33aが形成される。p+型領域93およびn型領域94の不純物濃度等の条件は、例えばそれぞれp+型領域91およびn型領域92と同様である。p+型領域93とn型領域94との形成順序を入れ替えてもよい。 As a result, the p + type regions 91 and 93 adjacent to each other in the depth direction Z are connected to each other to form the second p + type region 62a. The n-type regions 92 and 94 adjacent to each other in the depth direction Z are connected to each other to form the n-type current diffusion region 33a. Conditions such as the impurity concentration of the p + type region 93 and the n-type region 94 are the same as those of the p + type region 91 and the n-type region 92, respectively. The formation order of the p + type region 93 and the n-type region 94 may be exchanged.

次に、図12に示すように、n-型炭化珪素層72上に、例えばAl等のp型不純物をドープしたp型炭化珪素層73をエピタキシャル成長させる。p型炭化珪素層73の厚さt3および不純物濃度は、例えば、それぞれ1.3μm程度および4.0×1017/cm3程度である。ここまでの工程により、n+型出発基板71上にn-型炭化珪素層72およびp型炭化珪素層73を順に積層した半導体基板10(半導体ウエハ)が作製される。 Next, as shown in FIG. 12, a p-type silicon carbide layer 73 doped with a p-type impurity such as Al is epitaxially grown on the n-type silicon carbide layer 72. The thickness t3 and the impurity concentration of the p-type silicon carbide layer 73 are, for example, about 1.3 μm and about 4.0 × 10 17 / cm 3 , respectively. Through the steps up to this point, a semiconductor substrate 10 (semiconductor wafer) in which an n- type silicon carbide layer 72 and a p-type silicon carbide layer 73 are sequentially laminated on an n + type starting substrate 71 is produced.

次に、フォトリソグラフィおよびイオン注入を1組とする工程を異なる条件で繰り返し行い、メイン有効領域1aにおいてp型炭化珪素層73の表面領域に、n+型ソース領域35aおよびp++型コンタクト領域36aをそれぞれ選択的に形成する。メイン有効領域1aのp型炭化珪素層73の、n+型ソース領域35aおよびp++型コンタクト領域36aと、n-型炭化珪素層72と、の間の部分がp型ベース領域34aとなる。 Next, the steps of photolithography and ion implantation as a set are repeated under different conditions, and in the main effective region 1a, the surface region of the p-type silicon carbide layer 73 is covered with the n + type source region 35a and the p ++ type contact region. Each of 36a is selectively formed. The portion of the p-type silicon carbide layer 73 of the main effective region 1a between the n + type source region 35a and the p ++ type contact region 36a and the n - type silicon carbide layer 72 is the p-type base region 34a. ..

次に、イオン注入で形成した拡散領域(第1,2p+型領域61a,62a、n型電流拡散領域33a、n+型ソース領域35aおよびp++型コンタクト領域36a)について、例えば1700℃程度の温度で2分間程度の熱処理(活性化アニール)により不純物活性化を行う。活性化アニールは、すべての拡散領域の形成後にまとめて1回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。 Next, regarding the diffusion regions (first and second p + type regions 61a and 62a, n-type current diffusion region 33a, n + type source region 35a and p ++ type contact region 36a) formed by ion implantation, for example, about 1700 ° C. Impurities are activated by heat treatment (activation annealing) for about 2 minutes at the same temperature. The activation annealing may be performed once after the formation of all the diffusion regions, or may be performed after each diffusion region is formed by ion implantation.

次に、図13に示すように、フォトリソグラフィおよびエッチングにより、半導体基板10のおもて面からn+型ソース領域35aおよびp型ベース領域34aを貫通してn型電流拡散領域33aに達し、深さ方向Z(縦方向:図3,4参照)に第1p+型領域61aに対向するトレンチ37aを形成する。トレンチ37aは、例えば、第1p+型領域61aに達して、第1p+型領域61aの内部で終端してもよい。 Next, as shown in FIG. 13, the n-type current diffusion region 33a is reached from the front surface of the semiconductor substrate 10 through the n + type source region 35a and the p-type base region 34a by photolithography and etching. A trench 37a facing the first p + type region 61a is formed in the depth direction Z (longitudinal direction: see FIGS. 3 and 4). The trench 37a may reach, for example, the first p + type region 61a and terminate inside the first p + type region 61a.

次に、図14に示すように、半導体基板10のおもて面およびトレンチ37aの内壁に沿ってゲート絶縁膜38aを形成する。ゲート絶縁膜38aは、例えば、酸素(O2)雰囲気中において1000℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化(HTO:High Temperature Oxide)による堆積膜であってもよい。 Next, as shown in FIG. 14, a gate insulating film 38a is formed along the front surface of the semiconductor substrate 10 and the inner wall of the trench 37a. The gate insulating film 38a may be, for example, a thermal oxide film formed by thermally oxidizing the semiconductor surface at a temperature of about 1000 ° C. in an oxygen (O 2) atmosphere, or may be a high temperature oxidation (HTO: High Temperature Oxide). ) May be a deposited film.

次に、トレンチ37aの内部に埋め込むように、半導体基板10のおもて面に例えばリン(P)ドープのポリシリコン層を堆積(形成)する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、当該ポリシリコン層の、ゲート電極39aとなる部分のみをトレンチ37aの内部に残す。 Next, for example, a phosphorus (P) -doped polysilicon layer is deposited (formed) on the front surface of the semiconductor substrate 10 so as to be embedded in the trench 37a. Next, the polysilicon layer is selectively removed by photolithography and etching, leaving only the portion of the polysilicon layer that becomes the gate electrode 39a inside the trench 37a.

また、上述したようにメイン半導体素子11のMOSゲートの各部を形成する際に、同一の半導体基板10に作製される半導体素子(電流センス部12、過電圧保護部(不図示)および演算回路部(不図示)等の高機能部:図3,4参照)の各部について、メイン半導体素子11の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。 Further, as described above, when each part of the MOS gate of the main semiconductor element 11 is formed, the semiconductor element (current sense unit 12, overvoltage protection unit (not shown), and arithmetic circuit unit (current sense unit 12, overvoltage protection unit (not shown)) manufactured on the same semiconductor substrate 10 are formed. High-performance parts (not shown) and the like: (see FIGS. 3 and 4) may be formed at the same time as each part having the same impurity concentration and depth as each part of the main semiconductor element 11.

メイン半導体素子11は、半導体基板10のおもて面の表面領域に形成された島状のp型ベース領域34a内に配置することで、p型ベース領域34aとn-型ドリフト領域32とのpn接合分離により、同一の半導体基板10に作製される他の半導体素子と分離される。電流センス部12は、メイン半導体素子11と同じ構造で、半導体基板10のおもて面の表面領域に形成された島状のp型ベース領域34b内に配置すればよい。 By arranging the main semiconductor element 11 in the island-shaped p-type base region 34a formed in the surface region of the front surface of the semiconductor substrate 10, the p-type base region 34a and the n - type drift region 32 can be arranged. By pn junction separation, it is separated from other semiconductor elements manufactured on the same semiconductor substrate 10. The current sense unit 12 has the same structure as the main semiconductor element 11, and may be arranged in the island-shaped p-type base region 34b formed in the surface region of the front surface of the semiconductor substrate 10.

次に、ゲート電極39aを覆うように、半導体基板10のおもて面全面に、例えばBPSG(Boro Phospho Silicate Glass)等やPSG(Phospho Silicate Glass)等の層間絶縁膜40を例えば1μmの厚さで形成する。 Next, an interlayer insulating film 40 such as BPSG (Boro Phospho Silicate Glass) or PSG (Phospho Silicate Glass) is applied to the entire front surface of the semiconductor substrate 10 so as to cover the gate electrode 39a to a thickness of, for example, 1 μm. Formed with.

次に、図15に示すように、メイン無効領域1bにおいて層間絶縁膜40上に、例えば500℃以上630℃以下程度の温度環境下でポリシリコン層101を堆積(形成)する。ポリシリコン層101は、後の工程で形成されるn型ポリシリコン層82aの不純物濃度以下でn型不純物がドープされていてもよいし、ノンドープであってもよい。 Next, as shown in FIG. 15, the polysilicon layer 101 is deposited (formed) on the interlayer insulating film 40 in the main invalid region 1b under a temperature environment of, for example, about 500 ° C. or higher and 630 ° C. or lower. The polysilicon layer 101 may be doped with n-type impurities at an impurity concentration or less of the n-type polysilicon layer 82a formed in a later step, or may be non-doped.

次に、フォトリソグラフィおよびエッチングにより、ポリシリコン層101を選択的に除去して、ポリシリコン層101の、ポリシリコンダイオード80aとなる部分を残す。次に、ポリシリコン層101の上に、ポリシリコンダイオード80aのアノード領域となるp型ポリシリコン層81aの形成領域に対応する部分を開口したイオン注入用マスク102を形成する。 Next, the polysilicon layer 101 is selectively removed by photolithography and etching to leave a portion of the polysilicon layer 101 that becomes the polysilicon diode 80a. Next, an ion implantation mask 102 having a portion corresponding to the formation region of the p-type polysilicon layer 81a, which is the anode region of the polysilicon diode 80a, is formed on the polysilicon layer 101.

次に、イオン注入用マスク102を用いて例えばボロン(B)等のp型不純物(イオン種)をイオン注入103して、ポリシリコン層101の内部にp型ポリシリコン層81aを選択的に形成する。イオン注入103のドーズ量は例えば1×1015/cm2程度であってもよい。そして、イオン注入用マスク102を除去する。 Next, a p-type impurity (ion species) such as boron (B) is ion-implanted using the ion implantation mask 102 to selectively form the p-type polysilicon layer 81a inside the polysilicon layer 101. do. The dose amount of the ion implantation 103 may be, for example, about 1 × 10 15 / cm 2 . Then, the ion implantation mask 102 is removed.

次に、図16に示すように、ポリシリコン層101の上に、ポリシリコンダイオード80aのカソード領域となるn型ポリシリコン層82aの形成領域に対応する部分を開口したイオン注入用マスク104を形成する。次に、イオン注入用マスク104を用いて例えばヒ素(As)等のn型不純物(イオン種)をイオン注入105して、ポリシリコン層101の内部に、n型ポリシリコン層82aを選択的に形成する。 Next, as shown in FIG. 16, an ion implantation mask 104 having a portion corresponding to the formation region of the n-type polysilicon layer 82a, which is the cathode region of the polysilicon diode 80a, is formed on the polysilicon layer 101. do. Next, an n-type impurity (ion species) such as arsenic (As) is ion-implanted 105 using the ion implantation mask 104, and the n-type polysilicon layer 82a is selectively placed inside the polysilicon layer 101. Form.

ここまでの工程により、ポリシリコン層101に、p型ポリシリコン層81aとn型ポリシリコン層82aとのpn接合によるポリシリコンダイオード80aが形成される。イオン注入105のドーズ量は、例えば5×1015/cm2程度であってもよい。ポリシリコン層101がn型ポリシリコン層82aと同じ不純物濃度である場合、イオン注入用マスク104の形成およびイオン注入105は省略する。そして、イオン注入用マスク104を除去する。 By the steps up to this point, a polysilicon diode 80a is formed on the polysilicon layer 101 by a pn junction between the p-type polysilicon layer 81a and the n-type polysilicon layer 82a. The dose amount of the ion implantation 105 may be, for example, about 5 × 10 15 / cm 2 . When the polysilicon layer 101 has the same impurity concentration as the n-type polysilicon layer 82a, the formation of the ion implantation mask 104 and the ion implantation 105 are omitted. Then, the ion implantation mask 104 is removed.

次に、図17に示すように、ポリシリコン層101(すなわちポリシリコンダイオード80a)の上にポリシリコン層106を堆積(形成)して積層する。ポリシリコン層106は、後の工程で形成されるn+型ポリシリコン層82bの不純物濃度以下でn型不純物がドープされていてもよいし、ノンドープであってもよい。 Next, as shown in FIG. 17, the polysilicon layer 106 is deposited (formed) on the polysilicon layer 101 (that is, the polysilicon diode 80a) and laminated. The polysilicon layer 106 may be doped with n-type impurities at an impurity concentration or less of the n + -type polysilicon layer 82b formed in a later step, or may be non-doped.

ポリシリコン層106は、下層のポリシリコン層101の堆積時の温度よりも高く、かつ例えば520℃以上650℃以下程度の温度環境下で堆積する。具体的には、ポリシリコン層106の堆積時の温度は、ポリシリコン層101の堆積時の温度よりも例えば100℃程度高いことがよい。 The polysilicon layer 106 is deposited at a temperature higher than the temperature at which the underlying polysilicon layer 101 is deposited, and in a temperature environment of, for example, 520 ° C. or higher and 650 ° C. or lower. Specifically, the temperature at the time of deposition of the polysilicon layer 106 may be higher than the temperature at the time of deposition of the polysilicon layer 101, for example, by about 100 ° C.

ポリシリコン層106の堆積時の温度を、ポリシリコン層101の堆積時の温度よりも高くすることで、ポリシリコン層106のポリシリコン結晶粒の結晶粒径を、平面粒径および断面粒径ともにポリシリコン層101のポリシリコン結晶粒の結晶粒径よりも大きくすることができる。 By making the temperature at the time of deposition of the polysilicon layer 106 higher than the temperature at the time of deposition of the polysilicon layer 101, the crystal grain size of the polysilicon crystal grains of the polysilicon layer 106 can be changed in both the planar particle size and the cross-sectional particle size. It can be made larger than the crystal grain size of the polysilicon crystal grains of the polysilicon layer 101.

また、ポリシリコン層106は、可能な限り時間を空けずにポリシリコン層101上に堆積することがよい。その理由は、ポリシリコン層106の堆積前に、ポリシリコン層101の表面が自然酸化され、この自然酸化膜によって、ポリシリコン層101とポリシリコン層106とが電気的に絶縁されてしまう虞があるからである。 Further, the polysilicon layer 106 may be deposited on the polysilicon layer 101 as soon as possible. The reason is that the surface of the polysilicon layer 101 is naturally oxidized before the polysilicon layer 106 is deposited, and there is a possibility that the polysilicon layer 101 and the polysilicon layer 106 are electrically insulated by this natural oxide film. Because there is.

次に、フォトリソグラフィおよびエッチングにより、ポリシリコン層106を選択的に除去して、ポリシリコン層106の、ポリシリコンダイオード80bとなる部分を残す。次に、ポリシリコン層106の上に、ポリシリコンダイオード80bのアノード領域となるp+型ポリシリコン層81bの形成領域に対応する部分を開口したイオン注入用マスク107を形成する。 Next, the polysilicon layer 106 is selectively removed by photolithography and etching to leave a portion of the polysilicon layer 106 that becomes the polysilicon diode 80b. Next, an ion implantation mask 107 having a portion corresponding to the formation region of the p + type polysilicon layer 81b, which is the anode region of the polysilicon diode 80b, is formed on the polysilicon layer 106.

次に、イオン注入用マスク107を用いて例えばボロン等のp型不純物(イオン種)をイオン注入108して、深さ方向にポリシリコン層106を貫通してp型ポリシリコン層81aに達するp+型ポリシリコン層81bを形成する。イオン注入108のドーズ量は、p型ポリシリコン層81aを形成するためのイオン注入103のドーズ量と同じか、好ましくはイオン注入103のドーズ量よりも多いことがよい。そして、イオン注入用マスク107を除去する。 Next, the p-type impurity (ion species) such as boron is ion-implanted using the ion implantation mask 107, and the p-type impurity (ion species) is ion-implanted 108 to reach the p-type polysilicon layer 81a through the polysilicon layer 106 in the depth direction. A + -type polysilicon layer 81b is formed. The dose amount of the ion implantation 108 is preferably the same as the dose amount of the ion implantation 103 for forming the p-type polysilicon layer 81a, or preferably larger than the dose amount of the ion implantation 103. Then, the ion implantation mask 107 is removed.

次に、図18に示すように、ポリシリコン層106の上に、ポリシリコンダイオード80bのカソード領域となるn+型ポリシリコン層82bの形成領域に対応する部分を開口したイオン注入用マスク109を形成する。次に、イオン注入用マスク109を用いて例えばヒ素等のn型不純物(イオン種)をイオン注入110して、深さ方向にポリシリコン層106を貫通してn型ポリシリコン層82aに達するn+型ポリシリコン層82bを選択的に形成する。ポリシリコン層106がn+型ポリシリコン層82bと同じ不純物濃度である場合、イオン注入用マスク109の形成およびイオン注入110は省略してもよい。 Next, as shown in FIG. 18, an ion implantation mask 109 having a portion corresponding to the formation region of the n + type polysilicon layer 82b, which is the cathode region of the polysilicon diode 80b, opened on the polysilicon layer 106. Form. Next, the ion implantation mask 109 is used to implant an n-type impurity (ion species) such as arsenic into the ion implantation 110, and the n-type polysilicon layer 82a is reached through the polysilicon layer 106 in the depth direction. The + -type polysilicon layer 82b is selectively formed. When the polysilicon layer 106 has the same impurity concentration as the n + type polysilicon layer 82b, the formation of the ion implantation mask 109 and the ion implantation 110 may be omitted.

ここまでの工程により、ポリシリコン層106に、p+型ポリシリコン層81bとn+型ポリシリコン層82bとのpn接合によるポリシリコンダイオード80bが形成される。イオン注入110のドーズ量は、n型ポリシリコン層82aを形成するためのイオン注入105のドーズ量と同じか、好ましくはイオン注入105のドーズ量よりも多いことがよい。 By the steps up to this point, a polysilicon diode 80b is formed on the polysilicon layer 106 by a pn junction between the p + type polysilicon layer 81b and the n + type polysilicon layer 82b. The dose amount of the ion implantation 110 is preferably the same as the dose amount of the ion implantation 105 for forming the n-type polysilicon layer 82a, or preferably larger than the dose amount of the ion implantation 105.

ポリシリコン層106がn+型ポリシリコン層82bと同じ不純物濃度である場合、イオン注入用マスク109の形成およびイオン注入110は省略する。そして、イオン注入用マスク109を除去する。これによって、ポリシリコンダイオード80a,80bによる温度センス部13が形成される。次に、温度センス部13を覆う層間絶縁膜83を形成する。 When the polysilicon layer 106 has the same impurity concentration as the n + type polysilicon layer 82b, the formation of the ion implantation mask 109 and the ion implantation 110 are omitted. Then, the ion implantation mask 109 is removed. As a result, the temperature sense portion 13 is formed by the polysilicon diodes 80a and 80b. Next, the interlayer insulating film 83 that covers the temperature sense portion 13 is formed.

次に、フォトリソグラフィおよびエッチングにより、深さ方向Zに層間絶縁膜40およびゲート絶縁膜38aを貫通する第1,2コンタクトホール40a,40bを形成する。深さ方向Zに層間絶縁膜83を貫通する第3,4コンタクトホール83a,83bを形成する。第1コンタクトホール40aには、メイン半導体素子11のn+型ソース領域35aおよびp++型コンタクト領域36aを露出させる。 Next, the first and second contact holes 40a and 40b penetrating the interlayer insulating film 40 and the gate insulating film 38a are formed in the depth direction Z by photolithography and etching. The third and fourth contact holes 83a and 83b penetrating the interlayer insulating film 83 are formed in the depth direction Z. The n + type source region 35a and the p ++ type contact region 36a of the main semiconductor element 11 are exposed in the first contact hole 40a.

第2コンタクトホール40bには、電流センス部12のn+型ソース領域35bおよびp++型コンタクト領域36bを露出させる。第3,4コンタクトホール83a,83bには、それぞれ温度センス部13のp+型ポリシリコン層81bおよびn+型ポリシリコン層82bを露出させる。次に、熱処理により層間絶縁膜40,83を平坦化(リフロー)する。 The n + type source region 35b and the p ++ type contact region 36b of the current sense unit 12 are exposed in the second contact hole 40b. The p + type polysilicon layer 81b and the n + type polysilicon layer 82b of the temperature sense unit 13 are exposed in the third and fourth contact holes 83a and 83b, respectively. Next, the interlayer insulating films 40 and 83 are flattened (reflowed) by heat treatment.

次に、層間絶縁膜40のみを覆う第1TiN膜42aを形成する。次に、半導体基板10のおもて面の、第1コンタクトホール40aに露出される部分にNiSi膜41aを形成する。次に、NiSi膜41aおよび第1TiN膜42aを覆うように、第1Ti膜43a、第2TiN膜44aおよび第2Ti膜45aを順に積層してバリアメタル46aを形成する。次に、第2Ti膜45a上にソースパッド21aを堆積する。 Next, the first TiN film 42a that covers only the interlayer insulating film 40 is formed. Next, a NiSi film 41a is formed on the front surface of the semiconductor substrate 10 so as to be exposed to the first contact hole 40a. Next, the first Ti film 43a, the second TiN film 44a, and the second Ti film 45a are laminated in this order so as to cover the NiSi film 41a and the first TiN film 42a to form the barrier metal 46a. Next, the source pad 21a is deposited on the second Ti film 45a.

また、第2コンタクトホール40b内にも、NiSi膜41aおよびバリアメタル46aと同時に、これらの金属膜と同じ構成で、それぞれNiSi膜41bおよびバリアメタル46bを形成する。第2〜4コンタクトホール40b,83a,83b内にも、ソースパッド21aと同時に、ソースパッド21aと同じ構成で、それぞれ、OCパッド22、アノードパッド23aおよびカソードパッド23bを形成する。 Further, in the second contact hole 40b, at the same time as the NiSi film 41a and the barrier metal 46a, the NiSi film 41b and the barrier metal 46b are formed in the same configuration as these metal films, respectively. The OC pad 22, the anode pad 23a, and the cathode pad 23b are formed in the second to fourth contact holes 40b, 83a, and 83b at the same time as the source pad 21a in the same configuration as the source pad 21a, respectively.

また、半導体基板10の裏面にオーミック接触するドレイン電極51を形成し、ドレイン電極51の表面に例えばTi膜、Ni膜および金(Au)膜を順に積層してドレインパッド(不図示)を形成する。 Further, a drain electrode 51 that makes ohmic contact is formed on the back surface of the semiconductor substrate 10, and for example, a Ti film, a Ni film, and a gold (Au) film are laminated in this order on the surface of the drain electrode 51 to form a drain pad (not shown). ..

次に、半導体基板10のおもて面にポリイミドからなる第1保護膜49a〜49cを選択的に形成し、これら第1保護膜49a〜49cの開口部にそれぞれ異なる各電極パッド21a,22,23a,23bを露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド21a,22,23a,23bの、第1保護膜49a〜49cの開口部に露出する部分にめっき膜47a〜47dを形成する。 Next, first protective films 49a to 49c made of polyimide are selectively formed on the front surface of the semiconductor substrate 10, and different electrode pads 21a, 22 and are formed in the openings of the first protective films 49a to 49c, respectively. The 23a and 23b are exposed. Next, after the general pre-plating treatment, the plating films 47a to 47d are exposed on the openings of the first protective films 49a to 49c of the electrode pads 21a, 22, 23a, and 23b by the general plating treatment. To form.

次に、熱処理(ベーク)によりめっき膜47a〜47dを乾燥させる。次に、ポリイミドからなる第2保護膜50a〜50cを形成し、めっき膜47a〜47dと第1保護膜49a〜49cとの各境界を覆う。次に、熱処理(キュア)によりポリイミド膜(第1保護膜49a〜49cおよび第2保護膜50a〜50c)の強度を向上させる。次に、めっき膜47a〜47d上に、それぞれはんだ層により端子ピン48a〜48dを接合する。 Next, the plating films 47a to 47d are dried by heat treatment (baking). Next, the second protective films 50a to 50c made of polyimide are formed to cover the boundaries between the plating films 47a to 47d and the first protective films 49a to 49c. Next, the strength of the polyimide film (first protective film 49a to 49c and second protective film 50a to 50c) is improved by heat treatment (cure). Next, the terminal pins 48a to 48d are joined onto the plating films 47a to 47d by solder layers, respectively.

図示省略するが、ゲートパッド21bの上にも、電極パッド21a,22,23a,23b上の配線構造と同時に、第1保護膜、めっき膜および第2保護膜を順に形成し、はんだ層により端子ピンを接合した配線構造を形成する。その後、半導体基板10(半導体ウエハ)をダイシング(切断)して個々のチップ状に個片化することで、図1〜8に示す半導体装置20が完成する。 Although not shown, a first protective film, a plating film, and a second protective film are sequentially formed on the gate pad 21b at the same time as the wiring structure on the electrode pads 21a, 22, 23a, and 23b, and the terminals are formed by the solder layer. A wiring structure in which pins are joined is formed. After that, the semiconductor apparatus 20 shown in FIGS. 1 to 8 is completed by dicing (cutting) the semiconductor substrate 10 (semiconductor wafer) into individual chips.

以上、説明したように、実施の形態によれば、温度センス部を、横型のポリシリコンダイオードを複数積層した多層構造とし、上層のポリシリコンダイオードほどポリシリコン結晶粒の結晶粒径を大きくする。上層のポリシリコンダイオードは、下層のポリシリコンダイオードと比べて、ポリシリコン結晶粒の結晶粒径が大きいことで、ポリシリコン結晶粒の結晶粒界が少ない。このため、上層のポリシリコンダイオードは、下層のポリシリコンダイオードと比べて、ホモ接合によるバンドの曲がりによってポリシリコン結晶粒の結晶粒界に生じエネルギー障壁となる空乏層が少なく、低抵抗で順方向電流が流れやすい。 As described above, according to the embodiment, the temperature sense portion has a multilayer structure in which a plurality of horizontal polysilicon diodes are laminated, and the upper layer of polysilicon diodes have a larger crystal grain size of the polysilicon crystal grains. The polysilicon diode in the upper layer has a larger crystal grain size of the polysilicon crystal grains than the polysilicon diode in the lower layer, so that the grain boundaries of the polysilicon crystal grains are smaller. Therefore, compared to the polysilicon diode in the lower layer, the polysilicon diode in the upper layer has less depletion layer that is generated at the grain boundary of the polysilicon crystal grains due to the bending of the band due to homojunction and becomes an energy barrier, and has low resistance and forward direction. Current easily flows.

温度センス部において主に上層のポリシリコンダイオードに順方向電流が流れるため、単層構造のポリシリコンダイオードを温度センス部とする従来構造(図21参照)と比べて、順方向電圧特性のばらつきが抑制される。これにより、温度センス部による温度検出精度を向上させることができるため、半導体装置の信頼性を向上させることができる。また、上層のポリシリコンダイオードは、高不純物濃度とするほど、ホモ接合によるバンドの曲がりによりポリシリコン結晶粒の結晶粒界に形成される空乏層の幅が狭くなり、キャリアが空乏層によるエネルギー障壁の影響を受けにくくすることができる。 Since the forward current mainly flows through the polysilicon diode in the upper layer in the temperature sense part, the forward voltage characteristics vary as compared with the conventional structure (see FIG. 21) in which the polysilicon diode having a single layer structure is used as the temperature sense part. It is suppressed. As a result, the temperature detection accuracy of the temperature sense unit can be improved, so that the reliability of the semiconductor device can be improved. Further, in the polysilicon diode in the upper layer, the higher the impurity concentration, the narrower the width of the depletion layer formed at the grain boundary of the polysilicon crystal grains due to the bending of the band due to homojunction, and the carrier becomes an energy barrier due to the depletion layer. Can be less affected by.

また、実施の形態によれば、温度センスを、上層ほどポリシリコン結晶粒の結晶粒径を大きくしたポリシリコンダイオードの多層構造とすることで、上層のポリシリコンダイオードにイオン注入されたイオン種を、上層のポリシリコンダイオードと下層のポリシリコンダイオードとの間で止めて上層のポリシリコンダイオードに留めることができる。また、上層のポリシリコンダイオードの形成時、下層のポリシリコンダイオードから外方拡散した導電型不純物は、上層のポリシリコンダイオード側へ拡散され、温度センス部の外方へ拡散しにくい。 Further, according to the embodiment, the temperature sense is set to a multilayer structure of a polysilicon diode in which the crystal grain size of the polysilicon crystal grains is larger in the upper layer, so that the ion species ion-injected into the polysilicon diode in the upper layer can be obtained. , It can be stopped between the polysilicon diode in the upper layer and the polysilicon diode in the lower layer and fastened to the polysilicon diode in the upper layer. Further, when the polysilicon diode in the upper layer is formed, the conductive impurities diffused outward from the polysilicon diode in the lower layer are diffused to the polysilicon diode side in the upper layer, and it is difficult to diffuse to the outside of the temperature sense portion.

これによって、温度センス部を構成するポリシリコンダイオードの各ポリシリコン層の不純物濃度をそれぞれ一様にすることができる。これにより、温度センス部を構成する各ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様になり、ポリシリコン結晶粒の結晶粒界にホモ接合によって形成されるバンドの曲がりが小さくなる。温度センス部を構成する各ポリシリコンダイオードは、ポリシリコン結晶粒の結晶粒界にホモ接合によって形成されるバンドの曲がりが小さいことで、順方向電流の大きさに依らずキャリアのエネルギー障壁の影響を受けにくくなる。 Thereby, the impurity concentration of each polysilicon layer of the polysilicon diode constituting the temperature sense unit can be made uniform. As a result, each polysilicon diode constituting the temperature sense portion has a uniform impurity concentration in the in-plane of the polysilicon crystal grains and over the crystal grain boundaries, and is formed by homojunction at the crystal grain boundaries of the polysilicon crystal grains. The bending of the band becomes smaller. Each polysilicon diode that constitutes the temperature sense portion has a small bending of the band formed by homojunction at the grain boundaries of the polysilicon crystal grains, and thus is affected by the energy barrier of the carrier regardless of the magnitude of the forward current. It becomes difficult to receive.

また、従来構造では、半導体基板の半導体材料がシリコンである場合、半導体基板に180℃程度の温度の部分が生じていると、メイン半導体素子に大きなリーク電流(数百mA程度)が流れてしまう。このため、温度センス部をポリシリコンダイオードとした場合、メイン半導体素子を使用上限温度に近い温度(例えば170℃程度)以上の高温度で使用すると、ポリシリコンダイオードの順方向電圧特性のばらつきにより温度センス部による検出温度が数℃ずれただけで、メイン半導体素子に大きなリーク電流が流れ、メイン半導体素子がリーク電流だけで壊れてしまう。 Further, in the conventional structure, when the semiconductor material of the semiconductor substrate is silicon, if a portion having a temperature of about 180 ° C. is generated in the semiconductor substrate, a large leakage current (about several hundred mA) flows through the main semiconductor element. .. Therefore, when the temperature sense unit is a polysilicon diode, if the main semiconductor element is used at a high temperature close to the upper limit of use temperature (for example, about 170 ° C) or higher, the temperature will vary due to the variation in the forward voltage characteristics of the polysilicon diode. If the detection temperature by the sense unit deviates by only a few degrees Celsius, a large leak current will flow through the main semiconductor element, and the main semiconductor element will be damaged only by the leak current.

半導体基板の半導体材料を高温特性に優れた炭化珪素とすることで、大きなリーク電流が流れたとしてもメイン半導体素子が壊れることはないが、高周波用デバイスや大電流動作用デバイスとして用いられると、メイン半導体素子の動作時に半導体基板の温度が瞬間的に温度上昇し、半導体基板に例えば300℃以上の温度になる部分が生じる。このため、半導体基板の内部温度分布のばらつきにより、ポリシリコンダイオードの順方向電圧特性のばらつきがさらに大きくなり、半導体基板内部の拡散領域で形成される拡散ダイオードと比べて温度検出精度がさらに低くなる。 By using silicon carbide, which has excellent high-temperature characteristics, as the semiconductor material of the semiconductor substrate, the main semiconductor element will not be damaged even if a large leak current flows, but when it is used as a high-frequency device or a device for high-current operation, When the main semiconductor element operates, the temperature of the semiconductor substrate rises momentarily, and a portion of the semiconductor substrate having a temperature of, for example, 300 ° C. or higher is generated. For this reason, the variation in the internal temperature distribution of the semiconductor substrate further increases the variation in the forward voltage characteristics of the polysilicon diode, and the temperature detection accuracy is further lowered as compared with the diffusion diode formed in the diffusion region inside the semiconductor substrate. ..

一方、実施の形態によれば、半導体基板の半導体材料を炭化珪素として、かつ温度センス部をポリシリコンダイオードとしたとしても、温度センス部を構成する上層のポリシリコンダイオードがポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様であることで、半導体基板の内部温度分布がばらついたとしても、上層のポリシリコンダイオードに常時一定量の順方向電流を流し続けることができる。このため、温度センス部の順方向電圧特性がばらつきにくく、従来構造と比べて温度検出精度を向上させることができる。 On the other hand, according to the embodiment, even if the semiconductor material of the semiconductor substrate is silicon carbide and the temperature-sense portion is a polysilicon diode, the upper-layer polysilicon diode constituting the temperature-sense portion is the surface of the polysilicon crystal grains. Since the impurity concentration is uniform throughout the inside and the crystal grain boundary, a constant amount of forward current can be continuously applied to the polysilicon diode in the upper layer even if the internal temperature distribution of the semiconductor substrate varies. Therefore, the forward voltage characteristic of the temperature sense unit is less likely to vary, and the temperature detection accuracy can be improved as compared with the conventional structure.

また、温度センス部を拡散ダイオードとした場合、温度センス部が半導体基板の内部の寄生動作の悪影響を受けて誤動作するため、半導体基板の内部の寄生動作による誤動作を回避するために、温度センス部を大きい面積(表面積)の領域に形成する必要がある。一方、実施の形態によれば、温度センス部をポリシリコンダイオードとすることで、温度センス部と半導体基板とが厚い酸化膜(層間絶縁膜)で電気的に絶縁されるため、半導体基板の内部の寄生動作による誤動作が生じない。したがって、温度センス部を縮小化することができる。 Further, when the temperature sense unit is a diffusion diode, the temperature sense unit malfunctions due to the adverse effect of the parasitic operation inside the semiconductor substrate. Therefore, in order to avoid the malfunction due to the parasitic operation inside the semiconductor substrate, the temperature sense unit malfunctions. Need to be formed in a large area (surface area) area. On the other hand, according to the embodiment, by using a polysilicon diode for the temperature sense portion, the temperature sense portion and the semiconductor substrate are electrically insulated by a thick oxide film (interlayer insulating film), so that the inside of the semiconductor substrate is internally insulated. Malfunction does not occur due to parasitic operation of. Therefore, the temperature sense unit can be reduced.

(実施例)
上述した実施の形態にかかる半導体装置20の温度センス部13(図3〜8参照)の順方向電圧特性について検証した。図19は、実施例の順方向電圧特性を示す度数分布図である。図20は、従来例の順方向電圧特性を示す度数分布図である。上述した実施の形態にかかる半導体装置20の温度センス部13(以下、実施例とする)に所定の順方向電流Ifを流し続けた状態での、温度センス部13の順方向電圧Vfの度数分布を図19に示す。
(Example)
The forward voltage characteristics of the temperature sense unit 13 (see FIGS. 3 to 8) of the semiconductor device 20 according to the above-described embodiment were verified. FIG. 19 is a frequency distribution diagram showing the forward voltage characteristics of the embodiment. FIG. 20 is a frequency distribution diagram showing the forward voltage characteristics of the conventional example. Frequency distribution of the forward voltage Vf of the temperature sense unit 13 in a state where a predetermined forward current If is continuously applied to the temperature sense unit 13 (hereinafter referred to as an embodiment) of the semiconductor device 20 according to the above-described embodiment. Is shown in FIG.

比較として、従来の半導体装置220の温度センス部213(以下、従来例とする:図21参照)に実施例と同じ所定の順方向電流Ifを流し続けた状態での、温度センス部213の順方向電圧Vfの度数分布を図20に示す。従来例が実施例と異なる点は、上層のポリシリコンダイオード80bを備えない点である。従来例の温度センス部213の厚さは、実施例のポリシリコンダイオード80a,80bの総厚さと同じである。 For comparison, the order of the temperature sense unit 213 in a state where the same predetermined forward current If as in the embodiment is continuously applied to the temperature sense unit 213 of the conventional semiconductor device 220 (hereinafter referred to as a conventional example: see FIG. 21). The frequency distribution of the directional voltage Vf is shown in FIG. The difference between the conventional example and the embodiment is that the polysilicon diode 80b in the upper layer is not provided. The thickness of the temperature sense unit 213 of the conventional example is the same as the total thickness of the polysilicon diodes 80a and 80b of the embodiment.

図19,20に示す結果から、実施例は、従来例と比べて、測定される順方向電圧Vfの範囲が狭く限定され、順方向電圧特性のばらつきを抑制することができることが確認された。 From the results shown in FIGS. 19 and 20, it was confirmed that in the examples, the range of the measured forward voltage Vf was narrowly limited as compared with the conventional example, and the variation in the forward voltage characteristics could be suppressed.

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、p型ポリシリコン層を堆積した後、n型不純物をイオン注入することでポリシリコンダイオードを形成してもよいし、n型ポリシリコン層を堆積した後、p型不純物をイオン注入することでポリシリコンダイオードを形成してもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体やシリコンとした場合においても本発明を適用可能である。また、本発明は、導電型(n型、p型)を反転させても同様に成り立つ。 As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, a polysilicon diode may be formed by depositing a p-type polysilicon layer and then ion-injecting n-type impurities, or depositing an n-type polysilicon layer and then ion-injecting p-type impurities. May form a polysilicon diode. Further, the present invention can be applied even when a wide bandgap semiconductor or silicon other than silicon carbide is used instead of using silicon carbide as a semiconductor material. Further, the present invention holds the same even if the conductive type (n type, p type) is inverted.

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、高電圧や大電流を制御するパワー半導体装置に有用である。 As described above, the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are useful for a power semiconductor device that controls a high voltage or a large current.

1 活性領域
1a メイン有効領域
1b メイン無効領域
2 エッジ終端領域
10 半導体基板
11 メイン半導体素子
12 電流センス部
12a センス有効領域
12b センス無効領域
13 温度センス部
14 ゲートパッド部
20 半導体装置
21a ソースパッド(電極パッド)
21b ゲートパッド(電極パッド)
22 OCパッド(電極パッド)
23a アノードパッド(電極パッド)
23b カソードパッド(電極パッド)
31 n+型ドレイン領域
32 n-型ドリフト領域
32a n-型領域
33a,33b n型電流拡散領域
34a,34b p型ベース領域
35a,35b n+型ソース領域
36a,36b p++型コンタクト領域
37a,37b トレンチ
38a,38b ゲート絶縁膜
39a,39b ゲート電極
40,83 層間絶縁膜
40a,40b,83a,83b コンタクトホール
41a,41b NiSi膜
42a,42b 第1TiN膜
43a,43b 第1Ti膜
44a,44b 第2TiN膜
45a,45b 第2Ti膜
46a,46b バリアメタル
47a〜47d めっき膜
48a〜48d 端子ピン
49a〜49c 第1保護膜
50a〜50c 第2保護膜
51 ドレイン電極
61a,61b,62a,62b,91,93 p+型領域
71 n+型出発基板
72 n-型炭化珪素層
72a n-型炭化珪素層の厚さを増した部分
73 p型炭化珪素層
80a,80b ポリシリコンダイオード
81a p型ポリシリコン層
81b p+型ポリシリコン層
82a n型ポリシリコン層
82b n+型ポリシリコン層
92,94 n型領域
d1 p+型領域の深さ
d2 互いに隣り合うp+型領域間の距離
d3 n型領域の深さ
t1 n-型炭化珪素層の、n+型出発基板上に最初に積層する厚さ
t2 n-型炭化珪素層の、厚さを増した部分の厚さ
t3 p型炭化珪素層の厚さ
X,Y 半導体基板のおもて面に平行な一方向
Z 深さ方向
1 Active area 1a Main effective area 1b Main invalid area 2 Edge termination area 10 Semiconductor substrate 11 Main semiconductor element 12 Current sense part 12a Sense effective area 12b Sense invalid area 13 Temperature sense part 14 Gate pad part 20 Semiconductor device 21a Source pad (electrode) pad)
21b Gate pad (electrode pad)
22 OC pad (electrode pad)
23a Anode pad (electrode pad)
23b Cathode pad (electrode pad)
31 n + -type drain region 32 n - -type drift region 32a n - -type regions 33a, 33b n-type current diffusion regions 34a, 34b p-type base region 35a, 35b n + -type source region 36a, 36b p ++ type contact region 37a , 37b Trench 38a, 38b Gate insulating film 39a, 39b Gate electrode 40,83 Interlayer insulating film 40a, 40b, 83a, 83b Contact hole 41a, 41b NiSi film 42a, 42b 1st TiN film 43a, 43b 1st Ti film 44a, 44b 2TiN film 45a, 45b Second Ti film 46a, 46b Barrier metal 47a to 47d Plating film 48a to 48d Terminal pin 49a to 49c First protective film 50a to 50c Second protective film 51 Drain electrode 61a, 61b, 62a, 62b, 91, 93 p + -type region 71 n + -type starting substrate 72 n - type silicon carbide layer 72a n - type silicon carbide layer having a thickness of the increased portion 73 p-type silicon carbide layer 80a, 80b polysilicon diodes 81a p-type polysilicon layer 81b p + type polysilicon layer 82an type polysilicon layer 82b n + type polysilicon layer 92,94 n type region d1 p + type region depth d2 Distance between p + type regions adjacent to each other d3 n type region Depth Thickness of the t1 n - type silicon carbide layer first laminated on the n + type starting substrate Thickness of the thickened portion of the t2 n - type silicon carbide layer t3 p-type silicon carbide layer thickness X, Y One direction parallel to the front surface of the semiconductor substrate Z Depth direction

Claims (6)

シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の第1主面側にpn接合を有し、前記pn接合を通過する電流が流れるメイン半導体素子と、
前記メイン半導体素子の温度を検出する温度センス部と、
を備え、
前記温度センス部は、
前記半導体基板の第1主面に絶縁膜を介して積層され、深さ方向に同導電型の領域が隣接する、ポリシリコンからなる複数の横型のポリシリコンダイオードを有する多層構造であり、
上層の前記ポリシリコンダイオードほど、ポリシリコン結晶粒の結晶粒径が大きいことを特徴とする半導体装置。
A semiconductor substrate made of a semiconductor with a wider bandgap than silicon,
A main semiconductor element having a pn junction on the first main surface side of the semiconductor substrate and through which a current passes through the pn junction flows.
A temperature sense unit that detects the temperature of the main semiconductor element,
With
The temperature sense unit
It is a multilayer structure having a plurality of transverse polysilicon diodes made of polysilicon, which are laminated on the first main surface of the semiconductor substrate via an insulating film and the conductive type regions are adjacent to each other in the depth direction.
A semiconductor device characterized in that the crystal grain size of the polysilicon crystal grains is larger than that of the polysilicon diode in the upper layer.
前記ポリシリコンダイオードは、ポリシリコン結晶粒の面内および結晶粒界にわたって不純物濃度が一様であることを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, wherein the polysilicon diode has a uniform impurity concentration in the in-plane of the polysilicon crystal grains and across the crystal grain boundaries. 上層の前記ポリシリコンダイオードほど不純物濃度が高いことを特徴とする請求項1または2に記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the polysilicon diode in the upper layer has a higher impurity concentration. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、前記半導体基板の第1面側にpn接合を有し、前記pn接合を通過する電流が流れるメイン半導体素子と、前記メイン半導体素子の温度を検出する温度センス部と、を備えた半導体装置の製造方法であって、
前記半導体基板の第1主面に絶縁膜を介して複数のポリシリコン層を積層する積層工程と、
前記積層工程において前記ポリシリコン層が積層されるごとに、前記ポリシリコン層にp型不純物および/またはn型不純物をイオン注入して、深さ方向に同導電型の領域が隣接する横型のポリシリコンダイオードを形成する注入工程と、
を行うことで前記温度センス部を形成し、
前記積層工程では、上層の前記ポリシリコン層ほど高い温度環境下で堆積することを特徴とする半導体装置の製造方法。
The temperature of a semiconductor substrate made of a semiconductor having a band gap wider than that of silicon, a main semiconductor element having a pn junction on the first surface side of the semiconductor substrate, and a current flowing through the pn junction, and the temperature of the main semiconductor element. A method for manufacturing a semiconductor device including a temperature sense unit for detecting.
A laminating step of laminating a plurality of polysilicon layers on the first main surface of the semiconductor substrate via an insulating film, and
Each time the polysilicon layer is laminated in the lamination step, a p-type impurity and / or an n-type impurity is ionically injected into the polysilicon layer, and a horizontal poly having the same conductive region adjacent to each other in the depth direction. The injection process that forms the silicon diode and
To form the temperature sense part,
A method for manufacturing a semiconductor device, characterized in that, in the laminating step, the polysilicon layer, which is the upper layer, is deposited in a higher temperature environment.
前記積層工程では、下層の前記ポリシリコン層の堆積時の温度よりも100℃以上高い温度環境下で、深さ方向に下層の当該ポリシリコン層に隣接する前記ポリシリコン層を堆積することを特徴とする請求項4に記載の半導体装置の製造方法。 The laminating step is characterized in that the polysilicon layer adjacent to the underlying polysilicon layer is deposited in the depth direction in a temperature environment that is 100 ° C. or more higher than the temperature at which the underlying polysilicon layer is deposited. The method for manufacturing a semiconductor device according to claim 4. 前記注入工程では、上層の前記ポリシリコン層ほど前記イオン注入のドーズ量を多くすることを特徴とする請求項4または5に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4 or 5, wherein in the injection step, the dose amount of the ion implantation increases as the polysilicon layer in the upper layer increases.
JP2020079838A 2020-04-28 2020-04-28 Semiconductor device and semiconductor device manufacturing method Active JP7456268B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020079838A JP7456268B2 (en) 2020-04-28 2020-04-28 Semiconductor device and semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020079838A JP7456268B2 (en) 2020-04-28 2020-04-28 Semiconductor device and semiconductor device manufacturing method

Publications (2)

Publication Number Publication Date
JP2021174947A true JP2021174947A (en) 2021-11-01
JP7456268B2 JP7456268B2 (en) 2024-03-27

Family

ID=78278647

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020079838A Active JP7456268B2 (en) 2020-04-28 2020-04-28 Semiconductor device and semiconductor device manufacturing method

Country Status (1)

Country Link
JP (1) JP7456268B2 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105378923B (en) 2013-07-11 2019-09-27 三菱电机株式会社 The manufacturing method and PIN diode of semiconductor device
DE112014005661B4 (en) 2013-12-12 2023-01-12 Fuji Electric Co., Ltd. Semiconductor device and method for its manufacture
JP7073681B2 (en) 2017-11-07 2022-05-24 富士電機株式会社 Manufacturing method of semiconductor device and semiconductor device

Also Published As

Publication number Publication date
JP7456268B2 (en) 2024-03-27

Similar Documents

Publication Publication Date Title
WO2019069580A1 (en) Semiconductor device
US11876131B2 (en) Semiconductor device
JP7383917B2 (en) Semiconductor device and semiconductor device manufacturing method
US20200258991A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP6664446B2 (en) SiC semiconductor device
US11133300B2 (en) Semiconductor device
JP2023112212A (en) Semiconductor device
CN111697076A (en) Semiconductor device with a plurality of semiconductor chips
JP2020036048A (en) SiC semiconductor device
JP2020191420A (en) Semiconductor device
US11569351B2 (en) Semiconductor device
US11177360B2 (en) Semiconductor device
JP7346855B2 (en) semiconductor equipment
JP7456268B2 (en) Semiconductor device and semiconductor device manufacturing method
JP7346902B2 (en) semiconductor equipment
JP2022042526A (en) Semiconductor device
JP7318226B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP7443924B2 (en) semiconductor equipment
JP7363079B2 (en) semiconductor equipment
JP7451981B2 (en) semiconductor equipment
JP7103435B2 (en) Semiconductor devices and manufacturing methods for semiconductor devices
JP6630411B1 (en) SiC semiconductor device
JP7306060B2 (en) semiconductor equipment
JP2021170609A (en) Semiconductor device and method for manufacturing semiconductor device
JP2020074495A (en) SiC semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240226

R150 Certificate of patent or registration of utility model

Ref document number: 7456268

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150