JP2021173793A - Display and electronic apparatus - Google Patents
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Abstract
Description
本発明は、表示装置および電子機器に関する。 The present invention relates to display devices and electronic devices.
表示素子として例えばＯＬＥＤを用いた表示装置が知られている。ＯＬＥＤは、Organic Light Emitting Diodeの略である。この種の表示装置では、表示素子や、当該表示素子に電流を流すためのトランジスターなどを含む画素回路が、表示しようとする画像の画素に対応して設けられる。このような表示装置において、当該トランジスターは、階調レベルに応じた電流を表示素子に供給する。これにより、表示素子は、当該電流に応じた輝度で発光する。 A display device using, for example, an OLED as a display element is known. OLED is an abbreviation for Organic Light Emitting Diode. In this type of display device, a pixel circuit including a display element and a transistor for passing a current through the display element is provided corresponding to a pixel of an image to be displayed. In such a display device, the transistor supplies a current corresponding to the gradation level to the display element. As a result, the display element emits light with a brightness corresponding to the current.
上記表示装置において、トランジスターのゲートノードには、階調レベルに応じた電圧がデータ線を介して印加される。より具体的には、データ線に容量素子を介して定電流を、階調レベルに応じた期間で流し、データ線の電圧を当該階調レベルに反映させる技術が提案されている（例えば特許文献１参照）。この技術によれば、階調レベルをアナログ電圧に変換するためのＤ／Ａ変換回路や、当該アナログ電圧を増幅するためのアンプ等が不要となるので、構成の簡易化や低消費電力化等が図られる。 In the above display device, a voltage corresponding to the gradation level is applied to the gate node of the transistor via a data line. More specifically, a technique has been proposed in which a constant current is passed through a data line via a capacitive element for a period corresponding to a gradation level, and the voltage of the data line is reflected in the gradation level (for example, Patent Document). 1). According to this technology, a D / A conversion circuit for converting the gradation level into an analog voltage, an amplifier for amplifying the analog voltage, etc. are not required, so that the configuration can be simplified and the power consumption can be reduced. Is planned.
しかしながら、上記技術において、定電流を出力するための回路において、データ線毎にばらつきが生じると、表示ムラなどが発生して表示品位が低下する、という問題があった。 However, in the above technique, in the circuit for outputting a constant current, if variations occur for each data line, there is a problem that display unevenness or the like occurs and the display quality deteriorates.
本開示の一態様に係る表示装置は、走査線と第１データ線との交差に設けられた第１画素回路と、前記走査線と第２データ線との交差に設けられた第２画素回路と、データ信号出力回路と、を有し、前記データ信号出力回路は、第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、ランプ信号を生成する信号出力回路と、前記ランプ信号を、第３容量素子を介して入力したときに流れる第１基準電流に基づいた第１定電流を出力する第１電流出力回路と、前記ランプ信号を、第４容量素子を介して入力したときに流れる第２基準電流に基づいた第２定電流を出力する第２電流出力回路と、を含み、前記第１定電流は、前記第１画素回路の第１階調レベルに応じた期間に前記第１データ中継線に供給され、前記第２定電流は、前記第２画素回路の第２階調レベルに応じた期間に前記第２データ中継線に供給される。 The display device according to one aspect of the present disclosure includes a first pixel circuit provided at the intersection of the scanning line and the first data line, and a second pixel circuit provided at the intersection of the scanning line and the second data line. And a data signal output circuit, the data signal output circuit includes a first data relay line and a first capacitance element provided between the first data line and the first data relay line. , A second capacitive element provided between the second data relay line, the second data line, and the second data relay line, a signal output circuit for generating a lamp signal, and the lamp signal. A first current output circuit that outputs a first constant current based on a first reference current that flows when input via a capacitive element, and a second current that flows when the lamp signal is input via a fourth capacitive element. A second current output circuit that outputs a second constant current based on a reference current is included, and the first constant current relays the first data during a period corresponding to the first gradation level of the first pixel circuit. The second constant current is supplied to the line, and the second constant current is supplied to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit.
本開示の別の態様に係る表示装置は、走査線と第１データ線との交差に設けられた第１画素回路と、前記走査線と第２データ線との交差に設けられた第２画素回路と、データ信号出力回路と、を有し、前記データ信号出力回路は、第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、ランプ信号を生成する信号出力回路と、前記ランプ信号を、前記第１容量素子を介して入力したときに流れる第１基準電流に基づいた第１定電流を出力する第１電流出力回路と、前記ランプ信号を、前記第２容量素子を介して入力したときに流れる第２基準電流に基づいた第２定電流を出力する第２電流出力回路と、を含み、前記第１定電流は、前記第１画素回路の第１階調レベルに応じた期間に前記第１データ中継線に供給され、前記第２定電流は、前記第２画素回路の第２階調レベルに応じた期間に前記第２データ中継線に供給される。 The display device according to another aspect of the present disclosure includes a first pixel circuit provided at the intersection of the scanning line and the first data line, and a second pixel provided at the intersection of the scanning line and the second data line. The data signal output circuit includes a circuit and a data signal output circuit, and the data signal output circuit is a first capacitive element provided between the first data relay line, the first data line, and the first data relay line. A second capacitance element provided between the second data relay line, the second data line, and the second data relay line, a signal output circuit for generating a lamp signal, and the lamp signal. When the first current output circuit that outputs the first constant current based on the first reference current that flows when input via the first capacitance element and the lamp signal are input via the second capacitance element. The first constant current includes a second current output circuit that outputs a second constant current based on the flowing second reference current, and the first constant current is the first in a period corresponding to the first gradation level of the first pixel circuit. It is supplied to one data relay line, and the second constant current is supplied to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit.
以下、本発明の実施形態に係る表示装置について図面を参照して説明する。なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。 Hereinafter, the display device according to the embodiment of the present invention will be described with reference to the drawings. In each drawing, the dimensions and scale of each part are appropriately different from the actual ones. Further, since the embodiments described below are suitable specific examples, various technically preferable limitations are attached, but the scope of the present invention is intended to particularly limit the present invention in the following description. Unless otherwise stated, it is not limited to these forms.
図１は、第１実施形態に係る表示装置１０の構成を示す斜視図である。表示装置１０は、例えばヘッドマウントディスプレイなどにおいてカラー画像を表示するマイクロ・ディスプレイ・パネルである。表示装置１０は、複数の画素回路や当該画素回路を駆動する駆動回路などが半導体基板に形成される。半導体基板としては、典型的にはシリコン基板であるが、他の半導体基板であってもよい。
FIG. 1 is a perspective view showing the configuration of the
表示装置１０は、表示領域で開口する枠状のケース１９２に収納される。表示装置１０には、ＦＰＣ（Flexible Printed Circuits）基板１９４の一端が接続される。ＦＰＣ基板１９４の他端には、外部の上位装置に接続されるための複数の端子１９６が設けられる。複数の端子１９６は、図示省略された上位装置に接続される。表示装置１０には、複数の端子１９６およびＦＰＣ基板１９４を介して映像データや同期信号などが上位装置から供給される。
The
図２は、表示装置１０の構成を示すブロック図であり、図３は、表示装置１０の要部構成を示す図である。
図２に示されるように、表示装置１０は、制御回路２０、表示領域１００、走査線駆動回路１２０およびデータ信号出力回路１４０に大別される。
表示領域１００では、ｍ行の走査線１２が図３において左右方向に沿って設けられ、ｎ列のデータ線１４ｂが、上下方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。
FIG. 2 is a block diagram showing the configuration of the
As shown in FIG. 2, the
In the
なお、ｍ、ｎは、２以上の整数である。また、データ線１４ｂと一対一で対応してデータ中継線１４ａが設けられる。データ線１４ｂがｎ本であるので、データ中継線１４ａもｎ本となる。
表示領域１００には、画素回路１１０が、図３に示されるように、ｍ行の走査線１２と、ｎ列のデータ線１４ｂとの交差に対応して設けられる。すなわち、画素回路１１０は、図において縦ｍ行×横ｎ列でマトリクス状に配列する。マトリクス配列のうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ−１）、ｍ行目と呼ぶ場合がある。同様にマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（ｎ−１）、ｎ列目と呼ぶ場合がある。
走査線１２を一般化して説明するために、１以上ｍ以下の整数ｉを用いる。同様に、データ中継線１４ａおよびデータ線１４ｂを一般化して説明するために、１以上ｎ以下の整数ｊを用いる。
Note that m and n are integers of 2 or more. Further, the
As shown in FIG. 3, a
In order to generalize and explain the
制御回路２０は、上位装置から供給される映像データＶidや同期信号Ｓyncに基づいて各部を制御する。映像データＶidは、表示すべき画像における画素の階調レベルを例えば８ビットで指定する。
本実施形態において表示すべき画像の画素と、表示領域１００における画素回路１１０とは一対一に対応する。このため、表示すべき画像における画素の階調レベルは、当該画素に対応する画素回路１１０の輝度、詳細には、当該画素回路１１０に含まれるＯＬＥＤの輝度を指定する。
また、同期信号Ｓyncには、映像データＶidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、映像データの１画素分のタイミングを示すドットクロック信号が含まれる。
なお、制御回路２０は、各部を制御するために各種の制御信号を生成するが、詳細については後述する。
The
There is a one-to-one correspondence between the pixels of the image to be displayed in the present embodiment and the
Further, the synchronization signal Sync includes a vertical synchronization signal instructing the start of vertical scanning of the video data Vid, a horizontal synchronization signal instructing the start of horizontal scanning, and a dot clock signal indicating the timing of one pixel of the video data. Is done.
The
走査線駆動回路１２０は、制御回路２０による制御にしたがって、ｍ行ｎ列で配列する画素回路１１０を１行毎に駆動するための回路であり、ｍ行ｎ列の画素回路１１０に各種の制御信号を供給する。
例えば、走査線駆動回路１２０は、図３に示されるように１、２、３、…、（ｍ−１）、ｍ行目の走査線１２に、走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)を順に供給する。なお一般的には、ｉ行目の走査線１２に供給される走査信号が／Ｇwr(i)と表記される。
The scanning
For example, in the scanning
データ信号出力回路１４０は、走査線駆動回路１２０によって選択された行に位置する画素回路１１０に向けて、階調レベルに応じた電圧を印加するための回路である。
ここで、データ信号出力回路１４０の詳細について説明する。
The data signal
Here, the details of the data signal
図３に示されるようにデータ信号出力回路１４０は、１個の信号出力回路３５と、容量素子Ｃ０および電流出力回路４０のｎ組とを含む。容量素子Ｃ０および電流出力回路４０の組は、各列に対応して設けられる。
信号出力回路３５は、制御回路２０による制御信号Ｒmpにしたがってランプ信号を生成して、ノードＮ３に出力する。本説明においてランプ信号とは、電圧が時間的にほぼ一定の割合で低下する信号である。また、ノードＮ３は信号出力回路３５の出力端である。
As shown in FIG. 3, the data
The
ノードＮ３はｎ本に分岐して、各列における容量素子Ｃ０の一端に接続される。データ信号出力回路１４０において、容量素子Ｃ０からデータ線１４ｂまでの構成については各列で共通である。
そこで、データ信号出力回路１４０の各列については、ｊ列目で代表させて説明する。
The node N3 branches into n nodes and is connected to one end of the capacitance element C 0 in each row. In the data signal
Therefore, each column of the data signal
ｊ列目の容量素子Ｃ０の他端は、ｊ列目の電流出力回路４０の一端に接続される。ｊ列目の電流出力回路４０は、制御回路２０による制御信号Ｇciにしたがって、一端に流れた基準電流に応じた電圧をセットし、当該セットした電圧に基づいた定電流をｊ列目のデータ中継線１４ａに供給する。
The other end of the capacitance element C 0 in the j-th row is connected to one end of the
データ信号出力回路１４０には、各列に対応して、トランジスター５４、６２、容量素子６４およびトランジスター６６の組が設けられる。トランジスター５４、６２および６６は、いずれもスイッチとして機能する。トランジスター５４、６２および６６のチャネルは、いずれもｐ型である。
ｊ列目のトランジスター５４の一端は、ｊ列目の電流出力回路４０から定電流が供給される出力端に接続され、当該ｊ列目のトランジスター５４の他端がｊ列目のデータ中継線１４ａに接続される。
The data signal
One end of the
なお、各列におけるトランジスター５４のオン／オフは、制御回路２０にしたがって制御される。図３では紙面都合で省略されているが、１、２、…、（ｎ−１）、ｎ列目においてトランジスター５４のゲートノードには、制御回路２０による制御信号／Ｘpwm(1)、／Ｘpwm(2)、…、／Ｘpwm(n-1)、／Ｘpwm(n)が順に供給される。なお、ｊ列目のトランジスター５４のゲートノードには、制御信号／Ｘpwm(j)が供給される。制御信号／Ｘpwm(1)〜／Ｘpwm(n)は、ｉ行目の走査線１２が選択される期間であれば、ｉ行１列〜ｉ行ｎ列の画素に指定される階調レベルに応じた期間でＬレベルとなるパルス信号である。
The on / off of the
ｊ列目のトランジスター６２の一端は電圧Ｖrefの給電線に接続され、トランジスター６２の他端はｊ列目のデータ中継線１４ａに接続される。また、各列において、トランジスター６２のゲートノードには、制御回路２０による制御信号／Ｇrefが共通に供給される。
One end of the
ｊ列目のデータ中継線１４ａは、ｊ列目の容量素子６４の一端に接続され、ｊ列目の容量素子６４の他端はｊ列目のデータ線１４ｂに接続される。
ｊ列目のトランジスター６６の一端は電圧Ｖiniの給電線に接続され、トランジスター６６の他端はｊ列目のデータ線１４ｂに接続される。また、各列において、トランジスター６６のゲートノードには、制御回路２０による制御信号／Ｇiniが共通に供給される。
なお、１、２、…、（ｎ−１）、ｎ列目におけるデータ線１４ｂの電圧がＶd(1)、Ｖd(2)、…、Ｖd(n-1)、Ｖd(n)と順に表記される。一般的には、ｊ列目のデータ線１４ｂの電圧はＶd(j)と表記される。
The data relay
One end of the
The voltage of the
図４は、画素回路１１０の構成を示す図である。ｍ行ｎ列で配列する画素回路１１０は電気的にみれば互いに同一である。このため、画素回路１１０については、ｉ行ｊ列に位置する画素回路１１０で代表させて説明する。
FIG. 4 is a diagram showing the configuration of the
図４に示されるように、画素回路１１０は、ＯＬＥＤ１３０と、ｐ型のトランジスター１２１〜１２５と、容量素子１３２とを含む。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇel(i)、／Ｇcmp(i)が、走査線駆動回路１２０から供給される。
なお、制御信号／Ｇel(i)は、１、２、…、（ｍ−１）、ｍ行目に対応して順に供給される制御信号／Ｇel(1)、／Ｇel(2)、…、／Ｇel(m-1)、／Ｇel(m)を一般化して表記したものである。同様に、制御信号／Ｇcmp(i)は、１、２、…、（ｍ−１）、ｍ行目に対応して順に供給される制御信号／Ｇcmp(1)、／Ｇcmp(2)、…、／Ｇcmp(m-1)、／Ｇcmp(m)を一般化して表記したものである。
As shown in FIG. 4, the
Further, in addition to the scanning signal / Gwr (i), the control signals / Gel (i) and / Gcmp (i) are supplied to the
The control signal / Gel (i) is the control signal / Gel (1), / Gel (2), ... This is a generalized representation of / Gel (m-1) and / Gel (m). Similarly, the control signal / Gcmp (i) is supplied in order corresponding to the 1, 2, ..., (m-1), mth line, and the control signal / Gcmp (1), / Gcmp (2), ... , / Gcmp (m-1), / Gcmp (m) are generalized and expressed.
ＯＬＥＤ１３０は、画素電極２１３と共通電極２１８とで発光機能層２１６を挟持した素子である。画素電極２１３はアノードとして機能し、共通電極２１８はカソードとして機能する。なお、共通電極２１８は光透過性を有する。
ＯＬＥＤ１３０において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが発光機能層２１６で再結合して励起子が生成され、白色光が発生する。
The
In the
カラー表示の場合、発生した白色光が、例えば図示省略された反射膜とハーフミラーとで構成された光共振器にて共振して、ＲＧＢのいずれかの色に対応して設定された共振波長で出射する。光共振器から光の出射側には当該色に対応したカラーフィルターが設けられる。したがって、ＯＬＥＤ１３０からの出射光は、光共振器およびカラーフィルターによる着色を経て、観察者に視認される。
なお、表示装置１０が単に明暗のみの単色画像を表示する場合には、上記カラーフィルターが省略される。
In the case of color display, the generated white light resonates with an optical resonator composed of, for example, a reflective film and a half mirror (not shown), and has a resonance wavelength set corresponding to any of the RGB colors. Exit with. A color filter corresponding to the color is provided on the light emitting side from the optical resonator. Therefore, the light emitted from the
When the
トランジスター１２１にあっては、ゲートノードがトランジスター１２２のドレインノードに接続され、ソースノードが電圧Ｖelの給電線１１６に接続され、ドレインノードがトランジスター１２３のソースノードおよびトランジスター１２４のソースノードに接続される。なお、容量素子１３２にあっては、一端がトランジスター１２１のゲートノードに接続され、他端が一定の電圧、例えば電圧Ｖelの給電線１１６に接続される。このため、容量素子１３２は、トランジスター１２１におけるゲート・ソース間の電圧を保持する。
なお、容量素子１３２としては、トランジスター１２１のゲートノードに寄生する容量を用いてもよいし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いてもよい。
In the
As the
ｉ行ｊ列における画素回路１１０のトランジスター１２２にあっては、ゲートノードがｉ行の走査線１２に接続され、ソースノードが当該ｊ列のデータ線１４ｂに接続される。
ｉ行ｊ列における画素回路１１０のトランジスター１２３にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ドレインノードが当該列のデータ線１４ｂに接続される。
ｉ行ｊ列における画素回路１１０のトランジスター１２４にあっては、ゲートノードに制御信号／Ｇel(i)が供給され、ドレインノードがＯＬＥＤ１３０のアノードである画素電極２１３およびトランジスター１２５のドレインノードに接続される。
ｉ行ｊ列における画素回路１１０のトランジスター１２５にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ソースノードが電圧Ｖorstの給電線に接続される。
In the
In the
In the
In the
なお、電圧Ｖorstは、例えば電圧ゼロの基準である電位Ｇnd、または、電位Ｇndに近い低位の電圧である。具体的には、電圧Ｖorstは、ＯＬＥＤ１３０における画素電極２１３に印加された場合に、当該ＯＬＥＤ１３０に電流が流れない電圧である。
また、ＯＬＥＤ１３０のカソードとして機能する共通電極２１８は、電圧Ｖctの給電線に接続される。
表示装置１０はシリコン基板に形成されるので、トランジスター１２１〜１２５の基板電位については例えば電圧Ｖelに相当する電位としている。
The voltage Vorst is, for example, a potential Gnd which is a reference of zero voltage, or a low voltage close to the potential Gnd. Specifically, the voltage Worst is a voltage at which no current flows through the
Further, the
Since the
図５は、信号出力回路３５の例を示す回路図である。
図に示されるように、信号出力回路３５は、ｐ個の抵抗素子Ｒ(1)〜Ｒ(p)と、ｐ個のスイッチＳwa(1)〜Ｓwa(p)とを含む。
ｐは２以上の整数であり、抵抗素子Ｒ(1)〜Ｒ(p)とスイッチＳwa(1)〜Ｓwa(p)とは例えば一対一に対応する。また、抵抗素子Ｒ(1)〜Ｒ(p)の抵抗値はほぼ等しい。抵抗素子Ｒ(1)〜Ｒ(p)は、給電線１１６と電位Ｇndとの間で直列に接続される。
スイッチＳwa(1)〜Ｓwa(p)の一端は、抵抗素子Ｒ(1)〜Ｒ(p)のうち、スイッチに対応する抵抗素子の一端に接続される。スイッチＳwa(1)〜Ｓwa(p)の他端はノードＮ３に共通接続される。
FIG. 5 is a circuit diagram showing an example of the
As shown in the figure, the
p is an integer of 2 or more, and the resistance elements R (1) to R (p) and the switches Swa (1) to Swa (p) have a one-to-one correspondence, for example. Further, the resistance values of the resistance elements R (1) to R (p) are almost equal. The resistance elements R (1) to R (p) are connected in series between the
One end of the switches Swa (1) to Swa (p) is connected to one end of the resistance element corresponding to the switch among the resistance elements R (1) to R (p). The other ends of the switches Swa (1) to Swa (p) are commonly connected to the node N3.
スイッチＳwa(1)〜Ｓwa(p)は、制御回路２０による制御信号Ｒmpによって、後述する期間（Ｆ）において、順に排他的にオンし、他がオフに制御される。
したがって、当該期間（Ｆ）において、ノードＮ３の電圧は、図６に示されるように電圧Ｖelから電位Ｇndまで一定の割合で減少する。なお、図においてノードＮ３の電圧は段階的に減少しているが、抵抗素子Ｒ(1)〜Ｒ(p)の抵抗値を小さくすることにより、または、ローパスフィルターを挿入することにより、段階的な減少を無視することができる。
The switches Swa (1) to Swa (p) are exclusively turned on in order in the period (F) described later by the control signal Rmp by the
Therefore, in the period (F), the voltage of the node N3 decreases at a constant rate from the voltage Vel to the potential Gnd as shown in FIG. Although the voltage of the node N3 is gradually decreasing in the figure, it is gradually decreased by reducing the resistance values of the resistance elements R (1) to R (p) or by inserting a low-pass filter. Decrease can be ignored.
図７は、電流出力回路４０等の例を示す回路図である。
図に示されるように、電流出力回路４０は、ｐ型のトランジスター４１と、ｎ型のトランジスター４２、４３と、容量素子４９とを含む。
トランジスター４１にあっては、ゲートノードがトランジスター４２のドレインノードおよび容量素子４９の一端に接続され、ソースノードが給電線１１６に接続され、ドレインノードが当該電流出力回路４０の出力端であり、トランジスター５４の一端に接続される。なお、トランジスター４１のドレインノードは、トランジスター４２のソースノードおよびトランジスター４３のドレインノードに接続される。
容量素子４９の他端は給電線１１６に接続される。トランジスター４３のソースノードは、容量素子Ｃ０の他端に接続される。
トランジスター４２のゲートノードおよびトランジスター４３のゲートノードには、制御回路２０による制御信号Ｇciが供給される。
FIG. 7 is a circuit diagram showing an example of the
As shown in the figure, the
In the
The other end of the
The control signal Gci by the
次に、表示装置１０の動作について説明する。図８および図９は、表示装置１０の動作を説明するためのタイミングチャートである。
表示装置１０では、１フレーム（Ｖ）の期間に１、２、３、…、ｍ行目という順番で走査される。詳細には、図８に示されるように、走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)が、走査線駆動回路１２０によって水平走査期間（Ｈ）毎に、順次排他的にＬレベルとなる。
Next, the operation of the
In the
本説明において１フレーム（Ｖ）の期間とは、映像データＶidで指定される画像の１コマを表示するのに要する期間をいう。１フレームの期間の長さは、垂直同期期間と同じであれば、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。
また、水平走査期間（Ｈ）とは、走査信号／Ｇwr(1)〜／Ｇwr(m)のいずれかがＬレベルとなってから、次の走査信号がＬレベルとなるまでの時間の間隔をいう。図９において、電圧を示す縦スケールは、各信号にわたって必ずしも揃っていない。
In this description, the period of one frame (V) means the period required to display one frame of the image specified by the video data Vid. If the length of the period of one frame is the same as the vertical synchronization period, for example, if the frequency of the vertical synchronization signal included in the synchronization signal Sync is 60 Hz, it corresponds to one cycle of the vertical synchronization signal 16.7. Milliseconds.
The horizontal scanning period (H) is the time interval from when any of the scanning signals / Gwr (1) to / Gwr (m) reaches the L level until the next scanning signal reaches the L level. say. In FIG. 9, the vertical scales indicating the voltage are not always uniform over each signal.
本実施形態において、水平走査期間（Ｈ）のうち、走査信号／Ｇwr(1)〜／Ｇwr(m)のいずれかがＬレベルとなる期間は、主に初期化期間（Ａ）、補償期間（Ｂ）および書込期間（Ｃ）の３つの期間に分けられる。また、画素回路１１０の動作としては、上記３つの期間に、さらに発光期間（Ｄ）が加わる。
なお、水平走査期間（Ｈ）のうち、走査信号／Ｇwr(1)〜／Ｇwr(m)のうち、ある走査信号がＨとなってから、次の走査信号がＬレベルとなるまでの期間は、水平帰線期間に相当する。また、ｉ行目における画素回路１１０の発光期間（Ｄ）とは、制御信号／Ｇel(i)がＬレベルとなる期間をいう。
In the present embodiment, among the horizontal scanning periods (H), the periods in which any of the scanning signals / Gwr (1) to / Gwr (m) reaches the L level are mainly the initialization period (A) and the compensation period ( It is divided into three periods, B) and the writing period (C). Further, as the operation of the
Of the horizontal scanning period (H), the period from when a certain scanning signal becomes H to when the next scanning signal reaches the L level among the scanning signals / Gwr (1) to / Gwr (m) , Corresponds to the horizontal blanking interval. Further, the light emitting period (D) of the
初期化期間（Ａ）では、制御信号／ＧiniがＬレベルとなり、制御信号／ＧrefがＬレベルとなる。また、補償期間（Ｂ）では、制御信号／ＧiniがＨレベルとなり、制御信号／ＧrefがＬレベルを維持する。書込期間（Ｃ）では、制御信号／ＧiniがＨレベルを維持し、制御信号／ＧrefがＨレベルとなる。
書込期間（Ｃ）は、図９に示されるように、期間（Ｆ）および期間（Ｇ）に分けられる。このうち、期間（Ｆ）では、制御信号ＧciがＨレベルとなり、制御信号／Ｘpwm(1)〜／Ｘpwm(n)がすべてＨレベルとなる。
In the initialization period (A), the control signal / Gini becomes the L level and the control signal / Gref becomes the L level. Further, in the compensation period (B), the control signal / Gini becomes the H level, and the control signal / Gref maintains the L level. In the writing period (C), the control signal / Gini maintains the H level, and the control signal / Gref becomes the H level.
The writing period (C) is divided into a period (F) and a period (G) as shown in FIG. Of these, in the period (F), the control signal Gci becomes the H level, and the control signals / Xpwm (1) to / Xpwm (n) all become the H level.
期間（Ｇ）は、制御信号／Ｘpwm(1)〜／Ｘpwm(n)がＬレベルとなる最長の期間である。すなわち、期間（Ｇ）のうち、制御信号／Ｘpwm(1)〜／Ｘpwm(n)が階調レベルに応じた期間にＬレベルとなる。また、期間（Ｇ）では、制御信号ＧciがＬレベルとなる。なお、図９は、制御信号／Ｘpwm(1)〜／Ｘpwm(n)の波形例について、（ｊ−１）列目に対応する制御信号／Ｘpwm(j-1)の波形と、ｊ列目に対応する制御信号／Ｘpwm(j)の波形とで代表させて示している。 The period (G) is the longest period during which the control signal / Xpwm (1) to / Xpwm (n) reaches the L level. That is, in the period (G), the control signal / Xpwm (1) to / Xpwm (n) becomes the L level during the period corresponding to the gradation level. Further, in the period (G), the control signal Gci becomes the L level. Note that FIG. 9 shows the waveform examples of the control signals / Xpwm (1) to / Xpwm (n), the waveforms of the control signals / Xpwm (j-1) corresponding to the (j-1) th column, and the jth column. It is represented by the control signal / waveform of Xpwm (j) corresponding to.
説明の便宜上、期間（Ｆ）および期間（Ｇ）における電流出力回路４０の動作について説明する。図１０は、期間（Ｆ）における電流出力回路４０の動作を説明するための図であり、図１１は、期間（Ｇ）における電流出力回路４０の動作を説明するための図である。
上述したように、期間（Ｆ）においてノードＮ３の電圧は、図６に示されるように電圧Ｖelから電位Ｇndまでほぼ一定の割合で減少する。
このため、各列において電流出力回路４０から容量素子Ｃ０を介しノードＮ３に向かって電流が流れる。各列における容量素子Ｃ０の容量値が同じであれば、電流出力回路４０から流れるノードＮ３に向かって流れる電流の大きさは各列において互いに等しい。そこで、このときに各列において電流出力回路４０から流れる電流を基準電流Ｉrefとする。
For convenience of explanation, the operation of the
As described above, during the period (F), the voltage of the node N3 decreases at a substantially constant rate from the voltage Vel to the potential Gnd as shown in FIG.
Therefore, a current flows from the
期間（Ｆ）において電流出力回路４０では、制御信号ＧciのＨレベルによってトランジスター４２がオンになるので、トランジスター４１は、ゲートノードおよびドレインノードが接続されて、いわゆるダイオード接続状態となる。また、制御信号ＧciのＨレベルにより、トランジスター４３がオンになる。
In the
このため、期間（Ｆ）では、図１０に示されるように、基準電流Ｉrefが給電線１１６からノードＮ３に向かって、具体的にはトランジスター４１、４３および容量素子Ｃ０を介して流れる。
また、期間（Ｆ）において電流出力回路４０では、トランジスター４１が基準電流Ｉrefを流したときのゲート・ソース間の電圧が容量素子４９に保持される。
Therefore, in the period (F), as shown in FIG. 10, the reference current Iref flows from the
Further, in the
期間（Ｇ）において、制御信号／Ｘpwm(1)〜／Ｘpwm(n)がそれぞれ階調レベルに応じた期間にＬレベルとなる。例えば、期間（Ｇ）においてｊ列目でいえば、制御信号／Ｘpwm(j)が、選択された行に位置し、かつｊ列に対応する画素の階調レベルに応じた期間だけＬレベルとなる。 In the period (G), the control signals / Xpwm (1) to / Xpwm (n) become the L level in the period corresponding to the gradation level. For example, in the j-th column in the period (G), the control signal / Xpwm (j) is located in the selected row, and the L level is set only for the period corresponding to the gradation level of the pixel corresponding to the j-column. Become.
期間（Ｇ）において、電流出力回路４０では、制御信号ＧciのＬレベルよってトランジスター４２および４３がオフする。また、期間（Ｇ）において、制御信号／Ｘpwm(j)がＬレベルになると、ｊ列目に対応するトランジスター５４がオンする。
In the period (G), in the
したがって、期間（Ｇ）では、図１１に示されるように、トランジスター４１が容量素子４９に保持された電圧に応じた定電流Ｉrefを、トランジスター５４を介してｊ列目のデータ中継線１４ａに供給する。
なお、容量素子４９に保持された電圧は、制御信号ＧciがＨレベルである場合に、トランジスター４１が基準電流Ｉrefを流したときの電圧である。このため、制御信号ＧciがＬレベルである場合であって、制御信号／Ｘpwm(j)がＬレベルになった場合に、トランジスター４１によってｊ列目のデータ中継線１４ａに供給される定電流の大きさも基準電流と同じＩrefとなる。これにより、ｊ列のデータ中継線１４ａには、階調レベルに応じた期間だけ定電流Ｉrefが供給される構成となっている。
Therefore, in the period (G), as shown in FIG. 11, the
The voltage held by the
このような期間（Ｆ）および期間（Ｇ）を含む書込期間（Ｃ）での電流出力回路４０の動作を踏まえて、画素回路１１０の動作を説明する。説明を図８および図９に戻す。
水平走査期間（Ｈ）での動作は、各行にわたって共通である。
また、ある水平走査期間（Ｈ）において走査される行の１〜ｎ列目の画素回路１１０の動作についても、ほぼ共通である。
そこで以下については、ｉ行ｊ列における画素回路１１０について着目して動作を説明する。
The operation of the
The operation in the horizontal scanning period (H) is common to each row.
Further, the operation of the
Therefore, in the following, the operation will be described focusing on the
ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）において、走査信号／Ｇwr(i)がＬレベルになると、ｉ行目の画素回路１１０におけるトランジスター１２２がオンする。また、当該水平走査期間（Ｈ）では、制御信号／ＧelがＨレベルとなるので、当該画素回路１１０におけるトランジスター１２４がオフする。
When the scanning signal / Gwr (i) reaches the L level in the horizontal scanning period (H) in which the scanning line 112 on the i-th row is selected, the
当該水平走査期間（Ｈ）の初期化期間（Ａ）では、制御信号／ＧiniがＬレベルとなることによってトランジスター６６がオンするので、図１２に示されるようにデータ線１４ｂ、トランジスター１２１のゲートノードｇおよび容量素子１３２の一端は、電圧Ｖiniに初期化される。
なお、電圧Ｖiniは、トランジスター１２１のゲートノードｇに印加された場合に、当該トランジスター１２１をオフにさせる電圧である。このため、書込期間（Ｄ）においてオンしていたトランジスター１２１が初期化期間（Ａ）において強制的にオフされる。
また、初期化期間（Ａ）では、制御信号／ＧrefのＬレベルによってトランジスター６２がオンするので、容量素子６４の一端には電圧Ｖrefがセットされる。
In the initialization period (A) of the horizontal scanning period (H), the
The voltage Vini is a voltage that turns off the
Further, in the initialization period (A), since the
次に、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）のうち、補償期間（Ｂ）では、走査信号／Ｇwr(i)がＬレベルとなっている状態で制御信号／Ｇcmp(i)がＬレベルになる。このため、ｉ行ｊ列における画素回路１１０では、図１３に示されるように、トランジスター１２２がオンの状態でトランジスター１２３がオンする。したがって、トランジスター１２１は、ダイオード接続状態となるので、当該トランジスター１２１におけるゲート・ソース間の電圧が当該トランジスター１２１のしきい値電圧に収束する。なお、トランジスター１２１におけるゲート・ソース間の電圧がしきい値電圧となっているときのデータ線１４ｂの電圧Ｖd(j)を、便宜的にＶthと表記する。
Next, in the compensation period (B) of the horizontal scanning period (H) in which the scanning line 112 on the i-th line is selected, the control signal / Gcmp is in a state where the scanning signal / Gwr (i) is at the L level. (i) becomes L level. Therefore, in the
補償期間（Ｂ）では、制御信号／ＧrefがＬレベルであり、トランジスター６２がオンするので、容量素子６４にあっては、一端が電圧Ｖrefとなり、他端が電圧Ｖthとなる。
In the compensation period (B), the control signal / Gref is at the L level and the
また、補償期間（Ｂ）では、制御信号／Ｇcmp(i)のＬレベルにより、トランジスター１２５がオンするので、ＯＬＥＤ１３０のアノード（画素電極２１３）は、電圧Ｖorstにリセットされる。
Further, in the compensation period (B), since the
次に、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）のうち、書込期間（Ｃ）では、走査信号／Ｇwr(i)がＬレベルの状態で制御信号／Ｇcmp(i)がＨレベルになる。このため、書込期間（Ｃ）において、ｉ行ｊ列の画素回路１１０では、トランジスター１２２がオンの状態で、トランジスター１２３および１２５がオフする。
また、書込期間（Ｃ）では、制御信号／ＧrefがＨレベルとなるので、トランジスター６２がオフし、制御信号／ＧiniがＨレベルとなるので、トランジスター６６がオフする。
Next, in the horizontal scanning period (H) in which the scanning line 112 on the i-th line is selected, in the writing period (C), the scanning signal / Gwr (i) is at the L level and the control signal / Gcmp (i). ) Becomes H level. Therefore, in the writing period (C), in the
Further, in the writing period (C), the control signal / Gref becomes the H level, so that the
書込期間（Ｃ）のうち、図９において制御信号ＧciがＨレベルとなる期間（Ｆ）では、上述したようにノードＮ３の電圧が、電圧Ｖelから電位Ｇndまで一定の割合で減少するので、各列において電流出力回路４０からノードＮ３に向かって基準電流Ｉrefが流れる。また、期間（Ｆ）において電流出力回路４０では、トランジスター４２、４３のオンにより、トランジスター４１が基準電流Ｉrefを流したときのゲート・ソース間の電圧が容量素子４９に保持される。
In the writing period (C), in the period (F) in which the control signal Gci becomes H level in FIG. 9, the voltage of the node N3 decreases at a constant rate from the voltage Vel to the potential Gnd as described above. A reference current Iref flows from the
次に、期間（Ｇ）において、制御信号／Ｘpwm(1)〜／Ｘpwm(n)がそれぞれ階調レベルに応じた期間にＬレベルとなる。例えばｊ列目に対応した制御信号／Ｘpwm(j)が、ｉ行ｊ列に対応する画素の階調レベルに応じた期間だけＬレベルとなる。
なお、図９において、制御信号／Ｘpwm(j)の波形については、階調レベルが最も低い場合が実線で示され、階調レベルが最も高い場合が破線で示される。制御信号／Ｘpwm(j)がＬレベルとなる期間Ｐaは、階調レベルが最も低い場合に対応し、期間Ｐbは、階調レベルが最も高い場合に対応する。中間の階調レベルでは、制御信号／Ｘpwm(j)は、期間ＰaからＰbまでの期間において、階調レベルが高ければＬレベルとなる期間が短くなる。
Next, in the period (G), the control signals / Xpwm (1) to / Xpwm (n) become the L level in the period corresponding to the gradation level. For example, the control signal / Xpwm (j) corresponding to the j-th column becomes the L level only for a period corresponding to the gradation level of the pixels corresponding to the i-th row and the j-th column.
In FIG. 9, for the waveform of the control signal / Xpwm (j), the case where the gradation level is the lowest is shown by a solid line, and the case where the gradation level is the highest is shown by a broken line. The period Pa at which the control signal / Xpwm (j) becomes the L level corresponds to the case where the gradation level is the lowest, and the period Pb corresponds to the case where the gradation level is the highest. At the intermediate gradation level, the control signal / Xpwm (j) becomes the L level in the period from Pa to Pb, the higher the gradation level, the shorter the period.
容量素子６４の一端に接続されたデータ中継線１４ａは、書込期間（Ｃ）の前の初期化期間（Ａ）および補償期間（Ｂ）において電圧Ｖrefにセットされ、容量素子６４の他端は、補償期間（Ｂ）において電圧Ｖthに収束した状態である。この状態において制御信号／Ｘpwm(j)のＬレベルによりトランジスター５４がオンすると、電流出力回路４０は、定電流Ｉrefをｊ列目の容量素子６４の一端に供給する。当該定電流Ｉrefは容量素子６４に充電されるので、当該容量素子６４の他端に接続されたデータ線１４ｂの電圧Ｖd(j)は、電圧Ｖthから、定電流Ｉrefが供給された期間に応じてリニアに上昇する。定電流Ｉrefが供給される期間は、制御信号／Ｘpwm(j)がＬレベルとなる期間であり、当該期間は、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）であれば、ｉ行ｊ列の画素に指定された階調レベルに応じた期間である。
すなわち、書込期間（Ｃ）のうち、期間（Ｇ）においてｊ列のデータ線１４ｂの電圧Ｖd(j)は、補償期間（Ｂ）における電圧Ｖthから、制御信号／Ｘpwm(j)がＬレベルとなったときにリニアに上昇し、制御信号／Ｘpwm(j)がＨレベルとなったときに上昇が停止して確定する。
The data relay
That is, in the writing period (C), the voltage Vd (j) of the
書込期間（Ｃ）において、ｉ行ｊ列の画素回路１１０では、トランジスター１２２がオンし、トランジスター１２３および１２５がオフするので、図１４に示されるように、トランジスター１２１のゲートノードｇには、制御信号／Ｘpwm(j)がＨレベルとなったときのデータ線１４ｂの電圧Ｖd(j)が印加される。
なお、このときのゲートノードｇの電圧と、トランジスター１２１におけるソースノードの電圧Ｖelとの差が、図１４において電圧Ｖgsと表記され、容量素子１３２に保持される。
In the write period (C), in the
The difference between the voltage of the gate node g and the voltage Vel of the source node in the
書込期間（Ｃ）の動作についてｉ行ｊ列で説明したが、他の列についても、ｊ列目と同様に動作する。詳細には、書込期間（Ｃ）のうち、期間（Ｆ）では、図１６に示されるように各列の電流出力回路４０から基準電流Ｉrefが流れて、各列の電流出力回路４０において基準電流Ｉrefを流したときのゲート・ソース間の電圧が容量素子４９に保持される。
書込期間（Ｃ）のうち、期間（Ｇ）では、図１７に示されるように各列の電流出力回路４０において、容量素子４９に保持された電圧に応じた定電流Ｉrefが各列におけるトランジスター５４のオンに応じてデータ中継線１４ａに一斉に供給される。
The operation of the writing period (C) has been described in the i-row and j-columns, but the other columns also operate in the same manner as in the j-th column. Specifically, in the writing period (C), in the period (F), the reference current Iref flows from the
Of the writing period (C), in the period (G), as shown in FIG. 17, in the
書込期間（Ｃ）の終了後、発光期間（Ｄ）となる。すなわちｉ行目の走査線１２の選択終了後、発光期間（Ｄ）に至ると、制御信号／Ｇel(i)がＬレベルに反転するので、図１５に示されるように、トランジスター１２４がオンする。このため、ＯＬＥＤ１３０には、容量素子１３２によって保持された電圧Ｖgsに応じた電流Ｉdsがトランジスター１２１によって流れて、当該ＯＬＥＤ１３０が、当該電流に応じた輝度で発光する。
なお、図８は、ｉ行目の走査線１２の選択終了後、発光期間（Ｄ）が連続した例であるが、制御信号／Ｇel(i)がＬレベルとなる期間を間欠的にしてもよいし、輝度調整に応じて調整してもよい。また、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、補償期間（Ｂ）におけるＬレベルより上昇させてもよい。すなわち、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、ＨレベルとＬレベルとの間のレベルを用いてもよい。
After the end of the writing period (C), the light emitting period (D) is set. That is, when the light emission period (D) is reached after the selection of the
Note that FIG. 8 shows an example in which the light emitting period (D) is continuous after the selection of the
画素回路１１０において、書込期間（Ｃ）および発光期間（Ｄ）における電圧Ｖgsは、上述したように、補償期間（Ｂ）におけるしきい値電圧から、当該画素回路１１０の階調レベルに応じて変化させた電圧である。同様な動作が他の画素回路１１０でも実行されるので、本実施形態では、ｍ行ｎ列のすべての画素回路１１０にわたってトランジスター１２１のしきい値電圧が補償された状態で、ＯＬＥＤ１３０に階調レベルに応じた電流が流れる。したがって、本実施形態では、輝度のばらつきが小さくなる結果、高品位な表示が可能となる。
In the
また、本実施形態では、書込期間（Ｃ）のうち、期間（Ｆ）では、１個の信号出力回路３５に向かってそれぞれ基準電流Ｉrefが流れて、各列の電流出力回路４０において当該基準電流Ｉrefが流れたときのゲート・ソース間の電圧が容量素子４９に保持される。
そして、期間（Ｇ）では、各列のトランジスター５４のオンによって、各列の電流出力回路４０から定電流Ｉrefがデータ中継線１４ａに一斉に供給される。
このように本実施形態では、各列において信号出力回路３５が共用されるので、列毎に信号出力回路３５が設けられる構成と比較して、当該信号出力回路３５のばらつき起因する表示ムラを低減することできる。
なお、本実施形態において、基準電流Ｉrefを主に決定付けるパラメータは、容量素子Ｃ０の容量値、および、ノードＮ３において電圧が低下する際の傾き、である。各列における容量値のばらつきに対して、各列における容量素子Ｃ０の容量値を大きくとることで、容量値のばらつきによる影響、具体的には、各列の電流出力回路４０が供給する定電流Ｉrefのばらつきによる影響を小さくすることができる。
Further, in the present embodiment, in the period (F) of the writing period (C), the reference current Iref flows toward one
Then, in the period (G), when the
As described above, in the present embodiment, since the
In the present embodiment, the parameters attached primarily determine the reference current Iref, the capacitance value of the capacitor C 0, and the slope, when the voltage drops at node N3. By increasing the capacitance value of the capacitance element C 0 in each column with respect to the variation in the capacitance value in each column, the influence of the variation in the capacitance value, specifically, the constant supplied by the
次に、第２実施形態について説明する。
図１８は、第２実施形態に係る表示装置１０のうち、制御回路２０および走査線駆動回路１２０を除いた構成を示す回路図である。この図に示されるように、第２実施形態では、第１実施形態と比較して、データ信号出力回路１４０において、ノードＮ３から各列におけるトランジスター５４の一端までの間の構成が異なり、表示領域１００については第１実施形態と同じである。このため、第２実施形態については、第１実施形態との相違点を中心に説明する。
Next, the second embodiment will be described.
FIG. 18 is a circuit diagram showing a configuration of the
第２実施形態では、各列に対応して、電流出力回路４０１および容量素子Ｃ１の組と、電流出力回路４０２および容量素子Ｃ２の組とが設けられる。
各列において、容量素子Ｃ１は、ノードＮ３と電流出力回路４０１の一端との間に設けられる。また、各列において、容量素子Ｃ２は、ノードＮ３と電流出力回路４０２の一端との間に設けられる。各列において、電流出力回路４０１の他端（出力端）と電流出力回路４０２の他端とは、当該列のトランジスター５４の一端に共通接続される。
In the second embodiment, a set of the
In each column, the capacitor C 1 is provided between the end of the node N3 and the
各列における電流出力回路４０１には、制御回路２０による制御信号Ｇci1が供給される。また、各列における電流出力回路４０２には、制御回路２０による制御信号Ｇci2が供給される。
各列における電流出力回路４０１および４０２には、制御回路２０による制御信号Ｇoが共通に供給される。
The control signal Gci1 by the
The control signal Go by the
第２実施形態において、各列の電流出力回路４０１および４０２の構成は同一であるので、電流出力回路４０１および４０２の構成についてはｊ列目で代表させて説明する。
In the second embodiment, since the configuration of the
図１９は、ｊ列目における電流出力回路４０１および４０２の一例を示す回路図である。
この図に示されるように、電流出力回路４０１は、トランジスター４１のドレインノードとトランジスター５４の一端との間にトランジスター５２１を有する点と、トランジスター４２、４３のゲートノードに制御信号Ｇci1が供給される点とを除き、第１実施形態における電流出力回路４０（図７参照）と同一である。
同様に、電流出力回路４０２は、トランジスター４１のドレインノードとトランジスター５４の一端との間にトランジスター５２２を有する点と、トランジスター４２、４３のゲートノードに制御信号Ｇci2が供給される点とを除き、電流出力回路４０と同一である。
Figure 19 is a circuit diagram showing an example of a
As shown in this figure, the
Similarly, the
トランジスター５２１および５２２は、いずれもスイッチとして機能する。トランジスター５２１のチャネルはｎ型であり、トランジスター５２２のチャネルはｐ型である。トランジスター５２１のゲートノードおよびトランジスター５２２のゲートノードには、制御回路２０による制御信号Ｇoが共通に供給される。このため、トランジスター５２１および５２２は互いに排他的にオンまたはオフする。
The transistors 52 1 and 52 2 both function as switches. The channel of the transistor 52 1 is n-type, the channel of the transistor 52 2 is p-type. The gate node and transistor 52 second gate node of the transistor 52 1, the control signal Go is commonly supplied by the
第２実施形態に係る表示装置１０の動作について説明する。
図２０および図２１は、第２実施形態の動作を説明するためのタイミングチャートである。
第２実施形態では、図２０に示されるように、制御信号Ｇoが奇数行目の走査線１２が選択される水平走査期間（Ｈ）にＨレベルとなり、偶数行目の走査線１２が選択される水平走査期間（Ｈ）にＬレベルとなる。
なお、奇数行目とは、１、３、５、…、（ｍ−１）行目である。奇数行目のうち、ある１行を代表させて（ｉ−１）行目と表記する。また、偶数行目とは、２、４、６、…、ｍ行目である。偶数行目のうち、ある１行を代表させてｉ行目と表記する。
The operation of the
20 and 21 are timing charts for explaining the operation of the second embodiment.
In the second embodiment, as shown in FIG. 20, the control signal Go becomes the H level during the horizontal scanning period (H) in which the scanning lines 12 on the odd-numbered lines are selected, and the scanning lines 12 on the even-numbered lines are selected. The L level is reached during the horizontal scanning period (H).
The odd-numbered lines are
第２実施形態では、奇数行目の水平走査期間（Ｈ）では、制御信号／ＧrefがＨレベルとなる期間であって、選択される奇数行目の走査信号がＬレベルとなる期間において、制御信号Ｇc2がＨレベルとなる。また、偶数行目の水平走査期間（Ｈ）では、制御信号／ＧrefがＨレベルとなる期間であって、選択される偶数行目の走査信号がＬレベルとなる期間において、制御信号Ｇc1がＨレベルとなる。
なお、制御回路２０は、制御信号Ｇc1またはＧci2をＨレベルとする期間に、信号出力回路３５に制御信号Ｒmpを供給する。これにより、ノードＮ３の電圧は、当該期間において電圧Ｖelから電位Ｇndまでほぼ一定の割合で減少する。
すなわち、第２実施形態では、制御信号Ｇc1またはＧci2がＨレベルとする期間（Ｆ）が書込期間（Ｃ）の範囲外となる。
In the second embodiment, in the horizontal scanning period (H) of the odd-numbered rows, the control signal / Gref is controlled at the H level, and the scanning signal of the selected odd-numbered rows is controlled at the L level. The signal Gc2 becomes H level. Further, in the horizontal scanning period (H) of the even-numbered lines, the control signal Gc1 is H in the period in which the control signal / Gref becomes the H level and the scanning signal in the selected even-numbered lines becomes the L level. Become a level.
The
That is, in the second embodiment, the period (F) at which the control signal Gc1 or Gci2 is at the H level is outside the range of the writing period (C).
奇数行目の水平走査期間（Ｈ）のうち、期間（Ｆ）において、制御信号Ｇc2がＨレベルになると、各列における電流出力回路４０２のトランジスター４２および４３がオンになる。このため、各列における電流出力回路４０２の容量素子４９には、定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる。
奇数行目に続く次の偶数行目の水平走査期間（Ｈ）では、制御信号ＧoがＬレベルとなるので、各列における電流出力回路４０２のトランジスター５２２がオンになる。このため、各列における電流出力回路４０２のトランジスター４１は、容量素子４９にセットされた電圧に応じて定電流Ｉrefを、オン状態となるトランジスター５４を介してデータ中継線１４ａに供給する。
Of horizontal scanning period of the odd-numbered rows (H), in the period (F), the control signal Gc2 is becomes H level,
In odd-numbered rows followed the next even row horizontal scanning period (H), control the signal Go becomes L level, the transistor 52 and second
一方、偶数行目の水平走査期間（Ｈ）のうち、期間（Ｆ）において、制御信号Ｇc1がＨレベルになると、各列における電流出力回路４０１のトランジスター４２および４３がオンになる。このため、各列における電流出力回路４０１の容量素子４９には、定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる。
偶数行目に続く次の奇数行目の水平走査期間（Ｈ）では、制御信号ＧoがＨレベルとなるので、各列における電流出力回路４０１のトランジスター５２１がオンになる。このため、各列における電流出力回路４０１のトランジスター４１は、容量素子４９にセットされた電圧に応じて定電流Ｉrefを、オン状態となるトランジスター５４を介してデータ中継線１４ａに供給する。
On the other hand, among the horizontal scanning period of the even-numbered line (H), in the period (F), the control signal Gc1 is becomes H level,
In the next odd-numbered line of horizontal scanning period following the even rows (H), the control signal Go becomes H level, the transistor 52 1 of the
このように第２実施形態では、奇数行目の走査線１２が選択される水平走査期間（Ｈ）では、図２２に示されるように、各列における電流出力回路４０２から基準電流Ｉrefが流れて動作と、各列における電流出力回路４０１が定電流Ｉrefをデータ中継線１４ａに供給する動作とが、並行して実行される。
詳細には、奇数行目の水平走査期間（Ｈ）では、各列における電流出力回路４０２の容量素子４９に定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる動作と、各列における電流出力回路４０１のトランジスター４１が容量素子４９にセットされた電圧に応じて定電流Ｉrefをデータ中継線１４ａに供給する動作とが並行して実行される。
Thus, in the second embodiment, the horizontal scanning period in which the odd
Specifically, in the horizontal scanning period of the odd-numbered rows (H), the operation voltage between the gate and the source for supplying a constant current Iref to the
また、第２実施形態では、偶数行目の走査線１２が選択される水平走査期間（Ｈ）では、図２３に示されるように、各列における電流出力回路４０１から基準電流Ｉrefが流れる動作と、各列における電流出力回路４０２が定電流Ｉrefをデータ中継線１４ａに供給する動作とが、並行して実行される。
詳細には、偶数行目の水平走査期間（Ｈ）では、各列における電流出力回路４０１の容量素子４９に定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる動作と、各列における電流出力回路４０２のトランジスター４１がセットされた電圧に応じて定電流Ｉrefをデータ中継線１４ａに供給する動作とが並行して実行される。
In the second embodiment, the horizontal scanning period in which the even-
Specifically, in the even-numbered rows of the horizontal scanning period (H), the operation voltage between the gate and the source for supplying a constant current Iref to the
第２実施形態では、各列において信号出力回路３５が共用されるので、列毎に信号出力回路３５が設けられる構成と比較して、当該信号出力回路３５のばらつき起因する表示ムラを低減することできる。
In the second embodiment, since the
また、第２実施形態では、水平走査期間（Ｈ）において、電流出力回路４０１、４０２のうち一方で、定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされ、他方で、セットされた電圧に応じて定電流Ｉrefがデータ中継線１４ａに供給される。すなわち、電流出力回路４０１、４０２では、定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる動作と、セットされた電圧に応じて定電流Ｉrefがデータ中継線１４ａに供給される動作とが水平走査期間（Ｈ）毎に交互に実行される。
データ中継線１４ａに定電流Ｉrefを供給する最大の期間（Ｇ）が短いと、データ線１４ｂの電圧を確定するまでの時間が短いことになり、階調の刻みが荒くなって、多階調化が困難になる。
これに対して、第２実施形態によれば、第１実施形態のように書込期間（Ｃ）に、期間（Ｆ）を設ける必要がなくなるので、図２１に示されるように、その分期間（Ｇ）をより長く確保することできる。このため、第２実施形態では、第１実施形態と比較して、多階調化を図ることができる。
In the second embodiment, the horizontal scanning period (H), in one of the
If the maximum period (G) for supplying the constant current Iref to the data relay
On the other hand, according to the second embodiment, it is not necessary to provide the period (F) in the writing period (C) as in the first embodiment. (G) can be secured for a longer time. Therefore, in the second embodiment, it is possible to increase the number of gradations as compared with the first embodiment.
第１実施形態または第２実施形態に適用される電流出力回路４０については図７に示される構成に限られない。例えば、図２４に示される構成も適用可能である。
図２４に示される電流出力回路４０では、図７におけるトランジスター４２を廃する代わりに、トランジスター４１と同等のｐ型のトランジスター４５が設けられる。トランジスター４５のゲートノードは、容量素子４９の一端およびトランジスター４１のゲートノードに接続される。トランジスター４５のソースノードは給電線１１６に接続され、トランジスター４５のドレインノードはトランジスター４３のドレインノードに接続される。
The
In the
この構成では、期間（Ｆ）において制御信号ＧciがＨレベルとなって、トランジスター４３がオンすると、トランジスター４３および４５を介して基準電流Ｉrefが流れ、当該基準電流Ｉrefが流れたときにおけるトランジスター４５のゲート・ソース間の電圧が容量素子４９に保持される。したがって、制御信号ＧciがＬレベルとなって、トランジスター４３がオフすると、今度は期間（Ｇ）においてトランジスター５４がオンすると、トランジスター４１が容量素子４９に保持された電圧に基づいて定電流Ｉrefを供給する。すなわち、トランジスター４１は、トランジスター４５が流した電流をコピーして、出力することになる。
In this configuration, when the control signal Gci becomes H level in the period (F) and the
なお、図２５に示されるように、期間（Ｇ）が書込期間（Ｃ）と一致または含まれるようにして、さらに、期間（Ｇ）が期間（Ｆ）に含まれるようにしてもよい。例えば書込期間（Ｃ）の全域を期間（Ｇ）とし、当該期間（Ｇ）の一部に期間（Ｆ）を割り当ててもよい。
すなわち、期間（Ｇ）において電流出力回路４０のトランジスター４３がオンして、基準電流Ｉrefが流れたときにおけるトランジスター４５のゲート・ソース間の電圧が容量素子４９に保持される動作と、当該容量素子４９の保持電圧に応じてトランジスター４１が定電流Ｉrefを、トランジスター５４を介してデータ中継線１４ａに供給する動作とが並行して実行されてもよい。
Note that, as shown in FIG. 25, the period (G) may coincide with or be included in the writing period (C), and the period (G) may be included in the period (F). For example, the entire area of the writing period (C) may be set as the period (G), and the period (F) may be assigned to a part of the period (G).
That is, the operation of holding the voltage between the gate and the source of the
このように、容量素子４９の保持電圧に応じてトランジスター４１が定電流Ｉrefを供給する期間に、トランジスター４５に基準電流Ｉrefが流れるときのゲート・ソース間の電圧が容量素子４９に保持されるので、トランジスター４１（４５）のゲートノードがノイズによる影響を受けにくくすることができる。
また、第１実施形態の図９に示されるように、書込期間（Ｃ）内に期間（Ｆ）を設ける必要がないので、その分、定電流Ｉrefをデータ中継線１４ａに供給する期間（Ｇ）を長く確保することができる。
In this way, during the period in which the
Further, as shown in FIG. 9 of the first embodiment, it is not necessary to provide the period (F) within the writing period (C), so that the period (F) for supplying the constant current Iref to the data relay
なお、特に図示しないが、図１９の電流出力回路４０１に適用するには、図２４の電流出力回路４０にトランジスター５２１を追加すれば良く、図１９の電流出力回路４０２に適用するには、図２４の電流出力回路４０にトランジスター５２２を追加すれば良い。
Although not shown, to apply to the
続いて、第３実施形態について説明する。
図２６は、第３実施形態に係る表示装置１０のうち、制御回路２０および走査線駆動回路１２０を除いた構成を示す回路図である。この図に示されるように、第３実施形態では、第１実施形態と比較して、データ信号出力回路１４０において、ノードＮ３から各列におけるデータ線１４ｂまでの経路が異なり、表示領域１００については第１実施形態と同じである。このため、第３実施形態については、第１実施形態との相違点を中心に説明する。
Subsequently, the third embodiment will be described.
FIG. 26 is a circuit diagram showing a configuration of the
第３実施形態では、各列における容量素子Ｃ０が廃される。また、第３実施形態では、各列において、ノードＮ３とデータ線１４ｂとの間にスイッチとして機能するｐ型のトランジスター７４が設けられる。詳細には、信号出力回路３５の出力端であるノードＮ３に、各列におけるトランジスター７４の一端が接続され、トランジスター７４の他端がデータ線１４ｂに接続される。各列において、トランジスター７４のゲートノードには、制御回路２０による制御信号／Ｇgrが共通に供給される。
In the third embodiment, the capacitive element C 0 in each row is eliminated. Further, in the third embodiment, a p-
図２７は、第３実施形態に適用される電流出力回路４０の一例を示す図である。この図に示される電流出力回路４０は、第１実施形態に適用される電流出力回路４０（図７参照）おけるトランジスター４３を有しない。
FIG. 27 is a diagram showing an example of the
第３実施形態に係る表示装置１０の動作について説明する。
図２８は、第３実施形態の動作を説明するためのタイミングチャートである。
第３実施形態では、図２８に示されるように、水平帰線期間において、制御信号／ＧgrがＬレベルとなり、制御信号ＧciがＨレベルとなり、制御信号／Ｘpwm(1)〜／Ｘpwm(n)がＬレベルとなる。詳細には、ある１行を代表させてｉ行目と表記したときに、当該ｉ行目の１行前に対応する走査信号／Ｇwr(i-1)がＨレベルに変化してから、当該ｉ行目に対応する走査信号／Ｇwr(i)がＬレベルに変化するまでの水平帰線期間において、制御信号／ＧgrがＬレベルとなり、制御信号ＧciがＨレベルとなり、制御信号／Ｘpwm(1)〜(n)がＬレベルとなる。
なお、第３実施形態において、制御信号／ＧgrがＬレベル、制御信号ＧciがＨレベル、制御信号／Ｘpwm(1)〜(n)がＬレベルとなる期間が（Ｆ）である。
すなわち、第３実施形態では、期間（Ｆ）が、書込期間（Ｃ）に含まれず、１行前の水平帰線期間に含まれる。なお、期間（Ｆ）は、水平帰線期間の開始端から遅れて開始し、水平帰線期間の終了端よりも早く終了するのが好ましい。
The operation of the
FIG. 28 is a timing chart for explaining the operation of the third embodiment.
In the third embodiment, as shown in FIG. 28, during the horizontal blanking interval, the control signal / Ggr becomes the L level, the control signal Gci becomes the H level, and the control signals / Xpwm (1) to / Xpwm (n). Is the L level. Specifically, when a certain line is represented as the i-th line, the scanning signal / Gwr (i-1) corresponding to the one line before the i-th line changes to the H level, and then the relevant line is described. In the horizontal return period until the scanning signal / Gwr (i) corresponding to the i-th line changes to the L level, the control signal / Ggr becomes the L level, the control signal Gci becomes the H level, and the control signal / Xpwm (1). ) To (n) are L levels.
In the third embodiment, the period during which the control signal / Ggr is at the L level, the control signal Gci is at the H level, and the control signals / Xpwm (1) to (n) are at the L level is (F).
That is, in the third embodiment, the period (F) is not included in the writing period (C), but is included in the horizontal blanking interval one line before. The period (F) preferably starts later than the start end of the horizontal blanking interval and ends earlier than the end end of the horizontal blanking period.
ｉ行目の水平走査期間よりも前の水平帰線期間のうち、期間（Ｆ）において制御回路２０は、信号出力回路３５に制御信号Ｒmpを供給する。これにより、ノードＮ３の電圧は、当該期間（Ｆ）において電圧Ｖelから電位Ｇndまでほぼ一定の割合で減少する。また、当該期間（Ｆ）において、制御信号／ＧgrがＬレベルとなるので、各列においてトランジスター７４がオンする。
また、期間（Ｆ）では、制御信号／Ｘpwm(1)〜／Ｘpwm(n)がＬレベルとなるので、各例のトランジスター７４がオンし、制御信号ＧciがＨレベルとなるので、電流出力回路４０では、トランジスター４２がオンする。
In the horizontal return period (F) before the horizontal scanning period of the i-th row, the
Further, in the period (F), since the control signals / Xpwm (1) to / Xpwm (n) are at the L level, the
したがって、期間（Ｆ）では、図３１に示されるように１〜ｎ列目において電流出力回路４０から基準電流Ｉrefがトランジスター５４を介して流れる。
このように基準電流Ｉrefが流れると、ｊ列目の電流出力回路４０でみれば、図２９に示されるように、容量素子４９には、トランジスター４１に当該基準電流Ｉrefが流れたときのゲート・ソース間の電圧がセットされる。
Therefore, in the period (F), the reference current Iref flows from the
When the reference current Iref flows in this way, as shown in FIG. 29 in the
期間（Ｆ）が終了すると、各列のトランジスター７４がオフする。また、期間（Ｆ）が終了すると、ｉ行目の水平走査期間となる。第３実施形態において、当該水平走査期間のうち、初期化期間（Ａ）および補償期間（Ｂ）における動作は、第１実施形態と同様である。
書込期間（Ｃ）に含まれる期間（Ｇ）のうち、制御信号／Ｘpwm(1)〜／Ｘpwm(n)が、階調レベルに応じた期間にＬレベルになって、各列のトランジスター５４がオンする。また、期間（Ｇ）では、制御信号ＧciがＬレベルであるので、電流出力回路４０ではトランジスター４２がオフである。
At the end of the period (F), the
Of the period (G) included in the writing period (C), the control signals / Xpwm (1) to / Xpwm (n) become L level in the period corresponding to the gradation level, and the
したがって、期間（Ｇ）では、ｊ列目の電流出力回路４０でみれば、図３０に示されるように、トランジスター４１が容量素子４９に保持された電圧に応じて定電流Ｉrefを、トランジスター５４を介してｊ列目のデータ中継線１４ａに供給する。
また、期間（Ｇ）では、１〜ｎ列目でみれば、図３２に示されるように、各列の電流出力回路４０が当該定電流Ｉrefをデータ中継線１４ａに一斉に供給する。
これにより、期間（Ｇ）において、データ線１４ｂの電圧は、トランジスター７４がオンした期間、すなわち、階調レベルに応じた期間の長さに応じた電圧で確定する。なお、データ線１４ｂの電圧は、画素回路１１０のゲートノードｇに容量素子１３２によって保持される点は、第１実施形態等と同様である。
Therefore, in the period (G), when looking at the
Further, in the period (G), when viewed in the 1st to nth columns, as shown in FIG. 32, the
As a result, in the period (G), the voltage of the
なお、図３１および図３２において、各列のトランジスター６２は、期間（Ｆ）および期間（Ｇ）の動作に関与しないので省略されている。
In FIGS. 31 and 32, the
また、第３実施形態において、期間（Ｇ）の制御信号／Ｘpwm(1)〜／Ｘpwm(n)と、当該制御信号／Ｘpwm(1)〜／Ｘpwm(n)におけるデータ線１４ｂの電圧Ｖd(1)〜Ｖd(n)との関係は、第２実施形態と同様である。すなわち、（ｊ−１）列目およびｊ列目でいえば、制御信号／Ｘpwm(j-1)、／Ｘpwm(j)と、データ線１４ｂの電圧Ｖd(j-1)、Ｖd(j)との関係は、図２１と同様である。
Further, in the third embodiment, the control signal / Xpwm (1) to / Xpwm (n) of the period (G) and the voltage Vd (voltage Vd) of the
第３実施形態では、各列において信号出力回路３５が共用されるので、列毎に信号出力回路３５が設けられる構成と比較して、当該信号出力回路３５のばらつき起因する表示ムラを低減することできる。
In the third embodiment, since the
また、第３実施形態によれば、第１実施形態のように書込期間（Ｃ）内に、期間（Ｆ）を設ける必要がなくなるので、第２実施形態と同様に第１実施形態と比較して、期間（Ｇ）をより長く確保することできる。このため、第３実施形態では、第１実施形態と比較して、多階調化を図ることができる。 Further, according to the third embodiment, it is not necessary to provide the period (F) within the writing period (C) as in the first embodiment, so that it is compared with the first embodiment as in the second embodiment. Therefore, the period (G) can be secured longer. Therefore, in the third embodiment, it is possible to increase the number of gradations as compared with the first embodiment.
第３実施形態では、期間（Ｇ）において、電流出力回路４０が定電流Ｉrefをデータ中継線１４ａに供給して、データ線１４ｂを、トランジスター７４のオン期間の長さに応じて電圧とするための容量素子６４は、期間（Ｆ）において、ノードＮ３の電圧が一定の割合で減少することによって、電流出力回路４０のトランジスター４１に基準電流Ｉrefを流すための容量素子として兼用される。
すなわち、第１実施形態では、各列において容量素子６４およびＣ０が設けられたが、第３実施形態では、各列において容量素子６４が容量素子Ｃ０を兼用する。このため、第３実施形態によれば、第１実施形態と比較して、構成の簡易化を図ることができる。
In the third embodiment, in the period (G), the
That is, in the first embodiment, the
なお、ある走査線１２と、当該走査線１２の次に選択される走査線１２との例として、奇数行目の走査線１２と、当該奇数行目の走査線に続く偶数行目の走査線１２とを挙げて説明した。ただし、飛び越し走査のように、ある走査線１２の次に選択される走査線１２が隣り合わずに離間する場合もある。このため、本説明では、ある走査線１２と、当該走査線１２の次に選択される走査線１２とは、奇数行目の走査線１２と、当該奇数行目の走査線に続く偶数行目の走査線１２とに限定されない。
As an example of a
第３実施形態に適用される電流出力回路４０については図２７に示される構成に限られず、例えば、図３３に示される構成も適用可能である。
図３３に示される電流出力回路４０は、図２４に示される構成と同様に、トランジスター４１と同等のｐ型のトランジスター４５と、当該トランジスター４５に電流を流すためにスイッチとして機能するトランジスター４３とを有する。
The
Similar to the configuration shown in FIG. 24, the
この構成では、期間（Ｃ）の前の期間（Ｆ）において制御信号ＧciがＨレベルとなって、トランジスター４３がオンすると、トランジスター４３および４５を介して基準電流Ｉrefが流れ、当該基準電流Ｉrefが流れたときにおけるトランジスター４５のゲート・ソース間の電圧が容量素子４９に保持される。したがって、制御信号ＧciがＬレベルとなって、トランジスター４３がオフすると、今度は、トランジスター４１が容量素子４９に保持された電圧に基づいて電流を供給する。
In this configuration, when the control signal Gci becomes H level in the period (F) before the period (C) and the
また、図３３に示される構成を用いる場合、図２５と同様に、期間（Ｇ）が期間（Ｆ）に含まれるようにしてもよい。
詳細には、期間（Ｇ）において電流出力回路４０のトランジスター４３がオンして、基準電流Ｉrefが流れたときにおけるトランジスター４５のゲート・ソース間の電圧が容量素子４９に保持される動作と、期間（Ｆ）において、当該容量素子４９の保持電圧に応じてトランジスター４１が定電流Ｉrefを、トランジスター５４を介してデータ中継線１４ａに供給する動作とが並行して実行されてもよい。
このように、期間（Ｇ）と期間（Ｆ）とを重複させると、トランジスター４１（４５）のゲートノードがノイズによる影響を受けにくくすることができる。
Further, when the configuration shown in FIG. 33 is used, the period (G) may be included in the period (F) as in FIG. 25.
Specifically, the operation in which the
By overlapping the period (G) and the period (F) in this way, the gate node of the transistor 41 (45) can be made less susceptible to noise.
なお、上述した各種の実施形態や応用例（以下、「実施形態等」と称呼する）では、表示素子の一例としてＯＬＥＤ１３０を例示して説明したが、他の表示素子を用いてもよい。例えば表示素子としてＬＥＤを用いてもよい。
また、実施形態等では、画素回路１１０およびデータ信号出力回路１４０におけるトランジスターのチャネル型は、実施形態に限定されない。トランジスターのチャネル型を変更する場合には、当該トランジスターのゲートノードに供給される制御信号の論理レベルが適宜反転される。
Although the
Further, in the embodiment and the like, the channel type of the transistor in the
＜電子機器＞
次に、実施形態等に係る表示装置１０を適用した電子機器について説明する。表示装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウントディスプレイを例に挙げて説明する。
<Electronic equipment>
Next, an electronic device to which the
図３４は、ヘッドマウントディスプレイの外観を示す図であり、図３５は、その光学的な構成を示す図である。
まず、図３４に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図３５に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の表示装置１０Ｌと右眼用の表示装置１０Ｒとが設けられる。
表示装置１０Ｌの画像表示面は、図３５において左となるように配置している。これによって表示装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、表示装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。表示装置１０Ｒの画像表示面は、表示装置１０Ｌとは反対の右となるように配置している。これによって表示装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、表示装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
FIG. 34 is a diagram showing the appearance of the head-mounted display, and FIG. 35 is a diagram showing the optical configuration thereof.
First, as shown in FIG. 34, the head-mounted
The image display surface of the
この構成において、ヘッドマウントディスプレイ３００の装着者は、表示装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を表示装置１０Ｌに表示させ、右眼用画像を表示装置１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。
In this configuration, the wearer of the head-mounted
Further, in the head-mounted
なお、表示装置１０を含む電子機器については、ヘッドマウントディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。
The electronic device including the
＜付記＞
ひとつの態様（態様１）に係る表示装置は、走査線と第１データ線との交差に設けられた第１画素回路と、前記走査線と第２データ線との交差に設けられた第２画素回路と、データ信号出力回路と、を有し、前記データ信号出力回路は、第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、ランプ信号を生成する信号出力回路と、前記ランプ信号を、第３容量素子を介して入力したときに流れる第１基準電流に基づいた第１定電流を出力する第１電流出力回路と、前記ランプ信号を、第４容量素子を介して入力したときに流れる第２基準電流に基づいた第２定電流を出力する第２電流出力回路と、を含み、前記第１定電流は、前記第１画素回路の第１階調レベルに応じた期間に前記第１データ中継線に供給され、前記第２定電流は、前記第２画素回路の第２階調レベルに応じた期間に前記第２データ中継線に供給される。
この態様によれば、第１データ線と第２データ線とで信号出力回路が共用される。このため、データ線毎に信号出力回路が設けられる構成と比較して、信号出力回路のばらつきに起因する表示ムラを低減することができる。
なお、１列目のデータ線１４ｂが第１データ線の一例であり、２列目のデータ線１４ｂが第２データ線の一例である。また、ｉ行目の走査線１２と１列目のデータ線１４ｂとの交差に対応する画素回路１１０が第１画素回路の一例であり、ｉ行目の走査線１２と２列目のデータ線１４ｂとの交差に対応する画素回路１１０が第２画素回路の一例である。１列目の容量素子６４が第１容量素子の一例であり、２列目の容量素子６４が第２容量素子の一例である。１列目の電流出力回路４０が第１電流出力回路の一例であり、２列目の電流出力回路４０が第２電流出力回路の一例である。
<Additional notes>
The display device according to one aspect (aspect 1) is a first pixel circuit provided at the intersection of the scanning line and the first data line, and a second display device provided at the intersection of the scanning line and the second data line. The data signal output circuit includes a pixel circuit and a data signal output circuit, and the data signal output circuit has a first capacitance provided between the first data relay line, the first data line, and the first data relay line. An element, a second data relay line, a second capacitance element provided between the second data line and the second data relay line, a signal output circuit for generating a lamp signal, and the lamp signal. A first current output circuit that outputs a first constant current based on a first reference current that flows when input via a third capacitance element, and a flow when the lamp signal is input via a fourth capacitance element. The first constant current includes a second current output circuit that outputs a second constant current based on the second reference current, and the first constant current is the first in a period corresponding to the first gradation level of the first pixel circuit. The second constant current is supplied to the data relay line, and the second constant current is supplied to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit.
According to this aspect, the signal output circuit is shared by the first data line and the second data line. Therefore, it is possible to reduce display unevenness due to variations in the signal output circuit as compared with a configuration in which a signal output circuit is provided for each data line.
The
態様１の具体的な態様（態様２）に係る表示装置は、前記第１電流出力回路が前記第１基準電流に基づいた電圧を保持した後、当該保持した電圧に基づいて前記第１定電流を出力し、前記第２電流出力回路は、前記第２基準電流に基づいた電圧を保持した後、当該保持した電圧に基づいて前記第２定電流を出力する。
この態様によれば、第１電流出力回路は第１定電流を、第２電流出力回路は第２定電流を同時に出力することができる。このため、電圧を保持してから、当該保持した電圧に基づいて定電流を出力するまでの期間を、第１電流出力回路および第２電流出力回路で揃えることができる。
In the display device according to the specific aspect (aspect 2) of the first aspect, after the first current output circuit holds a voltage based on the first reference current, the first constant current is based on the held voltage. The second current output circuit holds a voltage based on the second reference current, and then outputs the second constant current based on the held voltage.
According to this aspect, the first current output circuit can output the first constant current, and the second current output circuit can output the second constant current at the same time. Therefore, the period from the holding of the voltage to the output of the constant current based on the held voltage can be made uniform by the first current output circuit and the second current output circuit.
態様１の別の具体的な態様（態様３）に係る表示装置は、前記第１電流出力回路が前記第１基準電流に基づいた電圧を保持する動作と、当該保持した電圧に基づいて前記第１定電流を出力する動作とを並行して実行し、前記第２電流出力回路は、前記第２基準電流に基づいた電圧を保持する動作と、当該保持した電圧に基づいて前記第２定電流を出力する動作とを並行して実行する。この態様によれば、ノイズに強くなる。 In the display device according to another specific aspect (aspect 3) of the first aspect, the operation of the first current output circuit holding a voltage based on the first reference current and the first operation based on the held voltage. The operation of outputting one constant current is executed in parallel, and the second current output circuit holds the voltage based on the second reference current and the second constant current based on the held voltage. Is executed in parallel with the operation of outputting. According to this aspect, it becomes resistant to noise.
態様１の別の具体的な態様（態様４）に係る表示装置は、前記走査線は、第１走査線と、第２走査線と、を含み、前記第１電流出力回路は、前記第１走査線用の第１電流出力回路と、前記第２走査線用の第１電流出力回路と、を含み、前記第２電流出力回路は、前記第１走査線用の第２電流出力回路と、前記第２走査線用の第２電流出力回路と、を含み、前記第１走査線が選択されたときに、前記第１走査線用の第１電流出力回路が、前記第１定電流を前記第１データ中継線に供給し、前記第１走査線用の第２電流出力回路が、前記第２定電流を前記第２データ中継線に供給し、前記第２走査線が選択されたときに、前記第２走査線用の第１電流出力回路が、前記第１定電流を前記第１データ中継線に供給し、前記第２走査線用の第２電流出力回路が、前記第２定電流を前記第２データ中継線に供給する。
この態様によれば、第１定電流を第１データ中継線に供給する期間と、第２定電流を第２データ中継線に供給する期間とを、第１走査線用および第２走査線用とで電流出力回路を兼用する構成と比較して、長く確保することができるので、多階調化が容易となる。
なお、１列目における電流出力回路４０１が第１走査線用の第１電流出力回路の一例であり、１列目における電流出力回路４０２が第２走査線用の第１電流出力回路の一例であり、２列目における電流出力回路４０１が第１走査線用の第２電流出力回路の一例であり、２列目における電流出力回路４０２が第２走査線用の第２電流出力回路の一例である。
In the display device according to another specific aspect (aspect 4) of the first aspect, the scanning line includes a first scanning line and a second scanning line, and the first current output circuit includes the first scanning line. The first current output circuit for the scanning line and the first current output circuit for the second scanning line are included, and the second current output circuit includes the second current output circuit for the first scanning line and the second current output circuit. The first current output circuit for the first scanning line includes the second current output circuit for the second scanning line, and when the first scanning line is selected, the first current output circuit for the first scanning line draws the first constant current. When the second current output circuit for the first scanning line supplies the first data relay line and supplies the second constant current to the second data relay line and the second scanning line is selected. The first current output circuit for the second scanning line supplies the first constant current to the first data relay line, and the second current output circuit for the second scanning line supplies the first constant current to the second constant current. Is supplied to the second data relay line.
According to this aspect, the period for supplying the first constant current to the first data relay line and the period for supplying the second constant current to the second data relay line are set for the first scanning line and the second scanning line. Compared with a configuration that also serves as a current output circuit, it can be secured for a long time, so that multi-gradation becomes easy.
The
別の態様（態様５）に係る表示装置は、走査線と第１データ線との交差に設けられた第１画素回路と、前記走査線と第２データ線との交差に設けられた第２画素回路と、データ信号出力回路と、を有し、前記データ信号出力回路は、第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、ランプ信号を生成する信号出力回路と、前記ランプ信号を、前記第１容量素子を介して入力したときに流れる第１基準電流に基づいた第１定電流を出力する第１電流出力回路と、前記ランプ信号を、前記第２容量素子を介して入力したときに流れる第２基準電流に基づいた第２定電流を出力する第２電流出力回路と、を含み、前記第１定電流は、前記第１画素回路の第１階調レベルに応じた期間に前記第１データ中継線に供給され、前記第２定電流は、前記第２画素回路の第２階調レベルに応じた期間に前記第２データ中継線に供給される。この態様５によれば、態様１と比較して、構成の簡易化を図ることができる。
The display device according to another aspect (aspect 5) is a first pixel circuit provided at the intersection of the scanning line and the first data line, and a second display device provided at the intersection of the scanning line and the second data line. The data signal output circuit includes a pixel circuit and a data signal output circuit, and the data signal output circuit has a first capacitance provided between the first data relay line, the first data line, and the first data relay line. An element, a second data relay line, a second capacitance element provided between the second data line and the second data relay line, a signal output circuit for generating a lamp signal, and the lamp signal. When the first current output circuit that outputs the first constant current based on the first reference current that flows when input via the first capacitance element and the lamp signal are input via the second capacitance element. A second current output circuit that outputs a second constant current based on the second reference current flowing through the circuit is included, and the first constant current is used in a period corresponding to the first gradation level of the first pixel circuit. The second constant current is supplied to the first data relay line, and the second constant current is supplied to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit. According to this aspect 5, the configuration can be simplified as compared with the
態様５の別の具体的な態様（態様６）に係る表示装置は、前記第１電流出力回路は、前記第１基準電流に基づいた電圧を保持した後、当該保持した電圧に基づいて前記第１定電流を出力し、前記第２電流出力回路は、前記第２基準電流に基づいた電圧を保持した後、当該保持した電圧に基づいて前記第２定電流を出力する。
この態様によれば、第１電流出力回路は第１定電流を、第２電流出力回路は第２定電流を同時に出力することができる。このため、構成の簡易化に加えて、電圧を保持してから、当該保持した電圧に基づいて定電流を出力するまでの期間を、第１電流出力回路および第２電流出力回路で揃えることができる。
In the display device according to another specific aspect (aspect 6) of the fifth aspect, the first current output circuit holds a voltage based on the first reference current, and then the first current output circuit is based on the held voltage. One constant current is output, and the second current output circuit holds a voltage based on the second reference current and then outputs the second constant current based on the held voltage.
According to this aspect, the first current output circuit can output the first constant current, and the second current output circuit can output the second constant current at the same time. Therefore, in addition to the simplification of the configuration, the period from the holding of the voltage to the output of the constant current based on the held voltage can be made uniform by the first current output circuit and the second current output circuit. can.
態様１乃至６の具体的な態様（態様７）に係る電子機器は、上記いずれか態様に係る表示装置を有する。この態様によれば、表示ムラを低減することができる。
The electronic device according to the specific aspect (aspect 7) of
１０…表示装置、１２…走査線、１４ａ…データ中継線、１４ｂ…データ線、３５…信号出力回路、４０、４０１、４０２…電流出力回路、４９、６４、１３２…容量素子、１００…表示領域、１１０…画素回路、１２１〜１２５…トランジスター、１３０…ＯＬＥＤ、３００…ヘッドマウントディスプレイ。 10 ... Display device, 12 ... Scanning line, 14a ... Data relay line, 14b ... Data line, 35 ... Signal output circuit, 40, 40 1 , 40 2 ... Current output circuit, 49, 64, 132 ... Capacitive element, 100 ... Display area, 110 ... pixel circuit, 121-125 ... transistor, 130 ... OLED, 300 ... head-mounted display.
Claims (7)
前記走査線と第２データ線との交差に設けられた第２画素回路と、
データ信号出力回路と、
を有し、
前記データ信号出力回路は、
第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、
第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、
ランプ信号を生成する信号出力回路と、
前記ランプ信号を、第３容量素子を介して入力したときに流れる第１基準電流に基づいた第１定電流を出力する第１電流出力回路と、
前記ランプ信号を、第４容量素子を介して入力したときに流れる第２基準電流に基づいた第２定電流を出力する第２電流出力回路と、
を含み、
前記第１定電流は、前記第１画素回路の第１階調レベルに応じた期間に前記第１データ中継線に供給され、
前記第２定電流は、前記第２画素回路の第２階調レベルに応じた期間に前記第２データ中継線に供給される
表示装置。 The first pixel circuit provided at the intersection of the scanning line and the first data line,
A second pixel circuit provided at the intersection of the scanning line and the second data line,
Data signal output circuit and
Have,
The data signal output circuit is
A first capacitive element provided between the first data relay line, the first data line, and the first data relay line, and
A second capacitive element provided between the second data relay line, the second data line, and the second data relay line, and
A signal output circuit that generates a lamp signal and
A first current output circuit that outputs a first constant current based on a first reference current that flows when the lamp signal is input via a third capacitance element.
A second current output circuit that outputs a second constant current based on the second reference current that flows when the lamp signal is input via the fourth capacitance element.
Including
The first constant current is supplied to the first data relay line during a period corresponding to the first gradation level of the first pixel circuit.
A display device in which the second constant current is supplied to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit.
前記第１基準電流に基づいた電圧を保持した後、当該保持した電圧に基づいて前記第１定電流を出力し、
前記第２電流出力回路は、
前記第２基準電流に基づいた電圧を保持した後、当該保持した電圧に基づいて前記第２定電流を出力する
請求項１に記載の表示装置。 The first current output circuit is
After holding the voltage based on the first reference current, the first constant current is output based on the held voltage.
The second current output circuit is
The display device according to claim 1, wherein after holding a voltage based on the second reference current, the second constant current is output based on the held voltage.
前記第１基準電流に基づいた電圧を保持する動作と、当該保持した電圧に基づいて前記第１定電流を出力する動作とを並行して実行し、
前記第２電流出力回路は、
前記第２基準電流に基づいた電圧を保持する動作と、当該保持した電圧に基づいて前記第２定電流を出力する動作とを並行して実行する
請求項１に記載の表示装置。 The first current output circuit is
The operation of holding the voltage based on the first reference current and the operation of outputting the first constant current based on the held voltage are executed in parallel.
The second current output circuit is
The display device according to claim 1, wherein an operation of holding a voltage based on the second reference current and an operation of outputting the second constant current based on the held voltage are executed in parallel.
第１走査線と、第２走査線と、を含み、
前記第１電流出力回路は、
前記第１走査線用の第１電流出力回路と、前記第２走査線用の第１電流出力回路と、を含み、
前記第２電流出力回路は、
前記第１走査線用の第２電流出力回路と、前記第２走査線用の第２電流出力回路と、を含み、
前記第１走査線が選択されたときに、
前記第１走査線用の第１電流出力回路が、前記第１定電流を前記第１データ中継線に供給し、
前記第１走査線用の第２電流出力回路が、前記第２定電流を前記第２データ中継線に供給し、
前記第２走査線が選択されたときに、
前記第２走査線用の第１電流出力回路が、前記第１定電流を前記第１データ中継線に供給し、
前記第２走査線用の第２電流出力回路が、前記第２定電流を前記第２データ中継線に供給する
請求項１に記載の表示装置。
前記走査線は、
奇数行目走査線と、偶数行目走査線と、を含み、
前記第１電流出力回路は、
第１奇数行用電流出力回路と、第１偶数行用電流出力回路と、を含み、
前記第２電流出力回路は、
第２奇数行用電流出力回路と、第２偶数行用電流出力回路と、を含み、
前記奇数行目走査線が選択されたときに、
前記第１奇数行用電流出力回路が、前記第１定電流を前記第１データ中継線に供給し、
前記第２奇数行用電流出力回路が、前記第２定電流を前記第２データ中継線に供給し、
前記偶数行目走査線が選択されたときに、
前記第１偶数行用電流出力回路が、前記第１定電流を前記第１データ中継線に供給し、
前記第２偶数行用電流出力回路が、前記第２定電流を前記第２データ中継線に供給する
請求項１に記載の表示装置。 The scanning line is
Including the first scanning line and the second scanning line,
The first current output circuit is
The first current output circuit for the first scanning line and the first current output circuit for the second scanning line are included.
The second current output circuit is
The second current output circuit for the first scanning line and the second current output circuit for the second scanning line are included.
When the first scan line is selected
The first current output circuit for the first scanning line supplies the first constant current to the first data relay line.
The second current output circuit for the first scanning line supplies the second constant current to the second data relay line.
When the second scan line is selected
The first current output circuit for the second scanning line supplies the first constant current to the first data relay line.
The display device according to claim 1, wherein the second current output circuit for the second scanning line supplies the second constant current to the second data relay line.
The scanning line is
Includes odd-numbered line scan lines and even-numbered line scan lines,
The first current output circuit is
The current output circuit for the first odd-numbered line and the current output circuit for the first even-numbered line are included.
The second current output circuit is
The current output circuit for the second odd-numbered line and the current output circuit for the second even-numbered line are included.
When the odd-numbered line scan line is selected,
The first odd-numbered line current output circuit supplies the first constant current to the first data relay line.
The second odd-numbered line current output circuit supplies the second constant current to the second data relay line.
When the even-numbered scan line is selected,
The first even-numbered current output circuit supplies the first constant current to the first data relay line.
The display device according to claim 1, wherein the second even-numbered line current output circuit supplies the second constant current to the second data relay line.
前記走査線と第２データ線との交差に設けられた第２画素回路と、
データ信号出力回路と、
を有し、
前記データ信号出力回路は、
第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、
第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、
ランプ信号を生成する信号出力回路と、
前記ランプ信号を、前記第１容量素子を介して入力したときに流れる第１基準電流に基づいた第１定電流を出力する第１電流出力回路と、
前記ランプ信号を、前記第２容量素子を介して入力したときに流れる第２基準電流に基づいた第２定電流を出力する第２電流出力回路と、
を含み、
前記第１定電流は、前記第１画素回路の第１階調レベルに応じた期間に前記第１データ中継線に供給され、
前記第２定電流は、前記第２画素回路の第２階調レベルに応じた期間に前記第２データ中継線に供給される
表示装置。 The first pixel circuit provided at the intersection of the scanning line and the first data line,
A second pixel circuit provided at the intersection of the scanning line and the second data line,
Data signal output circuit and
Have,
The data signal output circuit is
A first capacitive element provided between the first data relay line, the first data line, and the first data relay line, and
A second capacitive element provided between the second data relay line, the second data line, and the second data relay line, and
A signal output circuit that generates a lamp signal and
A first current output circuit that outputs a first constant current based on a first reference current that flows when the lamp signal is input via the first capacitance element.
A second current output circuit that outputs a second constant current based on a second reference current that flows when the lamp signal is input via the second capacitance element.
Including
The first constant current is supplied to the first data relay line during a period corresponding to the first gradation level of the first pixel circuit.
A display device in which the second constant current is supplied to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit.
前記第１基準電流に基づいた電圧を保持した後、当該保持した電圧に基づいて前記第１定電流を出力し、
前記第２電流出力回路は、
前記第２基準電流に基づいた電圧を保持した後、当該保持した電圧に基づいて前記第２定電流を出力する
請求項５に記載の表示装置。
The first current output circuit is
After holding the voltage based on the first reference current, the first constant current is output based on the held voltage.
The second current output circuit is
The display device according to claim 5, wherein after holding a voltage based on the second reference current, the second constant current is output based on the held voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020075261A JP2021173793A (en) | 2020-04-21 | 2020-04-21 | Display and electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020075261A JP2021173793A (en) | 2020-04-21 | 2020-04-21 | Display and electronic apparatus |
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|---|---|---|---|
| JP2020075261A Pending JP2021173793A (en) | 2020-04-21 | 2020-04-21 | Display and electronic apparatus |
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| JP (1) | JP2021173793A (en) |
-
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