JP2021173776A - Display and electronic apparatus - Google Patents
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Abstract
Description
本発明は、表示装置および電子機器に関する。 The present invention relates to display devices and electronic devices.
表示素子として例えばＯＬＥＤを用いた表示装置が知られている。ＯＬＥＤは、Organic Light Emitting Diodeの略である。この種の表示装置では、表示素子や、当該表示素子に電流を流すためのトランジスターなどを含む画素回路が、表示しようとする画像の画素に対応して設けられる。このような表示装置において、当該トランジスターは、階調レベルに応じた電流を表示素子に供給する。これにより、表示素子は、当該電流に応じた輝度で発光する。 A display device using, for example, an OLED as a display element is known. OLED is an abbreviation for Organic Light Emitting Diode. In this type of display device, a pixel circuit including a display element and a transistor for passing a current through the display element is provided corresponding to a pixel of an image to be displayed. In such a display device, the transistor supplies a current corresponding to the gradation level to the display element. As a result, the display element emits light with a brightness corresponding to the current.
上記表示装置において、トランジスターのゲートノードには、階調レベルに応じた電圧がデータ線を介して印加される。具体的には、データ線に容量素子を介して定電流を、階調レベルに応じた期間で流し、データ線の電圧を当該階調レベルに反映させる技術が提案されている（例えば特許文献１参照）。この技術によれば、階調レベルをアナログ電圧に変換するためのＤ／Ａ変換回路や、当該アナログ電圧を増幅するためのアンプ等が不要となるので、構成の簡易化や低消費電力化等が図られる。 In the above display device, a voltage corresponding to the gradation level is applied to the gate node of the transistor via a data line. Specifically, a technique has been proposed in which a constant current is passed through a data line via a capacitive element for a period corresponding to a gradation level, and the voltage of the data line is reflected in the gradation level (for example, Patent Document 1). reference). According to this technology, a D / A conversion circuit for converting the gradation level into an analog voltage, an amplifier for amplifying the analog voltage, etc. are not required, so that the configuration can be simplified and the power consumption can be reduced. Is planned.
しかしながら、上記技術において、定電流を出力するための電流出力回路や、当該電流出力回路に基準となる電圧または電圧をセットするための回路において、データ線毎にばらつきが生じると、表示ムラなどが発生して表示品位が低下する、という問題があった。 However, in the above technique, if the current output circuit for outputting a constant current or the circuit for setting a reference voltage or voltage in the current output circuit varies from one data line to another, display unevenness or the like may occur. There was a problem that it occurred and the display quality deteriorated.
本開示の一態様に係る表示装置は、走査線と第１データ線との交差に設けられた第１画素回路と、前記走査線と第２データ線との交差に設けられた第２画素回路と、データ信号出力回路と、を有し、前記データ信号出力回路は、第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、基準電流を生成する基準電流生成回路と、前記基準電流生成回路によりセットされた前記基準電流に基づいて定電流を出力する１個以上の電流出力回路と、を含み、前記第１画素回路の第１階調レベルに応じた期間に前記定電流を前記第１データ中継線に供給し、前記第２画素回路の第２階調レベルに応じた期間に前記定電流を前記第２データ中継線に供給する。 The display device according to one aspect of the present disclosure includes a first pixel circuit provided at the intersection of the scanning line and the first data line, and a second pixel circuit provided at the intersection of the scanning line and the second data line. And a data signal output circuit, the data signal output circuit includes a first data relay line and a first capacitance element provided between the first data line and the first data relay line. , The second data relay line, the second capacitance element provided between the second data line and the second data relay line, the reference current generation circuit for generating the reference current, and the reference current generation circuit. The first data includes one or more current output circuits that output a constant current based on the set reference current, and the constant current during a period corresponding to the first gradation level of the first pixel circuit. The constant current is supplied to the relay line, and the constant current is supplied to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit.
以下、本発明の実施形態に係る表示装置について図面を参照して説明する。なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。 Hereinafter, the display device according to the embodiment of the present invention will be described with reference to the drawings. In each drawing, the dimensions and scale of each part are appropriately different from the actual ones. Further, since the embodiments described below are suitable specific examples, various technically preferable limitations are attached, but the scope of the present invention is intended to particularly limit the present invention in the following description. Unless otherwise stated, it is not limited to these forms.
図１は、第１実施形態に係る表示装置１０の構成を示す斜視図である。表示装置１０は、例えばヘッドマウントディスプレイなどにおいてカラー画像を表示するマイクロ・ディスプレイ・パネルである。表示装置１０は、複数の画素回路や当該画素回路を駆動する駆動回路などが半導体基板に形成される。半導体基板としては、典型的にはシリコン基板であるが、他の半導体基板であってもよい。
FIG. 1 is a perspective view showing the configuration of the
表示装置１０は、表示領域で開口する枠状のケース１９２に収納される。表示装置１０には、ＦＰＣ（Flexible Printed Circuits）基板１９４の一端が接続される。ＦＰＣ基板１９４の他端には、外部の上位装置に接続されるための複数の端子１９６が設けられる。複数の端子１９６は、図示省略された上位装置に接続される。表示装置１０には、複数の端子１９６およびＦＰＣ基板１９４を介して映像データや同期信号などが上位装置から供給される。
The
図２は、表示装置１０の構成を示すブロック図であり、図３は、表示装置１０の要部構成を示す図である。
図２に示されるように、表示装置１０は、制御回路２０、表示領域１００、走査線駆動回路１２０およびデータ信号出力回路１４０に大別される。
表示領域１００では、ｍ行の走査線１２が図において左右方向に沿って設けられ、ｎ列のデータ線１４ｂが、上下方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。
FIG. 2 is a block diagram showing the configuration of the
As shown in FIG. 2, the
In the
なお、ｍ、ｎは、２以上の整数である。また、データ線１４ｂと一対一で対応してデータ中継線１４ａが設けられる。データ線１４ｂがｎ本であるので、データ中継線１４ａもｎ本となる。
表示領域１００には、画素回路１１０が、図３に示されるように、ｍ本の走査線１２と、ｎ本のデータ線１４ｂとの交差に対応して設けられる。すなわち、画素回路１１０は、図において縦ｍ行×横ｎ列でマトリクス状に配列する。ここでマトリクス配列のうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ−１）、ｍ行目と呼ぶ場合がある。同様にマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（ｎ−１）、ｎ列目と呼ぶ場合がある。
走査線１２を一般化して説明するために、１以上ｍ以下の整数ｉを用いる。同様に、データ中継線１４ａおよびデータ線１４ｂを一般化して説明するために、１以上ｎ以下の整数ｊを用いる。
Note that m and n are integers of 2 or more. Further, the
As shown in FIG. 3, a
In order to generalize and explain the
制御回路２０は、上位装置から供給される映像データＶidや同期信号Ｓyncに基づいて各部を制御する。映像データＶidは、表示すべき画像における画素の階調レベルを例えば８ビットで指定する。
本実施形態において表示すべき画像の画素と、表示領域１００における画素回路１１０とは一対一に対応する。このため、表示すべき画像における画素の階調レベルは、当該画素に対応する画素回路１１０の輝度、詳細には、当該画素回路１１０に含まれるＯＬＥＤの輝度を指定する。
また、同期信号Ｓyncには、映像データＶidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、映像データの１画素分のタイミングを示すドットクロック信号が含まれる。
なお、制御回路２０は、各部を制御するために各種の制御信号を生成するが、詳細については後述する。
The
There is a one-to-one correspondence between the pixels of the image to be displayed in the present embodiment and the
Further, the synchronization signal Sync includes a vertical synchronization signal instructing the start of vertical scanning of the video data Vid, a horizontal synchronization signal instructing the start of horizontal scanning, and a dot clock signal indicating the timing of one pixel of the video data. Is done.
The
走査線駆動回路１２０は、制御回路２０による制御にしたがって、ｍ行ｎ列で配列する画素回路１１０を１行毎に駆動するための回路であり、ｍ行ｎ列の画素回路１１０に各種の制御信号を供給する。
例えば、走査線駆動回路１２０は、図３に示されるように１、２、３、…、（ｍ−１）、ｍ行目の走査線１２に、走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)を順に供給する。なお一般的には、ｉ行目の走査線１２に供給される走査信号が／Ｇwr(i)と表記される。
The scanning
For example, in the scanning
データ信号出力回路１４０は、走査線駆動回路１２０によって選択された行に位置する画素回路１１０に向けて、階調レベルに応じた電圧を供給するための回路である。
ここで、データ信号出力回路１４０の詳細について図３を参照して説明する。
The data signal
Here, the details of the data signal
この図に示されるようにデータ信号出力回路１４０は、基準電流生成回路３０と電流出力回路４０とを含む。
基準電流生成回路３０は、基準電流Ｉrefを生成する。基準電流生成回路３０により生成された基準電流Ｉrefは、電流出力回路４０にセットされる。
電流出力回路４０は、セットされた基準電流Ｉrefに応じて定電流を生成し、生成した定電流をノードＮ２に流す。
なお、ノードＮ１は基準電流生成回路３０の出力端であり、ノードＮ２は電流出力回路４０の出力端である。
As shown in this figure, the data
The reference
The
The node N1 is the output end of the reference
データ信号出力回路１４０には、各列に対応して、トランジスター５２、５４、６２、容量素子６４およびトランジスター６６の組が設けられる。
トランジスター５２、５４、６２および６６は、いずれもスイッチとして機能する。このうち、トランジスター５４、６２および６６のチャネルはｐ型であり、トランジスター５２のチャネルはｎ型である。
The data signal
The
ノードＮ２はｎ本に分岐して、各列に含まれるトランジスター５２の一端に接続される。１〜ｎ列目におけるトランジスター５２、５４、６２、容量素子６４およびトランジスター６６の組について、ｊ列目で代表させて説明する。ｊ列目のトランジスター５２の他端は、ｊ列目のトランジスター５４の一端に接続され、当該トランジスター５４の他端がｊ列目のデータ中継線１４ａに接続される。
The node N2 branches into n nodes and is connected to one end of the
なお、各列におけるトランジスター５２のオン／オフは、制御回路２０にしたがって制御される。図３では紙面都合で省略されているが、１、２、…、（ｎ−１）、ｎ列目においてトランジスター５２のゲートノードには、制御回路２０による制御信号Ｓw(1)、Ｓw(2)、…、Ｓw(n-1)、Ｓw(n)が順に供給される。なお、ｊ列目のトランジスター５２のゲートノードには、制御回路２０による制御信号Ｓw(j)が供給される。
The on / off of the
同様に、１、２、…、（ｎ−１）、ｎ列目においてトランジスター５４のゲートノードには、制御回路２０による制御信号／Ｘpwm(1)、／Ｘpwm(2)、…、／Ｘpwm(n-1)、／Ｘpwm(n)が順に供給される。なお、ｊ列目のトランジスター５４のゲートノードには、制御信号／Ｘpwm(j)が供給される。
制御信号／Ｘpwm(1)、／Ｘpwm(2)、…、／Ｘpwm(n-1)、／Ｘpwm(n)は、ｉ行目の走査線１２が選択される期間であれば、ｉ行１列、ｉ行２列、…、ｉ行（ｎ−１）列、ｉ行ｎ列の画素に指定される階調レベルに応じた期間でＬレベルとなるパルス信号である。
Similarly, in the first, second, ..., (n-1), and nth columns, the gate node of the
The control signals / Xpwm (1), / Xpwm (2), ..., / Xpwm (n-1), / Xpwm (n) are i-
ｊ列目のトランジスター６２の一端は電圧Ｖrefの給電線に接続され、トランジスター６２の他端はｊ列目のデータ中継線１４ａに接続される。また、各列において、トランジスター６２のゲートノードには、制御回路２０による制御信号／Ｇrefが共通に供給される。
One end of the
また、ｊ列目のデータ中継線１４ａは、ｊ列目の容量素子６４の一端に接続され、ｊ列目の容量素子６４の他端はｊ列目のデータ線１４ｂに接続される。
ｊ列目のトランジスター６６の一端は電圧Ｖiniの給電線に接続され、トランジスター６６の他端はｊ列目のデータ線１４ｂに接続される。また、各列において、トランジスター６６のゲートノードには、制御回路２０による制御信号／Ｇiniが共通に供給される。
なお、１、２、…、（ｎ−１）、ｎ列目のデータ線１４ｂに供給されたデータ信号の電圧がＶd(1)、Ｖd(2)、…、Ｖd(n-1)、Ｖd(n)と順に表記される。一般的には、ｊ列目のデータ線１４ｂの電圧はＶd(j)と表記される。
Further, the
One end of the
The voltages of the data signals supplied to the
図４は、画素回路１１０の構成を示す図である。ｍ行ｎ列で配列する画素回路１１０は電気的にみれば互いに同一である。このため、画素回路１１０については、ｉ行ｊ列に位置する画素回路１１０で代表させて説明する。
FIG. 4 is a diagram showing the configuration of the
図に示されるように、画素回路１１０は、ＯＬＥＤ１３０と、ｐ型のトランジスター１２１〜１２５と、容量素子１３２とを含む。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇel(i)、／Ｇcmp(i)が、走査線駆動回路１２０から供給される。
As shown in the figure, the
Further, in addition to the scanning signal / Gwr (i), the control signals / Gel (i) and / Gcmp (i) are supplied to the
ＯＬＥＤ１３０は、画素電極２１３と共通電極２１８とで発光機能層２１６を挟持した素子である。画素電極２１３はアノードとして機能し、共通電極２１８はカソードとして機能する。なお、共通電極２１８は光透過性を有する。
ＯＬＥＤ１３０において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが発光機能層２１６で再結合して励起子が生成され、白色光が発生する。
The
In the
カラー表示の場合、発生した白色光が、例えば図示省略された反射膜とハーフミラーとで構成された光共振器にて共振して、ＲＧＢのいずれかの色に対応して設定された共振波長で出射する。光共振器から光の出射側には当該色に対応したカラーフィルターが設けられる。したがって、ＯＬＥＤ１３０からの出射光は、光共振器およびカラーフィルターによる着色を経て、観察者に視認される。
なお、表示装置１０が単に明暗のみの単色画像を表示する場合には、上記カラーフィルターが省略される。
In the case of color display, the generated white light resonates with an optical resonator composed of, for example, a reflective film and a half mirror (not shown), and has a resonance wavelength set corresponding to any of the RGB colors. Exit with. A color filter corresponding to the color is provided on the light emitting side from the optical resonator. Therefore, the light emitted from the
When the
トランジスター１２１にあっては、ゲートノードがトランジスター１２２のドレインノードに接続され、ソースノードが電圧Ｖelの給電線１１６に接続され、ドレインノードがトランジスター１２３のソースノードおよびトランジスター１２４のソースノードに接続される。なお、容量素子１３２にあっては、一端がトランジスター１２１のゲートノードに接続され、他端が一定の電圧、例えば電圧Ｖelの給電線１１６に接続される。このため、容量素子１３２は、トランジスター１２１におけるゲート・ソース間の電圧を保持する。
なお、容量素子１３２としては、トランジスター１２１のゲートノードに寄生する容量を用いてもよいし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いてもよい。
In the
As the
ｉ行ｊ列における画素回路１１０のトランジスター１２２にあっては、ゲートノードがｉ行の走査線１２に接続され、ソースノードが当該ｊ列のデータ線１４ｂに接続される。
ｉ行ｊ列における画素回路１１０のトランジスター１２３にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ドレインノードが当該列のデータ線１４ｂに接続される。
ｉ行ｊ列における画素回路１１０のトランジスター１２４にあっては、ゲートノードに制御信号／Ｇel(i)が供給され、ドレインノードがＯＬＥＤ１３０のアノードである画素電極２１３およびトランジスター１２５のドレインノードに接続される。
ｉ行ｊ列における画素回路１１０のトランジスター１２５にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ソースノードが電圧Ｖorstの給電線に接続される。
In the
In the
In the
In the
なお、電圧Ｖorstは、例えば電圧ゼロの基準である電位Ｇnd、または、電位Ｇndに近い低位の電圧である。具体的には、電圧Ｖorstは、ＯＬＥＤ１３０における画素電極２１３に印加された場合に、当該ＯＬＥＤ１３０に電流が流れない電圧である。
また、ＯＬＥＤ１３０のカソードとして機能する共通電極２１８は、電圧Ｖctの給電線に接続される。
表示装置１０はシリコン基板に形成されるので、トランジスター１２１〜１２５の基板電位については例えば電圧Ｖelに相当する電位としている。
The voltage Vorst is, for example, a potential Gnd which is a reference of zero voltage, or a low voltage close to the potential Gnd. Specifically, the voltage Worst is a voltage at which no current flows through the
Further, the
Since the
図５は、電流出力回路４０等の例を示す回路図である。
図に示されるように、電流出力回路４０は、ｐ型のトランジスター４１と、ｎ型のトランジスター４２、４３と、容量素子４９とを含む。
トランジスター４１にあっては、ゲートノードがトランジスター４２のドレインノードおよび容量素子４９の一端に接続され、ソースノードが給電線１１６に接続され、ドレインノードがノードＮ２、トランジスター４２のソースノードおよびトランジスター４３のドレインノードに接続される。容量素子４９の他端は給電線１１６に接続される。トランジスター４３のソースノードはノードＮ１に接続される。
トランジスター４２のゲートノードおよびトランジスター４３のゲートノードには、制御回路２０による制御信号Ｇciが供給される。
FIG. 5 is a circuit diagram showing an example of the
As shown in the figure, the
In the
The control signal Gci by the
図６は、基準電流生成回路３０の例を示す回路図である。
図に示されるように、基準電流生成回路３０は、ｎ型のトランジスター３１、３２を含む。
トランジスター３１のゲートノードには、時間的にほぼ一定電圧の信号Ｇcist_2が印加される。信号Ｇcist_2の電圧は、当該トランジスター３１を飽和領域で動作させる電圧である。トランジスター３１のソースノードは電位Ｇndに接地され、トランジスター３１のドレインノードはトランジスター３２のソースノードに接続される。トランジスター３２のドレインノードは、ノードＮ１に接続され、トランジスター３２のゲートノードには、制御回路２０による制御信号Ｇcist_3が供給される。
FIG. 6 is a circuit diagram showing an example of the reference
As shown in the figure, the reference
A signal Gcist_2 having a substantially constant voltage over time is applied to the gate node of the
次に、表示装置１０の動作について説明する。図７および図８は、表示装置１０の動作を説明するためのタイミングチャートである。
表示装置１０では、１フレーム（Ｖ）の期間に１、２、３、…、ｍ行目という順番で走査される。詳細には、図７に示されるように、走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)が、走査線駆動回路１２０によって水平走査期間（Ｈ）毎に、順次排他的にＬレベルとなる。
Next, the operation of the
In the
本説明において１フレーム（Ｖ）の期間とは、映像データＶidで指定される画像の１コマを表示するのに要する期間をいう。１フレームの期間の長さは、垂直同期期間と同じであれば、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。
また、水平走査期間（Ｈ）とは、走査信号／Ｇwr(1)〜／Ｇwr(m)のいずれかがＬレベルとなってから、次の走査信号がＬレベルとなるまでの時間の間隔をいう。図８において、電圧を示す縦スケールは、各信号にわたって必ずしも揃っていない。
In this description, the period of one frame (V) means the period required to display one frame of the image specified by the video data Vid. If the length of the period of one frame is the same as the vertical synchronization period, for example, if the frequency of the vertical synchronization signal included in the synchronization signal Sync is 60 Hz, it corresponds to one cycle of the vertical synchronization signal 16.7. Milliseconds.
The horizontal scanning period (H) is the time interval from when any of the scanning signals / Gwr (1) to / Gwr (m) reaches the L level until the next scanning signal reaches the L level. say. In FIG. 8, the vertical scales indicating the voltage are not always uniform over each signal.
本実施形態において、水平走査期間（Ｈ）のうち、走査信号／Ｇwr(1)〜／Ｇwr(m)のいずれかがＬレベルとなる期間は、主に初期化期間（Ａ）、補償期間（Ｂ）および書込期間（Ｃ）の３つの期間に分けられる。また、画素回路１１０の動作としては、上記３つの期間に、さらに発光期間（Ｄ）が加わる。
なお、水平走査期間（Ｈ）において、走査信号／Ｇwr(1)〜／Ｇwr(m)のうち、ある走査信号がＨレベルとなってから、次の走査信号がＬレベルとなるまでの期間は、水平帰線期間に相当する。また、ｉ行目における画素回路１１０の発光期間（Ｄ）とは、制御信号／Ｇel(i)がＬレベルとなる期間をいう。
In the present embodiment, among the horizontal scanning periods (H), the periods in which any of the scanning signals / Gwr (1) to / Gwr (m) reaches the L level are mainly the initialization period (A) and the compensation period ( It is divided into three periods, B) and the writing period (C). Further, as the operation of the
In the horizontal scanning period (H), among the scanning signals / Gwr (1) to / Gwr (m), the period from when a certain scanning signal becomes H level to when the next scanning signal becomes L level is , Corresponds to the horizontal blanking interval. Further, the light emitting period (D) of the
初期化期間（Ａ）では、制御信号／ＧiniがＬレベルとなり、制御信号／ＧrefがＬレベルとなる。また、補償期間（Ｂ）では、制御信号／ＧiniがＨレベルとなり、制御信号／ＧrefがＬレベルを維持する。書込期間（Ｃ）では、制御信号／ＧiniがＨレベルを維持し、制御信号／ＧrefがＨレベルとなる。
書込期間（Ｃ）では、図８に示されるように、期間（Ｆ）および期間（Ｇ）に分けられる。このうち、期間（Ｆ）では、制御信号Ｇcist_3およびＧciがＨレベルとなり、制御信号Ｓw(1)〜Ｓw(n)がすべてＬレベルとなる。期間（Ｇ）では、制御信号Ｇcist_3およびＧciがＬレベルとなり、制御信号Ｓw(1)〜Ｓw(n)のいずれかがＨレベルとなる。
なお、制御信号ＧciおよびＧcist_3がＬレベルとなる期間の全部または一部の期間において、制御信号Ｓw(1)〜Ｓw(n)のいずれかがＨレベルとなる。
In the initialization period (A), the control signal / Gini becomes the L level and the control signal / Gref becomes the L level. Further, in the compensation period (B), the control signal / Gini becomes the H level, and the control signal / Gref maintains the L level. In the writing period (C), the control signal / Gini maintains the H level, and the control signal / Gref becomes the H level.
The writing period (C) is divided into a period (F) and a period (G) as shown in FIG. Of these, in the period (F), the control signals Gcist_3 and Gci are at the H level, and the control signals Sw (1) to Sw (n) are all at the L level. In the period (G), the control signals Gcist_3 and Gci become the L level, and any of the control signals Sw (1) to Sw (n) becomes the H level.
In addition, in all or a part of the period in which the control signals Gci and Gcist_3 are at the L level, any one of the control signals Sw (1) to Sw (n) becomes the H level.
説明の便宜上、期間（Ｆ）および期間（Ｇ）における基準電流生成回路３０および電流出力回路４０の動作について説明する。図９は、期間（Ｆ）における電流出力回路４０の動作を説明するための図であり、図１０は、期間（Ｇ）における電流出力回路４０の動作を説明するための図である。また、図１１は、期間（Ｆ）における基準電流生成回路３０の動作を説明するための図である。
For convenience of explanation, the operation of the reference
期間（Ｆ）において電流出力回路４０では、制御信号ＧciのＨレベルによってトランジスター４２がオンになるので、トランジスター４１は、ゲートノードおよびドレインノードが接続されて、いわゆるダイオード接続状態となる。また、制御信号ＧciのＨレベルにより、トランジスター４３がオンになる。
また、期間（Ｆ）において基準電流生成回路３０では、制御信号Ｇcist_3のＨレベルによって、トランジスター３２がオンになる。
In the
Further, in the reference
このため、期間（Ｆ）では、図９および図１１に示されるように、電流が給電線１１６から電位Ｇndに向かって、具体的にはトランジスター４１、４３、３２および３１を順に介して流れる。このときに流れる電流は、飽和領域で動作するトランジスター３１によって定まり、具体的には信号Ｇcist_2の電圧に応じて定まる。このときの電流が基準電流Ｉrefである。
また、期間（Ｆ）において、電流出力回路４０ではトランジスター４１が基準電流Ｉrefを流したときのゲート・ソース間の電圧が容量素子４９に保持される。
Therefore, in the period (F), as shown in FIGS. 9 and 11, a current flows from the
Further, in the period (F), in the
期間（Ｇ）において、制御信号Ｓw(1)〜Ｓw(n)のうち、いずれかがＨレベルになる。本実施形態では、制御信号Ｓw(1)〜Ｓw(n)のうち、Ｈレベルとなる信号に対応する制御信号／Ｘpwm(1)〜／Ｘpwm(n)のいずれかが階調レベルに応じた期間にＬレベルとなる。例えば、期間（Ｇ）において制御信号Ｓw(j)がＨレベルになれば、制御信号／Ｘpwm(j)は、選択された行に位置し、かつｊ列に対応する画素の階調レベルに応じた期間だけＬレベルとなる。 In the period (G), one of the control signals Sw (1) to Sw (n) becomes the H level. In the present embodiment, of the control signals Sw (1) to Sw (n), any of the control signals / Xpwm (1) to / Xpwm (n) corresponding to the H level signal corresponds to the gradation level. It becomes L level in the period. For example, if the control signal Sw (j) reaches the H level in the period (G), the control signal / Xpwm (j) is located in the selected row and depends on the gradation level of the pixel corresponding to the j column. It becomes L level only for the period.
期間（Ｇ）において、基準電流生成回路３０では、制御信号Ｇcist_3のＬレベルによってトランジスター３２がオフする。期間（Ｇ）において、電流出力回路４０では、制御信号ＧciのＬレベルよってトランジスター４２および４３がオフする。また、期間（Ｇ）において、制御信号Ｓw(j)がＨレベルになって、制御信号／Ｘpwm(j)がＬレベルになると、ｊ列目に対応するトランジスター５２、５４がオンする。
In the period (G), in the reference
したがって、期間（Ｇ）では、図１０に示されるように、トランジスター４１が容量素子４９に保持された電圧に応じた定電流Ｉrefを、ノードＮ２、トランジスター５２および５４を順に介してｊ列目のデータ中継線１４ａに供給する。
なお、容量素子４９に保持された電圧は、制御信号Ｇci、Ｇcist_3がＨレベルである場合に、トランジスター４１が基準電流Ｉrefを流したときの電圧である。このため、制御信号Ｇci、Ｇcist_3がＬレベルである場合であって、制御信号Ｓw(j)がＨレベルになって、制御信号／Ｘpwm(j)がＬレベルになった場合にトランジスター４１によってｊ列目のデータ中継線１４ａに供給される定電流もＩrefとなる。すなわち、ｊ列のデータ中継線１４ａには、階調レベルに応じた期間だけ定電流Ｉrefが供給される構成となっている。
Therefore, in the period (G), as shown in FIG. 10, the constant current Iref corresponding to the voltage held by the
The voltage held by the
このような書込期間（Ｃ）における基準電流生成回路３０および電流出力回路４０の動作を踏まえて、画素回路１１０の動作を説明するために、説明を図７および図８に戻す。
水平走査期間（Ｈ）での動作は、各行にわたって共通である。
また、ある水平走査期間（Ｈ）において走査される行の１〜ｎ列目の画素回路１１０の動作についても、ほぼ共通である。
そこで以下については、ｉ行ｊ列における画素回路１１０について着目して動作を説明する。
Based on the operation of the reference
The operation in the horizontal scanning period (H) is common to each row.
Further, the operation of the
Therefore, in the following, the operation will be described focusing on the
ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）において、走査信号／Ｇwr(i)がＬレベルになると、ｉ行目の画素回路１１０におけるトランジスター１２２がオンする。また、当該水平走査期間（Ｈ）では、制御信号／ＧelがＨレベルとなるので、当該画素回路１１０におけるトランジスター１２４がオフする。
When the scanning signal / Gwr (i) reaches the L level in the horizontal scanning period (H) in which the scanning line 112 on the i-th row is selected, the
当該水平走査期間（Ｈ）の初期化期間（Ａ）では、制御信号／ＧiniがＬレベルとなることによってトランジスター６６がオンするので、図１２に示されるようにデータ線１４ｂ、トランジスター１２１のゲートノードｇおよび容量素子１３２の一端は、電圧Ｖiniに初期化される。なお、電圧Ｖiniは、トランジスター１２１のゲートノードｇに印加された場合に、当該トランジスター１２１をオフにさせる電圧である。このため、書込期間（Ｄ）においてオンしていたトランジスター１２１が初期化期間（Ａ）において強制的にオフされる。
また、初期化期間（Ａ）では、制御信号ＧrefのＬレベルによってトランジスター６２がオンするので、容量素子６４の一端には電圧Ｖrefがセットされる。
In the initialization period (A) of the horizontal scanning period (H), the
Further, in the initialization period (A), since the
次に、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）のうち、補償期間（Ｂ）では、走査信号／Ｇwr(i)がＬレベルとなっている状態で制御信号／Ｇcmp(i)がＬレベルになる。このため、ｉ行ｊ列における画素回路１１０では、図１３に示されるように、トランジスター１２２がオンしている状態でトランジスター１２３がオンする。したがって、トランジスター１２１は、ダイオード接続状態となるので、当該トランジスター１２１におけるゲート・ソース間の電圧が当該トランジスター１２１のしきい値電圧に収束する。
なお、しきい値電圧に収束したゲート・ソース間の電圧をＶthと表記した場合に、当該トランジスター１２１のゲートノードｇの電圧は（Ｖel−Ｖth）となる。
Next, in the compensation period (B) of the horizontal scanning period (H) in which the scanning line 112 on the i-th line is selected, the control signal / Gcmp is in a state where the scanning signal / Gwr (i) is at the L level. (i) becomes L level. Therefore, in the
When the voltage between the gate and the source that has converged to the threshold voltage is expressed as Vth, the voltage of the gate node g of the
補償期間（Ｂ）では、制御信号／ＧrefがＬレベルであり、トランジスター６２がオンするので、容量素子６４にあっては、一端が電圧Ｖrefとなり、他端が電圧（Ｖel−Ｖth）となる。
In the compensation period (B), the control signal / Gref is at the L level and the
また、補償期間（Ｂ）では、制御信号／Ｇcmp(i)のＬレベルにより、トランジスター１２５がオンするので、ＯＬＥＤ１３０のアノード（画素電極２１３）は、電圧Ｖorstにリセットされる。
Further, in the compensation period (B), since the
次に、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）のうち、書込期間（Ｃ）では、走査信号／Ｇwr(i)がＬレベルになった状態で制御信号／Ｇcmp(i)がＨレベルになる。このため、書込期間（Ｃ）において、ｉ行ｊ列の画素回路１１０では、トランジスター１２２がオンの状態で、トランジスター１２３および１２５がオフする。
また、書込期間（Ｃ）では、制御信号／ＧrefがＨレベルとなるので、トランジスター６２がオフし、制御信号／ＧiniがＨレベルとなるので、トランジスター６６がオフする。
Next, in the horizontal scanning period (H) in which the scanning line 112 on the i-th line is selected, in the writing period (C), the control signal / Gcmp is in a state where the scanning signal / Gwr (i) is at the L level. (i) becomes H level. Therefore, in the writing period (C), in the
Further, in the writing period (C), the control signal / Gref becomes the H level, so that the
書込期間（Ｃ）のうち、図８において制御信号Ｓw(j)がＨレベルとなる期間（Ｇ）では、制御信号／Ｘpwm(j)が、上述したようにｉ行ｊ列に対応する画素の階調レベルに応じた期間だけＬレベルとなる。
詳細には、図８において、制御信号／Ｘpwm(j)の波形については、階調レベルが最も低い場合が実線で示され、階調レベルが最も高い場合が破線で示される。制御信号／Ｘpwm(j)がＬレベルとなる期間Ｐaは、階調レベルが最も低い場合に対応し、期間Ｐbは、階調レベルが最も高い場合に対応する。中間の階調レベルでは、制御信号／Ｘpwm(j)は、期間ＰaからＰbまでの期間において、階調レベルが高ければＬレベルとなる期間が短くなる。
In the writing period (C), in the period (G) in which the control signal Sw (j) becomes H level in FIG. 8, the control signal / Xpwm (j) is a pixel corresponding to i rows and j columns as described above. The L level is set only for a period corresponding to the gradation level of.
Specifically, in FIG. 8, for the waveform of the control signal / Xpwm (j), the case where the gradation level is the lowest is shown by a solid line, and the case where the gradation level is the highest is shown by a broken line. The period Pa at which the control signal / Xpwm (j) becomes the L level corresponds to the case where the gradation level is the lowest, and the period Pb corresponds to the case where the gradation level is the highest. At the intermediate gradation level, the control signal / Xpwm (j) becomes the L level in the period from Pa to Pb, the higher the gradation level, the shorter the period.
容量素子６４の一端に接続されたデータ中継線１４ａは、書込期間（Ｃ）の前の初期化期間（Ａ）および補償期間（Ｂ）において電圧Ｖrefにセットされ、容量素子６４の他端は、補償期間（Ｂ）において電圧（Ｖel−Ｖth）に収束した状態である。この状態において制御信号Ｓw(j)のＨレベルによりトランジスター５２がオンし、制御信号／Ｘpwm(j)のＬレベルによりトランジスター５４がオンすると、電流出力回路４０は、定電流Ｉrefをｊ列目の容量素子６４の一端に供給する。当該定電流Ｉrefは容量素子６４に充電されるので、当該容量素子６４の他端に接続されたデータ線１４ｂの電圧Ｖd(j)は、（Ｖel−Ｖth）から、定電流Ｉrefが供給された期間に応じてリニアに上昇する。定電流Ｉrefが供給される期間は、制御信号／Ｘpwm(j)がＬレベルとなる期間であり、当該期間は、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）であれば、ｉ行ｊ列の画素に指定された階調レベルに応じた期間である。
すなわち、書込期間（Ｃ）においてｊ列のデータ線１４ｂの電圧Ｖd(j)は、補償期間（Ｂ）における電圧（Ｖel−Ｖth）から、制御信号／Ｘpwm(j)がＬレベルとなったときにリニアに上昇し、制御信号／Ｘpwm(j)がＨレベルとなったときに上昇が停止して確定する。
The data relay
That is, in the writing period (C), the voltage Vd (j) of the
書込期間（Ｃ）において、ｉ行ｊ列の画素回路１１０では、トランジスター１２２がオンし、トランジスター１２３および１２５がオフするので、図１４に示されるように、トランジスター１２１のゲートノードｇには、制御信号／Ｘpwm(j)がＨレベルとなったときのデータ線１４ｂの電圧Ｖd(j)が印加される。
なお、このときのゲートノードｇの電圧と、トランジスター１２１におけるソースノードの電圧Ｖelとの差が、図１４において電圧Ｖgsと表記され、容量素子１３２に保持される。
In the write period (C), in the
The difference between the voltage of the gate node g and the voltage Vel of the source node in the
ここではｉ行ｊ列の動作について説明したが、本実施形態では、図８に示されるように、書込期間（Ｃ）では、制御信号Ｇcist_3およびＧciがＨレベルとなる期間（Ｆ）と、制御信号Ｓw(1)〜Ｓw(n)のいずれかがＨレベルとなる期間（Ｇ）とが繰り返される。また、制御信号Ｓw(1)〜Ｓw(n)が順次排他的にＨレベルとなる。
このため、ｉ行目の書込期間（Ｃ）では、まず、制御信号Ｓw(1)がＨレベルとなる期間（Ｇ）の前の期間（Ｆ）において、図１６の第１段左欄に示されるように、基準電流生成回路３０が基準電流Ｉrefを流し、これにより電流出力回路４０において、トランジスター４１に当該基準電流Ｉrefが流れたときのゲート・ソース間の電圧が容量素子４９にセットされる。
次に、制御信号Ｓw(1)がＨレベルとなる期間（Ｇ）において、制御信号／Ｘpwm(1)がＬレベルになると、図１６の第１段右欄に示されるように、セットされたゲート・ソース間の電圧に基づいて、電流出力回路４０のトランジスター４１が１列目のデータ中継線１４ａに定電流Ｉrefを供給する。そして、制御信号／Ｘpwm(1)がＨレベルになったときに、上述したように１列目のデータ線１４ｂの電圧が確定する。これにより、ｉ行１列の画素回路１１０におけるゲートノードｇには、ｉ行１列の階調レベルに応じた電圧が保持される。
なお、図１６では、各列のトランジスター５２、５４が１つのスイッチとして簡略化されて表記される。
Here, the operation of i-row and j-column has been described, but in the present embodiment, as shown in FIG. 8, in the writing period (C), the period (F) in which the control signals Gcist_3 and Gci become H level and The period (G) in which any of the control signals Sw (1) to Sw (n) reaches the H level is repeated. Further, the control signals Sw (1) to Sw (n) are sequentially and exclusively set to the H level.
Therefore, in the writing period (C) of the i-th line, first, in the period (F) before the period (G) at which the control signal Sw (1) becomes the H level, in the left column of the first column of FIG. As shown, the reference
Next, when the control signal / Xpwm (1) reaches the L level during the period (G) when the control signal Sw (1) reaches the H level, it is set as shown in the right column of the first stage of FIG. Based on the voltage between the gate and source, the
In FIG. 16, the
再び、期間（Ｆ）になると、図１６の第２段左欄に示されるように、定電流Ｉrefを流すためのゲート・ソース間の電圧が電流出力回路４０にセットされる。次に、制御信号Ｓw(2)がＨレベルとなる期間（Ｇ）になると、図１６の第２段右欄に示されるように、電流出力回路４０が２列目のデータ中継線１４ａに定電流Ｉrefを供給する。そして、制御信号／Ｘpwm(2)がＨレベルになったときに、２列目のデータ線１４ｂの電圧が確定し、ｉ行２列の画素回路１１０におけるゲートノードｇには、ｉ行２列の階調レベルに応じた電圧が保持される。
In the period (F) again, as shown in the left column of the second stage of FIG. 16, the voltage between the gate and the source for passing the constant current Iref is set in the
以下、同様な動作が繰り返されて、図１６の第４段右欄に示されるように、電流出力回路４０がｎ列目のデータ中継線１４ａに定電流Ｉrefを供給する。これにより、ｉ行ｊ列の画素回路１１０におけるゲートノードｇには、ｉ行ｎ列の階調レベルに応じた電圧が保持される。
このようにしてｉ行１列からｉ行ｎ列の画素回路１１０のゲートノードｇには、階調レベルに応じた電圧が保持される。
Hereinafter, the same operation is repeated, and as shown in the right column of the fourth stage of FIG. 16, the
In this way, the voltage corresponding to the gradation level is held in the gate node g of the
書込期間（Ｃ）の終了後、発光期間（Ｄ）となる。すなわちｉ行の走査線１２の選択終了後、発光期間（Ｄ）に至ると、制御信号／Ｇel(i)がＬレベルに反転するので、図１５に示されるように、トランジスター１２４がオンする。このため、ＯＬＥＤ１３０には、容量素子１３２によって保持された電圧Ｖgsに応じた電流Ｉdsが流れて、当該ＯＬＥＤ１３０が、当該電流に応じた輝度で発光する。
なお、図７は、ｉ行目の走査線１２の選択終了後、発光期間（Ｄ）が連続した例であるが、制御信号／Ｇel(i)がＬレベルとなる期間を間欠的にしてもよいし、輝度調整に応じて調整してもよい。また、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、補償期間（Ｂ）におけるＬレベルより上昇させてもよい。すなわち、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、ＨレベルとＬレベルとの間のレベルを用いてもよい。
After the end of the writing period (C), the light emitting period (D) is set. That is, when the light emission period (D) is reached after the selection of the
Note that FIG. 7 shows an example in which the light emitting period (D) is continuous after the selection of the
画素回路１１０において、書込期間（Ｃ）および発光期間（Ｄ）における電圧Ｖgsは、上述したように、補償期間（Ｂ）におけるしきい値電圧から、当該画素回路１１０の階調レベルに応じて変化させた電圧である。同様な動作が他の画素回路１１０でも実行されるので、本実施形態では、ｍ行ｎ列のすべての画素回路１１０にわたってトランジスター１２１のしきい値電圧が補償された状態で、ＯＬＥＤ１３０に階調レベルに応じた電流が流れる。したがって、本実施形態では、輝度のばらつきが小さくなる結果、高品位な表示が可能となる。
In the
本実施形態では、書込期間（Ｃ）において１〜ｎ列目のデータ中継線１４ａが順番に１列ずつ選択される。選択されたデータ中継線１４ａには、１つの電流出力回路４０によって生成された電流が階調レベルに応じた期間に供給される。当該電流は、データ中継線１４ａに充電されて、当該データ中継線１４ａに対応するデータ線１４ｂの電圧を決定づける。
ここで、電流出力回路４０が供給する定電流Ｉrefは、基準電流生成回路３０が生成する基準電流Ｉrefと同じ値である。
本実施形態では、各列において基準電流生成回路３０および電流出力回路４０が共用されるので、基準電流生成回路３０または電流出力回路４０のばらつき起因する表示ムラを低減することできる。
In the present embodiment, the
Here, the constant current Iref supplied by the
In the present embodiment, since the reference
次に、第２実施形態について説明する。
図１７は、第２実施形態に係る表示装置１０のうち、制御回路２０および走査線駆動回路１２０を除いた構成を示す回路図である。この図に示されるように、第２実施形態では、データ信号出力回路１４０における基準電流生成回路３０、電流出力回路４０、トランジスター５２および５４の配置が図３の第１実施形態と異なり、表示領域１００については第１実施形態と同じである。このため、第２実施形態については、第１実施形態との相違点を中心に説明する。
Next, the second embodiment will be described.
FIG. 17 is a circuit diagram showing a configuration of the
第２実施形態では、基準電流生成回路３０が２列分のデータ中継線１４ａ（データ線１４ｂ）に対応して設けられる。詳細には、基準電流生成回路３０が奇数列目と、当該奇数列目の次の偶数列目との２列に対応して設けられる。このため、第２実施形態において基準電流生成回路３０は（ｎ／２）個となる。
なお、説明の便宜上、第２実施形態では、（ｊ−１）を１、３、５、…、（ｎ−１）のいずれかの奇数とし、ｊを２、４、６、…、ｎのいずれかの偶数とする。
In the second embodiment, the reference
For convenience of explanation, in the second embodiment, (j-1) is an odd number of 1, 3, 5, ..., (N-1), and j is 2, 4, 6, ..., N. Any even number.
１個の基準電流生成回路３０の出力端は、当該基準電流生成回路３０に対応する２列に分岐して、奇数列目のトランジスター５２の入力端と、偶数列目のトランジスター５２の入力端とに接続される。
奇数列目のトランジスター５２は、制御信号Ｇci_odにしたがってオンまたはオフし、偶数列目のトランジスター５２は制御信号Ｇci_evにしたがってオンまたはオフする。制御信号Ｇci_odおよびＧci_evは、この図では省略された制御回路２０から供給される。
The output end of one reference
The odd-numbered
各列において電流出力回路４０は、トランジスター５２および５４の間に設けられる。各列における電流出力回路４０の構成は図５と同一である。ただし、第１実施形態における制御信号Ｇciの代わりに、奇数列目における電流出力回路４０には制御信号Ｇci_odが供給され、偶数列における電流出力回路４０には制御信号Ｇci_evが供給される。
In each row, the
図１８は、第２実施形態に係る表示装置１０における書込期間（Ｃ）の動作を説明するためのタイミングチャートである。
なお、第２実施形態において初期化期間（Ａ）、補償期間（Ｂ）および発光期間（Ｄ）の動作については、図７に示した第１実施形態と同様である。換言すれば、第２実施形態の動作は、図８の書込期間（Ｃ）を、図１８の書込期間（Ｃ）に置き換えたものである。
FIG. 18 is a timing chart for explaining the operation of the writing period (C) in the
In the second embodiment, the operations of the initialization period (A), the compensation period (B), and the light emission period (D) are the same as those of the first embodiment shown in FIG. In other words, the operation of the second embodiment replaces the writing period (C) of FIG. 8 with the writing period (C) of FIG.
図１８に示されるように、第２実施形態では、書込期間（Ｃ）の開始時において制御信号Ｇcist_3がＨレベルとなる。制御信号Ｇcist_3がＨレベルとなる期間は、前半の期間（Ｆ１）と後半の期間（Ｆ２）とに分けられ、このうち、期間（Ｆ１）において制御信号Ｇci_odがＨレベルとなり、期間（Ｆ２）において制御信号Ｇci_evがＨレベルとなる。 As shown in FIG. 18, in the second embodiment, the control signal Gcist_3 becomes the H level at the start of the writing period (C). The period when the control signal Gcist_3 becomes H level is divided into the first half period (F1) and the second half period (F2). Of these, the control signal Gci_od becomes H level in the period (F1) and in the period (F2). The control signal Gci_ev becomes H level.
奇数列目に対応する制御信号／Ｘpwm(j-1)は、期間（Ｆ１）の終了後における期間Ｇ_odのうち、階調レベルに応じた期間にＬレベルとなる。なお、期間Ｇ_odは、期間（Ｆ１）の終了から、すなわち、制御信号Ｇci_odがＬレベルに変化してから、書込期間（Ｃ）の途中までの期間である。
偶数列目に対応する制御信号／Ｘpwm(j)は、期間Ｇ_odの終了後における期間Ｇ_evのうち、階調レベルに応じた期間にＬレベルとなる。なお、期間Ｇ_evは、期間Ｇ_odの終了後から書込期間（Ｃ）のほぼ終了までの期間である。
期間Ｇ_odおよびＧ_evの期間長は、ほぼ等しい。
The control signal / Xpwm (j-1) corresponding to the odd-numbered columns becomes the L level in the period G_od after the end of the period (F1) according to the gradation level. The period G_od is a period from the end of the period (F1), that is, from the change of the control signal Gci_od to the L level to the middle of the writing period (C).
The control signal / Xpwm (j) corresponding to the even-numbered columns becomes the L level in the period G_ev after the end of the period G_od, which corresponds to the gradation level. The period G_ev is a period from the end of the period G_od to the almost end of the writing period (C).
The period lengths of the periods G_od and G_ev are approximately equal.
期間（Ｆ１）では、制御信号Ｇcist_3がＨレベルとなるので、（ｎ／２）個の基準電流生成回路３０では、トランジスター３２がオンし、また、制御信号Ｇci_odがＨレベルとなるので、各列のうち奇数列目のトランジスター５２がオンする。
このため、期間（Ｆ１）では、図１９に示されるように（ｎ／２）個の基準電流生成回路３０が、奇数列目および偶数列目のうち、奇数列目の電流出力回路４０に基準電流Ｉrefを流す。したがって、当該奇数列目の電流出力回路４０では、定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる。
In the period (F1), the control signal Gcist_3 becomes the H level, so that in the (n / 2) reference
Therefore, in the period (F1), as shown in FIG. 19, (n / 2) reference
期間（Ｆ２）では、制御信号Ｇcist_3がＨレベルを維持するので、（ｎ／２）個の基準電流生成回路３０では、引き続きトランジスター３２がオンし、また、制御信号Ｇci_evがＨレベルとなるので、各列のうち偶数列目のトランジスター５２がオンする。
また、期間（Ｆ２）のうち、奇数列目の制御信号／Ｘpwm(j-1)がＬレベルとなる期間では、奇数（ｊ−１）列目のトランジスター５４がオンするので、当該奇数列目の電流出力回路４０は定電流Ｉrefを（ｊ−１）列目のデータ中継線１４ａに供給する。（ｊ−１）列目以外の他の奇数列についても同様である。
Since the control signal Gcist_3 maintains the H level during the period (F2), the
Further, in the period (F2), during the period when the control signal / Xpwm (j-1) in the odd-numbered column becomes the L level, the
このため、期間（Ｆ２）期間のうち、トランジスター５４がオンする期間では、図１９の「odd_on」に示されるように、偶数列目の電流出力回路４０に、定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる動作と、奇数列目の電流出力回路４０によって定電流Ｉrefが当該奇数列目のデータ中継線１４ａに供給される動作とが並行して実行される。
Therefore, in the period (F2) period, during the period when the
期間Ｇ_evのうち、偶数列目の制御信号／Ｘpwm(j)がＬレベルとなる期間では、偶数ｊ列目のトランジスター５４がオンする。このため、図１９の「even_on」に示されるように、当該偶数列目の電流出力回路４０が定電流Ｉrefをｊ列目のデータ中継線１４ａに供給する。ｊ列目以外の他の偶数列についても同様である。
In the period G_ev, during the period when the control signal / Xpwm (j) in the even-numbered column becomes the L level, the
書込期間（Ｃ）において、データ中継線１４ａに定電流Ｉrefが供給される期間に応じてデータ線１４ｂの電圧が確定し、当該確定した電圧が画素回路１１０のゲートノードｇに保持されるのは、第１実施形態と同様である。
In the writing period (C), the voltage of the
第２実施形態によれば、基準電流生成回路３０が２列の電流出力回路４０によって共用されるので、各列において基準電流生成回路３０が設けられる構成と比較して、基準電流生成回路３０または電流出力回路４０のばらつき起因する表示ムラを低減することできる。
また、第２実施形態では、偶数列目の電流出力回路４０にゲート・ソース間の電圧がセットされる動作と、奇数列目のデータ中継線１４ａに定電流Ｉrefが供給される動作とが並行して実行される。このため、第２実施形態によれば、データ中継線１４ａに定電流Ｉrefが供給される期間を、第１実施形態と比較して、より長く確保することができる。
詳細にいえば、データ中継線１４ａに定電流Ｉrefが供給される期間が短いと、データ線１４ｂの電圧を確定するまでの時間が短いことになり、階調の刻みが荒くなり、多階調化が困難になる。これに対して、第２実施形態によれば、データ中継線１４ａに定電流Ｉrefが供給される期間を、第１実施形態よりも長く確保することができるので、多階調化が容易となる。
According to the second embodiment, since the reference
Further, in the second embodiment, the operation of setting the voltage between the gate and the source in the
More specifically, if the period during which the constant current Iref is supplied to the data relay
第２実施形態では、次のような応用例も可能である。詳細には、図１７に示される構成を維持した状態で、制御信号の出力タイミングを、図１８の書込期間（Ｃ）から図２０の書込期間（Ｃ）に変更してもよい。
第２実施形態の応用例では、期間（Ｆ１）における、奇数列目の電流出力回路４０に定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる動作と、期間（Ｆ２）における、偶数列目の電流出力回路４０に定電流Ｉrefを流すためのゲート・ソース間の電圧がセットされる動作とは、図１８と共通である。
第２実施形態の応用例では、期間（Ｆ２）後において、奇数列目および偶数列目の区別なく、制御信号／Ｘpwm(1)〜／Ｘpwm(n)が、期間Ｇのうち、階調レベルに応じた期間にＬレベルになる。
In the second embodiment, the following application examples are also possible. Specifically, the output timing of the control signal may be changed from the writing period (C) of FIG. 18 to the writing period (C) of FIG. 20 while maintaining the configuration shown in FIG.
In the application example of the second embodiment, the operation of setting the voltage between the gate and the source for passing the constant current Iref through the
In the application example of the second embodiment, after the period (F2), the control signal / Xpwm (1) to / Xpwm (n) is the gradation level in the period G regardless of the odd-numbered column and the even-numbered column. It becomes L level in the period according to.
この応用例によれば、図１８の第２実施形態と比較して、データ中継線１４ａに定電流Ｉrefが供給される期間を、さらに長く確保することができるので、多階調化がより容易となる。
According to this application example, as compared with the second embodiment of FIG. 18, it is possible to secure a longer period during which the constant current Iref is supplied to the data relay
次に、第３実施形態について説明する。
図２２は、第３実施形態に係る表示装置１０のうち、制御回路２０および走査線駆動回路１２０を除いた構成を示す回路図である。この図に示されるように、第３実施形態では、第１実施形態と比較して、データ信号出力回路１４０において、ノードＮ１と各列におけるトランジスター５４の一端との間の構成が異なり、表示領域１００については第１実施形態と同じである。このため、第３実施形態については、第１実施形態との相違点を中心に説明する。
Next, the third embodiment will be described.
FIG. 22 is a circuit diagram showing a configuration of the
第３実施形態では、基準電流生成回路３０が１個であり、当該基準電流生成回路３０の出力端であるノードＮ１がｎ本に分岐する。第３実施形態では、各列に対応して電流出力回路４０１および４０２の２個が設けられる。ｊ列目でいえば、電流出力回路４０１および４０２は、ノードＮ１とｊ列目のトランジスター５４の一端との間に並列に設けられる。
In the third embodiment, the reference
図２２では紙面都合で省略されているが、１、２、…、（ｎ−１）、ｎ列目における電流出力回路４０１には、制御回路２０による制御信号Ｇci1(1)、Ｇci1(2)、…、Ｇci1(n-1)、Ｇci1(n)が順に供給される。なお、ｊ列目の電流出力回路４０１には、制御信号Ｇci1(j)が供給される。
同様に、１、２、…、（ｎ−１）、ｎ列目における電流出力回路４０２には、制御回路２０による制御信号Ｇci2(1)、Ｇci2(2)、…、Ｇci2(n-1)、Ｇci2(n)が順に供給される。なお、ｊ列目の電流出力回路４０２には、制御信号Ｇci2(j)が供給される。
また、各列における電流出力回路４０１および４０２には、制御回路２０による制御信号Ｇoが共通に供給される。
Although omitted in FIG. 22 due to space limitations, the
Similarly, the
Further, the control signal Go by the
第３実施形態において、各列の電流出力回路４０１および４０２の構成は同一であるので、電流出力回路４０１および４０２の構成についてはｊ列目で代表させて説明する。
In the third embodiment, since the configuration of the
図２３は、ｊ列目における電流出力回路４０１および４０２の一例を示す回路図である。
この図に示されるように、電流出力回路４０１は、トランジスター４１のドレインノードとトランジスター５４の一端との間にトランジスター５２１を有する点を除き、第１実施形態等における電流出力回路４０（図５参照）と同一である。
同様に、電流出力回路４０２は、トランジスター４１のドレインノードとトランジスター５４の一端との間にトランジスター５２２を有する点を除き、第１実施形態等における電流出力回路４０と同一である。
Figure 23 is a circuit diagram showing an example of a
As shown in this figure, the
Similarly, the
トランジスター５２１および５２２は、いずれもスイッチとして機能する。トランジスター５２１のチャネルはｎ型であり、トランジスター５２２のチャネルはｐ型である。トランジスター５２１のゲートノードおよびトランジスター５２２のゲートノードには、制御回路２０による制御信号Ｇoが共通に供給される。このため、トランジスター５２１および５２２は互いに排他的にオンまたはオフする。
The
第３実施形態に係る表示装置１０の動作について説明する。図２４および図２５は、第３実施形態の動作を説明するためのタイミングチャートである。
第３実施形態では、制御信号Ｇoが奇数フレーム（Ｖ）の期間にＨレベルとなり、偶数フレーム（Ｖ）の期間にＬレベルとなる。また、第３実施形態では、制御信号Ｇci2(1)〜Ｇci2(n)が奇数フレーム（Ｖ）において順に排他的にＨレベルとなり、制御信号Ｇci1(1)〜Ｇci1(n)が偶数フレーム（Ｖ）において順に排他的にＨレベルとなる。
なお、図２４または図２５には示されていないが、基準電流生成回路３０への制御信号Ｇcist_3は、第３実施形態では常時Ｈレベルである。ただし、制御信号Ｇcist_3は、水平帰線期間においてはＬレベルとしてもよい。
また、奇数フレーム（Ｖ）および偶数フレーム（Ｖ）とは、時間的に交互に現れる１フレームの期間を特定するための名称に過ぎない。図２４では奇数フレームが「Ｖ(odd)」と表記され、偶数フレームが「Ｖ(even)」と表記される。
The operation of the
In the third embodiment, the control signal Go becomes the H level during the odd frame (V) period and becomes the L level during the even frame (V) period. Further, in the third embodiment, the control signals Gci2 (1) to Gci2 (n) are exclusively at the H level in the odd frame (V) in order, and the control signals Gci1 (1) to Gci1 (n) are even frames (V). ), The H level is exclusively obtained in order.
Although not shown in FIG. 24 or FIG. 25, the control signal Gcist_3 to the reference
Further, the odd-numbered frame (V) and the even-numbered frame (V) are merely names for specifying the period of one frame that appears alternately in time. In FIG. 24, odd-numbered frames are described as “V (odd)” and even-numbered frames are described as “V (even)”.
第３実施形態では、奇数フレーム（Ｖ）において制御信号ＧoがＨレベルであるので、各列におけるトランジスター５２２がオフになる。また、奇数フレーム（Ｖ）において制御信号Ｇci2(1)〜Ｇci2(n)のうち、Ｈレベルとなった列の電流出力回路４０２のトランジスター４２および４３がオンになるので、定電流Ｉrefを流すためのゲート・ソース間の電圧が容量素子４９にセットされる。制御信号Ｇci2(1)〜Ｇci2(n)は順にＨレベルとなるので、結局、奇数フレーム（Ｖ）では、下段各列において電流出力回路４０２に定電流Ｉrefを流すためのゲート・ソース間の電圧が順にセットされる。
In the third embodiment, since the control signal Go in odd frames (V) is H level, the
偶数フレーム（Ｖ）では制御信号ＧoがＬレベルになるので、各列におけるトランジスター５２１がオフになる。また、偶数フレーム（Ｖ）において制御信号Ｇci1(1)〜Ｇci1(n)のうち、Ｈレベルとなった列の電流出力回路４０１のトランジスター４２および４３がオンになるので、定電流Ｉrefを流すためのゲート・ソース間の電圧が容量素子４９にセットされる。制御信号Ｇci1(1)〜Ｇci1(n)は順にＨレベルとなるので、結局、偶数フレーム（Ｖ）では、上段の各列において電流出力回路４０１に定電流Ｉrefを流すためのゲート・ソース間の電圧が順にセットされる。
Since even frame (V) the control signal Go becomes the L level, the
なお、次の奇数フレーム（Ｖ）では、上段における各列の電流出力回路４０１がセットされたゲート・ソース間の電圧に基づいて定電流Ｉrefを、トランジスター５４を介してデータ中継線１４ａに供給する。また、次の偶数フレーム（Ｖ）では、下段における各列の電流出力回路４０２がセットされたゲート・ソース間の電圧に基づいて定電流Ｉrefを、トランジスター５４を介してデータ中継線１４ａに供給する。
The supply in the next odd frame (V), a constant current Iref based on the voltage between the column gate-source
第３実施形態では、図２６に示されるように、奇数フレーム（Ｖ）において下段各列の電流出力回路４０２にゲート・ソース間の電圧が順次セットされる動作と、上段各列の電流出力回路４０１が定電流Ｉrefを一斉に供給する動作とが並行して実行される。
また、偶数フレーム（Ｖ）において上段各列の電流出力回路４０１にゲート・ソース間の電圧が順次セットされる動作と、下段各列の電流出力回路４０１が定電流Ｉrefを一斉に供給する動作とが並行して実行される。
In the third embodiment, as shown in FIG. 26, the operation voltage between the gate and source are sequentially set to the
Also supplies simultaneously the operation of the voltage between the gate and the source are sequentially set to the
第３実施形態によれば、基準電流生成回路３０が１個であるので、基準電流生成回路３０が複数個ある場合のばらつきが発生しない。このため当該ばらつきに起因する表示品位の低下を抑えることができる。
また、第３実施形態では、第２実施形態の応用例と同様に、データ中継線１４ａに定電流Ｉrefが供給される期間を、長く確保することができるので、多階調化がより容易となる。
According to the third embodiment, since there is one reference
Further, in the third embodiment, as in the application example of the second embodiment, it is possible to secure a long period in which the constant current Iref is supplied to the data relay
ところで、第３実施形態では、下段各列の電流出力回路４０２は、奇数フレーム（Ｖ）においてセットされたゲート・ソース間の電圧に基づいて次の偶数フレーム（Ｖ）においてデータ中継線１４ａに、水平走査期間（Ｈ）毎に定電流Ｉrefを供給する。
同様に、上段各列の電流出力回路４０１は、偶数フレーム（Ｖ）においてセットされたゲート・ソース間の電圧に基づいて次の奇数フレーム（Ｖ）においてデータ中継線１４ａに、水平走査期間（Ｈ）毎に定電流Ｉrefを供給する。
Incidentally, in the third embodiment, the lower the column
Similarly, the upper columns
すなわち、電流出力回路４０１または４０２のトランジスター４１は、１フレーム（Ｖ）の期間において、容量素子４９に保持されたゲート・ソース間の電圧に基づいて定電流Ｉrefを水平走査期間（Ｈ）毎に供給する。
このため、容量素子４９におけるリークが無視できない場合には、表示領域１００における下に向かうほど明るく表示ムラが発生する。
That is, the
Therefore, when the leak in the
詳細には、容量素子４９に保持されたゲート・ソース間の電圧は、１フレーム（Ｖ）において絶対値でみて徐々に低くなるので、トランジスター４１が流す電流が小さくなる。
電流が小さくなると、図２７の「補正なし」で示されるように、制御信号／Ｘpwm(j)がＬレベルとなる期間Ｐcが同じ長さであっても、時間的に後方の水平走査期間においてデータ線１４ｂで到達する電圧Ｖbは、時間的に前方の水平走査期間においてデータ線１４ｂで到達する電圧Ｖaよりも低くなる。データ線１４ｂの電圧が低くなると、容量素子１３２に保持されるゲート・ソース電圧Ｖgsが絶対値でみて高くなるので、ＯＬＥＤ１３０に流れる電流Ｉdsが大きくなり、階調レベルで指定される輝度よりも、明るく発光してしまう。
Specifically, since the voltage between the gate and the source held by the
When the current becomes small, as shown by “no correction” in FIG. 27, even if the period Pc at which the control signal / Xpwm (j) becomes L level is the same length, in the horizontal scanning period rearward in time. The voltage Vb reached by the
そこで、この点を改善した第３実施形態の応用例について説明する。
この応用例では、制御回路２０が、ｊ列目でいえば制御信号／Ｘpwm(j)がＬレベルとなる期間を、表示領域１００における走査線１２の位置に応じて補正する。
具体的には、制御回路２０は、走査線１２が選択される水平走査期間（Ｈ）の書込期間（Ｃ）において制御信号／Ｘpwm(j)がＬレベルとなる期間を、選択される走査線１２が表示領域１００において下側に位置するほど長くするように補正する。
Therefore, an application example of the third embodiment in which this point is improved will be described.
In this application example, the
Specifically, the
表示領域１００において位置する、ある１本の走査線１２を第１走査線とし、第１走査線よりも相対的に下側に位置する走査線１２を第２走査線とした場合を想定する。第１走査線とｊ列目のデータ線との交差に対応する画素に指定される階調レベルと、第２走査線とｊ列目のデータ線との交差に対応する画素に指定される階調レベルとが同じであれば、制御回路２０は、第２走査線が選択される際の書込期間（Ｃ）において制御信号／Ｘpwm(j)がＬレベルとなる期間は、第１走査線が選択される際の書込期間（Ｃ）において制御信号／Ｘpwm(j)がＬレベルとなる期間よりも長くなるように補正する。
It is assumed that one
このような補正によれば、図２７の「補正あり」で示されるように、制御信号／Ｘpwm(j)がＬレベルとなる期間Ｐcが、時間的に後方となる場合に時間αだけ延長される。このため、時間的に後方の水平走査期間においてデータ線１４ｂで到達する電圧を、時間的に前方の水平走査期間においてデータ線１４ｂで到達する電圧Ｖaに揃えることができる。
したがって、応用例によれば、電流出力回路４０１または４０２の容量素子４９においてリークが発生する場合でも、表示ムラによる表示品位の低下を抑えることができる。
According to such a correction, as shown by “with correction” in FIG. 27, the period Pc at which the control signal / Xpwm (j) becomes the L level is extended by the time α when the time is backward. NS. Therefore, the voltage reached by the
Therefore, according to the application example, even if a leak occurs in the
なお、上述したように第２実施形態では列毎に電流出力回路４０が設けられ、第３実施形態では列毎に電流出力回路４０１および４０２が設けられる。電流出力回路４０（４０１、４０２）の特性が列毎にばらつく場合、当該ばらつきを補償するように、制御回路２０が制御信号／Ｘpwm(1)〜／Ｘpwm(n)がＬレベルとなる期間を補正してもよい。
In the second embodiment as described above the
電流出力回路４０については、図５に示される構成に限られず、例えば図２８に示される構成でもよい。
図２８に示されるように、この電流出力回路４０では、図５におけるトランジスター４２を廃する代わりに、トランジスター４１と同等のｐ型のトランジスター４５が設けられる。トランジスター４５のゲートノードは、容量素子４９の一端およびトランジスター４１のゲートノードに接続される。トランジスター４５のソースノードは給電線１１６に接続され、トランジスター４５のドレインノードはトランジスター４３のドレインノードに接続される。
The
As shown in FIG. 28, in this
この構成では、制御信号ＧciがＨレベルとなって、トランジスター４３がオンすると、トランジスター４３および４５を介して基準電流Ｉrefが流れ、当該基準電流Ｉrefが流れたときにおけるトランジスター４５のゲート・ソース間の電圧が容量素子４９に保持される。したがって、制御信号ＧciがＬレベルとなって、トランジスター４３がオフすると、今度は、トランジスター４１が容量素子４９に保持された電圧に基づいて電流を供給する。すなわち、トランジスター４１は、トランジスター４３が流した電流をコピーして、出力することになる。
In this configuration, when the control signal Gci becomes H level and the
なお、特に図示しないが、図２８の電流出力回路４０にトランジスター５２１を追加すれば、図２３の電流出力回路４０１に適用可能であり、また、トランジスター５２２を追加すれば、図２３の電流出力回路４０２に適用可能である。
Although not shown, by adding the
なお、上述した各種の実施形態や応用例（以下、「実施形態等」と称呼する）では、表示素子の一例としてＯＬＥＤ１３０を例示して説明したが、他の表示素子を用いてもよい。例えば表示素子としてＬＥＤを用いてもよい。
また、実施形態等では、基準電流生成回路３０、電流出力回路４０、画素回路１１０およびデータ信号出力回路１４０におけるトランジスターのチャネル型は、実施形態に限定されない。トランジスターのチャネル型を変更する場合には、当該トランジスターのゲートノードに供給される制御信号の論理レベルが適宜反転される。
Although the
Further, in the embodiment and the like, the channel type of the transistor in the reference
＜電子機器＞
次に、実施形態等に係る表示装置１０を適用した電子機器について説明する。表示装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウントディスプレイを例に挙げて説明する。
<Electronic equipment>
Next, an electronic device to which the
図２９は、ヘッドマウントディスプレイの外観を示す図であり、図３０は、その光学的な構成を示す図である。
まず、図２９に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図３０に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の表示装置１０Ｌと右眼用の表示装置１０Ｒとが設けられる。
表示装置１０Ｌの画像表示面は、図３０において左となるように配置している。これによって表示装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、表示装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。表示装置１０Ｒの画像表示面は、表示装置１０Ｌとは反対の右となるように配置している。これによって表示装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、表示装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
FIG. 29 is a diagram showing the appearance of the head-mounted display, and FIG. 30 is a diagram showing the optical configuration thereof.
First, as shown in FIG. 29, the head-mounted
The image display surface of the
この構成において、ヘッドマウントディスプレイ３００の装着者は、表示装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を表示装置１０Ｌに表示させ、右眼用画像を表示装置１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。
In this configuration, the wearer of the head-mounted
Further, in the head-mounted
なお、表示装置１０を含む電子機器については、ヘッドマウントディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。
The electronic device including the
＜付記＞
ひとつの態様（態様１）に係る表示装置は、走査線と第１データ線との交差に設けられた第１画素回路と、前記走査線と第２データ線との交差に設けられた第２画素回路と、データ信号出力回路と、を有し、前記データ信号出力回路は、第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、基準電流を生成する基準電流生成回路と、前記基準電流生成回路によりセットされた前記基準電流に基づいて定電流を出力する１個以上の電流出力回路と、を含み、前記第１画素回路の第１階調レベルに応じた期間に前記定電流を前記第１データ中継線に供給し、前記第２画素回路の第２階調レベルに応じた期間に前記定電流を前記第２データ中継線に供給する。
この態様によれば、第１データ線と第２データ線とで基準電流生成回路が共用される。このため、データ線毎に基準電流生成回路が設けられる構成と比較して、基準電流生成回路のばらつきに起因する表示ムラを低減することができる。
なお、１列目のデータ線１４ｂが第１データ線の一例であり、２列目のデータ線１４ｂが第２データ線の一例である。また、ｉ行目の走査線１２と１列目のデータ線１４ｂとの交差に対応する画素回路１１０が第１画素回路の一例であり、ｉ行目の走査線１２と２列目のデータ線１４ｂとの交差に対応する画素回路１１０が第２画素回路の一例である。１列目の容量素子６４が第１容量素子の一例であり、２列目の容量素子６４が第２容量素子の一例である。１列目のデータ中継線１４ａが第１データ中継線の一例であり、２列目のデータ中継線１４ａが第２データ中継線の一例である。
<Additional notes>
The display device according to one aspect (aspect 1) is a first pixel circuit provided at the intersection of the scanning line and the first data line, and a second display device provided at the intersection of the scanning line and the second data line. The data signal output circuit includes a pixel circuit and a data signal output circuit, and the data signal output circuit has a first capacitance provided between the first data relay line, the first data line, and the first data relay line. An element, a second data relay line, a second capacitance element provided between the second data line and the second data relay line, a reference current generation circuit for generating a reference current, and the reference current generation. The constant current is output in a period corresponding to the first gradation level of the first pixel circuit, including one or more current output circuits that output a constant current based on the reference current set by the circuit. It is supplied to one data relay line, and the constant current is supplied to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit.
According to this aspect, the reference current generation circuit is shared by the first data line and the second data line. Therefore, it is possible to reduce display unevenness due to variations in the reference current generation circuit, as compared with a configuration in which a reference current generation circuit is provided for each data line.
The
態様１の具体的な態様（態様２）に係る表示装置は、前記電流出力回路は１個であり、当該１個のデータ信号出力回路は、前記第１データ中継線に前記定電流を供給した後に、前記第２データ中継線に前記定電流を供給する。
この態様によれば、第１データ線と第２データ線とで基準電流生成回路および電流出力回路が共用される。このため、データ線毎に基準電流生成回路および電流出力回路が設けられる構成と比較して、基準電流生成回路および電流出力回路のばらつきに起因する表示ムラを低減することができる。
The display device according to the specific aspect (aspect 2) of the first aspect has one current output circuit, and the one data signal output circuit supplies the constant current to the first data relay line. Later, the constant current is supplied to the second data relay line.
According to this aspect, the reference current generation circuit and the current output circuit are shared by the first data line and the second data line. Therefore, it is possible to reduce display unevenness due to variations in the reference current generation circuit and the current output circuit, as compared with a configuration in which the reference current generation circuit and the current output circuit are provided for each data line.
態様２の別の具体的な態様（態様３）に係る表示装置は、前記データ信号出力回路において、前記電流出力回路は、前記第１データ中継線に対応する第１電流出力回路と、前記第２データ中継線に対応する第２電流出力回路とを含む。
態様３の具体的な態様（態様４）に係る表示装置は、前記基準電流生成回路は、前記基準電流を前記第１電流出力回路にセットした後、前記基準電流を前記第２電流出力回路にセットする。
この態様によれば、基準電流生成回路が基準電流を時分割で第１電流出力回路および第２電流出力回路にセットする。
The display device according to another specific aspect (aspect 3) of the second aspect is the data signal output circuit, wherein the current output circuit includes a first current output circuit corresponding to the first data relay line and the first current output circuit. 2 Includes a second current output circuit corresponding to the data relay line.
In the display device according to the specific aspect (aspect 4) of the third aspect, the reference current generation circuit sets the reference current in the first current output circuit, and then transfers the reference current to the second current output circuit. set.
According to this aspect, the reference current generation circuit sets the reference current in the first current output circuit and the second current output circuit in a time division.
態様４の具体的な態様（態様５）に係る表示装置は、前記基準電流生成回路が前記基準電流を前記第２電流出力回路にセットする期間に、前記第１電流出力回路が前記第１データ中継線に前記定電流を供給する。
この態様によれば、第１電流出力回路または第２電流出力回路が定電流を供給する期間を、態様１と比較して長く確保することができる。
In the display device according to the specific aspect (aspect 5) of the fourth aspect, the first current output circuit performs the first data while the reference current generation circuit sets the reference current in the second current output circuit. The constant current is supplied to the relay line.
According to this aspect, the period during which the first current output circuit or the second current output circuit supplies a constant current can be secured longer than that in the first aspect.
態様４の具体的な態様（態様６）に係る表示装置は、前記基準電流生成回路が前記基準電流を前記第２電流出力回路にセットした後、前記第１電流出力回路が前記第１データ中継線に前記定電流を供給し、前記第２電流出力回路が前記第２データ中継線に前記定電流を供給する。
この態様によれば、第１電流出力回路および第２電流出力回路が一斉に定電流を供給するので、定電流の供給期間を、態様５と比較して長く確保することができる。
In the display device according to the specific aspect (aspect 6) of the fourth aspect, after the reference current generation circuit sets the reference current in the second current output circuit, the first current output circuit relays the first data. The constant current is supplied to the line, and the second current output circuit supplies the constant current to the second data relay line.
According to this aspect, since the first current output circuit and the second current output circuit supply the constant current all at once, the constant current supply period can be secured longer than that of the fifth aspect.
態様１の具体的な態様（態様７）に係る表示装置は、前記データ信号出力回路において、前記電流出力回路は、前記第１データ中継線に対応する第１電流出力回路および第２電流出力回路と、前記第２データ中継線に対応する第３電流出力回路および第４電流出力回路と、を含む。
なお、１列目に対応する電流出力回路４０１が第１電流出力回路の一例であり、１列目に対応する電流出力回路４０２が第２電流出力回路の一例である。また、２列目に対応する電流出力回路４０１が第３電流出力回路の一例であり、２列目に対応する電流出力回路４０２が第４電流出力回路の一例である。
The display device according to the specific aspect (aspect 7) of the first aspect is the data signal output circuit, wherein the current output circuit is a first current output circuit and a second current output circuit corresponding to the first data relay line. And a third current output circuit and a fourth current output circuit corresponding to the second data relay line.
The
態様７の具体的な態様（態様８）に係る表示装置は、前記基準電流生成回路が前記基準電流を前記第２電流出力回路または前記第４電流出力回路にセットする期間に、前記第１電流出力回路が前記第１データ中継線に前記定電流を供給し、前記第３電流出力回路が前記第２データ中継線に前記定電流を供給する。
この態様によれば、第１電流出力回路および第３流出力回路が定電流を供給する期間を、態様１における第１電流出力回路が定電流を供給する期間と比較して長く確保することができる。
The display device according to the specific aspect (aspect 8) of the seventh aspect is the first current during the period in which the reference current generation circuit sets the reference current in the second current output circuit or the fourth current output circuit. The output circuit supplies the constant current to the first data relay line, and the third current output circuit supplies the constant current to the second data relay line.
According to this aspect, the period during which the first current output circuit and the third flow output circuit supply a constant current can be secured longer than the period during which the first current output circuit in the first aspect supplies a constant current. can.
態様７の別の具体的な態様（態様９）に係る表示装置は、走査線は、第１走査線と第２走査線とを含み、前記第１画素回路が、前記第１走査線と前記第１データ線との交差に設けられ、前記第２走査線と前記第１データ線との交差に第３画素回路が設けられ、同一フレームの期間において前記第２走査線は、前記第１走査線よりも時間的に後に選択され、前記データ信号出力回路は、前記第３画素回路の第３階調レベルに応じた期間に前記定電流を前記第１データ中継線に供給し、前記第１階調レベルおよび前記第３階調レベルが同じである場合に、前記第１走査線が選択された期間のうち、前記定電流を前記第１データ中継線に供給する期間の長さと、前記第２走査線が選択された期間のうち、前記定電流を前記第１データ中継線に供給する期間の長さと、が異なる。
この態様によれば、第１走査線に位置する画素回路と、同一フレームの期間において第１走査線より時間的に後に選択される第２走査線に位置する画素回路とで発生する明るさの違いを低減することができる。
In the display device according to another specific aspect (aspect 9) of the
According to this aspect, the brightness generated by the pixel circuit located on the first scanning line and the pixel circuit located on the second scanning line selected after the first scanning line in the same frame period. The difference can be reduced.
態様１乃至９の具体的な態様（態様１０）に係る電子機器は、上記いずれか態様に係る表示装置を有する。この態様によれば、表示ムラを低減することができる。
The electronic device according to the specific aspect (aspect 10) of
１０…表示装置、１２…走査線、１４ａ…データ中継線、１４ｂ…データ線、３０…基準電流生成回路、４０、４０１、４０２…電流出力回路、４９、６４、１３２…容量素子、１００…表示領域、１１０…画素回路、１２１〜１２５…トランジスター、１３０…ＯＬＥＤ、３００…ヘッドマウントディスプレイ。 10 ... Display device, 12 ... Scanning line, 14a ... Data relay line, 14b ... Data line, 30 ... Reference current generation circuit, 40, 40 1 , 40 2 ... Current output circuit, 49, 64, 132 ... Capacitive element, 100 ... Display area, 110 ... Pixel circuit, 121-125 ... Transistor, 130 ... OLED, 300 ... Head-mounted display.
Claims (10)
前記走査線と第２データ線との交差に設けられた第２画素回路と、
データ信号出力回路と、
を有し、
前記データ信号出力回路は、
第１データ中継線と、前記第１データ線および前記第１データ中継線との間に設けられた第１容量素子と、
第２データ中継線と、前記第２データ線および前記第２データ中継線との間に設けられた第２容量素子と、
基準電流を生成する基準電流生成回路と、
前記基準電流生成回路によりセットされた前記基準電流に基づいて定電流を出力する１個以上の電流出力回路と、
を含み、
前記第１画素回路の第１階調レベルに応じた期間に前記定電流を前記第１データ中継線に供給し、
前記第２画素回路の第２階調レベルに応じた期間に前記定電流を前記第２データ中継線に供給する
表示装置。 The first pixel circuit provided at the intersection of the scanning line and the first data line,
A second pixel circuit provided at the intersection of the scanning line and the second data line,
Data signal output circuit and
Have,
The data signal output circuit is
A first capacitive element provided between the first data relay line, the first data line, and the first data relay line, and
A second capacitive element provided between the second data relay line, the second data line, and the second data relay line, and
A reference current generation circuit that generates a reference current,
One or more current output circuits that output a constant current based on the reference current set by the reference current generation circuit, and
Including
The constant current is supplied to the first data relay line during a period corresponding to the first gradation level of the first pixel circuit.
A display device that supplies the constant current to the second data relay line during a period corresponding to the second gradation level of the second pixel circuit.
当該１個のデータ信号出力回路は、
前記第１データ中継線に前記定電流を供給した後に、前記第２データ中継線に前記定電流を供給する
請求項１に記載の表示装置。 The current output circuit is one.
The one data signal output circuit is
The display device according to claim 1, wherein the constant current is supplied to the second data relay line after the constant current is supplied to the first data relay line.
前記電流出力回路は、
前記第１データ中継線に対応する第１電流出力回路と、
前記第２データ中継線に対応する第２電流出力回路と
を含む
請求項１に記載の表示装置。 In the data signal output circuit
The current output circuit
The first current output circuit corresponding to the first data relay line and
The display device according to claim 1, further comprising a second current output circuit corresponding to the second data relay line.
前記基準電流を前記第１電流出力回路にセットした後、
前記基準電流を前記第２電流出力回路にセットする
請求項３に記載の表示装置。 The reference current generation circuit is
After setting the reference current in the first current output circuit,
The display device according to claim 3, wherein the reference current is set in the second current output circuit.
前記第１電流出力回路が前記第１データ中継線に前記定電流を供給する
請求項４に記載の表示装置。 During the period when the reference current generation circuit sets the reference current in the second current output circuit,
The display device according to claim 4, wherein the first current output circuit supplies the constant current to the first data relay line.
前記第１電流出力回路が前記第１データ中継線に前記定電流を供給し、
前記第２電流出力回路が前記第２データ中継線に前記定電流を供給する
請求項４に記載の表示装置。 After the reference current generation circuit sets the reference current in the second current output circuit,
The first current output circuit supplies the constant current to the first data relay line,
The display device according to claim 4, wherein the second current output circuit supplies the constant current to the second data relay line.
前記電流出力回路は、
前記第１データ中継線に対応する第１電流出力回路および第２電流出力回路と、
前記第２データ中継線に対応する第３電流出力回路および第４電流出力回路と、
を含む
請求項１に記載の表示装置。 In the data signal output circuit
The current output circuit
The first current output circuit and the second current output circuit corresponding to the first data relay line, and
The third current output circuit and the fourth current output circuit corresponding to the second data relay line, and
The display device according to claim 1.
前記第１電流出力回路が前記第１データ中継線に前記定電流を供給し、
前記第３電流出力回路が前記第２データ中継線に前記定電流を供給する
請求項７に記載の表示装置。 During the period when the reference current generation circuit sets the reference current in the second current output circuit or the fourth current output circuit,
The first current output circuit supplies the constant current to the first data relay line,
The display device according to claim 7, wherein the third current output circuit supplies the constant current to the second data relay line.
前記第１画素回路が、前記第１走査線と前記第１データ線との交差に設けられ、
前記第２走査線と前記第１データ線との交差に第３画素回路が設けられ、
同一フレームの期間において前記第２走査線は、前記第１走査線よりも時間的に後に選択され、
前記データ信号出力回路は、
前記第３画素回路の第３階調レベルに応じた期間に前記定電流を前記第１データ中継線に供給し、
前記第１階調レベルおよび前記第３階調レベルが同じである場合に、
前記第１走査線が選択された期間のうち、前記定電流を前記第１データ中継線に供給する期間の長さと、
前記第２走査線が選択された期間のうち、前記定電流を前記第１データ中継線に供給する期間の長さと、が異なる
請求項７に記載の表示装置。 The scanning line includes a first scanning line and a second scanning line.
The first pixel circuit is provided at the intersection of the first scanning line and the first data line.
A third pixel circuit is provided at the intersection of the second scanning line and the first data line.
In the same frame period, the second scan line is selected after the first scan line in time.
The data signal output circuit is
The constant current is supplied to the first data relay line during a period corresponding to the third gradation level of the third pixel circuit.
When the first gradation level and the third gradation level are the same,
Of the period during which the first scanning line is selected, the length of the period during which the constant current is supplied to the first data relay line and
The display device according to claim 7, wherein the length of the period during which the second scanning line is selected is different from the length of the period during which the constant current is supplied to the first data relay line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020074594A JP2021173776A (en) | 2020-04-20 | 2020-04-20 | Display and electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2020074594A JP2021173776A (en) | 2020-04-20 | 2020-04-20 | Display and electronic apparatus |
Publications (1)
| Publication Number | Publication Date |
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| JP2021173776A true JP2021173776A (en) | 2021-11-01 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2020074594A Pending JP2021173776A (en) | 2020-04-20 | 2020-04-20 | Display and electronic apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2021173776A (en) |
-
2020
- 2020-04-20 JP JP2020074594A patent/JP2021173776A/en active Pending
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