JP2021144468A - 情報処理装置，試験プログラムおよび試験方法 - Google Patents

Abstract

【課題】単一プロセッサ環境でも、同一アドレスへのストア命令の順序保証回路の妥当性を検証可能とする。
【解決手段】複数のストア命令によってメモリにストアにされるストア用データとして、互いに相違する複数種類のストア用データを作成し、メモリにおける、複数のストア命令のそれぞれのストア用データのストア先として、他のストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定し、設定されたストア先のアドレスに対して、生成されたストア用データを書き込ませるストア命令を実行し、メモリから読み出したデータを期待値と比較することでストア命令実行部により実行された複数のストア命令の順序を確認する。
【選択図】図７

Description

本発明は、情報処理装置，試験プログラムおよび試験方法に関する。

順序保証試験は、連続でデータ転送を行なっても転送順序が変わらないことを確認する試験であり、プロセッサに備えられる順序保証回路の妥当性を検証するものである。

図１３は従来の順序保証試験システムの構成を示す図である。

従来の順序保証試験システムは、メモリ５０１とストア側プロセッサ５０２とロード側プロセッサ５０３とを備え、メモリ５０１の同一アドレスに対するストア（Store）命令の順序保証を試験する。図１３においては、ストア側プロセッサ５０２をプロセッサ＃０と表し、ロード側プロセッサ５０３をプロセッサ＃１と表す。

ストア側プロセッサ５０２がメモリ５０１の検証対象記憶領域に対して、時系列順に複数回のストアを行ない、プロセッサ５０３が、メモリ５０１の当該検証対象記憶領域から非定期にロード（Load）を行なう。例えば、ストア側プロセッサ５０２は、昇順のデータをメモリ５０１の検証対象記憶領域に対して順次ストアする。

図１３においては、ストア側プロセッサ５０２が、“0x1111”，“0x2222”，“0x3333”，・・・，“0x1fff”を順次ストアしている。

そして、ロード側プロセッサ５０３においてロードした値が期待値と一致するか否かを比較することでストア命令とロード命令の順序性を確認する。例えば、ロード側プロセッサ５０３は、ロードした値を前回ロードした値と比較し、ロードした値が前回ロードした値よりも小さい場合に、ストア命令の転送順序の入れ替わりが発生したと判断する。これにより、各プロセッサの順序保証回路の妥当性検証を実現する。

特開２０１７−１６６３８号公報 特開２００６−３１１５６号公報

しかしながら、このような従来の順序保証試験では、ロード側プロセッサ５０３によるロードがどのタイミングで実行されるか分からないため、全てのストア命令の転送順序の妥当性確認ができない。例えば、ストア命令の転送順序が入れ替わったとしても、読み出すタイミングによって順序逆転を検出することができない場合がある。

図１３に示す例において、ストア側プロセッサ５０２によるストアに順序入れ替えが発生し、例えば、“0x2222”に先行して“0x3333”のストアが行なわれた場合であっても、その後に“0x4444”のロードが行なわれることで、“0x2222”と“0x3333”とのストア順序入れ替えが検出されない場合がある。

また、上述の如き従来の順序保証試験では、ストア側プロセッサ５０２とロード側プロセッサ５０３との複数のプロセッサを用いるので、単一プロセッサ構成の順序保証を実現することができないという課題もある。
１つの側面では、本発明は、ストア命令の転送順序の逆転を容易に検出することを目的とする。

このため、この情報処理装置は、プロセッサとメモリとを備える情報処理装置において、複数のストア命令によって前記メモリにストアされるストア用データとして、互いに相違する複数種類のストア用データを作成するストアデータ生成部と、前記メモリにおける、複数のストア命令のそれぞれの前記ストア用データのストア先として、他のストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定するストア対象アドレス設定部と、前記ストア対象アドレス設定部により設定された前記ストア先のアドレスに対して、前記ストアデータ生成部によって生成された前記ストア用データを書き込ませるストア命令を実行する、ストア命令実行部と、前記メモリから読み出したデータを期待値と比較することで前記ストア命令実行部により実行された複数のストア命令の順序を確認する確認部とを備える。

一実施形態によれば、ストア命令の転送順序逆転を容易に検出することができる。

実施形態の一例としての情報処理装置の構成を模式的に示す図である。 実施形態の一例としての情報処理装置の試験条件情報を例示する図である。 実施形態の一例としての情報処理装置におけるメモリ順序性試験の結果を説明するための図である。 実施形態の一例としての情報処理装置におけるメモリ順序性試験の結果を説明するための図である。 実施形態の一例としての情報処理装置におけるメモリ順序性試験の結果を説明するための図である。 実施形態の一例としての情報処理装置におけるメモリ順序性試験の結果を説明するための図である。 実施形態の一例としての情報処理装置におけるメモリ順序性試験の処理を説明するためのフローチャートである。 実施形態の一例としての情報処理装置の試験結果確認部の処理を説明するためのフローチャートである。 実施形態の一例としての情報処理装置のハードウェア構成を例示する図である。 実施形態の情報処理装置の変形例を例示する図である。 実施形態の変形例としての情報処理装置におけるメモリ順序性試験の結果を説明するための図である。 実施形態の変形例としての情報処理装置におけるメモリ順序性試験の結果を説明するための図である。 従来の順序保証試験システムの構成を示す図である。

以下、図面を参照して実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形（実施形態および各変形例を組み合わせる等）して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。

（Ａ）構成
図１は実施形態の一例としての情報処理装置１の構成を模式的に示す図である。

図１に例示する情報処理装置１は、プロセッサ１０とメモリ２０とを備え、これらのプロセッサ１０とメモリ２０とは、メモリバス２を介して通信可能に接続されている。

メモリ２０は、ＲＯＭ（Read Only Memory）およびＲＡＭ（Random Access Memory）を含む記憶メモリである。メモリ２０のＲＡＭは、本情報処理装置１において主記憶装置として使用される。ＲＡＭには、プロセッサ１０に実行させるＯＳやアプリケーションプログラムの少なくとも一部やプロセッサ１０による処理に必要な各種データが一時的に格納され、キャッシュメモリとして使用される。以下、キャッシュメモリを符号２０を付して示す場合がある。

このキャッシュメモリ２０には、プロセッサ１０がストア命令を実行することによりデータがキャッシュライン単位でライトされ、また、プロセッサ１０がロード命令を実行することによりデータがロードされる。

本情報処理装置１において、プロセッサ１０は、メモリ２０へのアクセス順序を制御するメモリオーダリングに関して、ＲＭＯ（Relax Memory Oredering）方式、またはＴＳＯ（Total Store Ordering）方式を採用している。

また、本情報処理装置１は、プロセッサ１０が実行する複数のストア命令間のメモリ順序性およびロード命令間のメモリ順序性の検証を行なうメモリ順序性試験機能を備える。メモリ順序性試験機能は、プロセッサ１０に備えられる図示しない順序保証回路の妥当性を検証するものであり、メモリ２０の同一アドレスへのストア命令の順序保証回路の妥当性を検証する。

そして、メモリ２０の記憶領域の一部である試験領域２１が、メモリ順序性試験においてストア命令およびロード命令の対象となる。すなわち、後述する試験実行部１０５のストア命令実行部１０６が複数のストア命令を実行することで、この試験領域２１の同一アドレス（同一キャッシュライン）に対する、複数回の試験データ（ストア用データ）のストアが行なわれる。また、後述する試験結果確認部１０７のロード命令実行部１０８が複数のロード命令を実行することで、この試験領域２１の同一アドレス（同一キャッシュライン）から複数回の試験データ（ストア用データ）のロードが行なわれる。
また、メモリ２０における試験領域２１と異なる他の記憶領域には、試験条件情報２２が記憶される。試験条件情報２２の詳細は、図２を用いて後述する。
プロセッサ１０は、図１に示すように、試験条件設定部１０１，試験実行部１０５および試験結果確認部１０７としての機能を実現する。

試験条件設定部１０１は、メモリ順序性試験における試験条件を設定するものであり、メモリ順序性試験においてストア命令を実行するための条件を設定する。試験条件設定部１０１は、設定した試験条件情報２２をメモリ２０における試験領域２１とは異なる記憶領域に記憶させる。
試験条件設定部１０１は、ストア発行回数設定部１０２，ストアデータ生成部１０３およびストア対象アドレス設定部１０４を備える。
本情報処理装置１において、試験条件は、ストア回数，ストア用データおよびストア対象アドレスを含む。

ストア発行回数設定部１０２は、ストア命令の発行回数である“ストア発行回数”を設定する。ストア発行回数設定部１０２は、ストア発行回数として、キャッシュラインサイズのバイト数Ｓと同数を設定する。なお、キャッシュラインサイズの最大値が２５６バイトであるものとする。すなわち、ストア回数の最大値は２５６回であるものとする。
ストア発行回数設定部１０２によって設定されたストア回数は、メモリ２０に試験条件情報２２として記憶される。

図２は実施形態の一例としての情報処理装置１の試験条件情報２２を例示する図である。
この図２に例示する試験条件情報２２においては、キャッシュラインサイズＳが２５６バイトの例を示しており、このキャッシュラインサイズＳに応じて、発行回数２５６分のストア用データ（試験データ）が示されている。この図２に例示する試験条件情報２２においては、発行回数の最大値（２５６）がストア発行回数Ｓに相当する（Ｓ=２５６）。

ストア発行回数設定部１０２は、例えば、プロセッサ１０に備えられたレジスタ等からキャッシュライン情報をリードすることで、キャッシュラインサイズＳを取得してもよい。また、本情報処理装置１を操作する試験実行者にオプションパラメータ等によりキャッシュラインサイズを設定させ、ストア発行回数設定部１０２がこの設定されたキャッシュラインサイズＳを取得してもよい。

ストア対象アドレス設定部１０４は、ストア命令によるストア用データ（試験データ）のストア先のアドレスである書き込み先アドレス（ストア対象アドレス）を設定する。

ストア対象アドレス設定部１０４は、ストア命令の発行回数に応じた書き込み先アドレスを設定する。具体的には、ストア対象アドレス設定部１０４は、ストア命令の発行回数に応じて設定する書き込み先アドレスとして、試験領域２１における異なる位置を設定する。このように、試験領域２１におけるロード対象位置を変更することで、各ロード対象位置に応じて異なるストア命令のストア用データを読み出すことができる。

また、このように設定される複数の書き込み先アドレスのうち、連続する２つの書き込み先アドレスにおいて、後続する書き込み先アドレスの一部は、先行する（本実施形態では直前の）ストア命令と重複する。すなわち、ストア対象アドレス設定部１０４は、メモリ２０における、複数のストア命令のそれぞれのストア用データのストア先として、他のストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定する。これにより、正しい順序で転送された連続する複数のストア用データ間においては、後続するストア命令のストア用データが、先行するストア命令のストア用データの一部を上書きする形となり、先行するストア命令のストア用データの一部が残る。

本情報処理装置１において、ストア対象アドレス設定部１０４は、ストア命令が発行される度に所定サイズ（本情報処理装置１においては１ｂｙｔｅ）分インクリメントしたアドレスをストア対象アドレスとして設定する。これにより、ストア命令毎に、試験領域２１におけるストア位置、すなわち、ロード対象位置を変更している。

試験領域２１における試験対象キャッシュラインの先頭アドレスをAとする。ストア対象アドレス設定部１０４は、後述するストア命令実行部１０６が実行する複数のストア命令のうちｎ回目のストア命令の実行において、このｎ回目のストア命令の書き込み先アドレスをA+n-1（単位；ｂｙｔｅ）とする。

例えば、ストア対象アドレス設定部１０４は、初回（ｎ=１）に発行するストア命令については、ストア対象アドレスとしてアドレスAを設定する。アドレスAは、例えば、“0xf0000000”である。その後、２回目に発行するストア命令（ｎ=２）について、ストア対象アドレス設定部１０４は、ストア対象アドレスとしてアドレスA+1を設定する。アドレスAが、例えば“0xf0000000”である場合には、アドレスA+1は、“0xf0000001”である。

ストア対象アドレス設定部１０４によって設定されたストア対象アドレスは、メモリ２０に試験条件情報２２として記憶される。図２に例示する試験条件情報２２においては、ストア対象アドレスが対象アドレスとして示されている。
ストアデータ生成部１０３は、ストア命令によりメモリ２０の試験領域２１にストアするストア用データ（試験データ）を作成する。

ストアデータ生成部１０３は、ストア命令実行部１０６が実行する複数のストア命令について、連続して発行されるストア命令のストア用データが互いに相違するように、シーケンシャルに変化する複数種類のストア用データを作成する。本情報処理装置１においては、ストアデータ生成部１０３は、ストア対象アドレスに応じて昇順に変化させるように値を順次インクリメントすることで、値が連続する複数種類のストア用データを作成する。ストアデータ生成部１０３は、ストア発行回数設定部１０２が設定したストア発行回数と同数のストア用データを生成する。

ここで、プロセッサ１０が一度のストアにおいてメモリ２０にアクセスする際のデータサイズ（単位サイズ）であるストア命令書き込みサイズをｍとする。ストア命令書き込みサイズｍは、プロセッサ１０がサポートする命令により異なる。

ストアデータ生成部１０３は、ストア命令実行部１０６が実行する複数のストア命令のうちｎ回目のストア命令の実行において、１ｂｙｔｅデータであるｎ−１を、ｍ回、繰り返し並べることで構成したｍバイトのデータをストア用データとして設定する。すなわち、ストアデータ生成部１０３は、ｎ−１の数値を示すデータをｍ回繰り返し並べることによりストア用データを作成する。

ストアデータ生成部１０３は、ストア命令書き込みサイズに応じたデータ長を有するストア用データを作成する。また、同一のストア命令書き込みサイズについて作成される複数のストア用データのデータ長は等しい。
ストアデータ生成部１０３によって作成されたストア用データは、メモリ２０に試験条件情報２２として記憶される。
ストアデータ生成部１０３は、複数種類のストア命令書き込みサイズ毎にストア用データを作成する。

図２においては、ストア命令書き込みサイズ（ｍ）が２ｂｙｔｅ，４ｂｙｔｅ，８ｂｙｔｅおよび２５６ｂｙｔｅのそれぞれに対応するストア用データが示されている。

例えば、この図２において、ストア命令書き込みサイズが２ｂｙｔｅ（ｍ=２）のストア用データにおいては、１回目に発行されるストア命令（ｎ=１）については、１ｂｙｔｅの“00（1-1）”を２回並べて構成した２ｂｙｔｅのデータ“0000”が示されている。

また、その２回目に発行されるストア命令（ｎ=２）については、１ｂｙｔｅの“01（=2-1）”を２回並べて構成した２ｂｙｔｅのデータ“0101”が示されている。

ストアデータ生成部１０３は、複数種類のストア命令書き込みサイズ毎にストア用データを作成し、後述する試験実行部１０５は、これらのストア命令書き込みサイズ毎に作成されたストア用データを用いて、それぞれメモリ順序性試験を行なう。

図２に例示する試験条件情報２２は、ストア対象アドレス設定部１０４によって設定されたストア対象アドレスと、ストアデータ生成部１０３によって生成されたストア用データとが関連付けられている。

試験実行部１０５は、試験条件設定部１０１によって設定された試験条件に従って、試験領域２１のストア対象アドレスに対してストア用データ（試験データ）をストアさせることで、同一アドレスに対する複数のストア命令の実行試験を行なう。

試験実行部１０５はストア命令実行部１０６としての機能を備える。ストア命令実行部１０６は、試験条件情報２２を参照して、ストア対象アドレス設定部１０４が設定したストア対象アドレスに対して、当該ストア対象アドレスに対応するストア用データをストアさせるストア命令を実行する。

以下、ストア命令実行部１０６が実行するストア命令として、ストア対象アドレスYにストア用データXを書き込むストア命令を、“store X, Y”のフォーマットで示す。

そして、試験実行部１０５は、上述の如き試験領域２１に試験データをストアさせるストア命令を、ストア発行回数設定部１０２によって設定された回数（Ｓ回）だけ実行する。
試験結果確認部１０７は、試験実行部１０５による試験領域２１への実行試験の結果確認を行なう。

試験結果確認部１０７は、ロード命令実行部１０８および異常ケース判定部１０９としての機能を備える。試験結果確認部１０７は、メモリ２０から読み出したデータを期待値と比較することでストア命令実行部１０６により実行された複数のストア命令の順序を確認する確認部として機能する。

ロード命令実行部１０８は、ロード命令を実行して、ストア命令実行部１０６によって試験領域２１にストアされたデータをロードする。ロード命令実行部１０８は、試験条件情報２２を参照して、対象アドレスA〜A+255のそれぞれからデータをロードする。ロード命令実行部１０８は、試験領域２１からロードしたデータをメモリ２０の試験領域２１および試験条件情報２２が格納された領域のいずれとも異なる他の記憶領域に記憶させてもよい。

異常ケース判定部１０９は、ロード命令実行部１０８によってロードされた、対象アドレスA〜A+255のデータを期待値と比較することで、異常動作である順序追い越し動作の発生と、順序追い越しが発生したストア命令の特定とを行なう。
異常ケース判定部１０９は、アドレスA+nからロードしたデータが（ｎ−１）でない場合に、ｎ回目のストア命令が順序追い越し動作をしたと判定する。

また、試験結果確認部１０７は、異常ケース判定部１０９による判定の結果を出力する機能を備える。例えば、試験結果確認部１０７は、異常ケース判定部１０９による判定の結果、異常を判定した場合には、ストア命令において追い越しが発生した旨を示すエラー報告と、特定した追い越しが発生したストア命令とをモニタ１４ａ（図９参照）に出力する。これにより、本情報処理装置１の利用者は、ストア命令の実行順序を検証することができる。
図３〜図６は、それぞれ実施形態の一例としての情報処理装置１におけるメモリ順序性試験の結果を説明するための図である。

これらの図３〜図６において、それぞれ符号Ｐ１はストア命令実行部１０６により実行されるストア命令の遷移を示し、符号Ｐ２は試験領域２１のアドレスA〜A+5の値の遷移を示す。
図３に示す例においては、メモリ順序性試験の結果、複数のストア命令が正常に実行された正常ケースを示す。

ストア命令実行部１０６は、符号Ｐ１に示すように、ストア対象アドレスAにストア用データ“0x0000”を書き込むストア命令（ｎ＝１），ストア対象アドレスA+1にストア用データ“0x0101”を書き込むストア命令（ｎ＝２），ストア対象アドレスA+2にストア用データ“0x0202”を書き込むストア命令（ｎ＝３）， ストア対象アドレスA+3にストア用データ“0x0303”を書き込むストア命令（ｎ＝４），ストア対象アドレスA+4にストア用データ“0x0404”を書き込むストア命令（ｎ＝５）を、順次実行する。

これらのストア命令が正常に実行され、順序の入れ替えが発生しなかった場合には、符号Ｐ２に示すように、ストア命令の実行順序１〜５（ｎ=１〜５）に対応する試験領域２１の各アドレスA〜A+4には、ストア命令の実行順序ｎに応じてそれぞれｎ−１の値が書き込まれる。これにより、後続するストア命令のストア用データが、先行するストア命令のストア用データの一部を上書きする形となり、先行するストア命令のストア用データの一部が残る。すなわち、試験領域２１のアドレスA，A+1，A+2，A+3，A+4からは、00，01，02，03，04がそれぞれ読み出される。

図４に示す例においては、メモリ順序性試験の結果、複数のストア命令のうち１のストア命令が１つ先のストア命令を追い越して実行された異常ケース（１命令追い越し）を示す。
この図４に示す例においては、ｎ=４のストア命令がｎ=３のストア命令を追い越して先に実行されることで、転送順序逆転が発生している。

このように、ストア命令の順序追い越しが発生した場合には、試験領域２１のアドレスA，A+1，A+2，A+3，A+4のうち、順序追い越しを行なったストア命令のストア先アドレスには、ｎ−１とは異なる値が書き込まれる。そして、ストア命令の順序追い越しが発生した場合には、先行するストア命令のストア用データが後続するストア命令のストア用データを上書きする形となり、本来であれば残るはずの後続するストア命令のストア用データの一部が残らない事態が生じる。図４に示す例においては、ｎ=４のストア命令が順序追い越しを行なったので、ストア先アドレスA+3には3（=03）ではなく2（=02）が格納されている。

異常ケース判定部１０９は、このように、ストア先アドレスA+3のデータが3（=03）でないことを検知することで、ｎ=４のストア命令が順序追い越しをしたと判定する。

図５に示す例においては、メモリ順序性試験の結果、複数のストア命令のうち１のストア命令が１つ先のストア命令と２つ先のストア命令との２つのストア命令を追い越して実行された異常ケース（２命令追い越し）を示す。

この図５に示す例においては、ｎ=４のストア命令がｎ＝２およびｎ=３の各ストア命令をそれぞれ追い越して先に実行されることで、転送順序逆転が発生している。

このように、複数のストア命令を追い越すストア命令の順序追い越しが発生した場合においても、試験領域２１のアドレスA，A+1，A+2，A+3，A+4のうち、順序追い越しを行なったストア命令のストア先アドレスには、ｎ−１とは異なる値が書き込まれる。図５に示す例においては、ｎ=４のストア命令が順序追い越しを行なったので、ストア先アドレスA+3には3（=03）ではなく2（=02）が格納されている。

異常ケース判定部１０９は、このように、ストア先アドレスA+3のデータが3（=03）でないことを検知することで、ｎ=４のストア命令が順序追い越しをしたと判定する。

図６に示す例においては、メモリ順序性試験の結果、複数のストア命令のうち２のストア命令がそれぞれ１つ先のストア命令を追い越して実行された異常ケース（追い越し２回発生）を示す。

この図６に示す例においては、ｎ=３のストア命令がｎ＝２のストア命令を追い越すとともに、ｎ=５のストア命令がｎ=４のストア命令を追い越して先に実行されることで、２つの転送順序逆転が発生している。

このように、複数のストア命令を追い越すストア命令の順序追い越しが複数発生した場合においても、試験領域２１のアドレスA，A+1，A+2，A+3，A+4のうち、順序追い越しを行なったストア命令の各ストア先アドレスには、ｎ−１とは異なる値が書き込まれる。そして、ストア命令の順序追い越しが発生した場合には、先行するストア命令のストア用データが後続するストア命令のストア用データを上書きする形となり、本来であれば残るはずの後続するストア命令のストア用データの一部が残らない事態が生じる。図６に示す例においては、ｎ=３およびｎ＝５の各ストア命令がそれぞれ順序追い越しを行なっている。これにより、ストア先アドレスA+2には2（=02）ではなく1（=01）が格納され、ストア先アドレスA+4には4（=04）ではなく3（=03）が格納されている。

異常ケース判定部１０９は、このように、ストア先アドレスA+2のデータが2（=02）でないことを検知することで、ｎ=３のストア命令が順序追い越しをしたと判定するとともに、ストア先アドレスA+4のデータが4（04）でないことを検知することで、ｎ=５のストア命令が順序追い越しをしたと判定する。

（Ｂ）動作
上述の如く構成された実施形態の一例としての情報処理装置１におけるメモリ順序性試験の処理を、図７に示すフローチャート（ステップＡ１〜Ａ１０）に従って説明する。

ステップＡ１において、ストア発行回数設定部１０２がストア発行回数を設定する。ストア発行回数設定部１０２は、キャッシュラインサイズＳを取得し、ストア発行回数に設定する。

ステップＡ２において、ストアデータ生成部１０３がストア用データを生成する。ストアデータ生成部１０３は、ｎ回目に実行されるストア命令に用いられるストア用データとして、１ｂｙｔｅデータであるｎ−１を、ｍ回、繰り返し並べることで構成したｍバイトのデータをストア用データとして設定する。すなわち、ストアデータ生成部１０３は、１ｂｙｔｅデータであるｎ−１をｍｂｙｔｅ分並べたストア用データを設定する。

ステップＡ３において、ストア対象アドレス設定部１０４は、試験領域２１の先頭アドレスをAとし、ｎ回目のストア命令の書き込み先アドレスをA+n-1とする。

ステップＡ４において、ストア命令実行部１０６が、試験条件設定部１０１（ストア発行回数設定部１０２，ストアデータ生成部１０３，ストア対象アドレス設定部１０４）が設定した試験条件に従って、試験領域２１の同一アドレスに対する複数のストア命令の実行試験を行なう。すなわち、ストア命令実行部１０６が、試験条件情報２２を参照して、ストア対象アドレス設定部１０４が設定したストア対象アドレスに対して、当該ストア対象アドレスに対応するストア用データをストアさせるストア命令を、Ｓ回、実行する。
ステップＡ５において、異常ケース判定部１０９が、ｎに０を設定する（ｎ＝０）。

ステップＡ６において、異常ケース判定部１０９は、ｎがＳ未満（ｎ＜Ｓ）であるかを確認する。確認の結果、ｎがＳ未満である場合には（ステップＡ６のＹＥＳルート参照）、ステップＡ７において、ロード命令実行部１０８が試験領域２１のアドレスA+nのデータをロードする。
ステップＡ８において、異常ケース判定部１０９は、アドレスA+nのデータがｎ−１と一致するかを確認する。

確認の結果、アドレスA+nのデータがｎ−１と一致する場合には（ステップＡ８のＹＥＳルート参照）、ステップＡ１０に移行する。ステップＡ１０において、ｎをインクリメント（ｎ＝ｎ＋１）した後に、ステップＡ６に戻る。

また、ステップＡ８における確認の結果、アドレスA+nのデータがｎ−１と一致しない場合には（ステップＡ８のＮＯルート参照）、ステップＡ９に移行する。

ステップＡ９において、異常ケース判定部１０９は、ｎ回目のストア命令が順序追い越しを行なったストア命令と判定する。試験結果確認部１０７は、ｎ回目のストア命令が順序追い越しを行なった旨を示すエラー報告を出力する。その後、ステップＡ１０に移行する。
また、ステップＡ６における確認の結果、ｎがＳ以上である場合には（ステップＡ６のＮＯルート参照）、メモリ順序性試験処理を終了する。

次に、実施形態の一例としての情報処理装置１の試験結果確認部１０７の処理を、図８に示すフローチャート（ステップＢ１〜Ｂ６）に従って説明する。
ステップＢ１において、異常ケース判定部１０９は、ｎに０を設定（ｎ＝０）して初期化を行なう。

ステップＢ２において、異常ケース判定部１０９は、ｎがキャッシュラインサイズＳ未満であるか確認する。本実施例においては、異常ケース判定部１０９は、ｎが２５６未満であるかを確認する。ｎが２５６未満である場合には（ステップＢ２のＹＥＳルート参照）、ステップＢ３に移行する。
ステップＢ３において、ロード命令実行部１０８は、試験領域２１のアドレスA+nのデータを１ｂｙｔｅ分ロードする。

ステップＢ４において、異常ケース判定部１０９は、アドレスA+nからロードしたデータがｎ−１と一致（ロードデータ＝＝ｎ−１）するかを確認する。ロードデータがｎ−１と一致する場合には（ステップＢ４のＹＥＳルート参照）、ステップＢ５に移行する。ステップＢ５においては、ｎをインクリメントし（ｎ＝ｎ＋１）、ステップＢ２に戻る。
また、ステップＢ４における確認の結果、ロードデータがｎ−１と一致しない場合には（ステップＢ４のＮＯルート参照）、ステップＢ６に移行する。

ステップＢ６において、異常ケース判定部１０９は、ｎ回目のストア命令が順序追い越し動作したと判定する。試験結果確認部１０７は、ｎ回目のストア命令が順序追い越しを行なった旨を示すエラー報告を出力する。その後、ステップＢ５に移行する。
また、ステップＢ２における確認の結果、ｎが２５６以上である場合には（ステップＢ２のＮＯルート参照）、処理を終了する。

（Ｃ）効果
このように、実施形態の一例としての情報処理装置１においては、ストア対象アドレス設定部１０４が、ストア命令の発行回数に応じた書き込み先アドレスを設定する。すなわち、ストア命令が発行される度に１ｂｙｔｅ分インクリメントしたアドレスをストア対象アドレスとして設定する。また、ストアデータ生成部１０３が、ストア命令実行部１０６が実行する複数のストア命令について、連続して発行されるストア命令のストア用データが互いに相違するように、シーケンシャルに変化する複数種類のストア用データを作成する。すなわち、ストアデータ生成部１０３は、ストア対象アドレスに応じて昇順に変化させるように値を順次インクリメントすることで、値が連続する複数種類のストア用データを作成する。ストアデータ生成部１０３は、ストア発行回数設定部１０２が設定したストア発行回数と同数のストア用データを生成する。

各ストア命令のストア先アドレスは複数設定され、一部が先行するストア命令（本実施形態では直前のストア命令）と重複する。そのため、正しい順序で転送されたストア用データは先行するストア命令のストア用データを上書きすることで一部が残る。一方、ストア命令の順序追い越し動作が発生すると、追い越したストア用データは、本来であれば先行するストア命令のストア用データで上書きされる。このように、上記実施形態では、追い越しの痕跡がメモリに残るようになっており、ロードのタイミングによらず、容易に転送順序の逆転を検出できる。

また、上記実施形態では、ストア命令の発行回数、ストア用データ及びストア先アドレス間に相関関係を持っている。これにより、試験結果確認部１０７において、異常ケース判定部１０９が、アドレス（A+n）からロードしたデータが（ｎ−１）であるかを確認することで、ストア命令の順序追い越し動作が発生したかを容易に判定することができる。そして、アドレス（A+n）からロードしたデータが（ｎ−１）でない場合に、ｎ回目のストア命令が順序追い越し動作をしたストア命令であると特定することができる。すなわち、ストア命令が順序追い越し動作をしたことの判定と、順序追い越し動作をしたストア命令の特定とを容易に実現することができる。

また、これらのメモリ順序性試験を１つのプロセッサ１０で実施することができる。従って、単一プロセッサ１０環境においても、試験対象プロセッサ１０で実行された全てのストア命令の転送順序の妥当性確認が実施可能となる。

さらに、ストアデータ生成部１０３が、複数種類のストア命令書き込みサイズ毎にストア用データを作成し、試験実行部１０５は、これらのストア命令書き込みサイズ毎に作成されたストア用データを用いて、それぞれメモリ順序性試験を行なう。このように、複数種類のストア命令書き込みサイズ毎にメモリ順序性試験を行なうことで信頼性を向上させることができる。

（Ｄ）その他
図９は実施形態の一例としての情報処理装置１のハードウェア構成を例示する図である。
情報処理装置１は、例えば、プロセッサ１０，メモリ１２，記憶装置１３，グラフィック処理装置１４，入力インタフェース１５，光学ドライブ装置１６，機器接続インタフェース１７およびネットワークインタフェース１８を構成要素として有する。これらの構成要素１１〜１８は、バス１９を介して相互に通信可能に構成される。

プロセッサ１０は、本情報処理装置１全体を制御する。プロセッサ１０は、マルチプロセッサであってもよい。プロセッサ１１は、例えばＣＰＵ，ＭＰＵ（Micro Processing Unit），ＤＳＰ（Digital Signal Processor），ＡＳＩＣ（Application Specific Integrated Circuit），ＰＬＤ（Programmable Logic Device），ＦＰＧＡ（Field Programmable Gate Array）のいずれか一つであってもよい。また、プロセッサ１０は、ＣＰＵ，ＭＰＵ，ＤＳＰ，ＡＳＩＣ，ＰＬＤ，ＦＰＧＡのうちの２種類以上の要素の組み合わせであってもよい。

メモリ２０は、ＲＯＭおよびＲＡＭを含む記憶メモリである。メモリ２０のＲＡＭは、情報処理装置１の主記憶装置として使用される。ＲＡＭには、プロセッサ１０に実行させるＯＳやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭには、プロセッサ１０による処理に必要な各種データが格納される。アプリケーションプログラムには、情報処理装置１によって本実施形態のメモリ順序性試験機能を実現するためにプロセッサ１０によって実行されるプログラム（メモリ順序性試験プログラム）が含まれてもよい。

記憶装置１３は、ハードディスクドライブ（Hard Disk Drive：ＨＤＤ）、ＳＳＤ（Solid State Drive）、ストレージクラスメモリ（Storage Class Memory：ＳＣＭ）等の記憶装置であって、種々のデータを格納するものである。記憶装置１３は、情報処理装置１の補助記憶装置として使用される。記憶装置１３には、ＯＳ，メモリ順序性試験プログラムおよび各種データが格納される。なお、補助記憶装置としては、ＳＣＭやフラッシュメモリ等の半導体記憶装置を使用することもできる。

グラフィック処理装置１４には、モニタ１４ａが接続されている。グラフィック処理装置１４は、プロセッサ１０からの命令に従って、画像をモニタ１４ａの画面に表示させる。モニタ１４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置等が挙げられる。

入力インタフェース１５には、キーボード１５ａおよびマウス１５ｂが接続されている。入力インタフェース１５は、キーボード１５ａやマウス１５ｂから送られてくる信号をプロセッサ１１に送信する。なお、マウス１５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル，タブレット，タッチパッド，トラックボール等が挙げられる。

光学ドライブ装置１６は、レーザ光等を利用して、光ディスク１６ａに記録されたデータの読み取りを行なう。光ディスク１６ａは、光の反射によって読み取り可能にデータを記録された可搬型の非一時的な記録媒体である。光ディスク１６ａには、ＤＶＤ（Digital Versatile Disc），ＤＶＤ−ＲＡＭ，ＣＤ−ＲＯＭ（Compact Disc Read Only Memory），ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。

機器接続インタフェース１７は、情報処理装置１に周辺機器を接続するための通信インタフェースである。例えば、機器接続インタフェース１７には、メモリ装置１７ａやメモリリーダライタ１７ｂを接続することができる。メモリ装置１７ａは、機器接続インタフェース１７との通信機能を搭載した非一時的な記録媒体、例えばＵＳＢ（Universal Serial Bus）メモリである。メモリリーダライタ１７ｂは、メモリカード１７ｃへのデータの書き込み、またはメモリカード１７ｃからのデータの読み出しを行なう。メモリカード１７ｃは、カード型の非一時的な記録媒体である。

ネットワークインタフェース１８は、図示しないネットワークに接続される。ネットワークインタフェース１８は、ネットワークを介して、他のコンピュータまたは通信機器との間でデータの送受信を行なう。

以上のようなハードウェア構成を有する情報処理装置１において、プロセッサ１０がメモリ順序性試験プログラムを実行することで、上述した試験条件設定部１０１，試験実行部１０５および試験結果確認部１０７としての機能が実現される。

なお、これらの試験条件設定部１０１，試験実行部１０５および試験結果確認部１０７としての機能を実現するためのプログラム（メモリ順序性試験プログラム）は、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷ等），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ＋Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋ＲＷ，ＨＤ ＤＶＤ等），ブルーレイディスク，磁気ディスク，光ディスク，光磁気ディスク等の、コンピュータ読取可能な記録媒体に記録された形態で提供される。そして、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。また、そのプログラムを、例えば磁気ディスク，光ディスク，光磁気ディスク等の記憶装置（記録媒体）に記録しておき、その記憶装置から通信経路を介してコンピュータに提供するようにしてもよい。

試験条件設定部１０１，試験実行部１０５および試験結果確認部１０７としての機能を実現する際には、内部記憶装置（本実施形態ではメモリ２０のＲＡＭやＲＯＭ）に格納されたプログラムがコンピュータのマイクロプロセッサ（本実施形態ではプロセッサ１０）によって実行される。このとき、記録媒体に記録されたプログラムをコンピュータが読み取って実行するようにしてもよい。

開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成および各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。

例えば、上述した実施形態においては、情報処理装置１において１つのプロセッサ１０を備えた例を示しているが、これに限定されるものではない。情報処理装置１が複数のプロセッサ１０を備えてもよい。

図１０は実施形態の情報処理装置１の変形例を例示する図である。この図１０に示す例においては、情報処理装置１は、複数（本例では４つ）のプロセッサ１０−１〜１０−４を備える。以下、プロセッサ１０−１をプロセッサ＃１と表す場合がある。同様に、プロセッサ１０−２をプロセッサ＃２と、プロセッサ１０−３をプロセッサ＃３と、プロセッサ１０−４をプロセッサ＃４と、それぞれ表す場合がある。また、複数のプロセッサ１０−１〜１０−４を特に区別しない場合には、プロセッサ１０という。

図１０に示す各プロセッサ１０−１〜１０−４は、それぞれ図１に例示したプロセッサ１０と同様の機能構成を有する。すなわち、プロセッサ１０−１〜１０−４は、それぞれメモリ順序性試験機能を備え、試験条件設定部１０１，試験実行部１０５および試験結果確認部１０７としての機能を実現する。なお、図１０においては、便宜上、各プロセッサ１０−１〜１０−４の試験条件設定部１０１，試験実行部１０５および試験結果確認部１０７の図示を省略している。

また、図１０に示す例において、メモリ２０の記憶領域の一部は、試験領域２１−１〜２１−４として用いられる。さらに、メモリ２０における試験領域２１−１〜２１−４と異なる他の記憶領域には、試験条件情報２２−１〜２２−４が記憶される。

試験領域２１−１および試験条件情報２２−１はプロセッサ１０−１に対応して備えられ、このプロセッサ１０−１によって用いられる。同様に、試験領域２１−２および試験条件情報２２−２はプロセッサ１０−２に、試験領域２１−３および試験条件情報２２−３はプロセッサ１０−３に、試験領域２１−４および試験条件情報２２−４はプロセッサ１０−４に、それぞれ対応して備えられ、これらのプロセッサ１０−２〜１０−４によって用いられる。

なお、試験領域２１−１〜２１−４は、それぞれ上述した試験領域２１と同様の構成および機能を実現するものであり、試験条件情報２２−１〜２２−４は、それぞれ上述した試験条件情報２２と同様の構成および機能を実現する。

すなわち、各プロセッサ１０−１〜１０−４は、各プロセッサ１０−１〜１０−４に対応して用意された試験領域２１−１〜２１−４を用いて、それぞれ独立にメモリ順序性試験を実施する。

このように、情報処理装置１において複数のプロセッサ１０が備えられている場合においても、各プロセッサ１０において、試験領域２１−１〜２１−４を用いて、それぞれ独立にメモリ順序性試験を実施することができ、信頼性を向上させることができる。

上述した実施形態においては、キャッシュラインサイズＳが２５６ｂｙｔｅまでの例を示したが、これに限定されるものではない。
図１１および図１２は、それぞれ実施形態の変形例としての情報処理装置１におけるメモリ順序性試験の結果を説明するための図である。

図１１において、符号Ｐ１はストア命令実行部１０６により実行されるストア命令の遷移を示し、符号Ｐ２は試験領域２１のアドレスA〜A+11の値の遷移を示す。
図１１に示す例においては、メモリ順序性試験の結果、複数のストア命令が正常に実行された正常ケースを示す。
図１１に例示する変形例においては、ストアデータ生成部１０３は、上記実施形態のストア用データのデータ長を２倍に拡張したストア用データを生成する。

また、本変形例において、ストア対象アドレス設定部１０４は、ストア命令実行部１０６が実行する複数のストア命令のうちｎ回目のストア命令の実行において、このｎ回目のストア命令の書き込み先アドレスをA+2(n-1)（単位；ｂｙｔｅ）とする。

図１１に示す例においては、ストア命令実行部１０６は、符号Ｐ１に示すように、ストア対象アドレスAを先頭とする２ｂｙｔｅの領域にストア用データ“0x00000000”を書き込むストア命令（ｎ＝１），ストア対象アドレスA+2を先頭とする２ｂｙｔｅの領域にストア用データ“0x01010101”を書き込むストア命令（ｎ＝２），ストア対象アドレスA+4を先頭とする２ｂｙｔｅの領域にストア用データ“0x02020202”を書き込むストア命令（ｎ＝３）， ストア対象アドレスA+6を先頭とする２ｂｙｔｅの領域にストア用データ“0x03030303”を書き込むストア命令（ｎ＝４），ストア対象アドレスA+8を先頭とする２ｂｙｔｅの領域にストア用データ“0x04040404”を書き込むストア命令（ｎ＝５）を、順次実行する。

これらのストア命令が正常に実行され、順序の入れ替えが発生しなかった場合には、符号Ｐ２に示すように、ストア命令の実行順序１〜５（ｎ=１〜５）に対応する試験領域２１の各アドレスA〜A+11には、ストア命令の実行順序ｎに応じてそれぞれｎ−１の値が書き込まれる。すなわち、試験領域２１のアドレスA，A+1，A+2，A+3，A+4，A+5，A+6，A+7，A+8，A+9からは、00，00，01，01，02，02，03，03，04，04，がそれぞれ読み出される。すなわち、試験領域２１のストア対象アドレスの先頭Aから、２ｂｙｔｅずつの領域にそれぞれ同じストア用データが格納される。
すなわち、正常ケースにおいては、アドレスA+2(n-1)を先頭とする２ｂｙｔｅのデータがストア回数（ｎ−１）と一致する。

異常ケース判定部１０９は、ロード命令実行部１０８によってロードされた、対象アドレスのデータを期待値と比較することで、異常動作である順序追い越し動作の発生と、順序追い越しが発生したストア命令の特定とを行なう。

異常ケース判定部１０９は、アドレスA+2(n-1)からロードしたデータが（ｎ−１）でない場合に、ｎ回目のストア命令が順序追い越し動作をしたと判定する。

図１２に示す例においては、メモリ順序性試験の結果、複数のストア命令のうち１のストア命令が１つ先のストア命令を追い越して実行された異常ケース（１命令追い越し）を示す。
この図１２に示す例においては、ｎ=４のストア命令がｎ=３のストア命令を追い越して先に実行されることで、転送順序逆転が発生している。

このように、ストア命令の順序追い越しが発生した場合には、試験領域２１のアドレスA〜A+11のうち、順序追い越しを行なったストア命令のストア先アドレスには、ｎ−１とは異なる値が書き込まれる。図１２に示す例においては、ｎ=４のストア命令が順序追い越しを行なったので、ストア先アドレスA+6，A+7には3（=03）ではなく2（=02）が格納されている。

異常ケース判定部１０９は、このように、ストア先アドレスA+6，A+7のデータが3（=03）でないことを検知することで、ｎ=４のストア命令が順序追い越しをしたと判定する。

このように、ストアデータ生成部１０３が、上記実施形態のストア用データのデータ長を拡張したストア用データを生成した場合においても、同様に転送順序の妥当性を判断することができる。

また、上述した実施形態および変形例においては、ストアデータ生成部１０３が、ストア対象アドレスに応じて昇順に変化させるように値を順次インクリメントすることで、値が連続する複数種類のストア用データを作成しているが、これに限定されるものではない。例えば、ストアデータ生成部１０３は、ストア対象アドレスに応じて降順に変化させるように値を順次デクリメントすることで、値が連続する複数種類のストア用データを作成してもよく、種々変形して実施することができる。

さらに、上述した実施形態および変形例においては、ストアデータ生成部１０３が、連続して発行される複数のストア命令のストア用データが互いに相違するように、シーケンシャルに変化する複数種類のストア用データを作成しているが、これに限定されるものではない。ストアデータ生成部１０３が生成する複数のストア用データは、必ずしもシーケンシャルに変化するものでなくともよい。すなわち、ストアデータ生成部１０３は、連続して発行される複数のストア命令のストア用データが互いに相違するように複数種類のストア用データを作成してもよい。
また、上述した開示により本実施形態を当業者によって実施・製造することが可能である。

（Ｅ）付記
以上の実施形態に関し、さらに以下の付記を開示する。

（付記１）
プロセッサとメモリとを備える情報処理装置において、
複数のストア命令によって前記メモリにストアされるストア用データとして、互いに相違する複数種類のストア用データを作成するストアデータ生成部と、
前記メモリにおける、複数のストア命令のそれぞれの前記ストア用データのストア先として、他のストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定するストア対象アドレス設定部と、
前記ストア対象アドレス設定部により設定された前記ストア先のアドレスに対して、前記ストアデータ生成部によって生成された前記ストア用データを書き込ませるストア命令を実行する、ストア命令実行部と、
前記メモリから読み出したデータを期待値と比較することで前記ストア命令実行部により実行された複数のストア命令の順序を確認する確認部と
を備えることを特徴とする、情報処理装置。

（付記２）
前記ストアデータ生成部は、前記ストア命令実行部により実行されるストア命令の実行回数に応じて前記ストア用データを生成する
ことを特徴とする、付記１記載の情報処理装置。

（付記３）
前記ストアデータ生成部は、前記ストア命令実行部が実行する複数のストア命令のうちｎ回目のストア命令の実行において、前記ストア用データとして、ｎ−１の数値を示すデータをｍ回繰り返し並べることにより作成する
ことを特徴とする、付記２記載の情報処理装置。

（付記４）
前記ストア対象アドレス設定部が、前記ストア命令実行部により実行されるストア命令の実行回数に応じて前記ストア用データのストア先のアドレスを設定する
ことを特徴とする、付記１〜３のいずれか１項に記載の情報処理装置。

（付記５）
前記ストア対象アドレス設定部は、ストア命令が発行される毎に所定サイズ分インクリメントしたアドレスを前記ストア用データのストア先のアドレスとして設定する
ことを特徴とする、付記４記載の情報処理装置。

（付記６）
前記確認部が、前記メモリからロードしたデータをストア命令の実行回数と比較することで、異常の発生および異常の原因であるストア命令の特定を行なう
ことを特徴とする、付記１〜５のいずれか１項に記載の情報処理装置。

（付記７）
プロセッサとメモリとを備える情報処理装置において、
前記プロセッサに、
複数のストア命令によって前記メモリにストアされるストア用データとして、互いに相違する複数種類のストア用データを作成し、
前記メモリにおける、複数のストア命令のそれぞれの前記ストア用データのストア先として、他の前記ストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定し、
設定された前記ストア先のアドレスに対して、生成された前記ストア用データを書き込ませるストア命令を実行し、
前記メモリから読み出したデータを期待値と比較することで実行された複数のストア命令の順序を確認する
処理を実行させる、試験プログラム。

（付記８）
実行されるストア命令の実行回数に応じて前記ストア用データを生成する
処理を、前記プロセッサに実行させる、付記７記載の試験プログラム。

（付記９）
実行する複数のストア命令のうちｎ回目のストア命令の実行において、前記ストア用データとして、ｎ−１の数値を示すデータをｍ回繰り返し並べることにより作成する
処理を、前記プロセッサに実行させる、付記８記載の試験プログラム。

（付記１０）
実行されるストア命令の実行回数に応じて前記ストア用データのストア先のアドレスを設定する
処理を、前記プロセッサに実行させる、付記７〜９のいずれか１項に記載の試験プログラム。

（付記１１）
前記ストア命令が発行される毎に所定サイズ分インクリメントしたアドレスを前記ストア用データのストア先のアドレスとして設定する
処理を、前記プロセッサに実行させる、付記１０記載の試験プログラム。

（付記１２）
前記メモリからロードしたデータをストア命令の実行回数と比較することで、異常の発生および異常の原因であるストア命令の特定を行なう
処理を、前記プロセッサに実行させる、付記７〜１１のいずれか１項に記載の試験プログラム。

（付記１３）
プロセッサとメモリとを備える情報処理装置において、
複数のストア命令によって前記メモリにストアされるストア用データとして、互いに相違する複数種類のストア用データを作成する処理と、
前記メモリにおける、複数のストア命令のそれぞれの前記ストア用データのストア先として、他のストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定する処理と、
設定された前記ストア先のアドレスに対して、生成された前記ストア用データを書き込ませるストア命令を実行する処理と、
前記メモリから読み出したデータを期待値と比較することで実行された複数のストア命令の順序を確認する処理とを備える、試験方法。

（付記１４）
実行されるストア命令の実行回数に応じて前記ストア用データを生成する処理を備える、付記１３記載の試験方法。

（付記１５）
実行する複数のストア命令のうちｎ回目のストア命令の実行において、前記ストア用データとして、ｎ−１の数値を示すデータをｍ回繰り返し並べることにより作成する処理を備える、付記１４記載の試験方法。

（付記１６）
実行されるストア命令の実行回数に応じて前記ストア用データのストア先のアドレスを設定する処理を備える、付記１３〜１５のいずれか１項に記載の試験方法。

（付記１７）
前記ストア命令が発行される毎に所定サイズ分インクリメントしたアドレスを前記ストア用データのストア先のアドレスとして設定する処理を備える、付記１６記載の試験方法。

（付記１８）
前記メモリからロードしたデータをストア命令の実行回数と比較することで、異常の発生および異常の原因であるストア命令の特定を行なう処理を備える、付記１３〜１７のいずれか１項に記載の試験方法。

１ 情報処理装置
２ メモリバス
１０ プロセッサ
１２ ＲＡＭ
１３ ＨＤＤ
１４ グラフィック処理装置
１４ａ モニタ
１５ 入力インタフェース
１５ａ キーボード
１５ｂ マウス
１６ 光学ドライブ装置
１６ａ 光ディスク
１７ 機器接続インタフェース
１７ａ メモリ装置
１７ｂ メモリリーダライタ
１７ｃ メモリカード
１８ ネットワークインタフェース
１８ａ ネットワーク
１９ バス
２０ メモリ
２１ 試験領域
２２ 試験条件情報
１０１ 試験条件設定部
１０２ ストア発行回数設定部
１０３ ストアデータ生成部
１０４ ストア対象アドレス設定部
１０５ 試験実行部
１０６ ストア命令実行部
１０７ 試験結果確認部
１０８ ロード命令実行部
１０９ 異常ケース判定部

Claims (8)

1. プロセッサとメモリとを備える情報処理装置において、
   複数のストア命令によって前記メモリにストアされるストア用データとして、互いに相違する複数種類のストア用データを作成するストアデータ生成部と、
   前記メモリにおける、複数のストア命令のそれぞれの前記ストア用データのストア先として、他のストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定するストア対象アドレス設定部と、
   前記ストア対象アドレス設定部により設定された前記ストア先のアドレスに対して、前記ストアデータ生成部によって生成された前記ストア用データを書き込ませるストア命令を実行する、ストア命令実行部と、
   前記メモリから読み出したデータを期待値と比較することで前記ストア命令実行部により実行された複数のストア命令の順序を確認する確認部と
   を備えることを特徴とする、情報処理装置。
2. 前記ストアデータ生成部は、前記ストア命令実行部により実行されるストア命令の実行回数に応じて前記ストア用データを生成する
   ことを特徴とする、請求項１記載の情報処理装置。
3. 前記ストアデータ生成部は、前記ストア命令実行部が実行する複数のストア命令のうちｎ回目のストア命令の実行において、前記ストア用データとして、ｎ−１の数値を示すデータをｍ回繰り返し並べることにより作成する
   ことを特徴とする、請求項２記載の情報処理装置。
4. 前記ストア対象アドレス設定部が、前記ストア命令実行部により実行されるストア命令の実行回数に応じて前記ストア用データのストア先のアドレスを設定する
   ことを特徴とする、請求項１〜３のいずれか１項に記載の情報処理装置。
5. 前記ストア対象アドレス設定部は、ストア命令が発行される毎に所定サイズ分インクリメントしたアドレスを前記ストア用データのストア先のアドレスとして設定する
   ことを特徴とする、請求項４記載の情報処理装置。
6. 前記確認部が、前記メモリからロードしたデータをストア命令の実行回数と比較することで、異常の発生および異常の原因であるストア命令の特定を行なう
   ことを特徴とする、請求項１〜５のいずれか１項に記載の情報処理装置。
7. プロセッサとメモリとを備える情報処理装置において、
   前記プロセッサに、
   複数のストア命令によって前記メモリにストアされるストア用データとして、互いに相違する複数種類のストア用データを作成し、
   前記メモリにおける、複数のストア命令のそれぞれの前記ストア用データのストア先として、他のストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定し、
   設定された前記ストア先のアドレスに対して、生成された前記ストア用データを書き込ませるストア命令を実行し、
   前記メモリから読み出したデータを期待値と比較することで実行された複数のストア命令の順序を確認する
   処理を実行させる、試験プログラム。
8. プロセッサとメモリとを備える情報処理装置において、
   複数のストア命令によって前記メモリにストアされるストア用データとして、互いに相違する複数種類のストア用データを作成する処理と、
   前記メモリにおける、複数のストア命令のそれぞれの前記ストア用データのストア先として、他のストア命令に対して範囲が異なり、一部が先行するストア命令のストア先のアドレスと重複する複数のアドレスを設定する処理と、
   設定された前記ストア先のアドレスに対して、生成された前記ストア用データを書き込ませるストア命令を実行する処理と、
   前記メモリから読み出したデータを期待値と比較することで実行された複数のストア命令の順序を確認する
   処理とを備える、試験方法。

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